KR100625705B1 - 고속 신호 전송을 실행하기 위한 위상 결합 회로 - Google Patents

Abstract

상이한 위상들의 3개 또는 그 이상의 입력 신호들을 근거로 제어 신호들에 의해 위상-제어되는(phase-controlled) 사이클릭 타이밍 파형들을 결합하기 위한 위상 결합 회로는 웨이트 신호 생성 회로 및 웨이팅 회로를 갖는다. 웨이트 신호 생성 회로는 제어 신호들에 따라 웨이트들을 생성하고, 웨이팅 회로는 각각의 하나의 신호에 대해 포지티브 또는 네가티브 극성을 부여하며 각각의 입력 신호들에게 웨이트들을 제공한다.

타이밍 신호 생성 회로, 4상 클럭 생성 회로, PLL 회로, 제어 신호 생성 회로, 위상 결합 회로, 위상 검출기, 충전 펌프, 지연 스테이지

Description

고속 신호 전송을 실행하기 위한 위상 결합 회로{PHASE-COMBINING CIRCUIT AND TIMING SIGNAL GENERATOR CIRCUIT FOR CARRYING OUT A HIGH-SPEED SIGNAL TRANSMISSION}

도 1a, 도 1b, 및 도 1c는 본 발명에 따른 위상 결합 회로의 원리를 설명하기 위한 다이어그램(파트 1).

도 2는 본 발명에 따른 위상 결합 회로의 원리를 설명하기 위한 다이어그램(파트 2).

도 3a 및 도 3b는 도 1a 내지 도 1c의 변형(modification)을 설명하기 위한 다이어그램.

도 4는 도 2의 변형을 설명하기 위한 다이어그램.

도 5는 본 발명에 따른 타이밍 신호 생성 회로의 제1 실시예를 도시한 블록도.

도 6은 도 5에 도시된 타이밍 신호 생성 회로의 4상 클럭 생성 회로의 위상 검출기의 일례를 도시한 회로도.

도 7은 도 5에 도시된 타이밍 신호 생성 회로의 4상 클럭 생성 회로의 충전 펌프의 일례를 도시한 회로도.

도 8은 도 5에 도시된 타이밍 신호 생성 회로의 4상 클럭 생성 회로의 지연 스테이지의 일례를 도시한 회로도.

도 9는 도 5에 도시된 타이밍 신호 생성 회로의 4상 클럭 생성 회로의 차동 버퍼의 일례를 도시한 회로도.

도 10은 도 5에 도시된 타이밍 신호 생성 회로의 수신기의 일례를 도시한 회로도.

도 11은 도 5에 도시된 타이밍 신호 생성 회로의 위상 결합 회로의 일례를 도시한 회로도.

도 12a 및 도 12b는 도 11에 도시된 제어 신호 생성 회로의 웨이트 제공 방법을 설명하기 위한 다이어그램.

도 13은 도 11에 도시된 위상 결합 회로의 부하 장치의 일례를 도시한 회로도.

도 14는 도 5에 도시된 타이밍 신호 생성 회로의 제어 신호 생성 회로의 일례를 도시한 블록 회로도.

도 15는 도 14에 도시된 제어 신호 생성 회로의 업-다운 카운터의 일례를 도시한 블록 회로도.

도 16은 도 15에 도시된 업-다운 카운터에게 클럭 신호를 제공하기 위한 클럭 생성 회로의 일례를 도시한 회로도.

도 17은 도 16에 도시된 클럭 생성 회로의 스위치 구조의 일례를 도시한 회로도.

도 18은 도 14에 도시된 D/A 컨버터의 일례를 도시한 회로도.

도 19는 도 18에 도시된 D/A 컨버터에서 사용될 웨이트 선택 제어 신호를 생성하기 위한 회로의 일례를 도시한 회로도.

도 20은 본 발명에 따른 타이밍 신호 생성 회로의 제2 실시예로서 위상 결합 회로의 일례를 도시한 블록 회로도.

도 21은 도 20에 도시된 위상 결합 회로의 D/A 컨버터의 일례를 도시한 회로도.

도 22는 도 20에 도시된 위상 결합 회로의 프리-드라이버(pre-driver)의 일례를 도시한 블록 회로도.

도 23은 도 22에 도시된 프리-드라이버의 프리-드라이버 유닛의 일례를 도시한 회로도.

도 24는 도 20에 도시된 위상 결합 회로의 믹서 및 출력 버퍼의 일례를 도시한 블록 회로도.

도 25는 도 24에 도시된 믹서 및 출력 버퍼의 믹서 섹션의 일례를 도시한 회로도.

도 26은 도 24에 도시된 믹서 및 출력 버퍼의 출력 버퍼 섹션의 일례를 도시한 회로도.

도 27은 도 20에 도시된 위상 결합 회로의 웨이트 프로세싱 회로의 일례를 도시한 회로도.

도 28은 본 발명에 따른 타이밍 신호 생성 회로의 4상 클럭 생성 회로의 다른 일례를 도시한 회로도.

도 29a 및 도 29b는 본 발명의 타이밍 신호 생성 회로의 웨이트 변경의 일례를 도시한 다이어그램.

도 30a 및 도 30b는 본 발명의 타이밍 신호 생성 회로의 웨이트 변경의 다른 일례를 도시한 다이어그램.

도 31은 본 발명에 따른 타이밍 신호 생성 회로의 제3 실시예로서 위상 결합 회로의 일례를 도시한 블록 회로도.

도 32는 본 발명에 따른 타이밍 신호 생성 회로의 제4 실시예로서 위상 결합 회로의 일례를 도시한 회로도.

도 33은 본 발명에 따른 타이밍 신호 생성 회로의 제5 실시예로서 위상 결합 회로의 일례를 도시한 회로도.

도 34는 본 발명에 따른 타이밍 신호 생성 회로의 제6 실시예로서 위상 결합 회로의 일례를 도시한 회로도.

도 35는 도 34에 도시된 위상 결합 회로의 웨이트 변경의 일례를 도시한 다이어그램.

도 36은 본 발명에 따른 타이밍 신호 생성 회로의 제7 실시예로서 위상 결합 회로의 프리-드라이버의 일례를 도시한 회로도.

도 37은 본 발명에 따른 타이밍 신호 생성 회로의 제8 실시예로서 위상 결합 회로의 웨이트 신호 생성 회로의 일례를 도시한 회로도.

도 38은 본 발명의 위상 결합 회로에서 사용될 차동 트랜지스터 쌍들의 변형된 일례를 도시한 회로도.

도 39a 및 도 39b는 위상 결합 회로에서 사용될 입력 신호의 위상이 일탈되었을 때의 문제점을 설명하기 위한 다이어그램.

도 40은 본 발명의 제2 양상으로서 타이밍 신호 생성 회로의 원리를 설명하기 위한 다이어그램.

도 41은 도 40에 도시된 타이밍 신호 생성 회로를 개략적으로 도시한 블록도.

도 42는 본 발명의 제2 양상으로서 타이밍 신호 생성 회로의 동작 원리를 설명하기 위한 다이어그램.

도 43은 도 42에 도시된 동작 원리가 적용된 타이밍 신호 생성 회로의 제9 실시예를 개략적으로 도시한 블록 회로도.

도 44는 도 43에 도시된 타이밍 신호 생성 회로의 위상 결합 회로의 일례를 도시한 회로도.

도 45는 도 44에 도시된 위상 결합 회로의 웨이트 변경의 일례를 도시한 다이어그램.

도 46은 도 42에 도시된 동작 원리가 적용된 타이밍 신호 생성 회로의 제10 실시예를 개략적으로 도시한 블록 회로도.

도 47은 도 46에 도시된 타이밍 신호 생성 회로의 위상 결합 회로의 일례를 도시한 회로도.

도 48은 본 발명의 제2 양상으로서 타이밍 신호 생성 회로의 다른 동작 원리를 설명하기 위한 다이어그램.

도 49는 도 48에 도시된 동작 원리가 적용된 타이밍 신호 생성 회로의 제11 실시예를 개략적으로 도시한 블록 회로도.

도 50은 도 49에 도시된 타이밍 신호 생성 회로의 위상 결합 회로의 일례를 도시한 회로도.

도 51은 도 50에 도시된 위상 결합 회로의 웨이트 변경의 일례를 도시한 다이어그램.

도 52는 도 49에 도시된 타이밍 신호 생성 회로의 위상 결합 회로의 다른 일례를 도시한 회로도.

도 53은 도 52에 도시된 위상 결합 회로의 웨이트 변경의 일례를 도시한 다이어그램.

도 54는 마스터 위상 결합 회로와 슬레이브 위상 결합 회로를 갖는 시스템의 일례를 도시한 블록도.

도 55는 종래 기술의 위상 결합 회로의 일례를 도시한 다이어그램(파트 1).

도 56은 종래 기술의 위상 결합 회로의 일례를 도시한 다이어그램(파트 2).

도 57은 본 발명에 따른 위상 결합 회로의 기본 기능 구성을 도시한 블록도.

도 58a 및 도 58b는 도 57에 도시된 위상 결합 회로의 동작을 설명하기 위한 다이어그램.

도 59는 본 발명에 따른 위상 결합 회로의 제1 실시예를 도시한 다이어그램(파트 1).

도 60은 본 발명에 따른 위상 결합 회로의 제1 실시예를 도시한 다이어그램( 파트 2).

도 61a 및 도 61b는 본 발명의 위상 결합 회로에서 웨이트들이 어떻게 변경되는지의 일례를 도시한 다이어그램.

도 62는 본 발명에 따른 위상 결합 회로의 제2 실시예를 도시한 블록도.

도 63은 본 발명에 따른 위상 결합 회로의 제3 실시예를 도시한 블록도.

도 64는 본 발명에 따른 위상 결합 회로의 제4 실시예로서 제어 코드 변환 회로를 도시한 블록도.

도 65는 본 발명에 따른 위상 결합 회로의 제5 실시예를 설명하기 위해 출력 위상 대 제어 코드의 관계를 도시한 다이어그램.

도 66은 본 발명에 따른 위상 결합 회로의 제6 실시예를 도시한 회로도.

도 67은 본 발명에 따른 위상 결합 회로의 제7 실시예를 도시한 회로도.

도 68은 본 발명에 따른 위상 결합 회로의 제8 실시예를 도시한 회로도.

도 69a 및 도 69b는 도 68에 도시된 위상 결합 회로의 동작을 설명하기 위한 다이어그램.

도 70은 본 발명에 따른 위상 결합 회로의 제9 실시예를 설명하기 위한 다이어그램.

<도면의 주요 부분에 대한 부호의 설명>

1 : 4상 클럭 생성 회로

2 : PLL 회로

3 : 수신기

4 : 제어 신호 생성 회로

5 : 위상 결합 회로

11 : 위상 검출기

12 : 충전 펌프

131 내지 135 : 지연 스테이지

141, 142 : 인버터

151, 152 : 차동 버퍼

본 발명은 위상 결합 회로 및 타이밍 신호 생성 회로에 관한 것으로, 특히, 다수의 LSI 칩들 간의 고속 신호 전송, 하나의 칩 내의 다수의 소자들 간의 고속 신호 전송, 및 회로 블록들 간의 고속 신호 전송을 각각 실행하기 위한 위상 결합 회로 및 타이밍 신호 생성 회로에 관한 것이다.

최근, 컴퓨터들과 다른 정보 처리 장치들을 구성하는데 사용되는 구성 소자들의 성능이 크게 향상되었고, 이러한 향상과 더불어 반도체 메모리 장치의 동작 속도 및 데이터 전송 속도를 향상시킬 필요성이 가중되었다. 예를 들어, DRAM(dynamic random access memory)과 같은 반도체 메모리 및 프로세서들의 성능이 크게 향상되었다. 반도체 메모리 및 프로세서의 성능의 향상과 더불어, 부품들 간의 신호 전송 속도 및 소자들 간의 신호 전송 속도를 향상시키지 않고는 더 이상 의 시스템의 성능의 향상은 있을 수 없는 상태가 되었다.

명확히 말하면, 예를 들어, DRAM과 프로세서(논리 회로) 간의 신호 전송 속도의 갭은 증가하는 추세이다. 이러한 속도의 갭은 최근 몇년 동안 컴퓨터의 성능을 향상시키는데 방해가 되어 왔다. 칩 사이즈의 증가와 함께, 하나의 칩 내의 소자들 간의 신호 전송 속도 및 회로 블록들 간의 신호 전송 속도의 갭은 칩들 간의(LSI 칩들 간의) 신호 전송 뿐만 아니라 칩들의 성능을 제한하는 커다란 요인이 되었다. 따라서, 보다 적은 수의 입력 위상들(즉, 보다 적은 수의 입력 신호들의 위상들)을 근거로 고 정밀도를 갖는 타이밍 신호 생성 회로를 제공할 필요성이 커졌다.

LSI 칩들 간의 신호 전송 속도를 향상시키기 위해, 신호를 수신하는 회로가 상기 신호에 대하여 정확한 타이밍에 동작할 필요가 있다. 정확한 타이밍을 생성하는 방법으로서, 위상 인터폴레이터(phase interpolator)를 사용하는 위상-가변 타이밍 신호 생성 회로가 DLL(Delay-Locked Loop) 또는 PLL(Phase-Locked Loop)와 같은 피드백 루프로 제공되는 방법이 제안되어 왔다.

예를 들어, 1996년 1월 16일에 출원된 미합중국 특허 제5,485,490호에 따라, 12개의 상이한 위상들의 클럭 신호로부터 제1 위상(신호) 및 제2 위상(신호)가 선택되고, 2개의 선택 신호들이 위상 인터폴레이터에 제공되고 제어 코드에 의해 할당되어서, 2개의 신호들 간의 위상을 갖는 신호(클럭; 타이밍 신호)가 생성된다. 다시 말해서, 위상 인터폴레이터는 2개의 웨이팅 입력 위상들(입력 신호들)의 합을 위한 증폭 회로이다. 위상 인터폴레이터는 제어 신호에 따라 제1 위상(신호)으로 부터 제2 위상(신호)으로 웨이트를 시프트함으로써, 2개의 위상들 간의 위상을 갖는 클럭을 생성한다.

미합중국 특허 제5,485,490호에 따른 PLL에서, 위상 인터폴레이터에 의해 생성된 클럭은 기준 클럭과 비교되고, 제어 신호에 피드백되어서, 위상들은 서로 동일하게 됨으로써, 클럭을 기준 클럭으로 로킹한다.

종래의 타이밍 신호 생성 회로에 따라, 위상 인터폴레이터의 정밀도를 근거로 PLL(또는 DLL)의 출력 정밀도가 결정된다. 따라서, 타이밍 신호(클럭)의 정밀도가 디지털 신호로서 제공된 제어 신호(제어 코드)에 대한 출력 위상의 선형성 및 양자화 오차(linearity and quantization error), 및 임의 위상 변수(jitter,지터)에 의해 지정된다.

또한, 종래의 위상 인터폴레이터에 따라, 입력 신호는 고 시간 분해능(high time resolution)을 획득하기 위해 예를 들어 12개의 위상들과 같은 다수의 위상들을 갖는다. 입력 신호들의 위상들의 수를 증가시켜서 보간 간격을 보다 적게 설정할 수 있고, 이는 선형성을 향상시키는 가장 간단한 방법이다.

그러나, 다중-채널 신호 전송시 다수의 인터폴레이터들을 사용하는 경우에, 칩 내에서의 상호 위치 관계를 유지함으로써 다상 클럭(예를 들면, 12개의 위상들의 클럭)을 분배하는 것이 어렵다. 또한, 상이한 위상들을 갖는 다수의 입력 신호들 중에서 2개의 특정 신호들(위상들)을 선택하는 회로를 적은 위상 오차로 실현시키기도 어렵다. 또한, 클럭 신호(입력 신호)가 선택 회로 및 전환 회로를 통해 위상 인터폴레이터에 입력될 때, 이는 출력 신호의 정밀도를 강하하는 다른 요인이 된다.

일반적으로, 위상 인터폴레이터는 입력 신호들의 웨이팅 위상들의 합을 위한 증폭 회로이다. 상기 회로에 입력되는 신호(클럭)는 입력 위상이 전환되지 않는 한 완전한 사이클 파형을 유지한다. 그러나, 위상(입력 신호)이 전환되면, 완전한 사이클로부터 일탈이 발생한다. 입력 신호가 전환되었을 때, 이는 용량 결합 등으로 인해 입력으로부터 위상 결합 회로에 의해 웨이트 위상들의 합산에 영향을 준다. 이러한 영향으로 인해, 입력 신호가 그 위상에서 0 공칭 웨이트를 가지더라도, 위상이 잔여 결합으로 인해 입력 위상으로부터 출력으로 전환되는 경계에서 타이밍 오차(지터)가 보다 커지게 된다는 문제점이 발생한다. 상기 지터는 항상 정확한 타이밍 신호를 필요로 하는 고속 신호 전송용 타이밍 신호 생성 회로에 대한 치명적인 문제점이 될 수 있다.

본 발명의 목적은 소수의 입력 위상들(소수의 입력 신호들의 위상들)을 근거로 간단한 구조를 갖는 고 정밀도 타이밍 신호 생성 회로를 제공하는데 있다. 또한, 본 발명의 다른 목적은 위상 오차와 지터를 야기하는 위상 선택 회로(입력-신호 선택 회로)를 필요로 하지 않는 타이밍 신호 생성 회로를 제공하는데 있다.

본 발명에 따라, 상이한 위상들의 3개 또는 그 이상의 입력 신호들을 근거로 제어 신호들에 의해 위상-제어된 사이클릭 타이밍 파형들을 결합시키기 위한 위상 결합 회로가 제공되는데, 상기 회로는 제어 신호들에 따라 웨이트들을 생성하기 위한 웨이트 신호 생성 회로; 및 각각의 하나의 신호에 대한 포지티브 또는 네가티브 극성과 함께 웨이트들을 각각의 입력 신호들에게 제공하기 위한 웨이팅 회로를 포함한다.

위상 결합 회로는 2개의 상이한 위상 신호들을 갖는 다수의 위상 결합 유닛들; 및 다수의 위상 결합 유닛들의 출력들 중 하나를 임의로 선택하기 위한 선택기를 더 포함할 수 있다.

또한, 본 발명에 따라, 상이한 위상들의 2개 또는 그 이상의 입력 신호들을 근거로 제어 신호들에 의해 위상-제어된 사이클릭 타이밍 파형들을 결합시키기 위한 위상 결합 회로가 제공되는데, 상기 회로는 제어 신호들에 따라 웨이트들을 생성하기 위한 웨이트 신호 생성 회로; 및 각각의 하나의 신호에 유용한 포지티브 및 네가티브 극성 모두와 함께 웨이트들을 각각의 입력 신호들에게 제공하기 위한 웨이팅 회로를 포함한다.

웨이팅 회로는 각각의 입력 신호에게 포지티브 극성 및 네가티브 극성 중 한 극성의 가변 웨이트를 제공하기 위한 가변 웨이트 섹션; 및 신호가 웨이팅된 후에 각각의 신호의 웨이트의 극성을 반전시키기 위한 반전 섹션을 포함할 수 있다.

위상 결합 회로는 웨이팅된 입력 신호들의 합을 적분하기 위한 적분 회로를 더 포함할 수 있다. 제어 신호들은 디지털 제어 코드들로서 제공될 수 있고, 웨이트 신호 생성 회로는 제어 코드들을 디지털-아탈로그 변환함으로써 웨이트 신호들을 생성할 수 있다. 웨이트 신호들은 전류 신호들일 수 있다.

상이한 위상들의 입력 신호들은 웨이팅 회로에 직접 제공될 수 있다. 웨이팅 회로는 웨이트에 따라 증가하거나 감소하는 출력 진폭을 갖는 프리-드라이버; 및 프리-드라이버에 의해 구동되는 웨이팅 신호 생성기일 수 있다. 제어 신호가 변경될 때, 제어 신호에 따라 생성된 웨이트를 변경시키는데 필요한 시간은 위상 결합 회로의 입력 신호들의 사이클과 동일하게 설정될 수 있다.

위상 결합 회로는 2개의 상이한 위상 신호들을 갖는 다수의 위상 결합 유닛들; 및 다수의 위상 결합 유닛들의 출력들 중 하나를 임의로 선택하기 위한 선택기를 더 포함할 수 있다. 입력 신호들은 다수의 위상들을 갖는 제1 입력 신호 세트들로부터 제1 입력 신호들을 결합시킴으로써 획득된 다수의 위상들을 갖는 제2 입력 신호 세트들로서 형성될 수 있다. 제1 입력 신호 세트들은 차동 신호들의 세트들로서 형성될 수 있고, 제2 입력 신호 세트들은 다수의 위상들을 갖는 제1 신호들을 동일한 웨이트와 결합시킴으로써 획득될 수 있다.

제2 입력 신호 세트들은 제1 신호 세트들의 다수의 인접 신호들을 동일한 웨이트와 결합시킴으로써 획득될 수 있다. 제1 입력 신호 세트들은 약 90도의 상호 위상차를 갖는 차동 신호들의 2개의 세트들일 수 있고, 제2 입력 신호 세트들은 차동 신호들의 2개의 세트들을 동일한 웨이트와 결합시킴으로써 차동 신호들의 2개의 세트들로서 생성될 수 있다. 제1 입력 신호 세트들은 약 60도의 상호 위상차를 갖는 차동 신호들의 3개의 세트들일 수 있고, 제2 입력 신호 세트들은 차동 신호들의 3개의 세트들을 동일한 웨이트와 결합시킴으로써 차동 신호들의 2개의 세트들로서 생성될 수 있다.

본 발명에 따라, 3개 또는 그 이상의 상이한 위상 신호들을 생성하기 위한 위상 신호 생성 회로; 위상 신호 생성 회로로부터의 위상 신호들을 근거로 제어 신 호들에 의해 위상-제어된 사이클릭 타이밍 파형들을 결합시키기 위한 위상 결합 회로; 및 제어 신호들을 생성하기 위한 제어 신호 생성 회로를 포함하는 타이밍 신호 생성 회로가 제공되는데, 상기 위상 결합 회로는 제어 신호들에 따라 웨이트들을 생성하기 위한 웨이트 신호 생성 회로; 및 각각의 하나의 신호에 대한 포지티브 또는 네가티브 극성과 함께 웨이트들을 각각의 위상 신호들에게 제공하기 위한 웨이팅 회로를 포함한다.

위상 결합 회로는 2개의 상이한 위상 신호들을 갖는 다수의 위상 결합 유닛들; 및 다수의 위상 결합 유닛들의 출력들 중 임의의 한 출력을 선택하기 위한 선택기를 더 포함할 수 있다. 또한, 본 발명에 따라, 2개 또는 그 이상의 상이한 위상 신호들을 생성하기 위한 위상 신호 생성 회로; 위상 신호 생성 회로로부터의 위상 신호들을 근거로 제어 신호들에 의해 위상-제어된 사이클릭 타이밍 파형들을 결합시키기 위한 위상 결합 회로; 및 제어 신호들을 생성하기 위한 제어 신호 생성 회로를 포함하는 타이밍 신호 생성 회로가 제공되는데, 상기 위상 결합 회로는 제어 신호들에 따라 웨이트들을 생성하기 위한 웨이트 신호 생성 회로; 및 각각의 하나의 신호에 유용한 포지티브 극성 및 네가티브 극성 모두와 함께 웨이트들을 각각의 입력 신호들에게 제공하기 위한 웨이팅 회로를 포함한다.

웨이팅 회로는 각각의 위상 신호에 대한 포지티브 극성 및 네가티브 극성 중 한 극성의 가변 웨이트를 제공하기 위한 가변 웨이트 섹션; 및 신호가 웨이팅된 후에 각각의 신호의 웨이트의 극성을 반전시키기 위한 반전 섹션을 포함할 수 있다.

위상 결합 회로는 웨이팅된 입력 신호들의 합을 적분하기 위한 적분 회로를 더 포함할 수 있다. 제어 신호 생성 회로는 선정된 수의 비트들의 제어 코드들을 생성할 수 있고, 웨이트 신호 생성 회로는 제어 신호 생성 회로로부터의 제어 코드들을 디지털-아탈로그 변환함으로써 웨이트 신호들을 생성할 수 있다. 웨이트 신호들은 전류 신호들일 수 있다.

상이한 위상 신호들은 웨이팅 회로에 직접 제공될 수 있다. 웨이팅 회로는 웨이트에 따라 증가하거나 감소하는 출력 진폭을 갖는 프리-드라이버; 및 프리-드라이버에 의해 구동되는 웨이트 신호 생성기를 포함할 수 있다. 제어 신호가 변경될 때, 제어 신호에 따라 생성된 웨이트를 변경시키는데 필요한 시간은 타이밍 신호 생성 회로의 위상 신호들의 사이클과 동일하게 설정될 수 있다.

위상 신호 생성 회로는 4개의 위상들의 위상 신호들을 생성할 수 있는데, 각각의 신호는 90도의 상호 위상 차를 갖는다. 위상 신호 생성 회로는 DLL을 사용하는 4상 클럭 생성기일 수 있다.

타이밍 신호 생성 회로는 반도체 집적 회로 장치에서 내부 클럭들을 생성할 수 있고, 제어 신호 생성 회로는 외부로부터 제공된 외부 클럭과 내부 클럭 간의 위상 편이에 따라 제어 신호를 생성할 수 있다.제어 신호 생성 회로는 외부 클럭과 내부 클럭 간의 위상 편이가 선정된 값 보다 클 때만 제어 코드를 변경시킬 수 있다.

입력 신호들은 다수의 위상들을 갖는 제1 입력 신호 세트들로부터의 제1 입력 신호들을 결합시킴으로써 획득된 다수의 위상들을 갖는 제2 입력 신호 세트들로서 형성될 수 있다. 제1 입력 신호 세트들은 차동 신호들의 세트들로서 형성될 수 있고, 제2 입력 신호 세트들은 다수의 위상들을 갖는 제1 신호들을 동일한 웨이트와 결합시킴으로써 획득될 수 있다.

제2 입력 신호 세트들은 제1 신호 세트들의 다수의 인접 신호들을 동일한 웨이트와 결합시킴으로써 획득될 수 있다. 제1 입력 신호 세트들은 약 90도의 상호 위상차를 갖는 차동 신호들의 2개의 세트들일 수 있고, 제2 입력 신호 세트들은 차동 신호들의 2개의 세트들을 동일한 웨이트와 결합시킴으로써 차동 신호들의 2개의 세트들로서 생성될 수 있다. 제1 입력 신호 세트들은 약 60도의 상호 위상차를 갖는 차동 신호들의 3개의 세트들일 수 있고, 제2 입력 신호 세트들은 차동 신호들의 3개의 세트들을 동일한 웨이트와 결합시킴으로써 차동 신호들의 3개의 세트들로서 생성될 수 있다.

본 발명에 따라, 위상 제어를 위해 제1 디지털 제어를 생성하기 위한 제어 코드 생성 회로; 제1 디지털 제어 코드를 변환시킴으로써 제2 디지털 제어 코드를 생성하기 위한 제어 코드 변환 회로; 및 다수의 위상 클럭 신호들에게 웨이트들을 입력함으로써 합을 생성하기 위한 웨이팅 합 생성 회로를 포함하는 타이밍 신호 생성 회로가 제공되는데, 웨이트들은 제2 디지털 제어 코드에 따라 생성되고, 제1 디지털 제어 코드와 출력 클럭의 위상 간의 관계는 제1 디지털 제어 코드와 제2 디지털 제어 코드 간의 관계를 조정함으로써 제어된다.

제2 디지털 제어 코드는 제1 디지털 제어 코드 보다 많은 수의 비트들을 포함할 수 있다. 타이밍 신호 생성 회로는 웨이팅 합 생성 회로의 출력을 클럭으로 변환시키기 위한 비교 회로를 더 포함할 수 있다.

타이밍 신호 생성 회로는 제1 디지털 제어 코드에 대응하는 제2 디지털 제어 코드를 기억시키기 위한 기억 회로를 더 포함할 수 있는데, 제1 디지털 제어 코드를 어드레스로 사용하여 기억 회로로부터의 대응 제2 디지털 제어 코드를 판독함으로써 변환이 실행될 수 있다.

타이밍 신호 생성 회로는 제1 디지털 제어 코드에 대응하는 제2 디지털 제어 코드를 기억하기 위한 기억 회로를 더 포함할 수 있는데, 제1 디지털 제어 코드에 응답하는 업-다운 신호에 따라 기억 회로로부터의 대응 제2 디지털 제어 코드를 판독함으로써 변환이 실행될 수 있다.

기억 회로는 레지스터 어레이 또는 메모리일 수 있다. 기억 회로는 시프트 레지스터 어레이일 수 있고, 업-다운 신호는 시프트 레지스터 어레이에 제공될 수 있다. 기억 회로는 출력 클럭의 하나의 사이클의 분할 수를 커버하고, 제1 디지털 제어 코드에 대응하는 제2 디지털 제어 코드를 기억하기에 충분한 용량을 가질 수 있다.

타이밍 신호 생성 회로는 보정을 위한 위상을 제공하는 기준 클럭의 위상과 출력 클럭의 위상을 비교하기 위한 위상 비교 회로; 및 출력 클럭의 위상을 보정하는데 사용되는 제2 디지털 제어 코드를 확인하여서 제1 디지털 제어 코드에 따라 기준 클럭의 위상을 변화시키고, 확인된 제2 디지털 제어 코드를 기억 회로에 기억시키기 위한 보정 제어 회로를 더 포함할 수 있는데, 제1 디지털 제어 코드와 제2 디지털 제어 코드 간의 관계는 요구된 관계로 보정 제어 회로에 의해 제어될 수 있다.

제1 디지털 제어 코드 내에서 선택된 다수의 포인트들에서, 보정 제어 회로는 출력 클럭의 위상과 요구된 기준 위상 간의 오차를 최소화하는 방식으로 제2 디지털 제어 코드를 보정할 수 있고, 다수의 보정 포인트들 외의 임의의 포인트에서의 제1 제어 코드를 위해, 보정 포인트들 사이에서 보간함으로써 제2 제어 코드를 정의할 수 있다.

기준 클럭은 다수의 위상 클럭 신호들 중 임의의 위상 클럭 신호들과 주파수가 상이할 수 있고, 위상-동기 루프가 제공되어서 기준 클럭에 대해 로킹하도록 출력 클럭의 위상을 야기할 수 있고, 위상 동기가 설정될 수 있을 때, 기준 클럭과 다수의 위상 클럭 신호들 간의 위상 차가 다수의 사이클들과 동일하게 될 때까지의 시간 동안 제2 디지털 제어 코드가 관측될 수 있고, 제2 디지털 제어 코드는 관찰 결과를 사용하여 결정될 수 있다. 제2 디지털 제어 코드는 제1 디지털 제어 코드와 출력 클럭의 위상 간의 관계가 가능한한 직선형이 되도록 결정될 수 있다.

타이밍 신호 생성 회로는 각각의 위상 클럭 신호들에게 할당된 웨이트를 보정하기 위한 보정 웨이트 생성 회로; 및 보정 웨이트 생성 회로가 생성하는 보정 웨이트를 제어하기 위해 제1 디지털 제어 코드로부터 보정 코드를 생성하기 위한 보정 코드 생성 회로를 더 포함할 수 있는데, 제1 디지털 제어 코드와 보정 코드와의 결합하여 실제로 제2 디지털 제어 코드를 구성할 수 있다.

또한, 본 발명에 따라, 입력된 제1 디지털 제어 코드를 변환시킴으로써 제2 디지털 제어 코드를 생성하기 위한 제어 코드 변환 회로; 및 입력된 다수의 위상 클럭 신호들에게 웨이트들을 입력시킴으로써 합을 생성하기 위한 웨이팅 합 생성 회로를 포함하는 위상 결합 회로가 제공되는데, 웨이트들은 제2 디지털 제어 코드에 따라 생성되고, 제1 디지털 제어 코드와 출력 클럭의 위상 간의 관계는 제1 디지털 제어 코드와 제2 디지털 제어 코드 간의 관계를 조정함으로써 제어된다.

본 발명에 따른 위상 결합 회로 및 타이밍 신호 생성 회로의 실시예들이 설명되기 전에, 먼저 본 발명의 원리가 설명되어질 것이다.

도 1a 내지 도 1c 및 도 2는 본 발명에 따른 위상 결합 회로(웨이팅 회로)의 원리를 설명하기 위한 다이어그램이다. 도 1a는 위상 결합 회로에서 사용되는 입력 신호들(입력 위상들: φ1 내지 φ4)의 일례를 도시한 것이고, 도 1b 및 도 1c는 각각의 입력 신호들에게 인가될 웨이트들(포지티브 웨이트들: W1 내지 W4)을 도시한 것이다. 도 2에서, 참조 부호들(211 내지 214)은 승산기들을 나타내고 참조 부호(202)는 가산기를 나타낸다.

예를 들어, 본 발명의 위상 결합 회로는 타이밍 신호 생성 회로에 적용되고, 위상 결합 회로는 적어도 3개의 입력 위상들(상이한 위상들의 적어도 3개의 입력 신호들)을 선택 회로를 통과하지 않고 위상 결합 회로에게 직접 제공하고, 웨이팅 위상들의 합을 생성한다.

특히, 본 발명의 위상 결합 회로(타이밍 신호 생성 회로)는 도 1a에 도시된 바와 같이 인접 위상들 간의 90도의 위상 차를 갖는, 예를 들어, 4개의 입력 위상들(φ1, φ2, φ3, φ4)을 사용한다. 승산기들(211 내지 214)은 웨이트들(W1, W2, W3, W4)을 도 1b 및 도 2에 도시된 바와 같이 각각의 입력 위상들에게 제공한다. 가산기(202)는 4개의 웨이팅 입력 위상들(웨이팅된 위상들: W1 * φ1, W2 * φ2, W3 * φ3, W4 * φ4)을 가산하고, TS(= W1 * φ1 + W2 * φ2 + W3 * φ3 + W4 * φ4)로서 합(위상 결합 신호)을 출력한다. 따라서, 입력 위상들의 전환으로 인한 위상 점프 또는 위상 오차를 생성하지 않고 고 정밀도 신호를 생성할 수 있게 된다. 본 발명의 타이밍 신호 생성 회로는 3개 또는 그 이상의 입력 위상들을 갖기 때문에, 입력 위상들을 전환하지 않고 웨이트 제어만을 근거로 0 내지 360도의 출력 위상 범위를 커버할 수 있다.

본 발명의 위상 결합 회로(타이밍 신호 생성 회로)는 또한 싱글-엔드 클럭들 또는 차동 클럭들을 사용하여 구현될 수 있다. 차동 클럭들의 경우에는, 상호 보완 관계의 클럭들이 하나의 차동 위상으로 고려되는지의 여부에 따라, 또는 180도의 위상 편이를 각각 갖는 2개의 차동 위상들로서 고려되는지의 여부에 따라 위상들을 카운팅하는 상이한 방법들이 있다. 따라서, 본 명세서에서, 입력 위상들(입력 신호들)의 수는 상이한 웨이트들을 입력 위상들에게 인가할 수 있는 웨이팅 회로에 의해 카운트된다. 예를 들어, 3개의 위상들은 상호 상이한 웨이트들이 위상 결합 회로에 의해 인가될 수 있는 3개의 위상들이 있음을 의미한다.

적어도 3개의 위상들의 입력들을 사용함으로써 0도 내지 360도의 출력 위상 범위를 획득하는 효과는 또한 적어도 2개의 위상들의 위상 입력들에게 포지티브 및 네가티브 범위 내에서 변하는 웨이트들을 인가하고 웨이팅 위상들을 가산함으로써 획득될 수 있다.

도 3a 및 도 3b는 도 1a 내지 도 1c에 도시된 위상 결합 회로의 원리의 변형 을 설명하기 위한 다이어그램이다. 도 3a는 위상 결합 회로에서 사용되는 위상들(입력 위상들: φ1, φ2)의 일례를 도시한 것이고, 도 3b는 각각의 위상들에게 인가될 웨이트들(포지티브 사인 및 네가티브 사인을 갖는 웨이트들: W1 및 W2)을 도시한 것이다.

웨이팅 회로가 도 3a 및 도 3b에 도시된 웨이트들(W1 및 W2)에게 사인들을 가할 때, 위상 결합 회로 외부의 위상들을 선택하기 위한 선택 회로를 사용하지 않고 전체 위상들(0도 내지 360도)을 커버할 수 있다. 입력 위상들의 수를 감소시키기 위해, 상호 위상 차가 가능한한 큰 입력 위상들을 처리할 수 있는 회로를 사용하는 것이 양호하다. 따라서, 본 발명에 있어서, 종래의 위상 인터폴레이터에 제한되지 않는 위상 결합 회로가 사용된다.

종래의 위상 인터폴레이터는 선택된 2개의 입력 위상들 사이에서 보간하고 출력을 획득한다. 상기 인터폴레이터는 웨이팅 입력 위상들의 합을 위한 증폭 회로이다. 상기 인터폴레이터는 웨이트가 제1 위상으로 100% 제공되는 상태로부터 웨ㅣ트가 제2 위상으로 100% 제공되는 상태로 웨이트를 연속적으로 변경시킴으로써 위상들 사이에서 보간한다. 증폭 회로가 충분히 고속으로 이동할 때, 2개의 입력 위상들 사이에서 보간된 위상은 출력 위상이 된다.

본 발명의 위상 결합 회로가 위상 출력 범위로서 0도 내지 360도를 커버할 수 있기 때문에, 위상 결합 회로의 출력 위상은 2개의 입력 위상들 사이에 있을 필요가 없다. 따라서, 인터폴레이터에 제한되지 않는 위상 결합 회로가 사용될 수 있다.

도 4는 도 2에 도시된 위상 결합 회로의 원리의 변형을 설명하기 위한 다이어그램이다. 도 4에서, 참조 부호(211 내지 214)는 승산기들을 나타내고, 참조 부호(202)는 가산기를 나타내며, 참조 부호(203)는 적분 회로를 나타낸다.

본 발명의 위상 결합 회로(타이밍 신호 생성 회로)는 도 4에 도시된 바와 같이 종래의 위상 인터폴레이터에서 사용된 증폭 회로 대신 적분 회로(203)를 사용하는 적분형 위상 결합 회로로서 구성될 수 있다. 상기 적분형 위상 결합 회로에 따라, 승산기들(211 내지 214)은 웨이트들(W1 내지 W4)을 각각의 입력 위상들(입력 신호들)(φ1 내지 φ4)에게 제공한다. 가산기(202)는 4개의 웨이팅 입력 위상들(W1 * φ1, W2 * φ2, W3 * φ3, W4 * φ4)을 가산하고, 웨이팅 위상들의 합(W1 * φ1 + W2 * φ2 + W3 * φ3 + W4 * φ4)을 획득한다. 그 후, 적분 회로(203)는 위상들을 결합시키기 위해 웨이팅 위상들의 합을 적분함으로써, 출력(TS)을 생성한다. 실제의 애플리케이션을 위해, 웨이팅 적분 합을 획득하는데 상이한 웨이트들을 개별 입력 위상들에게 제공할 수 있는 다중-입력 적분 회로가 사용되도록 구성할 수 도 있다.

입력이 정사각 파형일 때, 이에 대응하는 적분 파형은 삼각 파형이다. 따라서, 위상 결합의 원리의 변형시, 직선형 웨이트를 입력 위상들에게 제공함으로써 직선형 위상 변경을 획득할 수 있고, 입력 위상들 간의 위상 차가 크더라도 높은 선형성을 획득할 수 있다는 장점들이 있다.

상술된 바와 같이, 본 발명의 타이밍 신호 생성 회로는 소수의 위상들의 입력들을 근거로 0도 내지 360도의 전체 위상 범위를 획득할 수 있다는 장점을 갖는 다. 따라서, 상호 위상 관계를 유지하면서 다수의(예를 들어, 12개의 위상들의) 클럭들을 각각의 회로(인터폴레이터)에 분배할 필요가 없다. 또한, 입력 위상을 선택하기 위한 회로를 제공할 필요가 없다. 따라서, 선택 회로로 인한 위상 오차의 발생을 방지할 수 있다.

본 발명에 따른 위상 결합 회로 및 타이밍 신호 생성 회로의 실시예들은 도면을 참조하여 상세히 설명될 것이다.

도 5는 본 발명에 따른 타이밍 신호 생성 회로의 제1 실시예를 도시한 블록도이다. 도 5에서, 참조 부호(1)는 4상 클럭 생성 회로를 나타내고, 참조 부호(2)는 PLL 회로를 나타내며, 참조 부호(3)는 수신기를 나타내고, 참조 부호(4)는 제어 신호 생성 회로를 나타내고, 참조 부호(5)는 위상 결합 회로(웨이팅 회로)를 나타낸다. 또한, 참조 부호(11)는 위상 검출기를 나타내고, 참조 부호(12)는 충전 펌프를 나타내며, 참조 부호들(131 내지 135)은 지연 스테이지들을 나타내고, 참조 부호들(141, 142)은 인버터들을 나타내고, 참조 부호들(151, 152)은 차동 버퍼들을 나타낸다. 제1 실시예는 신호 수신 회로(수신기(3))를 위한 클럭을 생성하고 데이터와 함께 수신기(3)에 전송된 클럭(데이터 클럭)과 동기인 수신기 구동 클럭(타이밍 신호: CK)을 생성하는 타이밍 신호 생성 회로를 제공한다.

도 5에 도시된 바와 같이, 제1 실시예의 타이밍 신호 생성 회로는 PLL 회로(2), 제어 신호 생성 회로(4), 및 위상 결합 회로(5)를 통해 칩 외부로부터 제공된 클럭과 동기인 기준 클럭(clk)을 수신하는 4상 클럭 생성 회로로 구성된다.

예를 들어, 위상 결합 회로(5)의 출력 신호(타이밍 신호: CK)는 수신기(3)에 게 제공되고 전송된 데이터가 수신된다. 수신기(3)는 외부로부터 제공된 데이터 클럭의 위상과 내부 클럭(타이밍 신호 생성 회로의 출력: CK)의 위상을 비교한다. 그 후, 수신기는 제어 신호 생성 회로(4)를 통해 위상 결합 회로(5)에게 위상 비교 결과에 따른 신호를 피드백한다. 상술된 바와 같이, 수신기(3)(신호 수신 회로)는 단지 하나의 일례이고, 본 발명의 타이밍 신호 생성 회로는 또한 다른 다양한 회로들(예를 들면, 드라이버, 신호 전송 회로)에게도 적용될 수 있다. PLL 회로(2)의 출력(기준 클럭(clk))은 제1 실시예에서 단상 신호이지만, 출력 신호가 차동 (상보) 신호이도록 구성할 수도 있다.

4상 클럭 생성 회로(1)는 PLL 구조이며, 지연 스테이지들(131 내지 135), 위상 검출기(11), 충전 펌프(12), 인버터들(141, 142), 및 차동 버퍼들(151, 152)로 구성된다. 위상 검출기(11)는 인버터(141)에 의해 반전된 지연 스테이지(132)의 출력 신호(Sa)인 신호(/Sa)의 위상과 인버터(142)에 의해 반전된 지연 스테이지(134)의 출력 신호(Sb)인 신호(/Sb)의 위상 간의 위상 차를 180도(π)로 설정한다. 다시 말해서, 위상 검출기(11)는 신호(/Sa)(Sa)의 위상과 신호(/Sb)(Sb)의 위상 간의 차에 따라 제어 신호들(업 신호(UP) 및 다운 신호(DOWN))을 충전 펌프(12)에 출력하고, 위상 차를 180도로 설정한다.

충전 펌프(12)는 위상 검출기(11)로부터 업 신호(UP) 및 다운 신호(DOWN)에 따라 제어 전압(Vc)을 생성하고, 상기 제어 전압을 지연 스테이지들(131 내지 135)에게 인가한다. 따라서, 충전 펌프(12)는 신호(Sa)의 위상과 신호(Sb)의 위상 간의 차를 제어하여서, 위상 차를 정확히 180도가 되게 한다. 이러한 배치에 따라, 지연 스테이지(132)의 출력 신호(Sa)의 위상과 지연 스테이지(133)의 출력 신호(Sc)의 위상 간의 차는 정확히 90도로 설정될 수 있다. 지연 스테이지들(131, 132)은 기준 클럭(clk)의 파형을 형성하기 위한 것이다. 지연 스테이지(135)는 적합한 부하를 지연 스테이지(134)의 출력에 제공하기 위한 것이다.

도 6은 도 5에 도시된 타이밍 신호 생성 회로의 4상 클럭 생성 회로(1)의 위상 검출기(11)의 일례를 도시한 회로도이다.

도 6에 도시된 바와 같이, 위상 검출기(11)는 2개의 래치들(111, 112)로 구성된다. 트리거로서 지연 스테이지(134)의 반전된 출력(/Sb)을 갖는 래치(111)는 지연 스테이지(132)의 반전 출력(/Sa)을 취한다. 또한, 트리거로서 지연 스테이지(132)의 반전된 출력(/Sa)을 갖는 래치(112)는 지연 스테이지(134)의 반전 출력(/Sb)을 취한다. 위상 검출기(11)는 래치들(111, 112)의 출력들로서 다운 신호(DOWN)와 업 신호(UP)를 각각 생성하고, 상기 신호들을 충전 펌프(12)에 제공한다.

도 7은 도 5에 도시된 타이밍 신호 생성 회로의 4상 클럭 생성 회로(1)의 충전 펌프의 일례를 도시한 회로도이다.

도 7에 도시된 바와 같이, 충전 펌프(12)는 p-채널 MOS 트랜지스터들(p-MOS 트랜지스터들: 121, 122), n-채널 MOS 트랜지스터들(n-MOS 트랜지스터들: 123 내지 126), 저항기(127), 및 커패시터(128)로 구성된다. 충전 펌프(12)는 차동 트랜지스터들(123, 124) 쌍에 의해 위상 검출기(11)의 출력들로서 업 신호(UP)와 다운 신호(DOWN)를 각각 수신하고, 제어 전압(Vc)을 출력한다. 제어 전압(Vc)은 각각의 지연 스테이지의 지연 볼륨을 제어하기 위해 모든 지연 스테이지들(131 내지 135)에게 인가된다.

도 8은 도 5에 도시된 타이밍 신호 생성 회로의 4상 클럭 생성 회로(1)의 지연 스테이지(130)(131 내지 135)의 일례를 도시한 회로도이다.

도 8에 도시된 바와 같이, 지연 스테이지(130)는 p-MOS 트랜지스터들(1301 내지 1306), n-MOS 트랜지스터들(1307 내지 1311), 차동 증폭기(1312), 및 부하(1313)로 구성된다. 제어 전압(Vc)은 차동 증폭기(1312)의 네가티브 부하에 인가되고, 또한 트랜지스터(1302)의 게이트에도 인가된다. 차동 증폭기(1312)의 포지티브 입력은 트랜지스터(1302)와 병렬로 제공된 트랜지스터(1301)의 게이트 및 드레인의 공통 접속 노드에 접속된다. 참조 부호(Vcn)는 트랜지스터들(1310, 1311)의 바이어스 전압을 나타내고, 참조 부호(V+, V-)는 입력 신호(선행 지연 스테이지(PLL GHLFH)의 출력)를 나타내고, 참조 부호(out+, out-)는 출력 신호(다음 지연 스테이지로의 입력)를 나타낸다.

상술된 바와 같이, 90도의 정확한 위상 차를 갖는 신호들(Sa, Sb)은 차동 버퍼들(151, 152)에게 각각 제공되어서, 차동 버퍼들(151, 152)은 인접 클럭들 간의 90도의 위상차를 각각 갖는 4상 클럭들(Φ1 내지 Φ4)을 생성한다.

도 9는 도 5에 도시된 타이밍 신호 생성 회로의 4상 클럭 생성 회로(1)의 차동 버퍼(150)(151, 152)의 일례를 도시한 회로도이다.

도 9에 도시된 바와 같이, 차동 버퍼들(151, 152)은 p-MOS 트랜지스터들(1501 내지 1506) 및 n-MOS 트랜지스터들(1507 내지 1512)로 각각 구 성되어서, 신호(Sa)(Sc)로부터 180도의 위상 차를 갖는 신호들(Φ1, Φ3)(Φ2, Φ4)을 생성한다.

4상 클럭 생성 회로(1)는 상술된 방식으로 인접 클럭들 간의 위상 차가 각각 90도인 4상 클럭들(Φ1 내지 Φ4)을 생성하여서, 위상 결합 회로(5)에 제공한다.

도 10은 도 5에 도시된 타이밍 신호 생성 회로의 수신기(3)의 일례를 도시한 회로도이다.

클럭(내부 클럭(CK)) 발생시, 데이터 입력(in+, in-)에 대한 결정이 이루어진다. 수신기(3)는 데이터(결정)를 수신하기 위한 것과 유사한 위상 비교기를 가지며, 위상 비교기는 내부 클럭(CK)과 데이터 클럭 간의 위상 관계를 결정한다. 그 후, 수신기(3)는 이하에 기술된 바와 같이 제어 신호 생성 회로(4)와 위상 결합 회로(5)를 통해 내부 클럭(CK)을 피드백-제어한다.

도 10에 도시된 바와 같이, 수신기(3)는 p-MOS 트랜지스터들(301 내지 304), n-MOS 트랜지스터들(305 내지 309), 및 NAND 게이트들(310, 311)로 구성된다. 전송된 데이터(차동 신호들(in+, in-))는 차동 입력들(트랜지스터들(307, 308)의 게이트들)에게 제공되고, 내부 클럭(CK)(타이밍 신호 생성 회로의 출력)에 의해 구동(결정)된다. 데이터(OUT+, OUT-)가 래치 회로들(NAND 게이트들(310, 311))을 통해 출력된다. 내부 클럭(CK)이 로우 레벨(L)일 때, 트랜지스터들(301 내지 304)은 턴 온 되고, 트랜지스터(309)는 턴 오프되어서, 프리차징(pre-charging)이 실행된다.

도 11은 도 5에 도시된 타이밍 신호 생성 회로의 위상 결합 회로(5)의 일례 를 도시한 회로도이다.

도 11에 도시된 바와 같이, 위상 결합 회로(5)는 클럭들(입력 위상들: Φ1, Φ3, Φ2, Φ4, Φ3, Φ1, Φ4, Φ2)을 각각 갖는 차동 트랜지스터 쌍들(501, 502, 504, 505, 507, 508, 510, 511), 게이트에서 웨이트들(웨이트 신호들: W1, W2, W3, W4)을 각각 갖는 트랜지스터들(503, 506, 509, 512), 웨이트 신호들(W1 내지 W4)을 생성하기 위한 웨이트 신호 생성 회로(51), 및 차동 트랜지스터 쌍들 각각에 공통으로 접속된 부하 장치(12)로 구성된다.

특히, 위상 제어 코드들은 제어 신호 생성 회로(4)로부터 웨이트 신호 생성 회로(51)에 제공된다. 웨이트 신호 생성 회로(51)는 위상 제어 신호들에게 대응하는 웨이트 신호들(W1 내지 W4)을 생성한다. 상기 웨이트 신호들(W1 내지 W4)은 트랜지스터들(503, 506, 509, 512)의 게이트들에게 제공되어서, 웨이트 신호들과 비례하는 전류들이 흐르게 된다.

도 12a 및 도 12b는 도 11에 도시된 제어 신호 생성 회로의 웨이팅 방법을 설명하기 위한 다이어그램이다. 도 12a 및 도 12b는 각각 게이트에 웨이트(W1)가 제공되는 트랜지스터(503) 및 차동 트랜지스터들의 쌍(501, 502)을 도시한 것이다. 나머지 웨이트들(W2, W3, W4)도 또한 유사한 방법으로 제공된다.

웨이트(W1)(W1 내지 W4)는 예를 들어 제어 코드를 D/A 변환하기 위한 D/A 컨버터의 출력 전류로서 제공된다. 상기 전류(웨이트)(W1)는 다이오드-접속 트랜지스터(503')로 흐른다. 트랜지스터(503')와 동일한 게이트 전압이 트랜지스터(503)에게 인가되어서 웨이트를 제공한다(전류(W1)가 흐른다). 도 12a는 웨이트 신호 생성 회로(51)에서 트랜지스터(503')가 제공되는 상태를 도시한 것이다. 그러나, 웨이트 신호 생성 회로(51) 및 웨이트를 제공하는 트랜지스터(503)(506, 509, 512)가 동일하지 않을 때, 트랜지스터(503')는 도 12b에 도시된 바와 같이 트랜지스터(503)에게 인접하게 제공될 수 있다.

도 13은 도 11에 도시된 위상 결합 회로(5)의 부하 장치(52)의 일례를 도시한 회로도이다.

도 13에 도시된 바와 같이, 위상 결합 회로(5)의 부하 장치(52)는 커패시티들(MOS 커패시티들: 521, 522) 및 p-MOS 트랜지스터들(523 내지 526)로 구성된다. 적분 커패시티들(521, 522)은 고 저항의 차동 임피던스를 갖는 교차-결합 p-MOS 부하들(523 내지 526)에게 추가된다. 정전류(I1 + I2)가 차동 트랜지스터들 각각의 쌍으로 흐르기 때문에, 교차-결합 p-MOS 부하는 차동 신호에 대한 고 임피던스를 나타낸다. 그러나, 교차-결합 p-MOS 부하는 동위상 신호에 대한 저 임피던스를 나타낸다. 따라서, 공통-모드 피드백 회로를 제공할 필요 없이 공통-모드 전압이 하이 레벨 또는 로우 레벨로 드리프트되는 것을 방지할 수 있다. 등가 회로를 위한 4개의 입력 쌍들의 차동 트랜지스터들을 위해 오직 하나의 부하 장치(적분 부하 장치)만이 제공될 수도 있다. 그러나, 레이아웃의 편리함에 따라, 동일한 크기의 4개의 부하 장치들이 병렬로 접소될 수도 있다.

도 14는 도 5에 도시된 타이밍 신호 생성 회로의 제어 신호 생성 회로(4)의 일례를 도시한 블록 회로도이다. 도 14에서 참조 부호(41)는 업-다운 신호 생성 회로를 나타내고, 참조 부호(42)는 업-다운 카운터를 나타내고, 참조 부호들(430 내지 437)은 레지스터들을 나타낸다. 참조 부호(530)는 위상 결합 회로(5)의 웨이트 신호 생성 회로(51)(D/A 컨버터)를 나타낸다.

본 실시예의 타이밍 신호 생성 회로는 데이터와 함께 수신기(3)에 전송된 데이터 클럭과 동기인 수신기 구동 클럭(내부 클럭(CK))을 생성하기 위한 것이다. 위상 비교기는 데이터 클럭의 위상과 내부 클럭(CK)의 위상을 비교한다. 위상 비교기는 데이터(결정)를 수신하기 위한 것과 유사하다. 내부 클럭(CK)을 가진 결정 회로를 구동함으로써, 내부 클럭(CK)과 데이터 클럭 간의 위상 관계(어드밴스 또는 지연: DD)가 결정된다.

어드 밴스 또는 지연(DD)은 예를 들어 8개의 레지스터들(430 내지 437)에게순차적으로 기억되고, 8개의 사이클 클럭들에 대한 결정들(DD0 내지 DD7)의 결과들이 업-다운 신호 생성 회로(41)에 입력된다. 업-다운 신호 생성 회로(41)는 결정들(DD0 내지 DD7)의 결과들의 각각의 "1"의 수와 "0"의 수의 차를 근거로 업 신호(UP) 및 다운 신호(DOWN)를 생성한다.

다시 말해서, 어드밴스 및 지연의 결정들의 수들 간의 차가 2 또는 그보다 작을 때, 업 신호(UP)도 다운 신호(DOWN)도 생성되지 않는다. 적어도 3개의 내부 위상들이 어드밴스했다고 결정될 때, 업 신호(UP)가 내부 클럭(CK)의 위상을 증가시키기 위해 생성된다(이 경우에, 지연은 위상의 증가로서 정의된다). 한편, 적어도 3개의 데이터 클럭들이 내부 클럭(CK) 보다 어드밴스했다고 결정될 때, 다운 신호(DOWN)가 생성된다. 특히, ["1"의 수] - ["0"의 수]가 8, 6, 또는 4일 때, 업 신호(UP)가 출력된다. 한편, ["0"의 수] - ["1"의 수]가 8, 6, 또는 4일 때, 다운 신호(DOWN)가 출력된다. ["1"의 수]와 ["0"의 수] 간의 차가 2 또는 0일 때, 업 신호(UP)도 다운 신호(DOWN)도 출력되지 않는다.

업 신호(UP) 및 다운 신호(DOWN)가 업-다운 카운터(42)에 제공되어서, 제어 코드들(예를 들면, 6개의 비트들)로 변환된다. 업-다운 카운터(42)로부터의 제어 코드들은 위상 결합 회로(5)의 웨이트 신호 생성 회로(51)(D/A 컨버터(530))에 제공된다. D/A 컨버터(530)는 제공된 제어 코드들에게 대응하는 웨이트 신호들(W1 내지 W4)을 출력하기 위해 ROM 등의 룩-업 테이블(look-up table)로서 구성될 수 있다.

도 15는 도 14에 도시된 제어 신호 생성 회로의 업-다운 카운터(42)의 일례를 도시한 블록 회로도이다. 도 15에서, 참조 부호(421)는 시프트 레지스터를 나타내고, 참조 부호들(422, 423)은 인버터들을 나타낸다.

도 15에 도시된 업-다운 카운터(42)는 클럭(clk')에 의해 시프트-제어되는 죤슨 카운터(Johnson counter)로서 구성된다. 예를 들어, 16-비트 데이터(b1 내지 b16) 중에서, 초기 상태에서, 처음 절반의 8개의 비트들(b1 내지 b8)이 "1"(하이 레벨(H))로 설정되고, 다음 절반 8개의 비트들(b9 내지 b16)이 "0"(로우 레벨(L))으로 설정된다. 업-다운 신호 생성 회로(41)가 업 신호(UP)를 입력했을 때, 비트(b16)의 데이터가 인버터(422)에 의해 반전되고, 오른쪽으로 시프트되어서 반전된 데이터가 비트(b1)에 기록된다. 한편, 업-다운 신호 생성 회로(41)가 다운 신호(DOWN)를 입력했을 때, 비트(b1)의 데이터가 인버터(423)에 의해 반전되고 왼쪽으로 시프트되어서, 반전된 데이터가 비트(b16)에 기록된다. 도 15는 비트들(b1 내지 b5)이 "1"이고 비트들(b6 내지 b16)이 "0"인 일례를 도시한 것이다.

도 16은 도 15에 도시된 업-다운 카운터에게 클럭 신호를 제공하기 위한 클럭 생성 회로(4210)의 일례를 도시한 회로도이다.

도 16에 도시된 바와 같이, 시프트 레지스터(421)에서 사용될 클럭(clk')은 업 신호(UP)에 의해 제어되는 스위치(4211), 다운 신호(DOWN)에 의해 제어되는 스위치(4212), 반전된 업 신호(UP)에 의해 제어되는 스위치(4213), 반전된 다운 신호(DOWN)에 의해 제어되는 스위치(4214), 및 인버터들(4215, 4216)로 구성될 수 있다.

도 17은 도 16에 도시된 클럭 생성 회로의 스위치(4211)의 구조의 일례를 도시한 회로도이다.

도 17에 도시된 바와 같이, 스위치(4211)는 p-MOS 트랜지스터(42111), n-MOS 트랜지스터(42112), 및 인버터(42113)로 구성된 트랜스퍼 게이트에 의해 구성된다. 업 신호(UP)가 하이 레벨(H)일 때, 스위치(4211)는 턴 온 된다. 다른 스위치들(4212 내지 4214)도 유사한 구조를 갖는다.

도 18은 도 14에 도시된 D/A 컨버터의 일례를 도시한 회로도이다.

도 18에 도시된 바와 같이, D/A 컨버터(530)(51)는 4개의 웨이트들(전류들: W1 내지 W4)을 출력하기 위해 상보 제어 코드들(b1, /b1 내지 b16 및 /b16)을 아날로그-디지털 변환한다. 예를 들어, 제어 코드들(b1, /b1)은 p-MOS 트랜지스터들(5312, 5313)의 게이트에 제공되고, 다른 코드들(b2, /b2 내지 b16, /b16)도 또한 유사한 트랜지스터들의 게이트에 제공된다. 상기 트랜지스터들을 흐 르는 전류들은 합산되어서 트랜지스터들(5331 내지 5334)을 통해 웨이트들(전류들: W1 내지 W4)로서 출력된다.

바이어스 전압(Vcp)은 트랜지스터(5311)의 게이트에 인가된다. 바이어스 전압은 또한 다른 대응 트랜지스터들에게도 인가된다. 바이어스 전압(Vcp')은 트랜지스터들(5321 내지 5324)의 게이트에 각각 인가된다. 트랜지스터들(5321 내지 5324)은 선정된 바이어스 전류들을 웨이트들(W1 내지 W4)에게 추가하여서 웨이트들을 제공하는 회로의 동작을 확증한다. 제어 코드들(b1, /b1 내지 b16 및 /b16)을 근거로 전류들을 제어하고 웨이트들(W1 내지 W4)을 출력하는 트랜지스터들(5331 내지 5334)은 다른 제어 코드들(웨이트 선택 제어 신호들: b0 및 /b0)에 의해 더 제어된다.

도 19는 도 18에 도시된 D/A 컨버터에서 사용될 웨이트 선택 제어 신호를 생성하기 위한 회로의 일례를 도시한 회로도이다.

도 19에 도시된 바와 같이, 웨이트 선택 제어 신호(b0)(/b0)를 생성하기 위한 회로(5000)는 NAND 게이트들(5001 내지 5004), 인버터들(5005 내지 5007), 및 플립-플롭(5008)으로 구성된다. 상기 구조를 근거로, 회로(5000)는 제어 코드(b16), 업 신호(UP), 다운 신호(DOWN) 및 클럭(clk)으로부터 웨이트 선택 제어 신호(b0)를 생성한다.

도 20은 본 발명에 따른 타이밍 신호 생성 회로의 제2 실시예로서 위상 결합 회로의 일례를 도시한 블록 회로도이다. 도 20에서, 참조 부호(530)는 D/A 컨버터를 나타내고, 참조 부호들(541 내지 544)은 웨이트 프로세싱 회로들을 나타내고, 참조 부호(550)는 프리-드라이버를 나타내고, 참조 부호(560)는 믹서 및 출력 버퍼를 나타낸다.

도 20에 도시된 바와 같이, 위상 결합 회로(5)는 D/A 컨버터(530), 웨이트 프로세싱 회로들(541 내지 544), 프리-드라이버(550), 믹서 및 출력 버퍼(560), 및 인버터들(571, 572)로 구성된다.

D/A 컨버터(530)에 기준 전류(Ir)의 입력들과, 예를 들어, 상보 18-비트 제어 코드들(CD0, /CD0 내지 CD8, /CD8, 및 CD10, /CD10 내지 CD18 및 /CD18)과 같은 다수의 제어 코드들이 인가된다. D/A 컨버터(530)는 상기 제어 코드들에게 대응 하는 4개의 웨이트들(전류들: W1 내지 W4)을 출력한다. 참조 부호(TES)는 회로를 테스트하기 위해 사용되는 테스팅 신호를 나타낸다. 웨이트 프로세싱 회로들(541 내지 544)은 웨이트들(W1 내지 W4)을 수신하고, 상기 웨이트들(W1 내지 W4)에게 연결된 프리-드라이버(550)를 위한 출력들(W11 내지 W41)을 생성하고 믹서 및 출력 버퍼(560)를 위한 출력들(W12 내지 W42)을 생성한다.

프리-드라이버(550)는 상이한 입력 위상들(예를 들면, 인접 위상들 간의 위상차가 각각 90도인 4상 입력 신호들)(Φ1 내지 Φ4), 및 프리-드라이버를 위한 웨이트 신호들(W11 내지 W41)을 수신하고, 조정된 입력 위상들(상이한 위상들의 입력 신호들)(ΦW1, /ΦW1 내지 ΦW4 및 /ΦW4)을 출력한다. 믹서 및 출력 버퍼(560)는 믹서 및 출력 버퍼를 위한 웨이트 신호들(W12 내지 W42) 및 프리-드라이버(550)로부터 조정된 입력 위상들(ΦW1, /ΦW1 내지 ΦW4, /ΦW4)을 수신하고, 인버터들(571, 572)을 통해 내부 클럭들(타이밍 신호들: CK, /CK)을 출력한다.

도 21은 도 20에 도시된 위상 결합 회로의 D/A 컨버터(530)의 일례를 도시한 회로도이다.

도 21에 도시된 바와 같이, D/A 컨버터(530)는 기준 전류(Ir)가 흐르는 p-MOS 트랜지스터(5300), 트랜지스터(5300)와 전류-미러-접속된(current-mirror-connected) p-MOS 트랜지스터(5301), 및 게이트에서 제어 코드들(CD0 및 /CD0)이 제공된 스위치 p-MOS 트랜지스터들(5302, 5303)로 구성된다. 트랜지스터들(5301 내지 5303)에게 각각의 상보 제어 코드(CD0, /CD0; CD1, /CD1; 내지 CD8, /CD8, 및 CD10, /CD10; CD11, /CD11; 내지 CD18, /CD18)이 제공된다. 도 21에서, 트랜지스터(5300)와 전류-미러-접속된 p-MOS 트랜지스터(5304)는 바이어스 전류를 웨이트(전류: W1)에게 제공한다.

상술된 방법으로, D/A 컨버터(530)는 제어 코드들(CD0, /CD0 내지 CD8, /CD8, 및 CD10, /CD10 내지 CD18, /CD18)을 디지털-아날로그 변환하고, 웨이트들(전류들: W1 내지 W4)을 출력한다.

도 22는 도 20에 도시된 위상 결합 회로의 프리-드라이버(550)의 일례를 도시한 블록 회로도이다.

도 22에 도시된 바와 같이, 프리-드라이버(550)는 프리-드라이버를 위한 웨이트 신호(W11) 및 위상 신호들(Φ1 및 Φ3)을 수신하고 조정된 입력 위상들(서로 상이한 위상들의 입력 신호들: ΦW1 및 ΦW3)을 출력하는 프리-드라이버 유닛(551), 웨이트 신호(W21) 및 위상 신호들(Φ1 및 Φ3)을 수신하고 조정된 입력 위상들(/ΦW1 및 /ΦW3)을 출력하는 프리-드라이버 유닛(552), 웨이트 신호(W31) 및 위상 신호들(Φ2 및 Φ4)을 수신하고 조정된 입력 위상들(ΦW2 및 ΦW4)을 출력하는 프리-드라이버 유닛(553), 및 웨이트 신호(W41) 및 위상 신호들(Φ2 및 Φ4)을 수신하고 조정된 입력 위상들(/ΦW2 및 /ΦW4)을 출력하는 프리-드라이버 유닛(554)으로 구성된다.

도 23은 도 22에 도시된 프리-드라이버의 프리-드라이버 유닛(551)의 일례를 도시한 회로도이다.

도 23에 도시된 바와 같이, 프리-드라이버 유닛(551)은 p-MOS 트랜지스터(5511) 및 n-MOS 트랜지스터들(5512 내지 5517)로 구성된다. 프리-드라이버를 위한 웨이트 신호(W11)가 트랜지스터(5511)의 게이트에 제공되고, 위상 신호들(Φ1 및 Φ3)이 트랜지스터들(5514, 5515)의 게이트 및 트랜지스터들(5516, 5517)의 게이트에 각각 제공된다. 프리-드라이버 유닛(551)은 트랜지스터들(5514 내지 5517)의 공통 소스로부터 조정된 입력 위상(ΦW1)을 취하고, 트랜지스터들(5515, 5516)의 공통 소스로부터 조정된 입력 위상(ΦW3)을 취한다. 다시 말해서, 조정된 입력 위상들(ΦW1 및 ΦW3)은 이후에 기술되는 믹서 및 출력 버퍼의 믹서 섹션(561)에 적합한 진폭들과 DC 레벨들과 함께 출력된다. 다른 프리-드라이버 유닛들(552 내지 554)도 입력 및 출력 신호들을 제외하고는 프리-드라이버 유닛(551)과 유사한 구조를 갖는다.

도 24는 도 20에 도시된 위상 결합 회로의 믹서 및 출력 버퍼(560)의 일례를 도시한 블록 회로도이다.

도 24에 도시된 바와 같이, 믹서 및 출력 버퍼(560)는 믹서 섹션(561), 출력 버퍼 섹션(562), 및 인버터들(563, 564)로 구성된다. 믹서 섹션(561)은 조정된 입력 위상들(ΦW1, /ΦW1 내지 ΦW4 및 /ΦW4) 및 믹서 및 출력 버퍼를 위한 웨이트 신호들(W12 내지 W42)을 수신하고, 출력 신호들(trclk 및 /trclk)을 출력 버퍼 섹션(562)에 제공한다. 믹서 섹션(561)은 웨이트 신호들(W12 내지 W42)을 입력 위상들(ΦW1, /ΦW1 내지 ΦW4 및 /ΦW4)에게 가산(승산)하고 상기 웨이팅 신호들을 합산하여서 그 결과를 적분한다.

도 25는 도 24에 도시된 믹서 및 출력 버퍼의 믹서 섹션(561)의 일례를 도시한 회로도이다.

도 25에 도시된 바와 같이, 믹서 섹션(561)은 부하 장치(5610), 게이트에서 프리-드라이버(550)로부터 조정된 입력 위상들(ΦW1 및 ΦW3)이 제공되는 차동 트랜지스터들(611, 612) 쌍, 및 웨이트 프로세싱 회로(541)로부터 믹서 및 출력 버퍼를 위한 웨이트 신호(W12)를 게이트에서 제공받는 트랜지스터(613)를 포함한다. 트랜지스터(613)의 게이트(웨이트 신호(W12))는 트랜지스터(614)의 게이트 및 드레인과 MOS 커패시티(615)의 한 단부에 접속된다. 입력 위상들(ΦW1 및 ΦW3)과 웨이트 신호(W12)를 위해 취해진 트랜지스터들(611 내지 615)의 구조는 다른 입력 위상들(/ΦW3 및 /ΦW1)과 웨이트 신호(W22), 입력 위상들(ΦW2 및 ΦW4)과 웨이트 신호(W32), 및 입력 위상들(/ΦW4 및 /ΦW2)과 웨이트 신호(W42)에 대해서도 유사한 방법으로 제공된다. 부하 장치(5610)는 도 13을 참조하여 설명된 부하 장치(52)와 유사한 구조를 갖는다. 부하 장치(5610)는 MOS 커패시티들(5611, 5612), 및 p-MOS 트랜지스터들(5613 내지 5616)로 구성된다.

도 26은 도 24에 도시된 믹서 및 출력 버퍼의 출력 버퍼 섹션(562)의 일례를 도시한 회로도이다. 상기 회로는 지연이 전원 전압에 쉽게 종속되지 않는 전원-인센서티브 버퍼(supply-insensitive buffer)라고 한다.

도 26에 도시된 바와 같이, 출력 버퍼 섹션(562)은 p-MOS 트랜지스터들(5621 내지 5628), n-MOS 트랜지스터들(5651 내지 5660), 및 인버터(5661)로 구성된다. 출력 버퍼 섹션(562)은 작은 진폭(trclk, /trclk)의 입력 신호를 증폭하고, 큰 진폭(최대 CMOS 진폭)의 출력 신호를 생성한다. 참조 부호(RST)는 리셋 신호를 나타낸다. 리셋 신호(RST)는 회로를 리셋할 때 로우 레벨(L)로 설정된다.

도 27은 도 20에 도시된 위상 결합 회로의 웨이트 프로세싱 회로(541)의 일례를 도시한 회로도이다.

도 27에 도시된 바와 같이, 웨이트 프로세싱 회로(541)는 p-MOS 트랜지스터들(5411, 5412) 및 n-MOS 트랜지스터들(5413, 5414)로 구성된다. 웨이트 프로세싱 회로(541)는 D/A 컨버터(530)로부터의 웨이트(전류: W1)를 처리하고, 프리-드라이버 섹션(550)(도 23에 도시된 p-MOS 트랜지스터(5511)의 게이트 입력)에 적합한 웨이트 신호(W11), 및 믹서 및 출력 버퍼의 믹서 섹션(561)(도 25에 도시된 트랜지스터들(613, 614)과 커패시티(615)의 공통 접속 노드)에 적합한 웨이트 신호(W12)를 생성한다.

도 28은 본 발명에 따른 타이밍 신호 생성 회로의 4상 클럭 생성 회로(도 5의 참조 부호(1))의 다른 일례를 도시한 회로도이다.

도 28에 도시된 바와 같이, 위상 결합 회로(5)를 구동하기 위한 4상 클럭 생 성 회로(1)는 적분 커패시티들(101, 102)과 교차-결합 p-MOS 부하들(103 내지 106)로 구성된 부하 장치, 한 쌍의 차동 증폭기들(107, 108), 게이트에서 바이어스 전압(Vcn)을 공급받는 n-MOS 트랜지스터(109), 교차 결합 p-MOS 부하들(161 내지 164), 한 쌍의 차동 증폭기들(165, 166), 게이트에서 바이어스 전압(Vcn)을 공급받는 n-MOS 트랜지스터(167), 및 클럭 버퍼들(171, 172)로 구성된다.

다시 말해서, 도 28에 도시된 4상 클럭 생성 회로(1)는 PLL 회로(2)로부터 제공된 차동 기준 클럭들(clk, /clk)로부터, 인접 위상들 간의 위상 차가 각각 90도인 4개의 신호들(위상들: φ1, φ2, φ3, φ4)을 생성한다. 4상 클럭 생성 회로(1)는 적분 회로를 사용하는 90도 위상 시프터를 사용하여 입력 위상들(0도 및 그 여각인 180도)로부터 90도 및 270도의 위상들을 각각 갖는 신호들(φ2, φ4)을 생성한다. 상기 위상들(φ1, φ2, φ3, φ4)은 차동 4상 신호들로서 간주되고, 위상 수의 증가는 지연이 증가하는 방향으로서 정의된다. 4상 클럭들은 또한 PLL 회로로부터 직접 제공될 수 있다.

위상 결합 회로(5)(도 11에 도시된 위상 결합 회로(5)를 참조)(도 23에 도시된 프리-드라이버 유닛(551) 및 도 25에 도시된 믹서 섹션(561)을 참조)는 차동 트랜지스터 쌍들(501 내지 503 및 611 내지 615)이 4개의 입력 위상들(φ1, φ2, φ3, φ4)을 위해 각각 제공되고, 각각의 위상 신호들의 끝 전류들(tail currents)이 D/A 컨버터(51; 530)로부터 제공된 전류들(W1 내지 W4; W11 내지 W41; W12 내지 W42)에 의해 제어되는 구조를 갖는다.

도 29a 및 도 29b는 본 발명의 타이밍 신호 생성 회로의 웨이트 변경의 일례 를 도시한 다이어그램이다. 도 30a 및 도 30b는 본 발명의 타이밍 신호 생성 회로의 웨이트 변경의 다른 일례를 도시한 다이어그램이다. 도 29a 및 도 30a는 웨이트들(W1, W3)을 도시한 것이고, 도 29b 및 도 30b는 웨이트들(W2, 24)을 도시한 것이다.

위상 결합 회로(5)의 웨이트들(W1 내지 W4)(D/A 컨버터(530) 또는 웨이트 신호 생성 회로(51)의 출력 전류들)은 예를 들어 도 29a 및 도 29b에 도시된 바와 같이 변한다. 수직 축(I)은 전류를 나타내고, 수평축(θ)은 위상 결합 회로의 출력 위상을 나타낸다. 웨이트(W1)가 최대 값(Wmax)을 취할 때의 출력 위상은 위상의 기점(origin)이다.

도 29a 및 도 29b에 도시된 바와 같이, 각각의 웨이트(Wn)(W1 내지 W4)는 최대 값으로서 Wmax를 취하고 최소 값으로서 Wmin을 취한다. 각각의 출력 위상은 (선정된 바이어스 전류를 포함해서) 0이 아닌 값을 취한다. 다시 말해서, 도 18을 참조하여 설명된 바와 같이, D/A 컨버터(530)에 의해 생성된 웨이트들(W1 내지 W4)은 트랜지스터들(5321 내지 5324)에 따라 선정된 (Wmin) 바이어스 전류를 포함한다.

도 29a는 웨이트들(W1, W3)의 위상들이 반전된(180도 변한) 삼각 파형들의 일례를 도시한 것이다. 도 29b는 웨이트들(W2, W4)의 위상들이 웨이트들(W1, W3)로부터 90도로 각각 지연된 파형들의 일례를 도시한 것이다.

또한, 도 30a 및 도 30b에 도시된 바와 같이, 각각의 웨이트(Wn)(W1 내지 W4)는 하위 절반이 클램프된 삼각 파형으로 형성될 수 있다.

도 31은 본 발명에 따른 타이밍 신호 생성 회로의 제3 실시예로서 위상 결합 회로의 일례를 도시한 블록 회로도이다. 도 31은 도 11에 도시된 위상 결합 회로의 변형을 도시한 것이다. 제3 실시예에서, 부하 장치(52)는 도 11에 도시된 바와 유사하고, 차동 증폭기 쌍들(5801 내지 5804)은 도 11에 도시된 트랜지스터들(501, 502 내지 510, 511)에 대응한다.

도 31에 도시된 바와 같이, 본 실시예의 위상 결합 회로(5)는 도 11에 도시된 위상 결합 회로의 p-MOS 트랜지스터들(5811 내지 5814) 및 n-MOS 트랜지스터들(5815 내지 5818)로 구성된 출력 버퍼를 갖는다. 상기 출력 버퍼는 지연이 전원 전압(Vdd)에 쉽게 종속되지 않는 전원-인센서티브 버퍼 회로이다. 상기 회로는 작은 진폭의 신호를 증폭하여서 큰 진폭의 신호를 출력하는 도 26에 도시된 출력 버퍼 섹션(562)에 대응한다.

도 32는 본 발명에 따른 타이밍 신호 생성 회로의 제4 실시예로서 위상 결합 회로의 일례를 도시한 회로도이다.

도 32에 도시된 바와 같이, 제4 실시예의 위상 결합 회로(7100)는 2개의 입력 위상들(φ1, φ2)을 사용하고, p-MOS 트랜지스터들(7101 내지 7104), n-MOS 트랜지스터들(7105 내지 7116), 및 비교기(차동 증폭기; 7117)로 구성된다. 트랜지스터들(7105, 7106, 7108, 7109, 7111, 7112, 7114, 7115)은 차동 증폭기 쌍들을 각각 구성한다. 상기 트랜지스터들은 웨이트(W1)를 트랜지스터(7107)의 게이트에 제공하고, 웨이트(W2)를 트랜지스터(7116)의 게이트에 제공하고, 고정 웨이트(W0)를 트랜지스터들(7110, 7113)의 게이트에 각각 제공한다.

특히, 제4 실시예의 위상 결합 회로(7100)에 따라, 4개의 위상들(φ1 내지 φ4: φ1, /φ1 내지 φ4, /φ4)은 도 11의 위상 결합 회로(5)와 같이 입력되지는 않지만, 2개의 위상들(φ1, φ2: φ1, /φ1, φ2, /φ2)이 입력된다. 상기 2개의 위상들은 포지티브 극성 및 네가티브 극성 모두로 웨이팅되어서, 0도 내지 360도의 전체 위상 범위를 커버하는 출력들을 획득한다. 또한 2개의 위상들(φ1, φ2)을 도 11에 도시된 위상 결합 회로(5)에 제공할 수 있고, 사인들을 갖는 웨이트들을 상기 위상들에게 제공함으로써 전체 위상 범위를 커버할 수 있다. 그러나, 상이한 웨이트들을 도 11에 도시된 위상 결합 회로의 4개의 위상들에게 제공할 수 있기 때문에, 4개의 위상들의 입력이 가정되었다. 한편, 제4 실시예의 위상 결합 회로의 경우에, 제어될 수 있는 오직 2개의 웨이트들만이 있는 것처럼, 2개의 위상들의 입력이 가정되었다. 위상 신호들(φ1, φ2)이 90도의 위상 차를 갖는 것이 양호하다. 그러나, 위상들이 변하지 않는 한 상기 위상 신호들이 사용될 수 있다.

도 32에 도시된 바와 같이, 제4 실시예의 위상 결합 회로(7100)는 고정 웨이트(W0)가 각각 제공된 차동 트랜지스터 쌍들(7108 및 7109; 7111 및 7112)과 외부 제어 웨이트들(W1, W2)이 각각 제공된 차동 트랜지스터 쌍들(7105 및 7106; 7114 및 7115)을 갖는다. 이러한 경우에, 고정 웨이트가 제공된 차동 트랜지스터 쌍들과 가변 웨이트들이 제공된 차동 트랜지스터 쌍들은 상호적으로 반전된 출력 라인들을 갖는다. 따라서, 고정 웨이트가 제공된 차동 트랜지스터 쌍들은 가변 웨이트들이 제공된 차동 트랜지스터 쌍들에게 반대 극성을 제공한다. 가변 웨이트(Wi)(W1, W2)가 고정 웨이트(W0) 보다 작을 때, 실효 웨이트(Wi - W0)는 네 가티브 값을 취한다. 가변 웨이트(Wi)(W1, W2)가 고정 웨이트(W0) 보다 클 때, 실효 웨이트(Wi - W0)는 포지티브 값을 취한다. 출력(OUT)이 비교기(7117)의 출력으로서 제공된다.

도 33은 본 발명에 따른 타이밍 신호 생성 회로의 제5 실시예로서 위상 결합 회로의 일례를 도시한 회로도이다.

도 33에 도시된 바와 같이, 제5 실시예의 위상 결합 회로(7200)는 제4 실시예와 유사한 방식으로 2개의 입력 위상들(φ1, φ2)을 사용한다. 위상 결합 회로(7200)는 p-MOS 트랜지스터들(7201 내지 7204), n-MOS 트랜지스터들(7205 내지 7207 및 7211 내지 7213), 극성 스위치들(7208, 7209 및 7214, 7215), 및 차동 증폭기(7210)로 구성된다. 트랜지스터들(7205, 7206 및 7211, 7112)은 차동 트랜지스터 쌍들을 각각 구성한다. 극성 스위치들(7208, 7209 및 7214, 7215)은 웨이트들을 제공하는 차동 트랜지스터 쌍들의 극성들을 반전한다.

예를 들어, 제어 코드가 6-비트 코드일 때, 제어 코드는 상위 2개의 비트들이 극성 스위치들(7208, 7209 및 7214, 7215)을 제어하기 위한 것이고, 나머지 4개의 비트들이 D/A 컨버터(530)의 웨이팅을 제어하기 위한 것으로 배치될 수 있다. 다시 말해서, 극성 스위치들은 사인 비트들을 사용하여 웨이트들을 제어하기 위해 사인 바이너리로 표시된 웨이트-제어 디지털 값들을 갖는다. 출력(OUT)이 차동 증폭기(7210)의 출력으로서 제공된다.

위상 선택 회로를 사용하는 종래의 위상 결합 회로와 달리, 제5 실시예의 위상 결합 회로(7200)는 차동 트랜지스터 쌍들에게 입력되는 한 종류의 클럭 신호(입 력 위상(φ1, /φ1; φ2, /φ2)을 항상 사용한다. 따라서, 위상 선택으로 인한 차동 트랜지스터 쌍들의 동작시의 외란이 없다. 또한, 위상 결합 회로가 클럭 동기화 회로에서 사용되고, 위상 값이 매 스텝마다 UP 신호 및 DOWN 신호를 근거로 변한다. 또한, 웨이트의 극성이 위상 결합 회로 내부에서 변하면, 웨이트의 값은 항상 0이다. 따라서, 극성 반전이 위상 결합 회로 내에서의 동작에 주는 영향은 극히 작다.

도 34는 본 발명에 따른 타이밍 신호 생성 회로의 제6 실시예로서 위상 결합 회로의 일례를 도시한 회로도이고, 도 35는 도 34에 도시된 위상 결합 회로의 웨이트 변경의 일례를 도시한 다이어그램이다.

도 34에 도시된 바와 같이, 제6 실시예의 위상 결합 회로는 다수의(4개의) 위상 결합 유닛들(7301 내지 7304)과 선택기(7310)로 구성된다. 4개의 위상 결합 유닛들(7301 내지 7304)은 각각 웨이트들(W1, W2)을 근거로 2개의 입력 위상들((φ1, φ2: φ1, /φ1; φ2, /φ2), (φ2, φ3), (φ3, φ4), 및 (φ4, φ1))을 각각 결합시키기 위한 것이다. 상기 4개의 위상 결합 유닛들(7301 내지 7304)의 출력들은 선택기(7310)를 통해 생성된다. 예를 들어, 웨이트들(W1, W2)은 도 35에 도시된 바와 같이 변한다.

특히, 위상 결합 유닛들(7301 내지 7304)의 출력들 중 한 출력은 제어 코드의 범위에 따라 선택적으로 생성된다. 위상 결합 유닛들(7301, 7303)과 위상 결합 유닛들(7302, 7304)은 상호적으로 완전히 반대인 위상 신호들로 각각 동작한다. 따라서, 출력들의 극성들을 교환함으로써 오직 2개의 위상 결합 유닛들만을 사용하 여 전체 위상 결합 회로를 구성할 수도 있다.

제6 실시예의 위상 결합 회로(7300)에 따라, 입력 위상은 전환 스위치 또는 선택 회로를 사용하지 않고 위상 결합 유닛들(7301 내지 7304) 각각에 제공된다. 따라서, 차동 트랜지스터 쌍들에게 입력된 신호들은 항상 동일한 위상의 완전 사이클릭 신호들이다. 그 결과, 위상 선택으로 인한 차동 트랜지스터 쌍들의 동작시의 외란이 없다.

도 36은 본 발명에 따른 타이밍 신호 생성 회로의 제7 실시예로서 위상 결합 회로의 프리-드라이버의 일례를 도시한 회로도이다. 상기 도면은 도 11에 도시된 위상 결합 회로의 차동 트랜지스터 쌍들(501, 502 및 503)에게 신호들(입력 위상들(φ1, φ3) 및 웨이트(W1))을 제공하는 프리-드라이버의 일례를 도시한 것이다.

웨이팅 회로(위상 결합 회로)에서, 웨이팅을 실행하는 트랜지스터 쌍들을 구동하기 위한 클럭 신호들(예를 들면, 입력 위상들(φ1, φ3))은 신호들이 작은 진폭이던지 큰 진폭이던지에 관계없이 일정한 진폭으로 되어 있다. 다시 말해서, 차동 트랜지스터 쌍들의 게이트들에게 제공된 입력 위상들(φ1, φ3)은 웨이트(예를 들어, W1)의 값에 무관하게 일정한 진폭을 갖는다. 따라서, 웨이팅 회로의 출력시 나타나는 전류 파형이 웨이트와 비례하여 스케일되지(scaled) 않는다는 문제점이 있다. 또한, 차동 트랜지스터 쌍들의 전류 스티어링을 적합하게 실행하기 위해 충분히 큰 입력 전압 보다 더 큰 입력 전압이 인가되었을 때, 데드 타임(dead time)이 발생하나. 상기 데드 타임 동안, 입력 변화를 근거로 하는 차동 트랜지스터 쌍 들의 출력 전류의 변화는 없다. 상기 데드 타임 동안, 차동 트랜지스터 쌍들은 직선형 동작 영역으로부터 떨어져서 스위칭 장치로서 동작한다. 따라서, 차동 트랜지스터 쌍들의 소스 전압의 시간 변화가 야기되고, 위상 결합 회로에 입력되는 전류 파형은 이상적이지 않게 된다. 또한, 데드 타임은 웨이트의 값에 따라 변한다. 따라서, 위상들을 결합하기 위해 사용되는 전류 파형은 웨이트의 값에 비례하여 스케일되지 않는다. 그 결과, 제어 코드에 대한 위상 특성의 선형성이 손상된다.

예를 들어, 제7 실시예의 프린터 드라이버(7400)는 신호들(입력 위상들(φ1, φ3)과 웨이트(W1))을 적합하게 처리해서 도 11에 도시된 위상 결합 회로의 트랜지스터들(501, 502, 503)에게 제공하기 위한 것이다. 도 36에 도시된 바와 같이, 프리-드라이버(7400)는 p-MOS 트랜지스터들(7401 내지 7404)과 n-MOS 트랜지스터들(7405 내지 7409)로 구성된다. 트랜지스터들(7401 내지 7409)은 도 11에 도시된 위상 결합 회로의 트랜지스터들(501, 502, 503)에 대한 신호들(입력 위상들(φ1, φ3)과 웨이트(W1))을 처리하기 위해 사용된다. 예를 들어, 4개의 유사한 구조들이 4개의 차동 트랜지스터 쌍들(4개의 웨이트들)을 위해 제공된다.

프리-드라이버(7400)에서, 입력 클럭 신호들(입력 위상들(φ1, φ3))이 먼저 웨이트(W1)에 비례하는 끝 전류의 p-MOS 차동 트랜지스터 쌍(7403, 7404)을 갖는 레벨 변환 회로(프리-드라이버)에 입력된다. 레벨 변환 회로의 부하 장치는 2개의 다이오드-접속 n-MOS 트랜지스터들(7405, 7406)과 이에 접속된 다이오드-접속 n-MOS 트랜지스터(7407)로 구성된다. 프리-드라이버의 n-MOS 부하 및 위상 결합 회로의 차동 트랜지스터 쌍들(전류 변환 회로들: 트랜지스터들(501, 502))의 트랜지 스터 크기에 있어서, 차동 트랜지스터 쌍들이 전류를 스위칭하기에 충분한 전압 보다 약간 큰 전압을 생성하도록 미러 비율(mirror ratio)이 선택된다. 웨이트(W)와 함께 프로세싱을 근거로 획득된 위상 신호들(φW1, φW3)이 차동 트랜지스터 쌍들(501, 502)에게 제공된다. D/A 컨버터(530)로부터의 웨이트(전류; W1)가 트랜지스터(7408)로 흐르고, 트랜지스터(7409)를 통한 프로세싱에 의해 획득된 웨이트(W12)가 트랜지스터(503)의 게이트에 제공된다.

상술된 바와 같이, 제7 실시예의 프리-드라이버(7400)에 따라, 위상 결합 회로에 의해 적분된 웨이팅 차동 전류 파형은 전류 파형이 웨이트에 보다 비례하도록 스케일된다. 그 결과, 제어 코드에 대한 위상 특성의 선형성이 개선된다. 또한, 전원 전압(Vdd)이 변했을 때라도, 위상 결합 회로의 차동 트랜지스터 쌍들에게 입력되는 전압 레벨과 공통 모드 전압의 변화는 거의 없다. 따라서, 전원 전압(Vdd)의 변화에 대해서 적은 타이밍 변화를 갖는 회로를 제공할 수 있다. 따라서, 용량 결합으로 인한 잡음은 일정한 비율로 보다 작아지게 된다. 따라서, 용량 결합으로 인한 잡음이 적은 웨이트에 대해 비교적 크게 나타나는 문제점은 없다. 또한, 제어 코드에 대한 위상 특성의 선형성이 향상된다.

도 37은 본 발명에 따른 타이밍 신호 생성 회로의 제8 실시예로서 위상 결합 회로의 웨이트 신호 생성 회로의 일례를 도시한 회로도이다. 상기 도면은 위상이 6-비트 디지털 제어 신호로 표시되는 일례를 도시한 것이다.

도 37에 도시된 바와 같이, 제8 실시예의 웨이트 신호 생성 회로(7500)는 p-MOS 트랜지스터들(7501 내지 7503)과 인버터(7504)로 구성된 16개의 정전류 소스들 을 갖는다. 웨이트 신호 생성 회로(7500)는 6-비트 제어 신호의 하위 4개의 비트들(CB0 내지 CB3)을 16개의 제어 코드들(온도계 코드들: b1 내지 b16)로 변환시키고, 상보 제어 전류들을 생성하기 위해 정전류 소스들 각각의 전류들을 전환시킨다. 상위 2개의 비트들(CB4, CB5)은 인버터들(7523, 5733)을 통해 직접 인가되어서, p-MOS 트랜지스터들(7521, 7522, 7531, 7523)을 제어하고, 상보 제어 전류들로부터 웨이트들(전류들; W1 내지 W4)을 생성한다. 제어 코드들에게 종속되지 않는 바이어스 전류들(예를 들어, 도 29a 및 도 29b의 Wmin에 대응하는 전류들)을 웨이트들(W1 내지 W4)에게 각각 제공하기 위해 p-MOS 트랜지스터들(7511 내지 7514)이 제공된다.

도 38은 본 발명의 위상 결합 회로에 적용될 차동 트랜지스터 쌍들의 변형된 일례를 도시한 회로도이다. 이 도면은 도 11에 도시된 차동 트랜지스터 쌍들(501 내지 503)의 변형된 일례를 도시한 것이다.

도 38에 도시된 바와 같이, 본 실시예에서, 웨이트(W1)가 게이트 및 드레인이 공통으로 접속(다이오드 접속)되어 있는 p-MOS 트랜지스터(7601)로 흐르고, 저항기(7602)를 통해 트랜지스터(503)의 게이트에도 제공된다. 트랜지스터(503)의 게이트는 커패시티(7603)를 통해 저전위 전원(Vss)에 접속된다. 다시 말해서, 차동 트랜지스터 쌍들의 끝 전류를 제어하기 위한 트랜지스터(503)의 게이트 전압은 다이오드-접속 트랜지스터(7601), 저항기(7602), 및 커패시티(7603)로 구성된 필터 회로에 의해 생성된다. 상기 배치에 있어서, 차동 트랜지스터 쌍들의 웨이트 전류들은 제어 코드들이 변경되었더라도 즉시 변하지 않지만, 클럭 사이클 기간 내에 변한다. 다시 말해서, 필터 회로의 저항기(7602)(R) 및 커패시티(7603)의 시상수는 대략 클럭 사이클 시간으로 설정된다. 다른 웨이트들(W2 내지 W4)에 대한 차동 트랜지스터 쌍들은 유사한 구조를 갖는다.

도 38에 도시된 변형된 일례에 따라, 제어 신호(제어 코드)가 위상 결합 회로의 클럭과 비동기로 변했더라도, 타이밍 신호 생성 회로의 출력시 상기 변화로 인한 큰 위상 오차가 발생하지 않는다는 장점이 있다. 따라서, 위상 결합 회로의 출력은 제어 신호와 비동기로 설정될 수 있다.

상술된 바와 같이, 예를 들어, LSI들 간의 신호 전송 속도를 증가시키기 위해, 신호를 수신하는 회로가 신호에 따라 정확한 타이밍에 동작할 필요가 있다. 정확한 타이밍을 생성하는 방법으로서, 상술된 바와 같이 DLL 또는 PLL과 같은 피드백 루프로 위상 인터폴레이터를 사용하는 위상-가변 타이밍 신호 생성 회로를 제공하는 방법이 있었다.

차동 클럭 신호들의 위상 차로서 상당히 정확한 π(180도)를 설정할 수 있다. 그러나, 2개의 차동 클럭 신호 세트들(Φ1, Φ3; Φ2, Φ4)이 위상 결합 회로의 4개의 위상들의 입력 신호들로서 사용될 때, 각각의 세트의 차동 클럭 신호들 간의, 즉, 신호들(Φ1, Φ2) 간과 신호들(Φ3, Φ4) 간의 위상 차가 π/2(90도)로부터 변할 수 있다. 다시 말해서, 입력 신호 자체의 변화가 있을 수 있다.

도 39a 및 도 39b는 위상 결합 회로에서 사용될 입력 신호의 위상이 변했을 때의 문제점을 설명하기 위한 다이어그램이다. 도 39a는 2개의 차동 클럭 신호 세트들(Φ1, Φ3; Φ2, Φ4)이 4개의 위상들의 입력 신호들로서 사용될 때 차동 클럭 신호들((Φ1, Φ3) 및 (Φ2, Φ4)) 간의 위상이 선정된 값으로부터 변했을 때의 상태를 도시한 것이다. 도 39b는 이러한 경우의 위상 제어 코드들과 실제 출력 위상들 간의 관계를 도시한 것이다.

도 11에 도시된 상술된 위상 결합 회로는 위상 결합 회로의 4개의 위상들의 입력 신호들로서 2개의 차동 클럭 신호 세트들(Φ1, Φ3; Φ2, Φ4)을 사용한다. 위상 인터폴레이터 회로(위상 결합 회로)는 상기 입력 신호들의 웨이팅된 입력들의 합을 적분하여 비교하고, 웨이트 값들(W1 내지 W4)에 대응하는 위상들의 클럭들을 생성한다. 다시 말해서, 위상 인터폴레이터는 제1 위상으로부터 제2 위상으로 웨이트를 시프트함으로써 2개의 위상들 간의 중간 위상의 클럭을 생성한다. 위상 인터폴레이터의 출력의 정밀도는 입력들에게 제공되는 기준 위상들(입력 신호들(Φ1 내지 Φ4)의 위상들)의 정밀도에 의해 제한된다.

따라서, 입력으로서 사용되는 차동 신호들(Φ1, Φ3; Φ2, Φ4)의 위상 차는 예를 들어 도 39a에 도시된 바와 같이 90도로부터 변했을 때, 제어 코드에 대한 위상 특성(제어 코드에 대하여 실제로 출력된 신호의 위상 특성)은 도 39b에 도시된 바와 같이 직선으로부터 일탈되어 있다.

특히, 신호 전송 속도가 예를 들어, 2.5Gbps와 같이 고속일 때, 수신 타이밍 생성 회로(타이밍 신호 생성 회로)의 오차가 매우 작은 값, 10ps 내지 20ps(pico second)로 설정될 필요가 있다. 따라서, 이상적인 값(90도)으로부터의 기준 클럭들(위상 결합 회로의 입력 신호들)을 위해 사용되는 차동 신호의 위상 차의 편이는 시간의 측면에서 작은 값, 10 내지 20ps로 제한될 필요가 있다.

따라서, 기준 클럭들로서 사용되는 4개의 위상들의 입력 신호들(2개의 세트의 차동 신호들)은 상호 위상 차가 정확히 90도가 되도록 생성되어야만 한다. 또한, 상기 위상 차를 유지하면서 생성된 신호들을 위상 인터폴레이터에게 전달할 필요가 있다. 그러나, 다중 채널 신호 전송 회로에서, 다수의 전송 및 수신 회로들이 구동되기 때문에 클럭 입력 회로의 입력 용량으로 인해 기준 클럭들의 지연이 발생한다. 또한, 지연은 각각의 라인(각각의 기준 클럭)에 대해 상이하다. 따라서, 시간 측면에서 위상 차를 10 내지 20ps로 유지하면서 신호들을 전달하는 것은 매우 어렵다.

상술된 어려움의 견지에서, 고 정밀도를 갖는 위상 결합 회로를 실현시키기 위해, 이하에 설명된 본 발명의 제2 양상은 정확한 위상 차를 갖는 기준 클럭을 생성하기 위한 것이고, 또한, 입력 클럭을 생성하고 전달할 때 위상 오차를 야기하지 않고 정확한 위상 보간을 달성하기 위한 것이다.

도 40은 본 발명의 제2 양상으로서 타이밍 신호 생성 회로의 원리를 설명하기 위한 다이어그램이다. 도 41은 도 40에 도시된 타이밍 신호 생성 회로를 개략적으로 도시한 블록도이다. 도 41에서, 참조 부호(801)는 입력 신호 프로세싱 회로를 나타내고, 참조 부호(802)는 위상 결합 회로(위상 인터폴레이터)를 나타낸다.

도 40에 도시된 바와 같이, n개의 신호들의 위상들은 f1, f2, ..., fn으로 표시되고, 인접 신호들 간의 위상 차들은 d1, d2, ..., dn으로 각각 표시된다. 따라서, 다음 관계가 설립된다. d1 = f2 = f1, d2 = f3 - f2, d3 = f4 - f3, ..., dn = f1 - fn + 2π.

도 41에 도시된 바와 같이, 본 발명의 제2 양상에 따라, 입력 신호 프로세싱 회로(801)는 n개의 입력 신호들(f1 내지 fn)을 처리하고, n개의 신호들(F1 내지 Fn)을 생성하고, 처리된 신호들(F1 내지 Fn)을 위상 결합 회로(802)에 제공한다.

본 발명의 제2 양상의 원리에서, f1과 f2가 결합되고, f2와 f3가 결합되고, 이런 식으로 계속된다. 그 후, 위상들의 각각의 결합된 세트의 중간 위상이 획득된다. 따라서, 위상들, (f1+f2)/2, (f2+f3)/2, 등이 계속해서 일정한 위상 시프트로 획득된다. 차가 상호적으로 서로 종속될 때, 중간 위상은 2개의 위상들의 평균이고, 오차들의 분산은 2.5^-0.5배까지 보다 작아지게 된다. 그 결과, 오차들은 약 30% 만큼 보다 작아지게 된다. 또한, 본 발명의 제2 양상의 원리에 따라, f1 내지 f3가 결합되고, f2 내지 f4가 결합되는 등, 이런식으로 계속된다. 중간 위상은 상술된 바와 유사한 방식으로 상기 세트들 각각에 대해 획득된다. 그 결과, 위상들, (f1+f2+f3)/3, (f2+f3+f4)/3, 등이 일정한 위상 시프트로 획득된다. 오차들은 이러한 방식으로 보다 작아지게 된다.

중간 위상들을 생성하기 위해, 함께 결합될 신호들은 인접한 2개의 신호들(f1 및 f2, f2 및 f3, ...) 또는 3개의 신호들(f1, f2, f3 및 f2, f3, f4, ...)로 제한되지 않는다. 예를 들어 (f1 및 f3, f2 및 f4, ...)와 같이 선정된 수를 스킵함으로써 2개의 신호들 또는 (f1, f3, f5 및 f2, f4, f6, ...)과 같은 3개의 신호들을 결합할 수도 있다. 또한, 2개 또는 3개의 위상들로 제한하지 않고 임의의 선택적인 k개의 신호들을 결합시킴으로써 중간 위상들(신호들(F1, F2, ...)) 을 획득할 수도 있다.

신호들의 위상들 간에 특정 관계가 있을 때, 오차들이 감소하는 주목할만한 효과를 획득할 수도 있다.

도 42는 본 발명의 제2 양상으로서 타이밍 신호 생성 회로의 동작 원리를 설명하기 위한 다이어그램이다. 도 43은 도 42에 도시된 동작 원리가 적용된 타이밍 신호 생성 회로의 제9 실시예를 개략적으로 도시한 블록 회로도이다. 도 43에서, 참조 부호(801)는 4개의 입력 신호 프로세싱 섹션들(811 내지 814)을 갖는 입력 신호 프로세싱 회로를 나타내고, 참조 부호(802)는 위상 결합 회로를 나타낸다. 입력 신호 프로세싱 섹션들(811 내지 814) 각각은 2개의 입력들의 동일한 웨이트를 갖는 인터폴레이터로서 구성될 수 있다.

도 42 및 도 43에 도시된 바와 같이, 제9 실시예의 타이밍 신호 생성 회로는 입력 신호들로서 상호 위상 차가 거의 90도인 2개의 차동 신호 세트들(f1, f3 및 f2, f4)을 사용한다. 상기 신호들(f1 내지 f4)은 4개의 위상들의 신호들로서 고려될 수 있다. 그러나, 차동 신호들이기 때문에, 중간에 스킵된 하나의 위상을 갖는 2개의 위상들은 상호 위상 차가 180도이다. 다시 말해서, 신호(f1) 및 신호(f3)는 상호 위상 차가 180도이고, 신호(f2) 및 신호(f4)는 상호 위상 차가 180도이다. 한 세트의 차동 신호들(입력 신호들)(f1)(f3)과 다른 세트의 차동 신호들(f2)(f4) 간의 위상 차가 도 42에 도시된 바와 같이 90 도 보다 작은 경우를 고려하라. 예를 들어, 신호들(f1 내지 f4)은 도 5 및 도 9 에 도시된 신호들(Φ1 내지 Φ4)에게 각각 대응한다.

도 43에 도시된 바와 같이, 입력 신호들(f1 내지 f4)은 입력 신호 프로세싱 회로(801)의 입력 신호 프로세싱 섹션들(811 내지 814)에게 각각 제공되고, 기준 신호들(새로운 입력 신호들; F1 내지 F4)로서 출력되고 위상 결합 회로(802)에게 제공된다.

특히, 신호들(f1, f3)과 신호들(f2, f4)이 각각 차동 신호들(상보 신호들)일 때, 상기 차동 신호 쌍들((f1, f3) 및 (f2, f4))은 동일한 웨이트와 결합되고, 새로운 쌍의 차동 신호들(F1, F3)이 출력된다. 또한, 변경된 하나의 극성을 갖는 차동 신호들의 고유 쌍들((f2, f4) 및 (f3, f1))은 동일한 웨이트와 결합되고, 한 쌍의 차동 신호들(F2, F4)이 또한 출력된다. 다시 말해서, 위상 결합을 근거로 일정한 오프셋 위상을 제외한 후에, 신호들(F1 내지 F4)이 입력 신호 프로세싱 섹션들(811 내지 814) 각각에 의해 다음과 같이 처리된다.

F1 = (f1 + f2) / 2

F2 = (f2 + f3) / 2

F3 = (f3 + f4) / 2

F4 = (f4 + f1 - 2π) / 2

상술된 바에서, 위상 각들은 0 < f1 < f2 < f3 < f4 < 2π 로 정의된다.

Fi에 있어서, 인접 위상들 간의 차는 Fi+1 - Fi = (f i+2 - fi) / 2 = 90도이다. 이는 상기 위상들이 한 쌍의 차동 위상들이기 때문에 fi와 fi+2가 180도의 위상 차를 갖기 때문이다. 특히, 다음 관계가 획득된다. F2 - F1 = (f2 + f3) / 2 - (f1 + f2) / 2 = (f3 - f1) / 2 = 90도이다. 또한, F3 - F2 = (f3 + f4) / 2 - (f2 + f3) / 2 = (f4 - f3) / 2 = 90도이다.

따라서, 차동 신호들 간의 위상 차(예를 들어, 신호(f1)와 신호(f2) 간의 위상 차)가 정확히 90도가 아니더라도, 결합된 신호들의 위상 차(예를 들어, 신호들(F1, F2) 간의 위상 차)는 90도가 된다. 따라서, 클럭 생성 또는 분배로 인한 타이밍 오차의 영향이 없다. 제9 실시예에 따라서, 90도의 정확한 위상 차를 갖는 신호들(F1 내지 F4)이 위상 결합 회로(802)에 제공되고, 선정된 위상-제어 출력 신호가 획득된다.

도 44는 도 43에 도시된 타이밍 신호 생성 회로의 위상 결합 회로의 일례를 도시한 회로도이다. 상기 회로는 도 11에 도시된 위상 결합 회로(5)에 대응한다. 도 45는 도 44에 도시된 위상 결합 회로의 웨이트 변경의 일례를 도시한 다이어그램이다.

도 44에 도시된 바와 같이, 입력 신호 프로세싱 섹션들(811 내지 814)에 의해 각각 처리된 신호들(입력 위상들; F1 내지 F4)은 위상 결합 회로(가변 웨이트 인터폴레이터; 802)에게 제공된다. 상기 위상 결합 회로(802)는 신호들(F1 및 F3, F2 및 F4, F3 및 F1, F4 및 F2)이 각각 제공된 차동 트랜지스터 쌍들(821, 822, 824, 825, 827, 828, 830, 831), 게이트에 웨이트들(웨이트 신호들; W1, W2, W3, W4)이 각각 제공된 트랜지스터들(823, 826, 829, 832), 차동 트랜지스터 쌍들에게 공통으로 접속된 부하 장치(833), 및 출력 버퍼(834)를 포함한다. 출력 버퍼(834)는 부하 장치(833)의 양 단부들에서의 적은 진폭의 신호 레벨들을 큰 진폭(최대 CMOS 진폭)의 출력 신호들로 변환한다. 도 44에서, 출력 버퍼(834)는 지연이 전원 전압에 쉽게 종속되지 않는 전원-인센서티브 버퍼 회로(도 31을 참조)로서 구성된다. 도 44로부터 웨이트 신호 생성 회로의 구조는 생략된다.

위상 결합 회로(802)의 동작은 도 11에 도시된 위상 결합 회로(5)의 동작과 유사하다. 웨이트 신호들(W1, W2, W3, W4)은 트랜지스터들(823, 826, 829, 832)의 게이트에 각각 제공된다. 도 45에 도시된 웨이트들을 변경시킴으로써, 예를 들어 전체적으로 6 비트의 위상 정밀도를 획득할 수 있다. 상술된 바와 같이, 본 회로는 입력 신호들을 위해 2 세트의 차동 신호들의 적은 수의 신호 라인들을 갖는다. 그러나, 가변 웨이트 인터폴레이터(위상 결합 회로)의 입력 신호들은 높은 상대 위상 정밀도를 갖는다. 또한, 가변 웨이트 인터폴레이터(802)는 우수한 선형성을 나타내어서, 고정밀도 타이밍 신호들을 생성할 수 있다.

도 46은 도 42에 도시된 동작 원리가 적용된 타이밍 신호 생성 회로의 제10 실시예를 개략적으로 도시한 블록 회로도이다. 도 47은 도 46에 도시된 타이밍 신호 생성 회로의 위상 결합 회로의 일례를 도시한 회로도이다. 도 46에서, 참조 부호들(841 내지 844)은 웨이트 프로세싱 섹션들을 나타낸다.

도 46에 도시된 바와 같이, 제10 실시예의 타이밍 신호 생성 회로의 위상 결합 회로(802)는 웨이트들(W1 내지 W4)과 모든 입력 위상들(신호들(F1 내지 F4))이 제공된 4개의 웨이트 프로세싱 섹션들(841 내지 844)로 구성된다.

도 47에 도시된 바와 같이, 각각의 웨이트 프로세싱 섹션(841)은 부하들을 구성하는 p-MOS 트랜지스터들(8401 내지 8404)과 n-MOS 트랜지스터들(8405 내지 8413)을 포함한다. 트랜지스터들(8405, 8406)과 트랜지스터들(8408, 8409)은 신호 들(F1 내지 F4)을 근거로 웨이트들(w1)을 인가하기 위한 차동 트랜지스터 쌍들을 각각 구성한다. 상기 트랜지스터들은 트랜지스터들(8411, 8412)을 통해 부하 장치(833)에 접속된다. 4개의 웨이트 프로세싱 섹션들(841 내지 844)에게 웨이트들(W1 내지 W4)이 각각 제공되고, 부하 장치(833)에 각각 접속됨으로써 신호들을 결합한다. 타이밍 신호는 출력 버퍼(834)를 통해 출력된다. 도 46에 도시된 제10 실시예에서, 전원-인센서티브 버퍼 회로(834)가 도 44에 도시된 회로와 유사한 방식으로 출력 버퍼로서 사용된다.

상술된 바와 같이, 제10 실시예에 따라, 고정-웨이트 인터폴레이터(웨이트 프로세싱 섹션들(841 내지 844))의 출력은 가변-웨이트 인터폴레이터(802)에 직접 입력된다. 따라서, 비교기에 의한 CMOS 최대 진폭 레벨로의 신호 변환은 생략되어서, 고속 신호 전송 및 보다 낮은 전력 소모를 달성할 수 있다.

상술된 바와 같이, 차동 신호들(차동 클럭 신호들)의 상보 변경 및 차동 신호들을 전송하기 위한 와이어들의 결합을 근거로, 180도의 상당히 정확한 위상 차를 유지할 수 있다. 따라서, 2 세트의 차동 신호들(예를 들면, f1, f2) 간의 일탈이 있었더라도, 상술된 처리 신호(예를 들어, F1 = (f1 + f2) / 2 또는 F2 = (f2 + f3) / 2)의 선정된 값(예를 들어, 90도 또는 180도/2)으로 위상 차를 설정할 수 있다. 이는 2 세트의 차동 신호들에만 적용되는 것이 아니라, 3 세트의 차동 신호들(f1, f4; f2, f5, f3, f6)에도 적용된다. 이하에 기술된 바와 같이, 프로세싱들, F1 = (f1 + f2 + f3) / 3, F2 = (f2 + f3 + f4) / 3, F3 = (f3 + f4 + f5)을 근거로, 신호들(F1, F2) 간의 위상 차 및 신호들(F2, F3) 간의 위상 차를 각각 정확하게 60도(180도/3)로 설정할 수 있다.

도 48은 본 발명의 제2 양상으로서 타이밍 신호 생성 회로의 다른 동작 원리를 설명하기 위한 다이어그램이다. 도 49는 도 48에 도시된 동작 원리가 적용된 타이밍 신호 생성 회로의 제11 실시예를 개략적으로 도시한 블록 회로도이다. 도 49에서, 참조 부호(901)는 6개의 입력 신호 프로세싱 섹션들(911 내지 916)을 갖는 입력 신호 프로세싱 회로를 나타내고, 참조 부호(902)는 위상 결합 회로를 나타낸다. 입력 신호 프로세싱 섹션들(911 내지 916) 각각은 3개의 입력들을 위한 동일한 웨이트의 인터폴레이터로서 구성될 수 있다.

도 48 및 도 49에 도시된 바와 같이, 제11 실시예의 타이밍 신호 생성 회로는 입력 신호들로서 상호 위상 차가 거의 60도인 3 세트의 차동 신호들(f1, f4; f2, f5; f3, f6)을 사용한다. 상기 신호들(f1 내지 f6)은 6개의 위상들의 신호들로서 고려될 수 있다. 그러나, 차동 신호들이기 때문에, 스킵된 중간에 2개의 위상들을 갖는 2개의 위상들은 상호 위상 차가 180도이다. 다시 말해서, 신호(f1)와 신호(f4)는 상호 위상 차가 180도이고, 신호(f2)와 신호(f5)는 상호 위상 차가 180도이다. 또한, 신호(f3)와 신호(f6)는 상호 위상 차가 180도이다.

도 49에 도시된 바와 같이, PLL 회로(903)는 칩 외부로부터 제공된 클럭(clk)과 동기인 신호를 생성한다. 그 후, 상기 신호의 위상이 DLL 섹션들(961 내지 963), 위상 검출기(904) 및 충전 펌프(905)를 사용하여 분할되어서, 상호 위상 차가 120도인 3 세트의 차동 신호들(f1, f4; f2, f5; f3, f6)을 생성한다. 상기 차동 신호들은 버퍼들(971 내지 973)을 통해 입력 신호 프로세싱 회로에 제공된 다.

상술된 입력 신호들(3 세트의 차동 신호들(f1, f4; f2, f5; f3, f6))은 또한 다른 다양한 회로들을 구동하는데 사용된다. 따라서, 입력 회로들의 입력 용량 및 배선 용량에 기인하는 지연으로 인해 위상 차들이 정확히 120도가 아닌 경우가 있다. 그러나, 차동 신호들을 전송하기 위한 상보 변경 및 라인들의 결합을 근거로, 각각의 차동 신호(차동 클럭 신호)의 위상 차를 180도로 상당히 정확하게 유지할 수 있다.

제11 실시예에서, 새로운 신호들(F1 내지 F6)이 도 42에서 2 세트의 차동 신호들(f1, f3; f2, f4)이 생성될 때와 유사한 방식으로 다음과 같이 생성된다. 타이밍 신호들은 상기 신호들(F1 내지 F6)을 사용하여 생성된다.

도 49에 도시된 바와 같이, 입력 신호 프로세싱 섹션들(911 내지 916)은 위상 결합으로 인한 일정 오프셋 위상을 제외함으로써 다음과 같이 신호들(F1 내지 F6)을 처리한다.

F1 = (f1 + f2 + f3) / 3

F2 = (f2 + f3 + f4) / 3

F3 = (f3 + f4 + f5) / 3

F4 = (f4 + f5 + f6) / 3

F5 = (f5 + f6 + f1 + 2π) / 3

F6 = (f6 + f1 + f2 + 4π) /3

상술된 배치에 따라, 신호들(F1, F2) 간의 위상 차, 신호들(F2, F3) 간의 위상 차, 신호들(F3, F4) 간의 위상 차를 각각 60도(180도/3)의 정확한 위상 차로 설정할 수 있다. 본 발명의 제2 모드의 애플리케이션은 2 세트의 차동 신호들(f1, f3; f2, f4) 및 3 세트의 차동 신호들(f1, f4; f2, f5; f3, f6)에게만 제한되지 않는다. 본 발명의 제2 양상은 또한 유사한 방식으로 보다 많은 세트의 차동 신호들에도 적용될 수 있다. 또한, 상술된 바와 같이, 신호들의 위상들 간의 특정 관계가 없더라도, 예를 들어, F1 = (f1 + f2) / 2 또는 F2 = (f2 + f3) / 2, 등과 같이 중간 위상을 생성하기 위해 f1과 f2를 또한 f2와 f3을 결합시킴으로써 신호들의 오차들을 감소시킬 수도 있다.

도 50은 도 49에 도시된 타이밍 신호 생성 회로의 위상 결합 회로의 일례를 도시한 회로도이다. 도 51은 도 50에 도시된 위상 결합 회로의 웨이트 변경의 일례를 도시한 다이어그램이다.

도 50에 도시된 바와 같이, 입력 신호 프로세싱 섹션들(911 내지 916)에 의해 각각 처리된 신호들(입력 위상들; F1 내지 F6)은 위상 결합 회로(가변-웨이트 인터폴레이터; 902)에 제공된다. 상기 위상 결합 회로(902)는 신호들(F1 내지 F6)을 각각 반전하기 위한 스위치들(921, 922, 923), 상기 스위치들(921 내지 923)의 출력들이 각각 제공되는 차동 트랜지스터 쌍들(9201, 9202, 9204, 9205, 9207, 9208), 게이트에 웨이트들(웨이트 신호들; W1, W2, W3)이 각각 제공된 트랜지스터들(9203, 9206, 9209), 차동 트랜지스터 쌍들 각각에 공통으로 접속된 부하 장치(9210), 및 출력 버퍼(921)로 구성된다.

웨이트들(W1 내지 W3)(전류들: 도 12a 참조)이 예를 들어 위상 제어 코드로 부터 웨이트를 생성하는 웨이트 신호 생성 회로(D/A 컨버터(51, 530))의 출력들로서 획득된다. 예를 들어, 상기 웨이트 신호들은 2 비트의 극성 제어 신호들 및 4 비트의 웨이트 제어 신호들로 구성된 위상 제어 코드를 근거로 생성된다. 다시 말해서, 도 51에 도시된 바와 같이, 웨이트(W1)는 90도 내지 270도의 위상 범위 내에서 반전되고, 웨이트(W2)는 150도 내지 330도의 위상 범위 내에서 반전되고, 웨이트(W3)는 210도 내지 390(30)도의 위상 범위 내에서 반전된다. 신호들(F1, F4, F2, F5, F3, F6)은 스위치들(921, 922, 923)에 의해 차동 트랜지스터 쌍들에게 입력되는 차동 신호들의 극성들을 각각 전환한다.

끝 전류들이 웨이트들(W1 내지 W3)에 의해 제어되는 차동 트랜지스터 쌍들(9201, 9202, 9204, 9205, 9207, 9208)의 전류들은 부하 장치(9210)에 의해 적분된다. 그 후, 획득된 차동 신호들의 제로 교차들(zero crosses)이 검출되고, 결과가 출력도니다. 위상 결합 회로(902)의 부하 장치(9210)는 예를 들어 고 저항의 차동 임피던스를 갖는 교차-결합 p-MOS 부하에 추가된 적분 커패시티를 갖는다. 상술된 바와 같이, 교차-결합 p-MOS 부하는 차동 신호에 대해 고 임피던스를 나타내지만, 동위상 신호에 대해서는 저 임피던스를 나타낸다. 따라서, 공통-모드 피드백 회로가 특별히 제공되지 않더라도 공통 모드 전압은 하이 레벨 또는 로우 레벨로 드리프트하지 않는다. 출력 버퍼(비교기; 9211)는 부하 장치(9210)에 접속되어 작은 진폭의 신호를 큰 진폭(최대 CMOS 진폭)으로 변환한다. 도 50에 도시된 회로에서, 출력 버퍼(9211)는 지연이 전원 전압(Vdd)에 쉽게 종속되지 않는 전원-인센서티브 버퍼 회로이다. 상술된 바와 같이, 도 50에 도시된 위상 결합 회로는 적은 수의 입력 위상들을 근거로 간단한 구조의 고 정밀도 타이밍 신호 생성 회로를 제공할 수 있다.

도 52는 도 49에 도시된 타이밍 신호 생성 회로의 위상 결합 회로의 다른 일례를 도시한 회로도이다. 도 53은 도 52에 도시된 위상 결합 회로의 웨이트 변경의 일례를 도시한 다이어그램이다.

도 52에 도시된 바와 같이, 위상 결합 회로(가변-웨이트 인터폴레이터; 902)는 신호들(F1, F4, F2, F5, ..., F6, F3)이 제공되는 차동 트랜지스터 쌍들(9301, 9302, 9304, 9305, ..., 9316, 9317), 게이트에 웨이트들(웨이트 신호들; W1, W2, ..., W6)이 각각 제공된 트랜지스터들(9303, 9306, ..., 9318), 차동 트랜지스터 쌍들 각각에 공통으로 접속된 부하 장치(9210), 및 출력 버퍼(9211)로 구성된다. 다시 말해서, 도 52에 도시된 위상 결합 회로는 도 50에 도시된 바와 같이 위상 결합 회로의 스위치들(921, 922, 923)을 제공함으로써 신호들(F1, F4, F2, F5, F3, F6)의 극성들을 제어할 필요 없이 신호들(F1, F4, F2, F5, ..., F6, F3)을 차동 트랜지스터 쌍들 각각에 제공한다. 웨이트들(W1 내지 W6)은 도 53에 도시된 바와 같이 변한다.

도 52에 도시된 위상 결합 회로에서, 3개의 위상들의 입력들 대신, 6개의 위상들의 입력들이 인가된다. 도 53에 도시된 바와 같이 6 비트 코드를 근거로 변하는 웨이트들(W1 내지 W6)이 제공될 때, 차동 트랜지스터 쌍들에게 제공되는 입력 신호들의 극성들을 반전시킬 필요가 없다. 도 52에 도시된 위상 결합 회로는 도 50에 도시된 위상 결합 회로의 입력 위상들 보다 많은 수의 입력 위상들을 사용한 다. 그러나, 이는 극성들의 반전으로 인한 입력 신호들의 외란을 초래하지 않는다. 그 결과, 보다 높은 정밀도의 타이밍 신호들을 생성할 수 있다.

상술된 바와 같이, 본 발명의 제2 양상에 따라, 기준 신호들의 생성 및 외란시에 발생되는 위상 오차들의 영향을 수신하지 않고 고 정밀도의 타이밍 신호들을 생성할 수 있다.

다음으로, 본 발명의 제3 양상에 대해 설명하겠다.

위상 결합 회로들(위상 인터폴레이터 회로들)의 구조에서, 웨이팅 합 생성 회로들 및 비교기들은 아날로그 회로들이고, 반도체 프로세서들의 소형화와 부수적인 전원 전압의 감소에 따라 높은 선형성을 갖는 회로들을 설계하기가 점점 더 어려워지고 있다. 이러한 상황에서, 아날로그 회로들에서 필요 이상의 선형성을 요구하지 않고 높은 선형성을 갖는 위상 결합 회로 또는 타이밍 신호 생성 회로를 실현시킬 필요가 있다.

도 54는 마스터 위상 결합 회로(위상 인터폴레이터)와 슬레이브 위상 결합 회로를 갖는 시스템의 일례를 도시한 블록도이다. 도 54에서, 참조 부호(2001)는 클럭 수신기이고, 참조 부호(2002)는 제어 신호 생성 회로이고, 참조 부호들(2003, 2004)은 위상 인터폴레이터들이고, 참조 부호(2005)는 데이터 수신기이다.

도 54에 도시된 시스템에서, 클럭 수신기(2001)는 외부로부터 제공된 클럭 신호를 수신하고, 제어 신호 생성 회로(2002)는 클럭 수신기(2001)로부터 출력된 신호에 따라 제어 코드(디지털 제어 코드)를 출력하고; 제어 신호 생성 회로(2002)로부터의 제어 코드는 클럭 수신기를 위한 위상 인터폴레이터(마스터; 2003)를 제 어하기 위해 제공되어서, 그로부터 출력된 클럭(CK1)의 위상이 수신기(2001)에 입력된 클럭(입력 클럭)의 위상과 일치하게 한다.

제어 신호 생성 회로(2002)로부터의 제어 코드는 또한 데이터 수신기용 위상 인터폴레이터(슬레이브; 2004)에 제공되어서, 클럭(CK2)이 데이터 수신기(2005)에 제공된다. 특히, 데이터가 다수의 데이터 라인들을 사용하여 병렬로 전송될 때, 데이터 수신기들을 위한 다수의 위상 인터폴레이터들(2004)(데이터 라인들과 동일한 수의 위상 인터폴레이터들)이 예를 들어 하나의 클럭 수신기를 위한 위상 인터폴레이터(2003)에 제공된다. 그 후, 제어 신호 생성 회로(2002)로부터 제공된 제어 신호에 따라, 각각의 데이터 수신기를 위한 위상 인터폴레이터(2004)는 클럭(CK2)을 생성하고 이를 데이터 수신기(2005)에 제공한다. 여기서, 슬레이브 위상 인터폴레이터들은 각각의 데이터 라인에 하나씩 제공된 데이터 수신기들을 위한 것으로만 제한되지 않고, 동기화 클럭들을 사용하는 다수의 다른 회로들에게도 제공된다.

도 55 및 도 56은 종래 기술의 위상 결합 회로의 일례를 도시한 다이어그램들이다.

도 55에 도시된 바와 같이, 종래 기술의 위상 결합 회로(위상 인터폴레이터; 2003, 2004)는 예를 들어 제어 신호 생성 회로(2002)로부터 제공된 제어 코드에 따라 전류들(웨이팅 전류들; I1 내지 I4)을 각각 출력하는 D/A 컨버터들(2340), 및 서로로부터 90도씩 위상 전이된 4개의 클럭 신호들(Φ1 내지 Φ4)을 생성하는 4상 클럭 생성 회로(2350)를 포함한다.

또한, 도 56에 도시된 바와 같이, 위상 인터폴레이터(2003)(2004)에서, D/A 컨버터들(2340)로부터의 전류들(I1 내지 I4)은 트랜지스터들(2321 내지 2324)을 통해 각각 흐르게 되고, 차동 트랜지스터 쌍들(2301, 2302; 2304, 2305; 2307, 2308; 2310, 2311)에게 각각 접속된 트랜지스터들(2303, 2306, 2309, 2312)의 게이트들에게 웨이트들(W1 내지 W4)로서 인가된다. 각각의 차동 트랜지스터 쌍들(2301, 2302; 2304, 2305; 2307, 2308; 2310, 2311)은 게이트에서 차동 위상들의 클럭 신호들(Φ1, Φ3; Φ2, Φ4; Φ3, Φ1; Φ4, Φ2)을 제공받고, 비교기(2320)를 통해 클럭(CK1)(CK2)을 출력하기 위해 각각의 웨이트들(W1 내지 W4)에 따라 제어된다. 도 56에서, 참조 부호(2330)는 부하를 나타낸다. 부하(2330)는 p-MOS 트랜지스터들(2331 내지 2334)로 구성된다.

도 55 및 도 56에 도시된 위상 인터폴레이터는 4개의 클럭 신호들(Φ1 내지 Φ4)로부터 웨이팅 합의 적분에 대응하는 전압 파형을 생성하고, 비교기(2320)를 사용하여 상기 파형을 펄스 파형으로 변환시킴으로서 요구된 위상을 생성한다. 여기서, 웨이트들(W1 내지 W4)은 제어 코드에 따라 생성된다. 제어 코드는 마스터 위상 인터폴레이터(2003) 뿐만 아니라 슬레이브 위상 인터폴레이터(2004)에도 제공되어서, 클럭을 생성한다.

도 54에 도시된 바와 같이 마스터 및 슬레이브 위상 인터폴레이터들을 갖는 시스템에서, 위상 인터폴레이터에서 제어 코드 및 출력 위상 간의 관계가 직선이 아니면, 상기 선형성에 의해 야기된 위상 오차들이 마스터 및 슬레이브 위상 인터폴레이터들의 출력시 또는 각각의 슬레이브 위상 인터폴레이터의 출력시 도입될 것 이다. 각각의 위상 인터폴레이터는 또한 예를 들어 트랜지스터 특성들의 변화 등으로 인한 적합한 특성 오차들을 포함하고, 상기 오차들은 클럭 주파수가 데이터 전송 속도를 증가시키기 위해 증가될 때 문제가 된다. 따라서, 각각의 위상 인터폴레이터의 제어 코드와 출력 위상 간의 비선형성은 가능한한 감소되어야만 하고, 각각의 트랜지스터의 특성들을 제어하기 위해 반도체 제조 기술의 향상이 요구되고, 웨이팅 합 생성 회로 및 비교기는 최대한 주의해서 설계되어야만 한다.

그러나 웨이팅 합 생성 회로 및 비교기는 아날로그 회로들이고, 반도체 프로세서들의 소형화와 부수적인 전원 전압의 감소에 따라 높은 선형성을 갖는 회로들을 설계하기가 점점 더 어려워진다. 또한, 각각의 신호 라인의 길이 및 기생 커패시터의 존재와 같은 요인들로 인해 다수의 데이터 라인들(신호 라인들)상에서 전달된 신호들의 적합한 위상 전이가 이루어지고, 상기 신호 라인들에서 전달된 모든 데이터를 최적 타이밍에 래치하는 것을 어렵게 한다.

종래 기술의 상술된 문제점들에서 볼 때, 본 발명의 목적은 아날로그 회로들의 선형성을 필요 이상으로 요구하지 않고 높은 선형성을 갖는 위상 결합 회로 및 타이밍 신호 생성 회로를 실현하는데 있다. 또한, 본 발명의 목적은 위상 결합 회로의 출력 신호들의 타이밍을 개별적으로 제어하는데 있다.

본 발명의 제3 양상에 따른 위상 결합 회로 및 타이밍 신호 생성 회로의 다양한 실시예들이 첨부된 도면을 참조하여 이하에 상세히 기술될 것이다.

도 57은 본 발명에 따른 위상 결합 회로의 기본 기능 구성을 도시한 블록도이다.

도 57에서, 참조 부호(2400)는 제어 코드 변환 회로이고, 참조 부호(2500)는 웨이팅 합 생성 회로이고, 참조 부호(2420)는 비교기이다. 도 57에 도시된 웨이팅 합 생성 회로(2500)는 도 55 및 도 56에 도시된 위상 결합 회로의 D/A 컨버터 어레이(2340), 부하(2330), 및 트랜지스터들(2301 내지 2312 및 2321 내지 2324)을 포함하는 회로에 대응한다.

도 57에 도시된 바와 같이, 본 발명의 위상 결합 회로에서, 제어 코드(입력 코드)는 제어 코드 변환 회로(2400)를 통해 웨이팅 합 생성 회로(2500)에 입력된다. 즉, 본 발명의 위상 결합 회로에서, 제어 코드 변환 회로(2400)는 위상 인터폴레이터로의 입력 코드(도 54에 도시된 제어 신호 생성 회로의 출력)와 다수의 위상 클럭들(예를 들어, 4개의 위상 클럭들(Φ1 내지 Φ4))의 웨이팅 합을 취하는 웨이팅 합 생성 회로(2500) 사이에 삽입된다. 여기서, 웨이팅 합 생성 회로(2500)는 (보다 작은 위상 단계들을 제공하도록) 입력 코드(제어 코드)의 비트 수에 대응하는 값 보다 충분히 큰 분해능을 갖도록 선택된다.

도 58a 및 도 58b는 도 57에 도시된 위상 결합 회로의 동작을 설명하기 위한 다이어그램들이다. 도 58a에서, 참조 부호(AL)는 위상 결합 회로의 출력 신호 위상과 제어 코드 간의 이상적인 관계를 나타내는 이상적인 커브(이상적인 직선)를 나타내고, 참조 부호(RLo)는 종래 기술의 위상 결합 회로(제어 코드 변환 회로(2400)가 없는 구성)의 출력 신호 위상과 제어 코드 간의 관계를 보여주는 특징적인 커브를 나타낸 것이다. 도 58b에서, 참조 부호(RL)는 도 57에 도시된 본 발명의 위상 결합 회로의 출력 신호 위상과 제어 코드 간의 관계를 보여주는 특징 적인 커브(이상적인 직선과 상당히 일치함)를 나타낸다.

도 58a 및 도 58b 간의 비교로부터 알 수 있는 바와 같이, 본 발명의 위상 결합 회로에 따라, 제어 코드가 웨이팅 합 생성 회로에 직접 입력되었을 경우 제어 코드와 출력 위상 간에 비선형성이 발생하는 특성을 회로가 갖더라도, 제어 코드 변환 회로(2400)가 비선형성에 대해 보정하는 방식으로 제어 코드(입력 코드)를 변환하고, 결과 웨이트 제어 코드(변환된 웨이트 제어 코드)를 제공하기 때문에, 위상 결합 회로의 선형성을 전체적으로 매우 크게 향상시킬 수 있다.

이러한 방식으로, 본 발명의 위상 결합 회로(타이밍 신호 생성 회로)에 따라, 적은 양의 디지털 회로를 추가함으로써 웨이팅 합 생성 회로(웨이트 생성 회로) 및 비교기와 같은 아날로그 회로들의 과도한 선형성을 요구하지 않고 전체적으로 회로의 선형성이 강화될 수 있다.

도 59 및 도 60은 본 발명에 따른 위상 결합 회로의 제1 실시예를 도시한 다이어그램들이다.

도 59에서, 참조 부호들(2511 내지 2514)은 제어 코드 변환 회로(2400)에 의해 입력 코드(제어 코드)가 변환된 변환 제어 코드에 따라 전류들(웨이팅 전류들: I1 내지 I4)을 출력하는 전류 D/A 컨버터들이다. 여기서, 도 57에 도시된 웨이팅 합 생성 회로(2500)는 도 59 및 도 60에 도시된 위상 결합 회로(위상 인터폴레이터)의 D/A 컨버터들(D/A 컨버터 어레이: 2511 내지 2514), 부하(2430), 및 트랜지스터들(2401 내지 2412 및 2421 내지 2424)을 포함하는 회로에 대응한다. 각각의 트랜지스터들(2401, 2402; 2404, 2405; 2407, 2408; 2410, 2411)의 게이트에 인가 된 위상 클럭 신호들(Φ1, Φ3; Φ2, Φ4; Φ3, Φ1; Φ4, Φ2)은 예를 들어 PLL을 사용하고 칩 외부로부터 제공된 클럭과 동기가 되도록 함으로써 생성된다. 상기 위상 클럭 신호들(Φ1 내지 Φ4)은 예를 들어 90도로 서로에 대하여 위상 전이된다.

도 59에 도시된 바와 같이, 제1 실시예의 위상 결합 회로(위상 인터폴레이터)에서, 입력 코드(예를 들어, 도 54의 제어 신호 생성 회로(2002)로부터의 제어 코드)는 제어 코드와 출력 위상 간의 관계가 직선이 되도록 제어 코드 변환 회로(2400)에 의해 변환되고, 따라서 변환된 제어 코드는 D/A 컨버터들(2511 내지 2415)에게 제공된다. 특히, 제어 코드와 출력 위상 간의 관계가 직선이 되도록 제어 코드 변환 회로(2400)에 의해 입력 코드를 변환시킴으로써 획득된 변환 웨이트 제어 코드는 D/A 컨버터들(2511 내지 2514)에게 입력되고, 변환 웨이트 제어 코드에 대응하는 전류들(웨이팅 전류들; I1 내지 I4)은 각각의 D/A 컨버터들(2511 내지 2514)로부터 출력된다.

나머지 동작은 도 56을 참조하여 상술된 바와 동일하다; 즉, D/A 컨버터들(2511 내지 2514)로부터의 전류들(I1 내지 I4)은 대응 트랜지스터들(2421 내지 2424)을 흐르게 되고, 웨이트들(W1 내지 W4)로서 차동 트랜지스터 쌍들(2401, 2402; 2404, 2405; 2407, 2408; 2410, 2411)에 각각 접속된 트랜지스터들(2403, 2406, 2409, 2412)의 게이트에 인가된다. 각각의 차동 트랜지스터 쌍들(2401, 2402; 2404, 2405; 2407, 2408; 2410, 2411)은 차동 위상들의 클럭 신호들(Φ1, Φ3; Φ2, Φ4; Φ3, Φ1; Φ4, Φ2)을 게이트에서 제공받고, 비교기(2420)를 통해 클럭(도 54에 도시된 클럭(CK1 또는 CK2)에 대응)을 출력하기 위해 각각의 웨이트들(W1 내지 W4)에 따라 제어된다. 도 60에서, 참조 부호(2430)는 부하를 나타낸다. 부하(2430)는 p-MOS 트랜지스터들(2431 내지 2434)로 구성된다.

도 61a 및 도 61b는 본 발명의 위상 결합 회로에서 웨이트들이 어떻게 변경되는지의 일례를 도시한 다이어그램들이다. 도 61a는 웨이트들(W1, W3)의 변경을 도시한 것이고, 도 61b는 웨이트들(W2, W4)의 변경을 도시한 것이다.

웨이트들(W1 내지 W4)(전류 D/A 컨버터들(2511 내지 2514)의 출력 전류들)은 예를 들어 도 61a 및 도 61b에 도시된 바와 같이 변한다. 여기서, 수직축(I)은 전류를 나타내고, 수평축(θ)은 위상 결합 회로의 출력 위상을 나타내고, 웨이트(W1)가 최대값(Wmax)을 취할 때 출력 위상은 위상의 기점으로서 간주된다.

도 61a 및 도 61b에 도시된 바와 같이, 각각의 웨이트(Wn)(W1 내지 W4)는 최고 값으로서 최대값(Wmax)을 취하고 최저 값으로서 최소값(Wmin)을 취하고, 임의의 출력 위상에서 제로가 아닌 값을 취한다(선정된 바이어스 전류가 포함됨). 즉, D/A 컨버터들(2511 내지 2514)에 의해 각각 생성된 웨이트들(전류들; W1 내지 W4)은 웨이트들이 인가되는 트랜지스터들의 적합한 동작을 확증하기 위해 선정된 (Wmin) 바이어스 전류를 포함한다.

도 61a 및 도 61b의 일례에서, 각각의 웨이트(Wn)(W1 내지 W4)는 하위 절반이 클램프된 삼각 파형으로서 도시된다.

제1 실시예에서, 입력 코드는 사이클 당 6 비트 길이이고, 변환 웨이트 제어 코드는 사이클당 9 비트 길이이다; 즉, 제어 코드 변환 회로(2400)는 6-비트 입력 코드로부터 9-비트 웨이트 제어 코드를 생성한다. 여기서, 6-비트 입력 코드(제어 신호 생성 회로(2002)로부터 출력된 제어 코드)와 각각의 위상 인터폴레이터의 출력 위상 간의 관계가 비직선이면, 전체적으로 입력-출력 특성은 비직선을 오프셋하는 방식으로 입력 코드와 변환 웨이트 제어 코드간의 관계를 선택함으로써 직선이 될 수 있다.

이러한 방식으로, 제1 실시예의 위상 결합 회로(위상 인터폴레이터)에 따라, 각각의 위상 인터폴레이터(각각의 슬레이브)에서, 입력 코드(제어 코드)가 입력 코드와 출력 위상 간의 관계가 직선이 되도록 D/A 컨버터들(2511 내지 2514)에게 입력되기 위한 변환 웨이트 제어 코드로 제어 코드 변환 회로(2400)에 의해 변환될 때, 각각의 슬레이브 위상 인터폴레이터(2004)의 출력은 마스터 위상 인터폴레이터(2003)의 경우에서와 같이 입력 클럭의 위상과 정확하게 매치될 수 있다.

도 62는 본 발명에 따른 위상 결합 회로의 제2 실시예를 도시한 블록도이다.

도 62에 도시된 바와 같이, 제2 실시예에서, 입력 코드로부터 변환 웨이트 제어 코드로의 변환은 메모리(레지스터 어레이; 2450)에 기억된 데이터를 근거로 디코더(2440)에 의해 실행된다. 6-비트 입력 코드로부터 9-비트 변환 웨이트 제어 코드를 생성하기 위해, 입력 코드와 변환 웨이트 제어 코드 간의 사상을 기억하기 위한 메모리는 9 비트들(변환 웨이트 제어 코드를 위함) × 2⁶(입력 코드의 64개의 워드들을 위함)만큼 작은 용량만을 가질 필요가 있다; 따라서, 메모리는 레지스터 어레이(2450)로서 구성될 수 있다. 대응 변환 웨이트 제어 코드가 기억되는 메모리의 위치를 지정하기 위한 어드레스로서 입력 코드가 사용되고, 디코더(2440)는 변환 웨이트 제어 코드로서 지정된 위치에 기억된 데이터를 출력한다.

제2 실시예는 입력 코드와 출력 위상(변환 웨이트 제어 코드) 간의 사상이 메모리의 내용들을 변경시킴으로써 유연하게 변경될 수 있다는 장점을 제공한다. 또한 생산 처리로 인한 특성들의 변화를 보상할 수 있다.

도 63은 본 발명에 따른 위상 결합 회로의 제3 실시예를 도시한 블록도이다.

도 63을 도 62와 비교함으로써 알 수 있는 바와 같이, 상술된 제2 실시예에서처럼 입력 코드를 디코더(2440)에 직접 제공하기 보다는, 제3 실시예에서는, 업-다운 신호가 업-다운 카운터(2470)에 입력되고, 업-다운 카운터(2470)의 출력에 따라, 디코더(2460)는 레지스터 어레이(2450)로부터 대응 변환 웨이트 제어 코드를 판독하고 위상 제어를 위해 출력한다.

특히, 제3 실시예에서, 사용될 웨이트 제어 코드의 위치를 지정하기 위한 어드레스가 업-다운 신호에 따라 증가되거나 감소되고, 레지스터 어레이(2450)의 지정 위치에 기억된 변환 웨이트 제어 코드는 레지스터 어레이(2450)로부터 판독되고, 그 값을 사용하여, 웨이팅 합이 생성된다. 예를 들어, 슬레이브 위상 인터폴레이터에 있어서, 업-다운 신호(제어 코드)를 전달하는데 사용되는 신호 라인들의 수가 감소될 수 있기 때문에, 업-다운 신호의 제공은 전체 입력 코드(제어 코드)를 제공하는 것이 양호하다.

도 64는 본 발명에 따른 위상 결합 회로의 제4 실시예로서 제어 코드 변환 회로를 도시한 블록도이다.

제4 실시예에서, 제어 코드 변환 회로(2400)는 도 62에 도시된 제2 실시예의 레지스터 어레이(2450)와 디코더(2440) 대신 시프트 레지스터 어레이(2460)를 사용하여 구성된다.

특히, 도 64에 도시된 바와 같이, 제4 실시예의 제어 코드 변환 회로(2400)는 9비트들 각각에 대하여 하나인 64-워드 시프트 레지스터들을 포함하고, 시프트 신호(업-다운 신호)의 인가에 따라 오른쪽으로 또는 왼쪽으로 비트들을 시프트함으로써 6-비트 입력 코드로부터 9-비트 출력 코드(변환 웨이트 제어 코드)를 생성한다. 제4 실시예는, 다중 채널 전송 라인들 각각에 제공된 각각의 슬레이브 위상 인터폴레이터의 위상을 제어할 때, 적합한 값으로 채널-채널 스큐(channel-to-channel skew)를 유지하면서 동기화 동작이 실행될 수 있다는 장점을 제공한다.

도 65는 본 발명에 따른 위상 결합 회로의 제5 실시예를 설명하기 위해 출력 위상 대 제어 코드의 관계를 도시한 다이어그램이다.

제5 실시예에서, 입력 코드에 대응하는 변환 웨이트 제어 코드와 출력 위상 간의 관계는 위상 인터폴레이터가 사용하는 위상 범위 내에서 가능한한 직선이 되게 된다. 특히, 제5 실시예에서, 입력 코드와 변환 웨이트 제어 코드 간의 관계는 360도(2π)의 전체 범위(하나의 클럭 사이클에 대응하는 범위)가 아니라 위상 인터폴레이터가 사용하는 범위(예를 들어, 90도 내지 270도의 범위) 내에서 직선이 되도록 선택된다. 이러한 방식으로, 위상 인터폴레이터가 사용하는 범위가 제한됨을 알고 있을 때, 보다 높은 분해능이 달성될 수 있다. 따라서, 제5 실시예는 일반적 으로 바람직한 특성들인 고 선형성과 고 분해능을 달성할 수 있다는 장점을 제공한다.

도 66은 본 발명에 따른 위상 결합 회로의 제6 실시예를 도시한 회로도이다.

도 55 및 도 56과 도 66을 비교하여 알 수 있는 바와 같이, 제6 실시예는 종래 기술의 위상 결합 회로에 제공된 정규 웨이트 생성 회로(웨이팅 합 생성 회로) 외에 보정 웨이트를 생성하기 위한 전류 D/A 컨버터(보정 D/A 컨버터; 2480)를 포함한다. 특히, 제6 실시예에서, 보정 D/A 컨버터(2480)의 출력들은 입력 코드에 대한 출력 위상의 비선형성을 보정하기 위해 비교기(2320)에 입력으로서 제공된다. 입력 코드(예를 들어, 6 비트들)를 보정 제어 코드로 변환하기 위한 보정 제어 코드 변환 회로(2490)의 출력(예를 들어, 4 비트들)은 보정 D/A 컨버터(2480)에 입력으로서 제공된다.

제6 실시예에서, 입력 코드(변환 웨이트 제어 코드: 6 비트)로부터 웨이팅 전류들(I1 내지 I4)을 생성하기 위한 전류 D/A 컨버터들(D/A 컨버터 어레이; 2340)의 분해능은 예를 들어 종래 기술의 일례에서 처럼 6비트이고, 도 59에 도시된 제1 실시예에서처럼 9비트로 분해능을 증가시킬 필요가 없다. 물론, D/A 컨버터 어레이(2340)는 일반적인 웨이트 범위와 함께 획득된 비직선 폭(이상적인 직선 관계로부터 대체됨)을 커버하기에 충분한 전류 출력 범위를 갖는다. 또한, 보정 D/A 컨버터(2380)는 예를 들어 입력 코드가 보정 제어 코드 변환 회로(2490)에 의해 변환된 4 비트의 보정 코드에 대한 D/A 변환만을 실행할 필요가 있고, 그 결과로서, 전체적으로 회로 구성은 간소화될 수 있다.

이러한 방식으로, 제6 실시예에서, 정규 웨이트들을 보정 웨이트와 결합시킴으로써 획득된 결합 웨이트들이 위상 생성에 사용되기 때문에, 입력 코드와 출력 위상 간의 선형성은 보정 웨이트의 값을 적합하게 선택함으로써 강화될 수 있고; 또한, 메모리 장치와 같은 회로의 양이 보정 데이터의 비트 수를 감소시킴으로써 감소될 수 있을 뿐만 아니라, 비선형성에 대한 보다 정확한 보정이 달성될 수 있다.

도 67은 본 발명에 따른 위상 결합 회로의 제7 실시예를 도시한 회로도이다. 도 67에서, 참조 부호(2610)는 제어 코드 변환 회로이고, 참조 부호(2620)는 위상 인터폴레이터이고, 참조 부호(2630)는 위상 비교기이고, 참조 부호(2640)는 보정 제어 회로이다. 따라서, 제7 실시예의 위상 결합 회로는 위상 인터폴레이터(2620) 외에 제어 코드 변환 회로(2610), 위상 비교기(2630), 및 보정 제어 회로(2640)를 포함한다.

도 67에 도시된 바와 같이, 제7 실시예에서, 기준 클럭은 외부로부터 수신되고, 출력 클럭의 위상은 위상 비교기(2630)에서 기준 클럭의 위상과 비교되고, 보정 제어 회로(2640)를 통해 제어 코드 변환 회로(2610)의 메모리에 기록된다(여기서, 메모리는 예를 들어 도 62에 도시된 제2 실시예의 레지스터 어레이(2450)에 대응한다). 예를 들어 시스템 전원이 켜지는 동안 초기 세팅 단계 등에서 메모리에 대한 기록이 실행된다.

제7 실시예에서, 입력 코드와 변환 웨이트 제어 코드 간의 대응은 외부 입력 기준 클럭의 위상을 사용하여 보정된다. 즉, 보정을 실행하기 위해, 가변 위상 기 준 클럭이 외부로부터 입력되고, 동시에, 위상 동기 루프가 기준 클럭의 위상과 출력 클럭의 위상을 비교하기 위한 위상 비교기(2630) 및 비교 결과(위상 어드밴스 또는 지연을 나타내는 디지털 신호("0" 또는 "1"))를 처리하기 위한 디지털 필터 등을 갖는 보정 제어 회로(2640)와 같은 회로들과 함께 위상 인터폴레이터(2620) 측에서 형성된다. 그 후, 요구된 입력 코드가 외부로부터 입력되고, 동시에, 출력을 위한 요구된 위상을 갖는 기준 클럭이 입력되고; 이 상태에서, 출력 클럭이 기준 클럭과 매치하도록 하는 값으로 변환 웨이트 제어 코드를 조정하기 위해 위상 동기 루프가 동작되고, 입력 코드와 이 때에 획득된 변환 웨이트 제어 코드의 값들은 메모리에 기록된다. 각각의 입력 코드에 대한 동작을 반복함으로써, 요구된 종속성이 출력 클럭의 상술된 위상 출력 범위(예를 들어, 하나의 사이클의 전체 범위, 즉, 360도(2π))에 걸쳐서 획득될 수 있다.

도 68은 본 발명에 따른 위상 결합 회로의 제8 실시예를 도시한 회로도이다.

상술된 제7 실시예에서, 기준 클럭을 사용하는 보정은 모든 입력 코드들에 대해서 실행되었지만, 제8 실시예에서는, 입력 코드들의 전체 세트로부터 제한된 수의 값들을 선택함으로써 보정이 실행된다. 특히, 제8 실시예에서, 기준 클럭을 사용하는 보정은 단 4개의 포인트들(예를 들어, 90도, 180도, 270도, 및 360도(0도))에서만 실행되고, 그 사이의 임의의 입력 코드를 위해, 보정 제어 회로(2650)가 직선 보간으로 변환 웨이트 제어 코드를 생성한다.

도 69a 및 도 69b는 도 68에 도시된 위상 결합 회로의 동작을 설명하기 위한 다이어그램들이다.

도 69a에서, 참조 부호(AL)는 위상 결합 회로의 출력 신호 위상과 제어 코드 간의 이상적인 관계를 나타내는 이상적인 커브(이상적인 직선)를 나타내고, 참조 부호(RLo)는 제어 코드 변환이 실행되지 않을 때의 출력 신호 위상과 제어 코드 간의 관계를 보여주는 특징적인 커브를 나타낸다. 도 69b에서, 참조 부호(RL)는 제8 실시예의 위상 결합 회로의 출력 신호 위상과 제어 코드 간의 관계를 보여주는 특징적인 커브(직선 보간)를 나타낸다.

도 69a에 도시된 바와 같이, 일반적으로 위상 인터폴레이터(위상 결합 회로)의 비직선은 대부분 부드럽게 꺽어진 S형 커브로 표시될 수 있기 때문에, 변환 웨이트 제어 코드가 단지 4개의 포인트들에서, 예를 들어, 90도, 180도, 270도, 및 360도(0도)에서의 입력 코드들을 위해 기준 클럭을 사용하는 보정을 실행함으로써 생성되고, 그 사이의 임의의 입력 코드를 위해 변환 웨이트 제어 코드가 직선 보간에 의해 생성되면, 충분한 직선 특성이 획득될 수 있다. 이러한 방식으로, 요구된 특성이 직선 특성일 때 제한된 수의 포인트들에서만 보정을 실행함으로써, 제8 실시예는 보정에 필요한 시간을 단축하고, 동시에, 보정 신호 생성기의 구성을 간소화할 수 있다는 장점을 제공한다.

도 70은 본 발명에 따른 위상 결합 회로의 제9 실시예를 설명하기 위한 다이어그램이다.

도 70에 도시된 바와 같이, 출력 클럭의 위상을 제어하기 위해 가변 위상 기준 클럭을 사용하는 대신, 제9 실시예는 주파수가 위상 인터폴레이터 구동 클럭의 주파수와 약간 상이한 기준 클럭(예를 들어, 4개의 위상 클럭들(Φ1 내지 Φ4) 중 에서 선택된 클럭(Φ1))을 사용한다.

보다 구체적으로 설명하면, 위상 인터폴레이터 구동 클럭(Φ1)과 비교해 100ppm의 주파수 차를 갖는 클럭이 기준 클럭으로서 사용되면, 하나의 사이클, 즉, 360도(2π)의 위상 차가 10⁴ 클럭 사이클들 후에 야기된다. 상기 위상 차는 위상 인터폴레이터를 포함하는 보정 위상 동기 루프에 의해 충분히 트랙될 수 있고(trackable), 상기 수의 클럭 사이클들의 범위에서, 2개의 클럭 위상들이 시간 외에 서로에 대하여 직선으로 변하도록 고려될 수 있다. 따라서, 위상 동기 루프에 의해 트랙된 코드 값과 클럭 사이클들의 수의 관계를 적분함으로써(하나의 사이클의 적분은 위상 차가 360도가 될 때까지 경과된 시간의 길이와 동일하게 설정됨), 입력 코드와 출력 클럭 위상 간의 직선 관계를 달성하는 변환 웨이트 제어 코드의 값이 획득될 수 있다.

상술된 바와 같이, 본 발명의 실시예들에 따라, 웨이팅 합 생성 회로 및 비교기와 같은 아날로그 회로들의 선형성에서 필요 이상의 정밀도를 요구하지 않고 매우 정확한 선형성(또는 임의의 요구된 종속성)을 갖는 입력 코드 대 출력 위상 특성을 달성하는 위상 인터폴레이터가 제공될 수 있다.

상세하게 상술된 바와 같이, 본 발명에 따라, 적은 수의 입력 위상들을 근거로 간단한 구조의 고 정밀도 타이밍 신호 생성 회로를 제공할 수 있다. 또한, 본 발명에 따라, 위상 오차와 지터의 원인이 되는 위상 선택 회로를 필요로 하지 않을 수 있다.

본 발명의 다수의 상이한 실시예들은 본 발명의 원리 및 범위 내에서 구성될 수 있고, 본 발명은 첨부된 청구 범위에서 정의된 바를 제외하고는, 본 명세서에서 기술된 특정 실시예들에만 제한되지 않음을 주지해야만 한다.

본 발명은 소수의 입력 위상들을 근거로 간단한 구조를 갖는 고 정밀도 타이밍 신호 생성 회로를 제공한다. 또한, 본 발명은 위상 오차와 지터를 야기하는 입력 위상 선택 회로를 필요로 하지 않는 타이밍 신호 생성 회로를 제공한다.

또한, 본 발명은 아날로그 회로들의 선형성을 필요 이상으로 요구하지 않고 높은 선형성을 갖는 위상 결합 회로 및 타이밍 신호 생성 회로를 제공한다. 또한, 본 발명은 위상 결합 회로의 출력 신호들의 타이밍을 개별적으로 제어한다.

Claims (10)

1. 상이한 위상의 3개 이상의 입력 신호들에 기초하여 제어 신호에 의해 위상-제어된(phase-controlled) 사이클릭 타이밍 파형들을 결합하기 위한 위상-결합 회로이며,

   상기 제어 신호에 따라 웨이트를 생성하기 위한 웨이트 신호 생성 회로; 및

   상기 각각의 입력 신호에 상기 웨이트를 제공하기 위한 웨이팅 회로를 포함하고,

   상기 웨이팅 회로는 게이트에 상기 입력 신호가 공급되는 복수의 차동 트랜지스터 쌍, 대응하는 차동 트랜지스터 쌍에 접속되고 상기 웨이트가 공급되는 복수의 트랜지스터, 및 상기 복수의 차동 트랜지스터 쌍에 접속되는 적어도 하나의 적분 부하 회로를 구비하고,

   상기 적분 부하 회로는 교차-결합 트랜지스터를 갖는 부하를 구비하는 위상-결합 회로.
2. 제1항에 있어서,

   상기 제어 신호는 디지털 제어 코드로서 공급되고, 상기 웨이트 신호 생성 회로는 상기 제어 코드를 디지털-아날로그 변환함으로써 웨이트 신호를 생성하는 위상-결합 회로.
3. 제1항에 있어서,

   상기 상이한 위상의 입력 신호는 상기 웨이팅 회로에 직접적으로 공급되는 위상-결합 회로.
4. 제1항에 있어서,

   상기 웨이팅 회로는:

   상기 웨이트에 의해 증가하거나 감소하는 출력 진폭을 갖는 프리-드라이버; 및

   상기 프리-드라이버에 의해 구동되는 웨이팅된 신호 생성기

   를 구비하는 위상-결합 회로.
5. 제1항에 있어서,

   상기 제어 신호 중 하나가 변화되고, 상기 제어 신호에 따라 생성된 상기 웨이트를 변화시키는데 필요한 시간은 상기 위상-결합 회로의 입력 신호의 주기와 동일하게 설정되는 위상-결합 회로.
6. 제1항에 있어서,

   상기 복수의 차동 트랜지스터 쌍의 소스 노드에는 상기 웨이트 신호에 의해 생성된 전류가 공급되는 위상-결합 회로.
7. 상이한 위상의 2개 이상의 입력 신호들에 기초하여 제어 신호에 의해 위상-제어된 사이클릭 타이밍 파형들을 결합하기 위한 위상-결합 회로이며,

   상기 제어 신호에 따라 웨이트를 생성하기 위한 웨이트 신호 생성 회로; 및

   상기 각각의 입력 신호에 상기 웨이트를 제공하기 위한 웨이팅 회로를 포함하고,

   상기 웨이팅 회로는 게이트에 상기 입력 신호가 공급되는 복수의 차동 트랜지스터 쌍, 대응하는 차동 트랜지스터 쌍에 접속되고 상기 웨이트가 공급되는 복수의 트랜지스터, 및 상기 복수의 차동 트랜지스터 쌍에 접속되는 적어도 하나의 적분 부하 회로를 구비하고,

   상기 입력 신호는 복수의 위상을 갖는 제1 입력 신호의 세트로부터 상기 제1 입력 신호를 결합함으로써 획득된 복수의 위상을 갖는 제2 입력 신호의 세트로서 형성되는 위상-결합 회로.
8. 제7항에 있어서,

   상기 제1 입력 신호의 세트는 차동 신호의 세트로서 형성되고, 상기 제2 입력 신호의 세트는 상기 복수의 위상을 갖는 제1 신호를 동등한 웨이트로 결합시킴으로써 획득되는 위상-결합 회로.
9. 상이한 위상의 3개 이상의 입력 신호들에 기초하여 제어 신호에 의해 위상-제어된 사이클릭 타이밍 파형들을 결합하기 위한 위상-결합 회로이며,

   상기 제어 신호에 따라 웨이트를 생성하기 위한 웨이트 신호 생성 회로; 및

   상기 각각의 입력 신호에 상기 웨이트를 제공하기 위한 웨이팅 회로를 포함하고,

   상기 웨이팅 회로는 게이트에 상기 입력 신호가 공급되는 복수의 차동 트랜지스터 쌍, 대응하는 차동 트랜지스터 쌍에 드레인이 접속되고 게이트에는 상기 웨이트가 공급되는 복수의 트랜지스터, 및 상기 복수의 차동 트랜지스터 쌍에 접속되는 적어도 하나의 적분 부하 회로를 구비하고,

   상기 적분 부하 회로는 교차-결합 트랜지스터를 갖는 부하를 구비하는 위상-결합 회로.
10. 상이한 위상의 2개 이상의 입력 신호들에 기초하여 제어 신호에 의해 위상-제어된 사이클릭 타이밍 파형들을 결합하기 위한 위상-결합 회로이며,

    상기 제어 신호에 따라 웨이트를 생성하기 위한 웨이트 신호 생성 회로; 및

    상기 각각의 입력 신호에 상기 웨이트를 제공하기 위한 웨이팅 회로를 포함하고,

    상기 웨이팅 회로는 게이트에 상기 입력 신호가 공급되는 복수의 차동 트랜지스터 쌍, 대응하는 차동 트랜지스터 쌍에 드레인이 접속되고 게이트에는 상기 웨이트가 공급되는 복수의 트랜지스터, 및 상기 복수의 차동 트랜지스터 쌍에 접속되는 적어도 하나의 적분 부하 회로를 구비하고,

    상기 적분 부하 회로는 교차-결합 트랜지스터를 갖는 부하를 구비하는 위상-결합 회로.

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