JP6372166B2 - 位相補間器 - Google Patents

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Description

本発明は、位相補間器に関する。
数値データの正弦値と余弦値とを求める三角関数演算器が知られている（特許文献１参照）。記憶装置は、初期数値θ0として初期正弦値sinθ0と初期余弦値cosθ0とを記憶する。三角関数演算器は、記憶装置の記憶した初期正弦値sinθ0と初期余弦値cosθ0と、入力される数値データθと、初期数値θ0との差分Δθ（Δθ＝θ―θ0）とから、次式
sinθ＝ sinθ0・ cosΔθ ＋ cosθ0・ sinΔθ
cosθ＝ cosθ0・ cosΔθ − sinθ0・ sinΔθ
によって、入力される数値データの正弦値と余弦値とを求める。
また、入力された位相角信号の絶対値信号と位相角信号の正負符号信号とを出力する絶対値・符号抽出回路を有する正弦・余弦演算回路が知られている（特許文献２参照）。正弦・余弦近似演算回路は、絶対値・符号抽出回路が出力した絶対値信号のうちの所定の下位ビットに基づいて、一次近似演算式を使用し、所定の限定された象限内において、正弦演算結果と余弦演算結果とを近似演算する。位相回転処理回路は、絶対値・符号抽出回路が出力した正負符号信号と、絶対値信号の上位３ビットとに応じて、正弦・余弦近似演算回路が出力した正弦演算結果と余弦演算結果とを、入れ替え、符号反転することによって、所定の限定された象限以外の象限における正弦演算結果と余弦演算結果とを出力する。
特開平１１−１９４９２６号公報 特開２０００−１１２７１５号公報
近年、サーバーやコンピュータなどの情報処理システムを構成する中央処理ユニット（ＣＰＵ）などの部品の性能、特にバンド幅は大きく向上している。そのため、情報処理システム全体の総バンド幅の向上のためには、ＣＰＵなどの部品間のデータ送受信を行う送受信回路の高速化が必要となる。
送受信回路を高速化する手法として、送受信回路のクロック信号の生成に位相補間器を使用する方法が知られている。一般的に、送受信回路が処理するデータ信号にはノイズ成分が重畳される。ここで、データ処理のタイミングを決めるクロック信号の生成に位相補間器を用いることで、データ信号を処理するタイミング（クロック信号の位相）を最適な値に設定することが可能となるため、データ信号に重畳されるノイズ成分の影響を低減できる。
送受信回路を高速化する手法として、送受信回路のクロック信号を高周波数化する方法が知られている。しかし、位相補間器に入力する方形波のクロック信号を高周波数化した場合、位相補間器の位相線形性が劣化してしまう。クロック信号を高周波数化すると、回路内の配線に存在する寄生容量などの影響により、方形波のクロック信号が歪んでしまう。歪んだ方形波のクロック信号が位相補間器に入力されると、位相補間器の位相線形性が劣化してしまう。
本発明の目的は、位相線形性を劣化させることなく、信号を高周波数化することができる位相補間器を提供することである。
位相補間器は、位相制御信号に応じたバイアス信号を出力するバイアス生成器と、前記バイアス信号に応じて、位相が異なる複数の余弦波又は正弦波の入力信号の位相を合成することにより、前記位相制御信号に応じた位相の信号を出力するミキサとを有し、前記ミキサは、位相が異なる４個の余弦波又は正弦波の入力信号をそれぞれ入力する第１〜第４の入力端子と、前記位相制御信号に応じた位相の差動信号を出力する第１及び第２の出力端子と、前記第１の入力端子及び前記第２の入力端子の入力信号を入力する第１の差動対と、前記第１の入力端子及び前記第２の入力端子の入力信号を入力する第２の差動対と、前記第１の差動対の出力信号を入力し、前記第１の出力端子及び前記第２の出力端子に信号を出力する第３の差動対と、前記第２の差動対の出力信号を入力し、前記第２の出力端子及び前記第１の出力端子に信号を出力する第４の差動対と、前記第３の入力端子及び前記第４の入力端子の入力信号を入力する第５の差動対と、前記第３の入力端子及び前記第４の入力端子の入力信号を入力する第６の差動対と、前記第５の差動対の出力信号を入力し、前記第１の出力端子及び前記第２の出力端子に信号を出力する第７の差動対と、前記第６の差動対の出力信号を入力し、前記第２の出力端子及び前記第１の出力端子に信号を出力する第８の差動対とを有し、前記第１の差動対、前記第３の差動対、前記第５の差動対及び第７の差動対は、それぞれ、前記バイアス信号に基づく電流を流す電流源を有し、前記第２の差動対、前記第４の差動対、前記第６の差動対及び第８の差動対は、それぞれ、定電流を流す電流源を有する。
方形波ではなく、余弦波又は正弦波を用いることにより、信号を高周波数化しても、位相線形性の劣化を防止することができる。
図１は、第１の実施形態による位相補間器の構成例を示す図である。 図２は、図１のバイアス生成器の構成例を示す図である。 図３は、図１のバイアス生成器及びバイアス選択器の動作を説明するための図である。 図４は、４相方形波の信号を入力する位相補間器の構成例を示す図である。 図５は、位相補間器の位相特性を示す図である。 図６は、第２の実施形態によるバイアス生成器の構成例を示す図である。 図７は、第３の実施形態による位相補間器の構成例を示す図である。 図８は、第４の実施形態による位相補間器の構成例を示す図である。 図９は、第５の実施形態による位相補間器の構成例を示す図である。 図１０は、第６の実施形態による位相補間器の構成例を示す図である。 図１１は、第７の実施形態による位相補間器の構成例を示す図である。
（第１の実施形態）
図１は、第１の実施形態による位相補間器の構成例を示す図である。位相補間器は、送受信回路のクロック信号を生成することができる。送受信回路が処理するデータ信号にはノイズ成分が重畳される。位相補間器は、データ処理のタイミングを決めるクロック信号を生成することで、データ信号を処理するタイミング（クロック信号の位相）を最適な値に設定し、データ信号に重畳されるノイズ成分の影響を低減できる。
位相補間器は、ミキサ１０１、バイアス生成器１０２、及びバイアス選択器１０３を有する。ミキサ１０１は、第１の差動対１５１と、第２の差動対１５２と、第３の差動対１５３と、第４の差動対１５４と、第５の差動対１５５と、第６の差動対１５６と、第７の差動対１５７と、第８の差動対１５８と、電流源１４７，１４８と、抵抗１４９，１５０とを有する。
第１の差動対１５１は、電流源１１１，１１２と、抵抗１１３，１１４と、ｎチャネル電界効果トランジスタ１１５，１１６と、テール電流源１１７とを有する。電流源１１１は、電源電位ノード及びｎチャネル電界効果トランジスタ１１５のドレイン間に接続される。抵抗１１３は、電流源１１１に並列に接続される。ｎチャネル電界効果トランジスタ１１５は、ゲートが第１の入力端子ＣＬＫ＿０に接続され、ソースがテール電流源１１７を介してグランド電位ノードに接続される。電流源１１２は、電源電位ノード及びｎチャネル電界効果トランジスタ１１６のドレイン間に接続される。抵抗１１４は、電流源１１２に並列に接続される。ｎチャネル電界効果トランジスタ１１６は、ゲートが第２の入力端子ＣＬＫ＿１８０に接続され、ソースがテール電流源１１７を介してグランド電位ノードに接続される。電流源１１１及び１１２は、バイアス信号Ｂ１に基づく電流を流す。テール電流源１１７は、バイアス信号Ｂ１に基づくテール電流を流す。電流源１１１及び抵抗１１３の並列接続回路並びに電流源１１２及び抵抗１１４の並列接続回路は、第１の差動対１５１の負荷である。
第２の差動対１５２は、抵抗１１８，１１９と、ｎチャネル電界効果トランジスタ１２０，１２１と、テール電流源１２２とを有する。抵抗１１８は、電源電位ノード及びｎチャネル電界効果トランジスタ１２０のドレイン間に接続される。ｎチャネル電界効果トランジスタ１２０は、ゲートが第１の入力端子ＣＬＫ＿０に接続され、ソースがテール電流源１２２を介してグランド電位ノードに接続される。抵抗１１９は、電源電位ノード及びｎチャネル電界効果トランジスタ１２１のドレイン間に接続される。ｎチャネル電界効果トランジスタ１２１は、ゲートが第２の入力端子ＣＬＫ＿１８０に接続され、ソースがテール電流源１２２を介してグランド電位ノードに接続される。テール電流源１２２は、バイアス信号Ｂ３に基づくテール電流を流す。抵抗１１８及び１１９は、第２の差動対１５２の負荷である。
第３の差動対１５３は、ｎチャネル電界効果トランジスタ１２３，１２４と、テール電流源１２５とを有する。ｎチャネル電界効果トランジスタ１２３は、ドレインが第１の出力端子Ｏ＿ＣＬＫに接続され、ゲートがｎチャネル電界効果トランジスタ１１５のドレインに接続され、ソースがテール電流源１２５を介してグランド電位ノードに接続される。ｎチャネル電界効果トランジスタ１２４は、ドレインが第２の出力端子Ｏ＿ＣＬＫＸに接続され、ゲートがｎチャネル電界効果トランジスタ１１６のドレインに接続され、ソースがテール電流源１２５を介してグランド電位ノードに接続される。テール電流源１２５は、バイアス信号Ｂ１に基づくテール電流を流す。
第４の差動対１５４は、ｎチャネル電界効果トランジスタ１２６，１２７と、テール電流源１２８とを有する。ｎチャネル電界効果トランジスタ１２６は、ドレインが第２の出力端子Ｏ＿ＣＬＫＸに接続され、ゲートがｎチャネル電界効果トランジスタ１２０のドレインに接続され、ソースがテール電流源１２８を介してグランド電位ノードに接続される。ｎチャネル電界効果トランジスタ１２７は、ドレインが第１の出力端子Ｏ＿ＣＬＫに接続され、ゲートがｎチャネル電界効果トランジスタ１２１のドレインに接続され、ソースがテール電流源１２８を介してグランド電位ノードに接続される。テール電流源１２８は、バイアス信号Ｂ３に基づくテール電流を流す。
第５の差動対１５５は、電流源１２９，１３０と、抵抗１３１，１３２と、ｎチャネル電界効果トランジスタ１３３，１３４と、テール電流源１３５とを有する。電流源１２９は、電源電位ノード及びｎチャネル電界効果トランジスタ１３３のドレイン間に接続される。抵抗１３１は、電流源１２９に並列に接続される。ｎチャネル電界効果トランジスタ１３３は、ゲートが第３の入力端子ＣＬＫ＿９０に接続され、ソースがテール電流源１３５を介してグランド電位ノードに接続される。電流源１３０は、電源電位ノード及びｎチャネル電界効果トランジスタ１３４のドレイン間に接続される。抵抗１３２は、電流源１３０に並列に接続される。ｎチャネル電界効果トランジスタ１３４は、ゲートが第４の入力端子ＣＬＫ＿２７０に接続され、ソースがテール電流源１３５を介してグランド電位ノードに接続される。電流源１２９及び１３０は、バイアス信号Ｂ２に基づく電流を流す。テール電流源１３５は、バイアス信号Ｂ２に基づくテール電流を流す。電流源１２９及び抵抗１３１の並列接続回路並びに電流源１３０及び抵抗１３２の並列接続回路は、第５の差動対１５５の負荷である。
第６の差動対１５６は、抵抗１３６，１３７と、ｎチャネル電界効果トランジスタ１３８，１３９と、テール電流源１４０とを有する。抵抗１３６は、電源電位ノード及びｎチャネル電界効果トランジスタ１３８のドレイン間に接続される。ｎチャネル電界効果トランジスタ１３８は、ゲートが第３の入力端子ＣＬＫ＿９０に接続され、ソースがテール電流源１４０を介してグランド電位ノードに接続される。抵抗１３７は、電源電位ノード及びｎチャネル電界効果トランジスタ１３９のドレイン間に接続される。ｎチャネル電界効果トランジスタ１３９は、ゲートが第４の入力端子ＣＬＫ＿２７０に接続され、ソースがテール電流源１４０を介してグランド電位ノードに接続される。テール電流源１４０は、バイアス信号Ｂ３に基づくテール電流を流す。抵抗１３６及び１３７は、第６の差動対１５６の負荷である。
第７の差動対１５７は、ｎチャネル電界効果トランジスタ１４１，１４２と、テール電流源１４３とを有する。ｎチャネル電界効果トランジスタ１４１は、ドレインが第１の出力端子Ｏ＿ＣＬＫに接続され、ゲートがｎチャネル電界効果トランジスタ１３３のドレインに接続され、ソースがテール電流源１４３を介してグランド電位ノードに接続される。ｎチャネル電界効果トランジスタ１４２は、ドレインが第２の出力端子Ｏ＿ＣＬＫＸに接続され、ゲートがｎチャネル電界効果トランジスタ１３４のドレインに接続され、ソースがテール電流源１４３を介してグランド電位ノードに接続される。テール電流源１４３は、バイアス信号Ｂ２に基づくテール電流を流す。
第８の差動対１５８は、ｎチャネル電界効果トランジスタ１４４，１４５と、テール電流源１４６とを有する。ｎチャネル電界効果トランジスタ１４４は、ドレインが第２の出力端子Ｏ＿ＣＬＫＸに接続され、ゲートがｎチャネル電界効果トランジスタ１３８のドレインに接続され、ソースがテール電流源１４６を介してグランド電位ノードに接続される。ｎチャネル電界効果トランジスタ１４５は、ドレインが第１の出力端子Ｏ＿ＣＬＫに接続され、ゲートがｎチャネル電界効果トランジスタ１３９のドレインに接続され、ソースがテール電流源１４６を介してグランド電位ノードに接続される。テール電流源１４６は、バイアス信号Ｂ３に基づくテール電流を流す。
電流源１４７は、電源電位ノード及び第１の出力端子Ｏ＿ＣＬＫ間に接続される。抵抗１４９は、電流源１４７に並列に接続される。電流源１４８は、電源電位ノード及び第２の出力端子Ｏ＿ＣＬＫＸ間に接続される。抵抗１５０は、電流源１４８に並列に接続される。電流源１４７及び１４８は、共に、バイアス信号Ｂ１及びＢ２に基づく電流を流す。電流源１４７及び抵抗１４９の並列接続回路並びに電流源１４８及び抵抗１５０の並列接続回路は、第３の差動対１５３、第４の差動対１５４、第７の差動対１５７及び第８の差動対１５８に共通に接続される負荷である。
バイアス生成器１０２は、定電流生成回路１０４と、ｓｉｎα電流生成回路１０５と、ｃｏｓα電流生成回路１０６と、制御回路１０７とを有し、位相制御信号ＣＴＬを入力する。定電流生成回路１０４は、定電流を流すためのバイアス信号Ｂ３を、電流源１２２，１２８，１４０，１４６に出力する。電流源１２２，１２８，１４０，１４６は、定電流を流す。制御回路１０７は、位相制御信号ＣＴＬに応じて、ｓｉｎα電流生成回路１０５及びｃｏｓα電流生成回路１０６を制御する。ｓｉｎα電流生成回路１０５は、正弦値ｓｉｎαの電流を流すためのバイアス信号を出力する。ｃｏｓα電流生成回路１０６は、余弦値ｃｏｓαの電流を流すためのバイアス信号を出力する。
バイアス選択器１０３は、制御回路１０８及びスイッチ回路１０９を有し、位相制御信号ＣＴＬを入力する。制御回路１０８は、位相制御信号ＣＴＬに応じて、スイッチ回路１０９を制御する。スイッチ回路１０９は、ｓｉｎα電流生成回路１０５又はｃｏｓα電流生成回路１０６が出力するバイアス信号をバイアス信号Ｂ１及びＢ２として出力する。
第１の入力端子ＣＬＫ＿０には、余弦波ｃｏｓθの入力信号が入力される。第２の入力端子ＣＬＫ＿１８０には、余弦波−ｃｏｓθの入力信号が入力される。第３の入力端子ＣＬＫ＿９０には、正弦波ｓｉｎθの入力信号が入力される。第４の入力端子ＣＬＫ＿２７０には、正弦波−ｓｉｎθの入力信号が入力される。４個の入力端子ＣＬＫ＿０〜ＣＬＫ＿２７０には、位相が９０度ずつ異なる４個の余弦波又は正弦波の入力信号が入力される。ミキサ１０１は、４個の入力端子ＣＬＫ＿０〜ＣＬＫ＿２７０の位相が異なる４個の余弦波又は正弦波の入力信号の位相を合成し、位相制御信号ＣＴＬに応じた位相の差動信号を第１の出力端子Ｏ＿ＣＬＫ及び第２の出力端子Ｏ＿ＣＬＫＸに出力する。バイアス生成器１０２は、位相制御信号ＣＴＬに応じたバイアス信号Ｂ１〜Ｂ３をミキサ１０１に出力する。
第１の差動対１５１は、第１の入力端子ＣＬＫ＿０及び第２の入力端子ＣＬＫ＿１８０の入力信号を入力する。第２の差動対１５２は、第１の入力端子ＣＬＫ＿０及び第２の入力端子ＣＬＫ＿１８０の入力信号を入力する。第３の差動対１５３は、第１の差動対１５１の出力信号を入力し、第１の出力端子Ｏ＿ＣＬＫ及び第２の出力端子Ｏ＿ＣＬＫＸに信号を出力する。第４の差動対１５４は、第２の差動対１５２の出力信号を入力し、第２の出力端子Ｏ＿ＣＬＫＸ及び第１の出力端子Ｏ＿ＣＬＫに信号を出力する。第５の差動対１５５は、第３の入力端子ＣＬＫ＿９０及び第４の入力端子ＣＬＫ＿２７０の入力信号を入力する。第６の差動対１５６は、第３の入力端子ＣＬＫ＿９０及び第４の入力端子ＣＬＫ＿２７０の入力信号を入力する。第７の差動対１５７は、第５の差動対１５５の出力信号を入力し、第１の出力端子Ｏ＿ＣＬＫ及び第２の出力端子Ｏ＿ＣＬＫＸに信号を出力する。第８の差動対１５８は、第６の差動対１５６の出力信号を入力し、第２の出力端子Ｏ＿ＣＬＫＸ及び第１の出力端子Ｏ＿ＣＬＫに信号を出力する。
ミキサ１０１は、次式（１）の三角関数の加法定理に基づいて、位相合成を行う。
Figure 0006372166
ここで、余弦波ｃｏｓθと正弦波ｓｉｎθの９０度位相がずれた２つの信号の合成を考える。余弦波ｃｏｓθの振幅にずらしたい角度（位相）αの余弦値ｃｏｓαの重みを掛け合わせ、ｃｏｓθ・ｃｏｓαの信号を生成する。また、正弦波ｓｉｎθの振幅にずらしたい角度αの正弦値ｓｉｎαの重みを掛け合わせ、ｓｉｎθ・ｓｉｎαの信号を生成する。その後、ｃｏｓθ・ｃｏｓαの信号とｓｉｎθ・ｓｉｎαの信号とを加算すると、三角関数の加法定理により、式（１）のように、ｃｏｓθからαだけ位相がずれたｃｏｓ（θ−α）の信号を生成し、出力端子Ｏ＿ＣＬＫ及びＯ＿ＣＬＫＸに出力することができる。つまり、出力端子Ｏ＿ＣＬＫの信号の位相を入力端子ＣＬＫ＿０の信号の位相よりもαだけずらすことができる。また、入力信号は余弦波及び正弦波のため、方形波よりも寄生容量の影響を受けにくい。そのため、入力信号を高周波数化しても、位相補間器の位相線形性の劣化を防止することができる。以下、その詳細を説明する。
第１〜第４の差動対１５１〜１５４は、出力端子Ｏ＿ＣＬＫ及びＯ＿ＣＬＫＸに対して、ｃｏｓθ・ｃｏｓαの信号を生成する。第５〜第８の差動対１５５〜１５８は、出力端子Ｏ＿ＣＬＫ及びＯ＿ＣＬＫＸに対して、ｓｉｎθ・ｓｉｎαの信号を生成する。出力端子Ｏ＿ＣＬＫ及びＯ＿ＣＬＫＸでは、ｃｏｓθ・ｃｏｓαの信号及びｓｉｎθ・ｓｉｎαの信号が加算され、ｃｏｓ（θ−α）の信号が生成される。
テール電流源１１７及び１２５には、それぞれ、余弦値ｃｏｓαの電流のバイアス信号Ｂ１により、式（２）に示す余弦の重みをもつ電流Ｉ11が流れる。また、テール電流源１２２、１２８、１４０及び１４６には、それぞれ、式（２）に示す定電流Ｉ12が流れる。
Figure 0006372166
ここで、βは差動対１５１〜１５８の入力段トランジスタ１１５，１１６，１２０，１２１，１２３，１２４，１２６，１２７，１３３，１３４，１３８，１３９，１４１，１４２，１４４，１４５のβである。αはずらしたい角度である。ｋは任意の定数である。
まず、第１の差動対１５１の動作について説明する。第１の差動対１５１のテール電流源１１７には、式（２）に示す電流Ｉ11が流れる。よって、第１の差動対１５１の入力段トランジスタ１１５及び１１６には、それぞれ、テール電流源１１７に流れる電流Ｉ11の半分となるバイアス電流Ｉ11／２が流れる。ここで、飽和動作しているトランジスタ１１５及び１１６の相互コンダクタンスｇｍは、次式（３）で表される。
Figure 0006372166
ここで、Ｉdrは、トランジスタ１１５及び１１６のドレイン電流である。従って、第１の差動対１５１の入力段トランジスタ１１５の相互コンダクタンスｇm1は、次式（４）に示すように、ずらしたい角度αに相関のある値となる。また、トランジスタ１１５のゲートには、余弦波ｃｏｓθが入力されることから、トランジスタ１１５に流れるドレイン電流ｉo1は、次式（４）のように、ずらしたい角度αの余弦値ｃｏｓαの平方根と余弦波ｃｏｓθが掛け合わされた値となる。また、トランジスタ１１５のドレインの電圧ｖo1は、次式（４）のように、第１の差動対１５１の出力インピーダンスＺo1と電流ｉo1が掛け合わされた値となる。
Figure 0006372166
なお、第１の差動対１５１に接続される負荷の電流源１１１及び１１２には、テール電流源１１７に流す電流Ｉ11の半分となる電流Ｉ11／２を流す。これにより、ずらしたい角度αの値を変化させた場合でも、テール電流の変化に応じて負荷の電流源１１１及び１１２の電流値も変化するため、出力動作点が変動しない利点がある。
次に、第２の差動対１５２の動作について説明する。第２の差動対１５２のテール電流源１２２には、式（２）に示す電流Ｉ12が流れる。よって、第２の差動対１５２の入力段トランジスタ１２１にはバイアス電流Ｉ12／２が流れ、第２の差動対１５２の入力段トランジスタ１２１の相互コンダクタンスｇm2は、式（５）のように、任意の定数ｋの平方根となる。従って、トランジスタ１２１のドレイン電流ｉo2及びドレイン電圧ｖo2は、それぞれ、式（５）に示す値となる。
Figure 0006372166
ここで、Ｚo2は、第２の差動対１５１の出力インピーダンスである。なお、第１の差動対１５１の出力インピーダンスＺo1と第２の差動対１５２の出力インピーダンスＺo2の値は等しく、Ｚo1＝Ｚo2である。
次に、第３の差動対１５３の動作について説明する。第３の差動対１５３のテール電流源１２５には、第１の差動対１５１のテール電流源１１７と同じ電流Ｉ11が流れる。従って、第３の差動対１５３の入力段トランジスタ１２３の相互コンダクタンスｇm3は、式（６）のように、第１の差動対１５１の入力段トランジスタ１１５の相互コンダクタンスｇm1と同じ値となる。また、第３の差動対１５３の入力段トランジスタ１２３のゲート電圧は、第１の差動対１５１の入力段トランジスタ１１５のドレイン電圧ｖoiと同じであるため、第３の差動対１５３の入力段トランジスタ１２３のドレイン電流ｉo3は、式（６）に示す、ずらしたい角度αの余弦の重みｃｏｓαと余弦波ｃｏｓθが掛け合わされた値に比例する値となる。
Figure 0006372166
次に、第４の差動対１５４の動作について説明する。第４の差動対１５４のテール電流源１２８には、第２の差動対１５２のテール電流源１２２と同じ電流Ｉ12が流れる。従って、第４の差動対１５４の入力段トランジスタ１２７の相互コンダクタンスｇm4は、式（７）のように、第２の差動対１５２の入力段トランジスタ１２１の相互コンダクタンスｇm2と同じ値となる。また、第４の差動対１５４の入力段トランジスタ１２７のゲート電圧は、第２の差動対１５２の入力段トランジスタ１２１のドレイン電圧と同じであるため、第４の差動対１５４の入力段トランジスタ１２７のドレイン電流ｉo4は、式（７）のように、余弦波ｃｏｓθに比例する値となる。
Figure 0006372166
ここで、第３の差動対１５３の入力段トランジスタ１２３のドレインと第４の差動対１５４の入力段トランジスタ１２７のドレインは、第１の出力端子Ｏ＿ＣＬＫで接続されているため、第３の差動対１５３及び第４の差動対１５４は、第１の出力端子Ｏ＿ＣＬＫに対して、次式（８）のように、第３の差動対１５３の電流ｉo3と第４の差動対１５４の電流ｉo4を加算し、ｃｏｓθ・ｃｏｓαに比例する電流ｉo3＋ｉo4を出力する。
Figure 0006372166
次に、第５の差動対１５５〜第８の差動対１５８について説明する。電流源１３５及び１４３には、それぞれ、正弦値ｓｉｎαの重みをもつバイアス信号Ｂ２により、次式（９）の電流Ｉ13が流れる。また、電流源１４０及び１４６には、次式（９）の定電流Ｉ12が流れる。
Figure 0006372166
ここで、βは差動対１５１〜１５８の入力段トランジスタ１１５，１１６，１２０，１２１，１２３，１２４，１２６，１２７，１３３，１３４，１３８，１３９，１４１，１４２，１４４，１４５のβである。αはずらしたい角度である。ｋは任意の定数である。
まず、第５の差動対１５５の動作について説明する。第５の差動対１５５のテール電流源１３５には、バイアス信号Ｂ２により、式（９）に示す電流Ｉ13が流れる。よって、第５の差動対１５５の入力段トランジスタ１３３には、バイアス電流Ｉ13／２が流れる。従って、第５の差動対１５５の入力段トランジスタ１３３の相互コンダクタンスｇm5は、次式（１０）のように、ずらしたい角度αに相関のある値となる。また、第５の差動対１５５の入力段トランジスタ１３３のゲートには正弦波ｓｉｎθが入力されることから、入力段トランジスタ１３３のドレイン電流ｉo5は、次式（１０）のように、ずらしたい角度αの正弦値の重みｓｉｎαの平方根と正弦波ｓｉｎθが掛け合わされた値となる。また、入力段トランジスタ１３３のドレイン電圧ｖo5は、次式（１０）のように、第５の差動対１５５の出力インピーダンスＺo5とドレイン電流ｉo5が掛け合わされた値となる。
Figure 0006372166
なお、第５の差動対１５５に接続される負荷の電流源１２９及び１３０には、それぞれ、テール電流源１３５に流す電流Ｉ13の半分となる電流Ｉ13／２が流れる。これにより、ずらしたい角度αの値を変化させた場合でも、テール電流の変化に応じて、負荷の電流源１２９及び１３０の電流値も変化するため、出力動作点が変動しない。
次に、第６の差動対１５６の動作について説明する。第６の差動対１５６のテール電流源１４０には、上式（９）に示す電流Ｉ12が流れる。よって、第６の差動対１５６の入力段トランジスタ１３９には、バイアス電流Ｉ12／２が流れ、第６の差動対１５６の入力段トランジスタ１３９の相互コンダクタンスｇm6は、次式（１１）のように、任意の定数ｋの平方根となる。従って、第６の差動対１５６の入力段トランジスタ１３９のドレイン電流ｉo6及びドレイン電圧ｖo6は、それぞれ、次式（１１）に示す値となる。
Figure 0006372166
ここで、Ｚo6は、第６の差動対１５６の出力インピーダンスである。なお、第５の差動対１５５の出力インピーダンスＺo5は、第６の差動対１５６の出力インピーダンスＺo6の値と等しく、第１の差動対１５１の出力インピーダンスＺo1とも等しく、Ｚo5＝Ｚo6＝Ｚo1が成り立つ。
次に、第７の差動対１５７の動作について説明する。第７の差動対１５７のテール電流源１４３には、第５の差動対１５５のテール電流源１３５と同じ電流Ｉ13が流れる。従って、第７の差動対１５７の入力段トランジスタ１４１の相互コンダクタンスｇm7は、次式（１２）のように、第５の差動対１５５の入力段トランジスタ１３３の相互コンダクタンスｇm5と同じ値となる。また、第７の差動対１５７の入力段トランジスタ１４１のゲート電圧は、第５の差動対１５５の入力段トランジスタ１３３のドレイン電圧ｖo5と同じであるため、第７の差動対１５７の入力段トランジスタ１４１のドレイン電流ｉo7は、次式（１２）のように、ずらしたい角度αの正弦値ｓｉｎαと正弦波ｓｉｎθが掛け合わされた値に比例する値となる。
Figure 0006372166
次に、第８の差動対１５８の動作について説明する。第８の差動対１５８のテール電流源１４６には、第６の差動対１５６のテール電流源１４０と同じ電流Ｉ12が流れる。従って、第８の差動対１５８の入力段トランジスタ１４５の相互コンダクタンスｇm8は、次式（１３）のように、第６の差動対１５６の入力段トランジスタ１３９の相互コンダクタンスｇm6と同じ値となる。また、第８の差動対１５８の入力段トランジスタ１４５のゲート電圧は、第６の差動対１５６の入力段トランジスタ１３９のドレイン電圧ｖo6と同じであるため、第８の差動対１５８の入力段トランジスタ１４５のドレイン電流ｉo8は、次式（１３）のように、正弦波ｓｉｎθに比例する値となる。
Figure 0006372166
ここで、第７の差動対１５７の入力段トランジスタ１４１のドレインと第８の差動対１５８の入力段トランジスタ１４５のドレインは、第１の出力端子Ｏ＿ＣＬＫで接続されているため、第７の差動対１５７及び第８の差動対１５８は、第１の出力端子Ｏ＿ＣＬＫに対して、次式（１４）のように、第７の差動対１５７の電流ｉo7と第８の差動対１５８の電流ｉo8を加算し、ｓｉｎθ・ｓｉｎαに比例する電流ｉo7＋ｉo8を出力する。
Figure 0006372166
第１の出力端子Ｏ＿ＣＬＫでは、第３の差動対１５３及び第４の差動対１５４の出力電流ｉo3＋ｉo4と第７の差動対１５７及び第８の差動対１５８の出力電流ｉo7＋ｉo8とが加算され、式（１）に示すように、三角関数の加法定理により、ｃｏｓ（θ−α）に比例する電流が流れる。以上のように、ミキサ１０１は、位相制御信号ＣＴＬに対応する位相αに応じた余弦波ｃｏｓ（θ−α）の信号を出力することができる。
第１の差動対１５１の負荷は、第１の差動対１５１のテール電流に比例する電流を流す電流源１１１，１１２及び抵抗１１３，１１４の並列接続回路である。第５の差動対１５５の負荷は、第５の差動対１５５のテール電流に比例する電流を流す電流源１２９，１３０及び抵抗１３１，１３２の並列接続回路である。第１の出力端子Ｏ＿ＣＬＫ及び第２の出力端子Ｏ＿ＣＬＫＸには、それぞれ、第３の差動対１５３のテール電流と第７の差動対１５７のテール電流との和に比例する電流を流す電流源１４７，１４８及び抵抗１４９，１５０の並列接続回路が接続される。
第１〜第８の差動対１５１〜１５８のテール電流源１１７，１２２，１２５，１２８，１３５，１４０，１４３，１４６は、それぞれ、第１〜第８の差動対１５１〜１５８の入力段トランジスタのβの逆数に比例する電流Ｉ11，Ｉ12，Ｉ13を流す。第１〜第８の差動対１５１〜１５８の入力段トランジスタのβは、すべて同じである。すなわち、第１〜第８の差動対１５１〜１５８の入力段トランジスタは、相互に、チャネル種類、チャネル幅及びチャネル長が同じである。
図２は、図１のバイアス生成器１０２の構成例を示す図である。まず、定電流生成回路１０４の構成を説明する。ｐチャネル電界効果トランジスタＭａは、ソースが電源電位ノードに接続され、ゲート及びドレインが電流源２０１を介してグランド電位ノードに接続される。電流源２０１には、電流Ｉrefが流れる。ｐチャネル電界効果トランジスタＭｂは、ソースが電源電位ノードに接続され、ゲートがトランジスタＭａのゲートに接続される。トランジスタＭａ及びＭｂは、カレントミラー回路を構成し、そのカレントミラー比（サイズ比）はＭａ：Ｍｂ＝１：ｋ／βである。ｎチャネル電界効果トランジスタＭｃは、ドレイン及びゲートがトランジスタＭｂのドレインに接続され、ソースがグランド電位ノードに接続される。ｎチャネル電界効果トランジスタＭｄは、ドレインがノードＮ３に接続され、ゲートがトランジスタＭｃのゲートに接続され、ソースがグランド電位ノードに接続される。トランジスタＭｃ及びＭｄは、カレントミラー回路を構成し、そのカレントミラー比（サイズ比）はＭｃ：Ｍｄ＝１：１である。トランジスタＭｂのドレイン電流ＩdとトランジスタＭｄのドレイン電流Ｉdは、同じ電流である。ノードＮ３は、図１のバイアス信号Ｂ３を出力する。
次に、ｓｉｎα電流生成回路１０５及びｃｏｓα電流生成回路１０６の構成を説明する。制御回路１０７は、位相制御信号ＣＴＬに応じて、第１の制御信号Ｓ１を出力する。ｐチャネル電界効果トランジスタＭ１は、ソースが電源電位ノードに接続され、ゲート及びドレインが電流源２０２を介してグランド電位ノードに接続される。電流源２０２には、電流Ｉaが流れる。ｐチャネル電界効果トランジスタＭ２は、ソースが電源電位ノードに接続され、ゲートがトランジスタＭ１のゲートに接続される。トランジスタＭ１及びＭ２は、カレントミラー回路を構成し、そのカレントミラー比（サイズ比）は、第１の制御信号Ｓ１に応じて、Ｍ１：Ｍ２＝１：ｍに制御される。ｍは、ずらしたい角度αに比例する係数であり、ｍ＝ｓ・αである。ｓは、任意の定数である。具体的には、第１の制御信号Ｓ１に応じて、トランジスタＭ２のチャネル幅のサイズ（並列接続数）を変えることにより、カレントミラー比を変える。
ｎチャネル電界効果トランジスタＭ３は、ドレイン及びゲートがトランジスタＭ２のドレインに接続され、ソースがグランド電位ノードに接続される。ｎチャネル電界効果トランジスタＭ４は、ドレインがｐチャネル電界効果トランジスタＭ５のドレインに接続され、ゲートがトランジスタＭ３のゲートに接続され、ソースがグランド電位ノードに接続される。トランジスタＭ３及びＭ４は、カレントミラー回路を構成し、そのカレントミラー比（サイズ比）は、第１の制御信号Ｓ１に応じて、Ｍ３：Ｍ４＝１：ｍに制御される。
ｐチャネル電界効果トランジスタＭ５は、ソースが電源電位ノードに接続され、ゲート及びドレインがトランジスタＭ４のドレインに接続される。ｐチャネル電界効果トランジスタＭ６は、ソースが電源電位ノードに接続され、ゲートがトランジスタＭ５のゲートに接続され、ドレインが電流源２０３を介してグランド電位ノードに接続される。電流源２０３には、電流Ｉbが流れる。トランジスタＭ５及びＭ６は、カレントミラー回路を構成し、そのカレントミラー比（サイズ比）は、Ｍ５：Ｍ６＝１：１／２である。
ｐチャネル電界効果トランジスタＭ７は、ソースが電源電位ノードに接続され、ゲート及びドレインが電流源２０３を介してグランド電位ノードに接続される。ｐチャネル電界効果トランジスタＭ８は、ソースが電源電位ノードに接続され、ゲートがトランジスタＭ７のゲートに接続され、ドレインがノードＮ２に接続される。トランジスタＭ７及びＭ８は、カレントミラー回路を構成し、そのカレントミラー比（サイズ比）は、Ｍ７：Ｍ８＝１：１である。電流源２０４は、電源電位ノード及びノードＮ２間に接続され、電流Ｉbを流す。ノードＮ２は、図１のｃｏｓα電流生成回路１０６の出力端子であり、ｃｏｓαの電流を出力する。その詳細は、後に説明する。
ｐチャネル電界効果トランジスタＭ９は、ソースが電源電位ノードに接続され、ゲートがトランジスタＭ５のゲートに接続され、ドレインが電流源２０５を介してグランド電位ノードに接続される。電流源２０５には、電流Ｉbが流れる。トランジスタＭ５及びＭ９は、カレントミラー回路を構成し、そのカレントミラー比（サイズ比）は、Ｍ５：Ｍ９＝１：１／６である。
ｐチャネル電界効果トランジスタＭ１０は、ソースが電源電位ノードに接続され、ゲート及びドレインが電流源２０５を介してグランド電位ノードに接続される。ｐチャネル電界効果トランジスタＭ１１は、ソースが電源電位ノードに接続され、ゲートがトランジスタＭ１０のゲートに接続され、ドレインがノードＮ１に接続される。トランジスタＭ１０及びＭ１１は、カレントミラー回路を構成し、そのカレントミラー比（サイズ比）は、第１の制御信号Ｓ１に応じて、Ｍ１０：Ｍ１１＝１：ｍに制御される。電流源２０６は、電源電位ノード及びノードＮ１間に接続され、電流Ｉcを流す。ノードＮ１は、図１のｓｉｎα電流生成回路１０５の出力端子であり、ｓｉｎαの電流を出力する。その詳細は、後に説明する。
ここで、トランジスタＭｂのドレイン電流Ｉdに対して、電流Ｉa、Ｉb及びＩcの比は、次式（Ａ１）のようになる。
Ｉa：Ｉb：Ｉc＝Ｉd：ｓ2・Ｉd：ｓ3・Ｉd ・・・（Ａ１）
ｃｏｓα及びｓｉｎαは、三角関数のテイラー級数の第２項までで表すと、次式（１５）のようになる。
Figure 0006372166
まず、定電流生成回路１０４の動作について説明する。トランジスタＭａ及びＭｂのカレントミラー比は１：ｋ／βであるので、電流源２０１が、バンドギャップレファレンス回路などにより参照電流Ｉrefを流すことにより、トランジスタＭｂのドレイン電流Ｉｄは、次式（１６）のように、βの逆数及びｋに比例した電流になる。ここで、ｋ及びβは上記のｋ及びβと同値である。ノードＮ３には、電流Ｉdが流れる。電流Ｉdは、図１のバイアス信号Ｂ３に対応する。
Figure 0006372166
次に、ｓｉｎα電流生成回路１０５及びｃｏｓα電流生成回路１０６について説明する。電流源２０２には、電流Ｉaが流れる。トランジスタＭ１及びＭ２のカレントミラー比は１：ｍであり、トランジスタＭ３及びＭ４のカレントミラー比は１：ｍであるので、トランジスタＭ４のドレイン電流Ｉ1は、次式（１７）で表される。トランジスタＭ５のドレインにも、電流Ｉ1が流れ、トランジスタＭ５及びＭ６のカレントミラー比が１：１／２であるので、トランジスタＭ６のドレイン電流Ｉ2は、次式（１７）で表される。また、トランジスタＭ７のドレイン電流Ｉ3は、次式（１７）のように、電流Ｉbから電流Ｉ2を減算した電流になる。また、トランジスタＭ７及びＭ８のカレントミラー比が１：１であるので、トランジスタＭ８のドレインにも電流Ｉ3が流れる。また、ノードＮ２の出力電流Ｉ4は、次式（１７）のように、電流Ｉ3及び電流Ｉbを加算した電流になる。
Figure 0006372166
ここで、電流Ｉa及びＩbの比は、Ｉa：Ｉb＝Ｉd：ｓ2・Ｉdであるので、電流Ｉ4は、式（１５）のように、テイラー級数の第２項まで近似した余弦値ｃｏｓαの電流が流れる。ノードＮ２は、図１のｃｏｓα電流生成回路１０６の出力端子に対応し、余弦値ｃｏｓαの電流Ｉ4を出力する。
また、トランジスタＭ５及びＭ９のカレントミラー比は１：１／６であるので、トランジスタＭ９のドレイン電流Ｉ5は、次式（１８）で表される。また、トランジスタＭ１０のドレイン電流Ｉ6は、次式（１８）のように、電流Ｉbから電流Ｉ5を減算した電流になる。また、トランジスタＭ１０及びＭ１１のカレントミラー比は１：ｍであるので、トランジスタＭ１１のドレイン電流Ｉ7は、次式（１８）で表される。また、ノードＮ１の出力電流Ｉ8は、次式（１８）のように、電流Ｉ7及び電流Ｉcを加算した電流になる。
Figure 0006372166
ここで、電流Ｉa、Ｉb及びＩcの比は、Ｉa：Ｉb：Ｉc＝Ｉd：ｓ2・Ｉd：ｓ3・Ｉdであるので、電流Ｉ8は、式（１）のように、テイラー級数の第２項まで近似した正弦値ｓｉｎαの電流が流れる。ノードＮ１は、図１のｓｉｎα電流生成回路１０５の出力端子に対応し、正弦値ｓｉｎαの電流Ｉ8を出力する。
次に、電流Ｉa、Ｉb及びＩcの具体例を説明する。上記のように、電流Ｉa、Ｉb及びＩcの比は、Ｉa：Ｉb：Ｉc＝Ｉd：ｓ2・Ｉd：ｓ3・Ｉdである。以下、電流Ｉa、Ｉb及びＩcが次式（１９）の例である場合を説明する。
Figure 0006372166
この場合、ノードＮ２の出力電流Ｉ4は、式（１５）の近似を適用することで、次式（２０）に示される（１＋ｃｏｓα）に比例する電流になる。
Figure 0006372166
また、ノードＮ１の出力電流Ｉ8は、式（１５）の近似を適用することで、次式（２１）に示される（１＋ｓｉｎα）に比例する電流になる。
Figure 0006372166
次に、電流Ｉa、Ｉb及びＩcが次式（２２）の例である場合を説明する。
Figure 0006372166
この場合、ノードＮ２の出力電流Ｉ4は、次式（２３）で表され、式（１５）の近似を適用することで、（１＋ｃｏｓα）に比例する電流になる。
Figure 0006372166
また、ノードＮ１の出力電流Ｉ8は、次式（２４）で表され、式（１５）の近似を適用することで、（１＋ｓｉｎα）に比例する電流になる。
Figure 0006372166
ここで、ｃｏｓα及びｓｉｎαの三角関数のテイラー級数は、次式（２５）で表される。
Figure 0006372166
上記では、三角関数のテイラー級数の第２項までの電流を生成する回路の例を示したが、より高次の三角関数のテイラー級数の電流を生成する回路にすることもできる。
図３は、図１のバイアス生成器１０２及びバイアス選択器１０３の動作を説明するための図であり、ｓｉｎα電流生成回路１０５が出力する正弦値ｓｉｎα及びｃｏｓα電流生成回路１０６が出力する余弦値ｃｏｓαを示す。
まず、バイアス選択器１０３がｃｏｓαの電流を出力する方法を説明する。α＝０〜４５°の範囲のｓｉｎαと、α＝４５〜９０°の範囲のｃｏｓαは、４５度の軸に対して、線対称である。例えば、ｃｏｓ６０°＝ｓｉｎ３０°、ｃｏｓ７５°＝ｓｉｎ１５°である。すなわち、４５°≦α＜９０°の範囲では、ｃｏｓα＝ｓｉｎ（９０°−α）が成り立つ。そこで、０°≦α＜４５°の範囲では、ｃｏｓα電流生成回路１０６は、余弦値ｃｏｓαの電流を生成し、バイアス選択器１０３は、その余弦値ｃｏｓαの電流を出力する。これに対し、４５°≦α＜９０°の範囲では、ｓｉｎα電流生成回路１０５は、正弦値ｓｉｎ（９０°−α）（＝ｃｏｓα）の電流を生成し、バイアス選択器１０３は、その正弦値ｓｉｎ（９０°−α）（＝ｃｏｓα）の電流を出力する。すなわち、０°≦α≦４５°の範囲のみを使用する。
次に、バイアス選択器１０３がｓｉｎαの電流を出力する方法を説明する。α＝０〜４５°の範囲のｃｏｓαと、α＝４５〜９０°の範囲のｓｉｎαは、４５度の軸に対して、線対称である。例えば、ｓｉｎ６０°＝ｃｏｓ３０°、ｓｉｎ７５°＝ｃｏｓ１５°である。すなわち、４５°≦α＜９０°の範囲では、ｓｉｎα＝ｃｏｓ（９０°−α）が成り立つ。そこで、０°≦α≦４５°の範囲では、ｓｉｎα電流生成回路１０５は、正弦値ｓｉｎαの電流を生成し、バイアス選択器１０３は、その正弦値ｓｉｎαの電流を出力する。これに対し、４５°＜α＜９０°の範囲では、ｃｏｓα電流生成回路１０６は、余弦値ｃｏｓ（９０°−α）（＝ｓｉｎα）の電流を生成し、バイアス選択器１０３は、その余弦値ｃｏｓ（９０°−α）（＝ｓｉｎα）の電流を出力する。すなわち、０°≦α≦４５°の範囲のみを使用する。
まず、ずらす角度αの範囲が「０°≦α＜４５°」である場合を説明する。図２の制御回路１０７は、位相制御信号ＣＴＬの角度αが０°≦α＜４５°である場合、角度αに対応するｍ（＝ｓ・α）を設定するための第１の制御信号Ｓ１を出力する。これにより、ｓｉｎα電流生成回路１０５はｓｉｎαの電流を出力し、ｃｏｓα電流生成回路１０６はｃｏｓαの電流を出力する。その場合、バイアス選択器１０３は、正弦値ｓｉｎαの電流をバイアス信号Ｂ２として出力し、余弦値ｃｏｓαの電流をバイアス信号Ｂ１として出力する。
次に、ずらす角度αの範囲が「４５°＜α＜９０°」である場合を説明する。図２の制御回路１０７は、位相制御信号ＣＴＬの角度αが４５°＜α＜９０°である場合、角度（９０°−α）に対応するｍ（＝ｓ・（９０°−α））を設定するための第１の制御信号Ｓ１を出力する。これにより、ｓｉｎα電流生成回路１０５はｓｉｎ（９０°−α）（＝ｃｏｓα）の電流を出力し、ｃｏｓα電流生成回路１０６はｃｏｓ（９０°−α）（＝ｓｉｎα）の電流を出力する。その場合、バイアス選択器１０３は、余弦値ｓｉｎ（９０°−α）（＝ｃｏｓα）の電流をバイアス信号Ｂ１として出力し、正弦値ｃｏｓ（９０°−α）（＝ｓｉｎα）の電流をバイアス信号Ｂ２として出力する。
次に、ずらす角度αが「４５°」である場合を説明する。αが４５°の場合、ｓｉｎα＝ｃｏｓαが成り立つ。ここで、ｓｉｎα電流生成回路１０５及びｃｏｓα電流生成回路１０６の生成するｓｉｎα及びｃｏｓαのテイラー級数の近似次数が同じ場合は、ｃｏｓαよりもｓｉｎαの方が近似精度が高い。そのため、ｃｏｓα電流生成回路１０６よりもｓｉｎα電流生成回路１０５の方が精度が高い。そこで、図２の制御回路１０７は、位相制御信号ＣＴＬの角度αが４５°である場合、角度αに対応するｍ（＝ｓ・α）を設定するための第１の制御信号Ｓ１を出力する。これにより、ｓｉｎα電流生成回路１０５は、ｓｉｎαの電流を出力する。その場合、バイアス選択器１０３は、正弦値ｓｉｎαの電流及び余弦値ｓｉｎα（＝ｃｏｓα）の電流をバイアス信号Ｂ１及びＢ２として出力する。
以上のように、バイアス生成器１０２は、４５°＜α＜９０°の範囲のｓｉｎα及びｃｏｓαを生成せず、０°≦α≦４５°の範囲のみのｓｉｎα及びｃｏｓαを生成する。すなわち、第１の制御信号Ｓ１により、トランジスタＭ２、Ｍ４及びＭ１１のサイズ変更の範囲は、０°≦α≦４５°の狭い範囲であるので、トランジスタＭ２、Ｍ４及びＭ１１の各々の最大並列接続数が少なくなり、トランジスタＭ２、Ｍ４及びＭ１１の面積を小さくすることができる。すなわち、バイアス生成器１０２の回路規模を削減することができる。
次に、図１の位相補間器の効果を説明するため、図４の位相補間器を説明する。図４は、４相方形波の信号を入力する位相補間器の構成例を示す図である。電流極性切換回路４０１〜４０４は、それぞれ、０°の方形波信号φ０、９０°の方形波信号φ１、１８０°の方形波信号φ０Ｘ、２７０°の方形波信号φ１Ｘを入力する。電流極性切換回路４０１は、電界効果トランジスタ４１１，４１２及び電流源４１３，４１４を有し、０°の方形波信号φ０を入力し、三角波の信号を容量４０６に出力する。電圧レベル補正回路４０５は、容量４０６に接続される。電流極性切換回路４０２〜４０４も、電流極性切換回路４０１と同様に動作する。出力端子ＣＳＯでは、電流極性切換回路４０１〜４０４の出力信号が合成される。電流極性切換回路４０１〜４０４の各々の電流源４１３，４１４に流れる電流を制御することにより、０°の方形波信号φ０、９０°の方形波信号φ１、１８０°の方形波信号φ０Ｘ、２７０°の方形波信号φ１Ｘに重み付けをすることができる。これにより、出力端子ＣＳＯは、所望の位相の信号を出力することができる。
しかし、方形波の入力信号φ０，φ１，φ０Ｘ，φ１Ｘを高周波数化した場合、入力配線に存在する寄生容量などの影響により、方形波の入力信号φ０，φ１，φ０Ｘ，φ１Ｘが歪んでしまう。歪んだ方形波の入力信号φ０，φ１，φ０Ｘ，φ１Ｘが位相補間器に入力されると、位相補間器の位相線形性が劣化してしまう。
図５は、本実施形態による位相補間器の位相特性を示す図である。特性５０２は、図４の位相補間器の位相特性であり、上記の理由により、位相線形性が劣化してしまう。特性５０１は、図１の本実施形態の位相補間器の位相特性であり、理想の線形特性とほぼ一致している。本実施形態は、方形波ではなく、余弦波又は正弦波を用いることにより、信号を高周波数化しても、位相線形性の劣化を防止することができる。
（第２の実施形態）
図６は、第２の実施形態によるバイアス生成器１０２の構成例を示す図である。以下、本実施形態（図６）が第１の実施形態（図２）と異なる点を説明する。制御回路１０７は、位相制御信号ＣＴＬに応じて、第１の制御信号Ｓ１、第２の制御信号Ｓ２及び第３の制御信号Ｓ３を出力する。トランジスタＭ６のサイズは、第２の制御信号Ｓ２に応じて制御される。すなわち、トランジスタＭ５及びＭ６のカレントミラー比は、第２の制御信号Ｓ２に応じて制御される。トランジスタＭ１１のサイズは、第３の制御信号Ｓ３に応じて制御される。すなわち、トランジスタＭ１０及びＭ１１のカレントミラー比は、第３の制御信号Ｓ３に応じて制御される。
ずらしたい角度αが０°＜α＜９０°の時は、トランジスタＭ６は、トランジスタＭ５の１／２のサイズに制御され、トランジスタＭ１１は、トランジスタＭ１０のｍ倍のサイズに制御される。また、トランジスタＭ２，Ｍ４，Ｍ１１のサイズ比ｍは、第１の実施形態と同様に、ずらしたい角度αに比例する値が選択される。この場合、本実施形態は、第１の実施形態と同じ動作をする。
ずらしたい角度αが０°の時は、トランジスタＭ２は、トランジスタＭ１と同じサイズ（Ｍ１：Ｍ２＝１:１）に制御され、トランジスタＭ４は、トランジスタＭ３と同じサイズ（Ｍ３：Ｍ４＝１:１）に制御される。また、トランジスタＭ６及びＭ１１のサイズは、０に設定される。つまり、トランジスタＭ６及びＭ１１のゲートは、それぞれ、トランジスタＭ５及びＭ１０のゲートから切り離される。トランジスタＭ６がオフ状態になり、トランジスタＭ６のドレイン電流Ｉ2が０になり、ノードＮ２の出力電流Ｉ4は（１＋ｃｏｓ０°）に比例する電流になる。また、トランジスタＭ１１がオフ状態になり、トランジスタＭ１１のドレイン電流Ｉ7が０になり、ノードＮ１の出力電流Ｉ8は（１＋ｓｉｎ０°）に比例する電流になる。
これにより、位相制御信号ＣＴＬが示す角度αがどの値をとっても、バイアス生成器１０２内の電圧が電源電位又はグランド電位に張り付くことがなくなるため、位相制御信号ＣＴＬに対する出力の応答が早くなる。
なお、サイズを制御するトランジスタは、上記のように、トランジスタＭ６及びＭ１１に限定されない。ずらしたい角度αが０度の場合には、トランジスタＭ６の代わりにトランジスタＭ７又はＭ８のゲートを切り離し、トランジスタＭ１１の代わりにトランジスタＭ９，Ｍ１０のゲートを切り離してもよい。
以上のように、トランジスタＭ１及びＭ２のカレントミラー回路及びトランジスタＭ３及びＭ４のカレントミラー回路は第１の制御信号Ｓ１に応じてカレントミラー比が制御される。
また、トランジスタＭ５及びＭ６等のカレントミラー回路は、トランジスタＭ１及びＭ２のカレントミラー回路及びトランジスタＭ３及びＭ４のカレントミラー回路の後段に接続され、余弦値ｃｏｓαの電流を生成するために、第２の制御信号Ｓ２に応じてカレントミラー比が制御される。
また、トランジスタＭ１０及びＭ１１等のカレントミラー回路は、トランジスタＭ１及びＭ２のカレントミラー回路及びトランジスタＭ３及びＭ４のカレントミラー回路の後段に接続され、正弦値ｓｉｎαの電流を生成するために、第３の制御信号Ｓ３に応じてカレントミラー比が制御される。
（第３の実施形態）
図７は、第３の実施形態による位相補間器の構成例を示す図である。本実施形態（図７）は、第１の実施形態（図１）に対して、抵抗１１８，１１９，１３６，１３７を削除したものである。以下、本実施形態（図７）が第１の実施形態（図１）と異なる点を説明する。
トランジスタ１１６のドレイン及びトランジスタ１２０のドレインは、相互に接続され、電流源１１１及び抵抗１１３の並列接続回路を介して、電源電位ノードに接続される。トランジスタ１１５のドレイン及びトランジスタ１２１のドレインは、相互に接続され、電流源１１２及び抵抗１１４の並列接続回路を介して、電源電位ノードに接続される。
トランジスタ１３４のドレイン及びトランジスタ１３８のドレインは、相互に接続され、電流源１２９及び抵抗１３１の並列接続回路を介して、電源電位ノードに接続される。トランジスタ１３３のドレイン及びトランジスタ１３９のドレインは、相互に接続され、電流源１３０及び抵抗１３２の並列接続回路を介して、電源電位ノードに接続される。
第１の差動対１５１及び第２の差動対１５２は、第１の負荷に共通に接続される。第１の負荷は、電流源１１１，１１２及び抵抗１１３，１１４の並列接続回路である。第５の差動対１５５及び第６の差動対１５６は、第２の負荷に共通に接続され。第２の負荷は、電流源１２９，１３０及び抵抗１３１，１３２の並列接続回路である。
第１の差動対１５１及び第２の差動対１５２の出力負荷が共通になり、第５の差動対１５５及び第６の差動対１５６の出力負荷が共通になる。負荷が共通となることにより、回路規模を小さくすることができる。
次に、第１の差動対１５１〜第４の差動対１５４の動作を説明する。テール電流源１１７及び１２５には、それぞれ、次式（２６）のテール電流Ｉ11が流れる。また、テール電流源１２２及び１２８には、それぞれ、次式（２６）のテール電流Ｉ12が流れる。
Figure 0006372166
第１の差動対１５１の入力段トランジスタ１１５の相互コンダクタンスｇm1は、次式（２７）のように、ずらしたい角度αの余弦値ｃｏｓαに相関のある値となる。第１の差動対１５１の入力段トランジスタ１１５のゲートには余弦波ｃｏｓθが入力されることから、入力段トランジスタ１１５のドレイン電流ｉo1は、次式（２７）のように、ずらしたい角度αの余弦値ｃｏｓαの平方根と余弦波ｃｏｓθが掛け合わされた値となる。
Figure 0006372166
第２の差動対１５２のテール電流源１２２には、上式（２６）に示す電流Ｉ12が流れる。よって、第２の差動対１５２の入力段トランジスタ１２１には、バイアス電流Ｉ12／２が流れるため、第２の差動対１５２の入力段トランジスタ１２１の相互コンダクタンスｇm2は、次式（２８）のように、任意の定数ｋの平方根となる。また、第２の差動対１５２の入力段トランジスタ１２１のドレイン電流ｉo2は、次式（２８）で表される。
Figure 0006372166
第１の差動対１５１と第２の差動対１５２の出力ノードは、共通の負荷に接続される。従って、第１の差動対１５１の入力段トランジスタ１１５と第２の差動対１５２の入力段トランジスタ１２１のドレイン電圧ｖo1は、同じであり、次式（２９）のように、電流ｉo1と電流ｉo2が加算された電流ｉo1＋ｉo2に、出力インピーダンスＺo1を掛け合わされた値となる。
Figure 0006372166
次に、第３の差動対１５３と第４の差動対１５４の動作について説明する。第３の差動対１５３のテール電流源１２５には、第１の差動対１５１のテール電流源１１７と同じ電流ｉ11が流れる。従って、第３の差動対１５３の入力段トランジスタ１２４の相互コンダクタンスｇm3は、次式（３０）のように、第１の差動対１５１の入力段トランジスタ１１５の相互コンダクタンスｇm1と同じ値となる。また、第３の差動対１５３の入力段トランジスタ１２４のゲート電圧は、第１の差動対１５１の入力段トランジスタ１１５のドレイン電圧ｖo1と同じであるため、第３の差動対１５３の入力段トランジスタ１２４のドレイン電流ｉo3は、次式（３０）で表される。
Figure 0006372166
第４の差動対１５４のテール電流源１２８には、第２の差動対１５２のテール電流源１２２と同じ電流Ｉ12が流れる。従って、第４の差動対１５４の入力段トランジスタ１２７の相互コンダクタンスｇm4は、次式（３１）のように、第２の差動対１５２の入力段トランジスタ１２１の相互コンダクタンスｇm2と同じ値となる。また、第４の差動対１５４の入力段トランジスタ１２７のゲート電圧は、第１の差動対１５１の入力段トランジスタ１１５のドレイン電圧ｖo1と同じであるため、第４の差動対１５４の入力段トランジスタ１２７のドレイン電流ｉo4は、次式（３１）で表される。
Figure 0006372166
第３の差動対１５３の出力ノードと第４の差動対１５４の出力ノードは、出力端子Ｏ＿ＣＬＫ及びＯ＿ＣＬＫＸで接続されているため、出力端子Ｏ＿ＣＬＫ及びＯ＿ＣＬＫＸの出力電流は、次式（３２）のように、第３の差動対１５３の電流ｉo3と第４の差動対１５４の電流ｉo4が加算された電流ｉo3＋ｉo4であり、第１の実施形態と同様に、ｃｏｓθ・ｃｏｓαに比例する電流になる。第５の差動対１５５〜第８の差動対１５８も同様である。
Figure 0006372166
（第４の実施形態）
図８は、第４の実施形態による位相補間器の構成例を示す図である。本実施形態（図８）は、第１の実施形態（図１）に対して、電流源１１１，１１２，１２９，１３０，１４７，１４８を削除したものである。以下、本実施形態（図８）が第１の実施形態（図１）と異なる点を説明する。
トランジスタ１１５のドレインは、抵抗１１３を介して電源電位ノードに接続される。トランジスタ１１６のドレインは、抵抗１１４を介して電源電位ノードに接続される。トランジスタ１３３のドレインは、抵抗１３１を介して電源電位ノードに接続される。トランジスタ１３４のドレインは、抵抗１３２を介して電源電位ノードに接続される。第１の出力ノードＯ＿ＣＬＫは、抵抗１４９を介して電源電位ノードに接続される。第２の出力ノードＯ＿ＣＬＫＸは、抵抗１５０を介して電源電位ノードに接続される。第１〜第８の差動対１５１〜１５８の負荷は、抵抗である。第１〜第８の差動対１５１〜１５８の負荷の抵抗は、それぞれ、第１〜第８の差動対１５１〜１５８の入力段トランジスタのβに比例する抵抗値を有する。
本実施形態によれば、第１〜第８の差動対１５１〜１５８の負荷に電流源がない分、第１〜第８の差動対１５１〜１５８の出力ノードにおける寄生容量成分が小さくなり、帯域が広くなる。また、出力端子Ｏ＿ＣＬＫ及びＯ＿ＣＬＫＸの出力範囲を広くとることができる。
（第５の実施形態）
図９は、第５の実施形態による位相補間器の構成例を示す図である。本実施形態（図９）は、第４の実施形態（図８）に対して、抵抗１１８，１１９，１３６，１３７を削除したものである。以下、本実施形態（図９）が第４の実施形態（図８）と異なる点を説明する。
トランジスタ１１５のドレイン及びトランジスタ１２１のドレインは、相互に接続され、抵抗１１４を介して電源電位ノードに接続される。トランジスタ１１６のドレイン及びトランジスタ１２０のドレインは、相互に接続され、抵抗１１３を介して電源電位ノードに接続される。トランジスタ１２３のゲート及びトランジスタ１２６のゲートは、相互に接続され、トランジスタ１１６及び１２０のドレインの相互接続点に接続される。トランジスタ１２４のゲート及びトランジスタ１２７のゲートは、相互に接続され、トランジスタ１１５及び１２１のドレインの相互接続点に接続される。
トランジスタ１３３のドレイン及びトランジスタ１３９のドレインは、相互に接続され、抵抗１３２を介して電源電位ノードに接続される。トランジスタ１３４のドレイン及びトランジスタ１３８のドレインは、相互に接続され、抵抗１３１を介して電源電位ノードに接続される。トランジスタ１４１のゲート及びトランジスタ１４４のゲートは、相互に接続され、トランジスタ１３４及び１３８のドレインの相互接続点に接続される。トランジスタ１４２のゲート及びトランジスタ１４５のゲートは、相互に接続され、トランジスタ１３３及び１３９のドレインの相互接続点に接続される。
第１の差動対１５１及び第２の差動対１５２は、第１の負荷に共通に接続される。第１の負荷は、抵抗１１３及び１１４である。第５の差動対１５５及び第６の差動対１５６は、第２の負荷に共通に接続される。第２の負荷は、抵抗１３１及び１３２である。
第１の差動対１５１及び第２の差動対１５２の出力負荷が共通になり、第５の差動対１５５及び第６の差動対１５６の出力負荷が共通になる。負荷が共通となることにより、回路規模を小さくすることができる。
（第６の実施形態）
図１０は、第６の実施形態による位相補間器の構成例を示す図である。本実施形態（図１０）は、第１の実施形態（図１）に対して、抵抗１１３，１１４，１１８，１１９，１３１，１３２，１３６，１３７，１４９，１５０を削除し、電流源１００１〜１００４を追加したものである。以下、本実施形態（図１０）が第１の実施形態（図１）と異なる点を説明する。
トランジスタ１１５のドレインは、電流源１１１を介して電源電位ノードに接続される。トランジスタ１１６のドレインは、電流源１１２を介して電源電位ノードに接続される。トランジスタ１２０のドレインは、電流源１００１を介して電源電位ノードに接続される。トランジスタ１２１のドレインは、電流源１００２を介して電源電位ノードに接続される。電流源１００１及び１００２には、バイアス信号Ｂ３に応じた電流が流れる。
トランジスタ１３３のドレインは、電流源１２９を介して電源電位ノードに接続される。トランジスタ１３４のドレインは、電流源１３０を介して電源電位ノードに接続される。トランジスタ１３８のドレインは、電流源１００３を介して電源電位ノードに接続される。トランジスタ１３９のドレインは、電流源１００４を介して電源電位ノードに接続される。電流源１００３及び１００４には、バイアス信号Ｂ３に応じた電流が流れる。
第１の出力端子Ｏ＿ＣＬＫは、電流源１４７を介して電源電位ノードに接続される。第２の出力端子Ｏ＿ＣＬＫＸは、電流源１４８を介して電源電位ノードに接続される。
本実施形態によれば、第１〜第８の差動対１５１〜１５８の負荷は、電流源である。出力抵抗の高い電流源を差動対１５１〜１５８の出力負荷とすることにより、差動対１５１〜１５８の電圧利得を高くすることができる。
（第７の実施形態）
図１１は、第７の実施形態による位相補間器の構成例を示す図である。本実施形態（図１１）は、第６の実施形態（図１０）に対して、電流源１００１〜１００４を削除したものである。以下、本実施形態（図１１）が第６の実施形態（図１０）と異なる点を説明する。
トランジスタ１１５のドレイン及びトランジスタ１２１のドレインは、相互に接続され、電流源１１２を介して電源電位ノードに接続される。トランジスタ１１６のドレイン及びトランジスタ１２０のドレインは、相互に接続され、電流源１１１を介して電源電位ノードに接続される。トランジスタ１２３のゲート及びトランジスタ１２６のゲートは、相互に接続され、トランジスタ１１６及び１２０のドレインの相互接続点に接続される。トランジスタ１２４のゲート及びトランジスタ１２７のゲートは、相互に接続され、トランジスタ１１５及び１２１のドレインの相互接続点に接続される。
トランジスタ１３３のドレイン及びトランジスタ１３９のドレインは、相互に接続され、電流源１３０を介して電源電位ノードに接続される。トランジスタ１３４のドレイン及びトランジスタ１３８のドレインは、相互に接続され、電流源１２９を介して電源電位ノードに接続される。トランジスタ１４１のゲート及びトランジスタ１４４のゲートは、相互に接続され、トランジスタ１３４及び１３８のドレインの相互接続点に接続される。トランジスタ１４２のゲート及びトランジスタ１４５のゲートは、相互に接続され、トランジスタ１３３及び１３９のドレインの相互接続点に接続される。
第１の差動対１５１及び第２の差動対１５２の出力負荷が共通になり、第５の差動対１５５及び第６の差動対１５６の出力負荷が共通になる。負荷が共通となることにより、回路規模を小さくすることができる。
なお、上記実施形態は、何れも本発明を実施するにあたっての具体化の例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、又はその主要な特徴から逸脱することなく、様々な形で実施することができる。
１０１ ミキサ
１０２ バイアス生成器
１０３ バイアス選択器
１０４ 定電流生成回路
１０５ ｓｉｎα電流生成回路
１０６ ｃｏｓα電流生成回路
１０７，１０８ 制御回路
１０９ スイッチ回路
１５１〜１５８ 差動対

Claims (9)

  1. 位相制御信号に応じたバイアス信号を出力するバイアス生成器と、
    前記バイアス信号に応じて、位相が異なる複数の余弦波又は正弦波の入力信号の位相を合成することにより、前記位相制御信号に応じた位相の信号を出力するミキサとを有し、
    前記ミキサは、
    位相が異なる４個の余弦波又は正弦波の入力信号をそれぞれ入力する第１〜第４の入力端子と、
    前記位相制御信号に応じた位相の差動信号を出力する第１及び第２の出力端子と、
    前記第１の入力端子及び前記第２の入力端子の入力信号を入力する第１の差動対と、
    前記第１の入力端子及び前記第２の入力端子の入力信号を入力する第２の差動対と、
    前記第１の差動対の出力信号を入力し、前記第１の出力端子及び前記第２の出力端子に信号を出力する第３の差動対と、
    前記第２の差動対の出力信号を入力し、前記第２の出力端子及び前記第１の出力端子に信号を出力する第４の差動対と、
    前記第３の入力端子及び前記第４の入力端子の入力信号を入力する第５の差動対と、
    前記第３の入力端子及び前記第４の入力端子の入力信号を入力する第６の差動対と、
    前記第５の差動対の出力信号を入力し、前記第１の出力端子及び前記第２の出力端子に信号を出力する第７の差動対と、
    前記第６の差動対の出力信号を入力し、前記第２の出力端子及び前記第１の出力端子に信号を出力する第８の差動対とを有し、
    前記第１の差動対、前記第３の差動対、前記第５の差動対及び第７の差動対は、それぞれ、前記バイアス信号に基づく電流を流す電流源を有し、
    前記第２の差動対、前記第４の差動対、前記第６の差動対及び第８の差動対は、それぞれ、定電流を流す電流源を有することを特徴とする位相補間器。
  2. 前記バイアス生成器は、前記位相制御信号に応じた位相の余弦値又は正弦値に対応するバイアス信号を出力することを特徴とする請求項１記載の位相補間器。
  3. 前記第１〜第８の差動対の負荷は、抵抗であることを特徴とする請求項１又は２記載の位相補間器。
  4. 前記第１の差動対の負荷は、前記第１の差動対のテール電流に比例する電流を流す電流源及び抵抗の並列接続回路であり、
    前記第５の差動対の負荷は、前記第５の差動対のテール電流に比例する電流を流す電流源及び抵抗の並列接続回路であり、
    前記第１及び第２の出力端子には、それぞれ、前記第３の差動対のテール電流と前記第７の差動対のテール電流との和に比例する電流を流す電流源及び抵抗の並列接続回路が接続されることを特徴とする請求項１又は２記載の位相補間器。
  5. 前記第１の差動対及び前記第２の差動対は、第１の負荷に共通に接続され、
    前記第５の差動対及び前記第６の差動対は、第２の負荷に共通に接続されることを特徴とする請求項１又は２記載の位相補間器。
  6. 前記第１の負荷及び前記第２の負荷は、それぞれ、抵抗であることを特徴とする請求項５記載の位相補間器。
  7. 前記第１の負荷は、前記第１の差動対のテール電流に比例する電流を流す電流源及び抵抗の並列接続回路であり、
    前記第２の負荷は、前記第５の差動対のテール電流に比例する電流を流す電流源及び抵抗の並列接続回路であることを特徴とする請求項５記載の位相補間器。
  8. 前記バイアス生成器は、カレントミラー回路を有し、前記位相制御信号に応じて、前記カレントミラー回路のカレントミラー比を制御することを特徴とする請求項１〜７のいずれか１項に記載の位相補間器。
  9. 前記バイアス生成器は、
    前記位相制御信号に応じて、第１〜第３の制御信号を出力する制御回路と、
    前記第１の制御信号に応じてカレントミラー比が制御される第１のカレントミラー回路と、
    前記第１のカレントミラー回路の後段に接続され、前記第２の制御信号に応じてカレントミラー比が制御され、前記位相制御信号に応じた位相の余弦値に対応する電流を生成するための第２のカレントミラー回路と、
    前記第１のカレントミラー回路の後段に接続され、前記第３の制御信号に応じてカレントミラー比が制御され、前記位相制御信号に応じた位相の正弦値に対応する電流を生成するための第３のカレントミラー回路とを有することを特徴とする請求項１〜７のいずれか１項に記載の位相補間器。
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