JP2005070967A - 半導体装置、受信回路及び周波数逓倍回路 - Google Patents

Abstract

【課題】入力クロック周波数が変わっても、DLL回路への入力クロックに対するDLL回路からの出力クロックの遅延が変わらず、入力データのセットアップ、ホールド時間が安定して確保できる半導体装置、受信回路及び周波数逓倍回路。
【解決手段】２ｎ（ｎは自然数）個の単位遅延回路を含み、遅延量を制御する遅延設定信号に基づいて、入力されるクロック信号（周期がＴ）を遅延し、２ｎ相分の遅延クロックを生成し出力する遅延回路と、前記入力クロック信号と所定の前記単位遅延回路の出力クロックの位相が一致するように位相をロックさせる回路であって、前記遅延回路における初段の単位遅延回路から最終段までの各段の単位遅延回路の出力クロックの位相をＴ／２ｎずつ遅延させる前記遅延量設定信号を出力する位相同期回路と、入力クロック信号と前記遅延量設定信号とが入力され、該入力クロック信号を遅延した補正クロックを生成し、前記遅延回路へ出力する補正回路と、を具備したものである。
【選択図】 図１

Description

本発明は、半導体装置、受信回路及び周波数逓倍回路に係り、特に、小振幅差動伝送が可能なＬＶＤＳ（小振幅差動信号、Low Voltage Differential Signalの略）回路のレシーバに相当する受信回路部分に関する。

近年、高速データ伝送の要求を満たすため、ＬＶＤＳ回路と呼ばれる小振幅差動信号伝送が注目されている。

ＬＶＤＳは、例えば、パソコンのグラフィックスコントローラから液晶パネルの間を結ぶケーブルに関する規格である。小振幅で差動なので、ＥＭＩ（電磁気障害、ElectroMagnetic Interferenceの略）ノイズが出にくいとか、外来ノイズに強いという特徴がある（例えば、特許文献１参照）。

ＬＶＤＳは主にパソコン画像データ転送に用いられ、画像サイズ（即ちパネルサイズ）によって転送クロック（ドッククロック）周波数が異なる。一般的にはクロック周波数は２０MHZ〜１６０MHZ程度である。

ＬＶＤＳ回路は、パソコン本体側のドライバ（トランシーバとも言われる）と液晶パネル側のレシーバとの間に、例えば４チャンネル分のデータラインと、液晶パネルの１ドットクロック当たりの周期（１ドットクロックの周期は前記データラインを伝送されるデータビットの例えば７個分の時間即ち７周期分に相当する）を有するクロックＣＫを伝送するクロックラインとが、並行して設けられている。１チャンネル分のデータラインは、互いに逆位相のデータ信号をそれぞれ伝送する２本のラインを１対（ペア）として構成されている。この互いに逆相のデータを伝送する１対の伝送ラインは平衡伝送路と呼ばれる。すなわち、ＬＶＤＳ回路では２本の伝送ラインにより１つの信号の伝送を行うようになっている。

ＬＶＤＳ回路の受信側であるレシーバには、上記の４チャンネル分のデータラインを通して伝送されてくる４チャンネル分のシリアルデータをそれぞれ受信し、各シリアルデータをパラレルデータに変換するデータラッチ回路としての４つのサンプリング回路と、１チャンネル分のクロックラインを通して伝送されてくるクロックＣＫを入力し、このクロックＣＫに基づいて前記の４つのサンプリング回路それぞれに入力する各シリアルデータを１クロック（ＣＫ）単位（＝７データクロック）でパラレルデータに変換するためのデータラッチ用のサンプリングクロックＣＫ1〜ＣＫ7を生成するクロック生成回路とが設けられている。

クロック生成回路としては、ＤＬＬ（遅延位相同期ループ、Delay Locked Loop の略）回路が用いられている。サンプリング回路としては、シリアルな入力データを構成する１クロック単位内に有る７つの単位データをサンプリングしてパラレルに取り出すことが可能なシリアル・パラレル変換回路が用いられる。

ＤＬＬ回路は、位相比較回路と、チャージポンプ回路と、ローパスフィルタ（以下、ＬＰＦ）と、ＤＬＬバイアス回路と、複数の単位遅延回路からなる遅延回路と、サンプリングクロック生成回路と、を有して構成されている。ここで、複数の単位遅延回路は直列に接続され、前段の少なくとも１つの単位遅延回路は例えばダミーとされ、前段のダミーの少なくとも１つの単位遅延回路にはクロックＣＫが入力され、ダミーを除く初段の単位遅延回路の入力信号は位相比較回路の一方の入力端に入力し、最終段の単位遅延回路の出力信号は位相比較回路のもう一方の入力端にフィードバックされ、ダミーを除く前記初段から最終段までの複数の単位遅延回路からは多相クロックが出力される。

各単位遅延回路は、制御電圧によって遅延量が変化し、各単位遅延回路から出力される多相クロックＣＫは、ダミーを除く初段の単位遅延回路の入力信号と最終段の単位遅延回路の出力信号との位相が一致するように遅延量が制御される。この結果、位相が１／７周期ずつずれた７相分の多相クロックを生成することができる。そして、サンプリングクロック生成回路によって、この７相分の多相クロックに基づいてノン・オーバーラップ（互いに時間的にオーバーラップしない）のサンプリングクロックＣＫ1〜ＣＫ7を生成し、これをデータサンプリング用としてサンプリング回路であるシリアル・パラレル変換回路に供給することができる。
特開2002-232490号公報 特開2003-124787号公報

ところで、従来のＤＬＬ回路では、ＤＬＬ回路への入力クロックに対するＤＬＬ回路からの出力クロックの遅延が、入力クロック周波数によって変化してしまうという問題がある。すると、入力データをＤＬＬ回路の出力クロックでサンプリングするときの、セットアップ時間、ホールド時間が不足してデータを正常にラッチできなくなるという問題を生ずる。

そこで、本発明は、上記の問題に鑑みてなされたもので、入力クロック周波数が変わっても、ＤＬＬ回路への入力クロックに対するＤＬＬ回路からの出力クロックの遅延が変わらず、入力データのセットアップ、ホールド時間が安定して確保できる半導体装置、受信回路及び周波数逓倍回路を提供することを目的とする。

本発明による半導体装置は、２ｎ（ｎは自然数）個の単位遅延回路を含み、遅延量を制御する遅延設定信号に基づいて、入力されるクロック信号（周期がＴ）を遅延し、２ｎ相分の遅延クロックを生成し出力する遅延回路と、前記入力クロック信号と所定の前記単位遅延回路の出力クロックの位相が一致するように位相をロックさせる回路であって、前記遅延回路における初段の単位遅延回路から最終段までの各段の単位遅延回路の出力クロックの位相をＴ／２ｎずつ遅延させる前記遅延量設定信号を出力する位相同期回路と、入力クロック信号と前記遅延量設定信号とが入力され、該入力クロック信号を遅延した補正クロックを生成し、前記遅延回路へ出力する補正回路と、を具備することを特徴とする。

本発明のこのような構成によれば、入力クロック周波数が変わっても、遅延回路における初段への入力クロックに対する最終段からの出力クロックの遅延が変わらず、入力データのセットアップ、ホールド時間が安定して確保することが可能となる。

本発明の半導体装置において、前記遅延回路から出力される２以上の遅延クロックに基づいて、第１レベルの期間が（２ｍ−１）Ｔ／２ｎ と ｍＴ／ｎ（ｍは自然数）であるサンプリング信号を出力するサンプリング信号生成回路を具備することを特徴とする。

このような構成によれば、サンプリングク信号生成回路によって、遅延回路からの２ｎ相分の遅延クロックに基づいノン・オーバーラップのサンプリングクロックを生成し出力することができる。

本発明の半導体装置において、前記補正回路は、遅延量設定信号が入力され遅延量制御信号を出力する遅延量制御回路と、入力クロック信号と前記遅延量制御信号とが入力され前記補正クロックを生成し、前記遅延回路へ出力するクロック補正回路と、を具備することを特徴とする。

本発明の半導体装置において、前記遅延回路は、前記補正クロックが入力される１以上の単位遅延回路を有するサブ遅延回路と、前記サブ遅延回路の出力が入力され２ｎ相分の遅延クロックを生成し出力する２ｎ個の単位遅延回路を有するメイン遅延回路と、を有することを特徴とする。

本発明の半導体装置において、前記遅延量制御信号に基づいて第１，第２の遅延量設定信号を生成して、前記遅延回路に供給するバイアス回路を具備したことを特徴とする。

このような構成によれば、遅延量制御信号に基づいて前記遅延回路に対してより確かな遅延量制御を行うことができる。

また、本発明の半導体装置において、前記補正回路は、前記の入力されるクロック信号の周波数に基づいて補正クロックを生成し出力することを特徴とする。

このような構成によれば、入力クロック周波数が変わると、初段への入力クロックに対する最終段からの出力クロックの遅延が変わるという不具合を除去することができる。

また、本発明の半導体装置において、前記補正回路は、前記遅延量設定信号に基づいて補正クロックを生成して出力することを特徴とする。

このような構成によれば、位相同期回路からの遅延量設定信号は、入力クロック周波数が変わった時の変化と同様であるので、遅延量設定信号を用いて入力クロック信号を遅延制御（遅延補正）することができる。

また、本発明の半導体装置において、前記クロック補正回路は、可変抵抗素子で構成され、前記遅延量制御回路は、前記可変抵抗素子のバイアスを制御する回路で構成されることを特徴とする。

このような構成によれば、入力クロック信号を遅延制御（遅延補正）する手段として、可変抵抗素子を使用することができる。

また、本発明の半導体装置において、前記クロック補正回路は、電流制御素子で構成され、前記遅延量制御回路は、前記電流制御素子のバイアスを制御する回路で構成されることを特徴とする。

このような構成によれば、入力クロック信号を遅延制御（遅延補正）する手段として、電流制御素子を使用することができる。

また、本発明による受信回路は、以上述べたいずれか１つの半導体装置を有して構成されるものである。

本発明のこのような構成によれば、入力クロック周波数が変わっても、遅延回路における初段への入力クロックに対する最終段からの出力クロックの遅延が変わらず、入力データのセットアップ、ホールド時間が安定して確保することが可能な受信回路を実現することができる。

さらに、本発明による周波数逓倍回路は、以上述べたいずれか１つの半導体装置を有して構成されるものである。

本発明のこのような構成によれば、入力クロック周波数が変わっても、遅延回路における初段への入力クロックに対する最終段からの出力クロックの遅延が変わらず、入力データなどの取得に利用可能な周波数逓倍回路を実現することができる。

発明の実施の形態について図面を参照して説明する。

図１は本発明の実施例１の半導体装置の回路図を示している。

図１に示す半導体装置は、クロック生成回路として用いられるＤＬＬ回路１０と、データラッチ回路として用いられるサンプリング回路２０と、を有して構成されている。

入力クロック信号ＣＫの周期をＴとすると、ｎ相のサンプリングクロック生成するには、遅延要素回路としての単位遅延回路は２ｎ個必要になる。（図１６のサンプリングクロックＣＫ１のように、ビットデータの真中にクロックの立ち上がりエッジをもってくるにはＴ/(２ｎ)ずつのタイミング分解能が必要なため）図１では７相クロック生成するのに、信号ＤＬ4〜ＤＬ32までの間に、単位遅延回路が１４段ある。即ち、単位遅延回路１４個で７相分生成できる。従って、単位遅延回路２段で前記７相クロックの１相分の遅延（Ｔ／７の遅延）である。

ＤＬＬ回路１０は、位相比較回路100，チャージポンプ回路200，ＬＰＦ300からなる位相同期回路350と、バイアス回路としてのＤＬＬバイアス回路400と、複数の単位遅延回路501〜516を有し、１以上の単位遅延回路（図１では２つの単位遅延回路501，502）を有するサブ遅延回路550と２ｎ個（図１では１４個）の単位遅延回路を有するメイン遅延回路580とからなる遅延回路500と、サンプリング信号生成回路としてのサンプリングクロック生成回路600と、遅延量制御回路としてのクロック遅延バイアス回路700とクロック補正回路としてのクロック遅延補正回路800とからなる補正回路850と、を有して構成されている。

遅延回路500は、各単位遅延回路は制御電圧に基づいて各々の遅延量を制御する遅延量制御手段をそれぞれ有しており、ダミーとなる２つの単位遅延回路501，502を有するサブ遅延回路550と、２ｎ（ｎは自然数）個の単位遅延回路503〜516を有するメイン遅延回路580とから構成され、入力されるクロック信号（周期がＴ）を遅延し、２ｎ相分の多相クロックを生成し出力する。

ＬＶＤＳ回路のドライバ（図示せず）から差動伝送されてくる互いに逆位相（正，負一対）の差動信号は、ＬＶＤＳ回路のレシーバ内の差動回路（図示せず）で差信号として検出され（すなわち、逆位相にした信号の片方を反転し、２つの信号を加算して取り出され）、差動のクロックからシングルのクロック信号に変換され、シングルエンドのフルスイング信号（フルスイング信号とは、ハイレベルＨ，ローレベルＬがそれぞれ３．３Ｖ，０Ｖのように、Ｈ，Ｌレベルが取ることができる最大振幅の信号のこと）となり、ＤＬＬ回路１０へ入力クロック信号ＣＫとして供給される。

この入力クロック信号ＣＫがクロック遅延補正回路800を通過して遅延制御を受けて、差動信号のうちの正のクロック信号ＣＫ0として単位遅延回路501の一方の入力端に入力し、前記正のクロック信号ＣＫ0をインバータ520で反転した負のクロック信号が差動信号のもう一方の信号として単位遅延回路501の他方の入力端に入力している。遅延回路500は、複数の単位遅延回路501~516が縦続接続した構成となっている。

複数の単位遅延回路501〜516における各単位遅延回路（例えば、単位遅延回路503）は、図２に示すように、正のクロック信号Ｐを入力し反転して出力するインバータＩＮＶ1と、負のクロック信号Ｍを入力し反転して出力するインバータＩＮＶ2とがそれらの電源供給ラインにて並列に接続されて反転用の第１の並列回路が構成されており、その第１の並列回路の正側接続点が遅延量制御用のＰＭＯＳトランジスタＱ1のドレイン，ソースを通して直流電圧源ＶDDに接続し、第１の並列回路の負側接続点が遅延量制御用のＮＭＯＳトランジスタＱ2のドレイン，ソースを通して基準電位点GNDに接続している。そして、遅延量制御用のＰＭＯＳトランジスタＱ1のゲートにはＤＬＬバイアス回路400からのバイアス電圧ＰＢが入力し、遅延量制御用のＮＭＯＳトランジスタＱ2のゲートにはＤＬＬバイアス回路400からのバイアス電圧ＮＢ2が入力する。ＰＭＯＳトランジスタＱ1，ＮＭＯＳトランジスタＱ2は、バイアス電圧ＰＢ，ＮＢ2によって各トランジスタを流れる電流量が制御される。ところが、インバータＩＮＶ1，インバータＩＮＶ2は、それらの各入出力は反転関係にあるので、以上の構成に加えて、入力と出力の関係が全体として正論理となるように同様な反転用の第２の並列回路を有した構成をもう一段設けてある。即ち、インバータＩＮＶ1の出力信号を入力し反転して正のクロック信号Ｐoとして出力するインバータＩＮＶ3と、インバータＩＮＶ2の出力信号を入力し反転して負のクロック信号Ｍoとして出力するインバータＩＮＶ4とがそれらの電源供給ラインにて並列に接続されて反転用の第２の並列回路が構成されており、その第２の並列回路の正側接続点が遅延量制御用のＰＭＯＳトランジスタＱ3のドレイン，ソースを通して直流電圧源ＶDDに接続し、第２の並列回路の負側接続点が遅延量制御用のＮＭＯＳトランジスタＱ4のドレイン，ソースを通して基準電位点GNDに接続している。そして、遅延量制御用のＰＭＯＳトランジスタＱ3のゲートにはＤＬＬバイアス回路400からのバイアス電圧ＰＢが入力し、遅延量制御用のＮＭＯＳトランジスタＱ4のゲートにはＤＬＬバイアス回路400からのバイアス電圧ＮＢ2が入力する。ＰＭＯＳトランジスタＱ3，ＮＭＯＳトランジスタＱ4は、バイアス電圧ＰＢ，ＮＢ2によって各トランジスタを流れる
電流量が制御される。

位相比較回路100と、チャージポンプ回路200と、ＬＰＦ300とは、遅延回路500における先頭２段のダミー（図１８の説明参照）の単位遅延回路501，502を除いた初段の単位遅延回路503から最終段の単位遅延回路516までの各段の単位遅延回路の出力クロックの位相がＴ／(２ｎ)ずつ遅延し、かつ初段の単位遅延回路の入力クロックと最終段の単位遅延回路の出力クロックの位相が一致するように両者の位相をロックさせる位相同期回路350を構成している。

以上のように、単位遅延回路503は、インバータＩＮＶ1，ＩＮＶ2と、遅延量制御用のＭＯＳトランジスタＱ1，Ｑ2とを有した１段目の反転回路構成と、インバータＩＮＶ3，ＩＮＶ4と、遅延量制御用のＭＯＳトランジスタＱ3，Ｑ4とを有した２段目の反転回路構成と、を縦続的に組み合わせて構成されている。他の遅延回路構成及び動作については図２と同様である。

位相比較回路100は、図３に示すように、クロック信号ＤＬ4をＣＫ端子に入力し、直流の電源電圧ＶDDをＤ端子に入力し、Ｑ端子にアップ信号（以下、ＵＰ信号）を出力するＤフリップフロップDFF1と、クロック信号ＤＬ32をＣＫ端子に入力し、直流の電源電圧ＶDDをＤ端子に入力し、Ｑ端子にダウン信号（以下、ＤＷＯＮ信号）を出力するＤフリップフロップDFF2と、ＵＰ信号とＤＷＯＮ信号との論理積をとり、ＤフリップフロップDFF1，DFF2のリセット信号（以下、ＲＥＳＥＴ信号）として出力するアンド回路AND1と、を有して構成されている。

チャージポンプ回路200とＬＰＦ300とＤＬＬバイアス回路400とは、図４に示すように構成されている。

チャージポンプ回路200は、直流の電源電圧ＶDDと基準電位点GND（電位ＶSS）間に、ＰＭＯＳトランジスタＱ11，Ｑ12、ＮＭＯＳトランジスタＱ13，Ｑ14が直列に接続された構成となっており、ＰＭＯＳトランジスタＱ11のソースには電源電圧ＶDDが供給され、ＰＭＯＳトランジスタＱ11のゲートは基準電位点に接続し、ＰＭＯＳトランジスタＱ12のゲートには前記位相比較回路100から出力されたＵＰ信号をインバータＩＮＶ11にて反転した信号が供給され、ＮＭＯＳトランジスタＱ13のゲートには前記位相比較回路100から出力されたＤＷＯＮ信号が供給され，ＮＭＯＳトランジスタＱ14のソースは基準電位点GNDに接続し、ＰＭＯＳトランジスタＱ12とＮＭＯＳトランジスタＱ13の共通接続点と基準電位点GNDとの間には、ＬＰＦを構成するコンデンサＣ1が接続されている。位相比較回路100からＵＰ信号が出力されている時には、ＰＭＯＳトランジスタＱ11，Ｑ12が共にオンするので、電源電圧ＶDDに基づいて充電電流ＩupがコンデンサＣ1流入することによって電荷をチャージする。また、位相比較回路100からＤＷＯＮ信号が出力されている時には、ＮＭＯＳトランジスタＱ13，Ｑ14が共にオンするので、コンデンサＣ1から放電電流Ｉdnが基準電位点GNDに流入することによって電荷をデスチャージする。位相比較回路100に入力するクロック信号DL4，DL32の位相が一致している場合は、ＤフリップフロップDFF1，DFF2がリセットされるので、コンデンサＣ1への充放電は行われず、コンデンサ電圧ＮＢは一定の電圧に保たれる。

ＤＬＬバイアス回路400は、ＬＰＦを構成するコンデンサＣ1の電圧ＮＢに基づいて、前記単位遅延回路（図２参照）の遅延量制御用トランジスタＱ1，Ｑ2及びＱ3，Ｑ4のゲートに供給する２種類のバイアス電圧ＰＢ及びＮＢ2を生成するものであり、直流の電源電圧ＶDDと基準電位点GNDとの間に、ＰＭＯＳトランジスタＱ21とＮＭＯＳトランジスタＱ22を直列に接続し、ＰＭＯＳトランジスタＱ21のゲートとドレインを共通接続し、Ｑ21のソースを電源電圧ＶDDに接続し、ＮＭＯＳトランジスタＱ22のソースを基準電位点GNDに接続し、Ｑ21とＱ22のドレインを共通接続し、Ｑ22のゲートにコンデンサＣ1の電圧ＮＢを供給する直列回路構成と、直流の電源電圧ＶDDと基準電位点GNDとの間に、ＰＭＯＳトランジスタＱ23とＮＭＯＳトランジスタＱ24を直列に接続し、ＰＭＯＳトランジスタＱ23のゲートとＱ21のドレインを共通接続し、Ｑ23のソースを電源電圧ＶDDに接続し、ＮＭＯＳトランジスタＱ24のゲートとドレインを共通接続し、Ｑ24のソースを基準電位点GNDに接続し、Ｑ21のドレインとＱ23のゲートとの共通接続点から遅延量制御用のバイアス電圧ＰＢを出力し、Ｑ24，Ｑ23の共通ドレインから遅延量制御用のバイアス電圧ＮＢ2を出力する直列回路構成と、を有して構成されている。

位相比較回路100からチャージポンプ回路200及びＬＰＦ300の動作は一般的なＰＬＬ（位相同期ループ、Phase Locked Loopの略）もしくはＤＬＬと同様である。クロック信号DL4の立ち上がりエッジが位相比較の基準となる。

クロック信号DL32立ち上がりエッジが、クロック信号DL4よりも時間的に早ければ、位相差に応じたDOWNパルスが出力される。DOWNパルスの幅がアクティブ期間、チャージポンプ回路200のＤＷＯＮ電流（Ｉdn）が流れ、ＬＰＦ300の容量C１を放電する。すると、ＤＬＬバイアス電圧NBが下降して、単位遅延回路の遅延量が増加して、クロック信号DL32のエッジが遅れる。

一方、クロック信号DL32の立ち上がりエッジが、クロック信号DL4よりも時間的に遅ければ、位相差に応じたＵＰパルスが出力される。ＵＰパルスの幅がアクティブ期間、チャージポンプ回路200のＵＰ電流（Ｉup）が流れ、ＬＰＦ300の容量C１を充電する。すると、ＤＬＬバイアス電圧NBが上昇して、単位遅延回路の遅延量が減少して、クロック信号DL32のエッジが進む。

クロック信号DL32のエッジは進み，遅れを繰り返し、漸近的にロック状態へ推移する。

クロック遅延補正回路800は、入力されるクロック信号ＣＫを遅延制御（遅延補正）するものであり、クロック遅延バイアス回路700は、前記クロック遅延補正回路800に入力する制御信号ＮＢ3を前記ＬＰＦ300からの制御電圧ＮＢに基づいて生成するものである。

図５は、遅延量制御回路としてのクロック遅延バイアス回路700の構成の一例を示している。クロック遅延バイアス回路700は、ＬＰＦを構成するコンデンサＣ1の電圧ＮＢに基づいて、クロック遅延補正回路800の遅延補正量を制御する２種類のバイアス電圧ＰＢ3及びＮＢ3を制御信号として生成するものであり、直流の電源電圧ＶDDと基準電位点GNDとの間に、ＰＭＯＳトランジスタＱ31とＮＭＯＳトランジスタＱ32を直列に接続し、ＰＭＯＳトランジスタＱ31のゲートとドレインを共通接続し、Ｑ31のソースを電源電圧ＶDDに接続し、ＮＭＯＳトランジスタＱ32のソースを基準電位点GNDに接続し、Ｑ31とＱ32のドレインを共通接続し、Ｑ32のゲートにコンデンサＣ1の電圧ＮＢを供給する直列回路構成と、直流の電源電圧ＶDDと基準電位点GNDとの間に、ＰＭＯＳトランジスタＱ33とＮＭＯＳトランジスタＱ34を直列に接続し、ＰＭＯＳトランジスタＱ33のゲートとＱ31のドレインを共通接続し、Ｑ33のソースを電源電圧ＶDDに接続し、ＮＭＯＳトランジスタＱ34のゲートとドレインを共通接続し、Ｑ34のソースを基準電位点GNDに接続し、Ｑ31のドレインとＱ33のゲートとの共通接続点から遅延補正量制御用のバイアス電圧ＰＢ3を出力し、Ｑ34，Ｑ33の共通ドレインから遅延補正量制御用のバイアス電圧ＮＢ3を出力する直列回路構成と、を有して構成されている。

図６は、クロック補正回路としてのクロック遅延補正回路800の構成例を示すものであり、入力クロック信号ＣＫは直列接続されたインバータＩＮＶ21，ＩＮＶ22を介し、かつインバータＩＮＶ21，ＩＮＶ22の接続点と基準電位点GNDとの間に接続された可変容量コンデンサ（以下、バリキャップ）Ｃvを介して、遅延回路500に遅延補正された入力クロックＣＫ0として出力されるようになっている。バリキャップＣvには、制御信号として、クロック遅延バイアス回路700からの遅延補正量制御用のバイアス電圧ＮＢ3が供給されるようになっている。

図７は、ＤＬＬ回路１０における、ＤＬＬ入力クロック周波数の変化に対する、バリキャップ特性を説明するための図である。

図７(A)は、図６における入力クロック信号ＣＫの周波数の変化に対する、ＬＰＦ300の出力電圧ＮＢの変化を示している。入力クロック周波数が高くなると、ＬＰＦによるバイアス電圧ＮＢは上昇している。

図７(B)は、バイアス電圧ＮＢの変化に対する、ＤＬＬバイアス回路400のＤＬＬバイアス電圧ＰＢ，ＮＢ2の変化を示している。ＬＰＦによるバイアス電圧ＮＢが上昇すると、複数の単位遅延回路へ入力される遅延量制御用のＰＭＯＳバイアス信号ＰＢは減少し、ＮＭＯＳバイアス信号ＮＢ2は増加するように、ＰＢとＮＢ2とは連動して変化する。

図７(C) は、クロック遅延バイアス回路700における、入力するＬＰＦによるバイアス電圧ＮＢの変化に対する、クロック遅延バイアス電圧ＰＢ3，ＮＢ3の変化を示している。入力クロックＣＫの周波数が高くなると、図７(A)のようにＬＰＦによるバイアス電圧ＮＢが上昇し、その結果、クロック遅延補正回路用バイス信号ＮＢ3が上昇、クロック遅延補正回路用バイス信号ＰＢ3が下降するように、ＮＢ3とＰＢ3とは連動して変化する。

図７(D) は、クロック遅延補正回路用バイアス信号ＮＢ3の変化に対する、図６のクロック遅延補正回路800を構成するバリキャップＣvの容量の変化を示している。クロック遅延バイアス電圧ＮＢ3が上昇すると、クロック遅延補正回路800を構成するバリキャップＣvが制御されその容量が少なくなり、クロック遅延補正回路800におけるクロック遅延量は減少する。すると、遅延回路500への入力クロック信号ＣＫ0が早くなる。よって、本来のＤＬＬ回路が持っている「ＤＬＬ入力クロック周波数ＣＫが高くなると、ＤＬＬ出力クロックが遅れる」という特性を打ち消すことができる。

図８は、ＤＬＬ入力クロックＣＫの周波数の変化に対する、サンプリング回路２０へ出力されるサンプリングクロックＣＫ1~ＣＫ7の理想位置からのずれを示している。入力クロック信号ＣＫのクロック周波数が変わっても、DLLの基点は変わらないので、サンプリング回路でのCK1-CK7は、理想位置からズレない。なお、DLL基点とは、仮想的なDLLの先頭位置の時刻：DL4の時刻（=TDL4）−DLL入力クロックの周期の1/7(=T/7) である（図１９の説明参照）。

図９は、クロック遅延補正回路800の他の構成例を示すものであり、入力クロック信号ＣＫは、電流によってクロック遅延量を制御する電流制御型のクロック遅延補正回路800を通過することによって、遅延補正されたクロック信号ＣＫ0として遅延回路500へ出力する構成となっている。

即ち、クロック遅延補正回路800は、電源電圧ＶDDと基準電位点GNDとの間に、ＰＭＯＳトランジスタＱ41，Ｑ42，ＮＭＯＳトランジスタＱ43，Ｑ44を直列に接続し、入力クロック信号ＣＫをＰＭＯＳトランジスタＱ42，ＮＭＯＳトランジスタＱ43の共通接続ゲートに入力し、クロック遅延バイアス回路700からのバイアス電圧ＰＢ3（図５参照）を制御用のＰＭＯＳトランジスタＱ41のゲートに入力し、クロック遅延バイアス回路700からのバイアス電圧ＮＢ3を制御用のＮＭＯＳトランジスタＱ44のゲートに入力し、トランジスタＱ42，Ｑ43の共通接続ドレインから第1クロック信号として出力する直列回路構成と、電源電圧ＶDDと基準電位点GNDとの間に、ＰＭＯＳトランジスタＱ45，Ｑ46，ＮＭＯＳトランジスタＱ47，Ｑ48を直列に接続し、前記の第1のクロック信号をＰＭＯＳトランジスタＱ46，ＮＭＯＳトランジスタＱ47の共通接続ゲートに入力し、クロック遅延バイアス回路700からのバイアス電圧ＰＢ3を制御用のＰＭＯＳトランジスタＱ45のゲートに入力し、クロック遅延バイアス回路700からのバイアス電圧ＮＢ3を制御用のＮＭＯＳトランジスタＱ48のゲートに入力し、トランジスタＱ46，Ｑ47の共通接続ドレインからクロック信号ＣＫ0として出力する直列回路構成と、を有して構成されている。

図１０は、図９の回路におけるバイアス電圧ＮＢ3に対する、入力クロックＣＫと遅延補正されたクロック信号ＣＫ0間の遅延量（CK→CK0遅延量と略記）の変化特性を示している。

図９のクロック遅延補正回路800では、入力クロック信号ＣＫの周波数が上がると、ＬＰＦによるバイアス電圧ＮＢも上昇する。バイアス電圧ＮＢとバイアス電圧ＮＢ3，ＰＢ3の特性は図７(A)，(C)の通りとすると、バイアス電圧ＮＢ3，ＰＢ3は連動して変化する。つまり、入力クロック信号ＣＫの周波数が上がるとＣＫ→ＣＫ0間の遅延量は減少する。

よって、図６のクロック遅延補正回路と同様、入力クロック信号ＣＫの周波数が変わっても、ＤＬＬの基点は変わらないので、サンプリング回路２０へ供給されるクロックＣＫ1~ＣＫ7は、理想位置からズレないことになる。

図１１は、クロック遅延補正回路800の他の構成例を示すものであり、入力クロック信号ＣＫは、クロック遅延量を制御する可変抵抗及びコンデンサからなる時定数回路を通過することによって、遅延補正されたクロック信号ＣＫ0として遅延回路500へ出力される構成となっている。

即ち、クロック遅延補正回路800は、入力クロック信号ＣＫがインバータＩＮＶ31を介し、さらに可変抵抗Ｒ2とコンデンサＣ2による時定数回路、及びインバータＩＮＶ32を介して、クロック信号ＣＫ0として出力される。可変抵抗Ｒ2は、ＰＭＯＳトランジスタＱ51のソース，ドレインとＮＭＯＳトランジスタＱ52のソース，ドレインとが並列に接続され、クロック遅延バイアス回路700からのバイアス電圧ＰＢ3，ＮＢ3がそれぞれトランジスタＱ51，Ｑ52のゲートに供給され、バイアス電圧の高低に応じて導通抵抗値が変わるようになっている。

図１２(A)はバイアス電圧ＮＢ3の変化に対する、抵抗値Ｒ2の変化特性を示しており、図１２(B)はバイアス電圧ＮＢ3（或いは入力クロックＣＫの周波数）の変化に対する、入力クロック信号ＣＫと遅延補正されたクロック信号ＣＫ0との間の遅延量（ＣＫ→ＣＫ0遅延量と略記）を示している。

図１１のクロック遅延補正回路800では、入力クロック信号ＣＫの周波数が上がると、ＬＰＦによるバイアス電圧ＮＢも上昇する。バイアス電圧ＮＢとバイアス電圧ＮＢ3，ＰＢ3の特性は図７(A)，(C)の通りとすると、バイアス電圧ＮＢ3，ＰＢ3は連動して変化する。つまり、入力クロック信号ＣＫの周波数が上がると（換言すれば、バイアス電圧ＰＢ3が下降すると）、可変抵抗値Ｒ2は減少する。その結果、ＣＫ→ＣＫ0の遅延量は、Ｒ2＊Ｃ2（＊は積を表す）の値に反比例して減少する。つまり、バイアス電圧ＮＢが上がるとＣＫ→ＣＫ0の遅延量は減少する。

よって、図６のクロック遅延補正回路と同様、入力クロック信号ＣＫの周波数が変わっても、ＤＬＬの基点は変わらないので、サンプリング回路２０へ供給されるクロックＣＫ1~ＣＫ7は、理想位置からズレないことになる。

図１３(A) は、クロック遅延補正回路800の他の構成例を示すものであり、図６におけるバリキャップを複数個（図では２個）設けて、バリキャップサイズの切替えを可能とし、クロック遅延補正量の強弱を複数段階（例えば３段階）に切り替えることができるようにしたものである。

即ち、図１３(A) のクロック遅延補正回路800では、入力クロック信号ＣＫは直列接続されたインバータＩＮＶ41，ＩＮＶ42，ＩＮＶ43，ＩＮＶ44を介し、かつインバータＩＮＶ41，ＩＮＶ42の接続点と基準電位点GNDとの間にバリキャッＣvaを接続し、インバータＩＮＶ43，ＩＮＶ44の接続点と基準電位点GNDとの間にバリキャッＣvbを接続し、遅延回路500に入力クロックＣＫ0として出力されるようになっている。

バリキャップＣvaには、制御信号として、クロック遅延バイアス回路700からの遅延補正量制御用のバイアス電圧ＮＢ3に基づいて図１３(C)に示す回路で生成したバイアス電圧ＮＢ3Aが供給されるようになっている。また、バリキャップＣvbには、制御信号として、クロック遅延バイアス回路700からの遅延補正量制御用のバイアス電圧ＮＢ3に基づいて図１３(C)に示す回路で生成したバイアス電圧ＮＢ3Bが供給されるようになっている。図１３(C)に示す回路における、Ｓ0，Ｓ1はデジタル設定ピン及びそこに設定されるデジタル値を表し、Ｓ0X，Ｓ1Xは図１３(B)に示すインバータ回路の各インバータにてそれぞれ設定値Ｓ0，Ｓ1を反転して得ることができる。

図１３(C)に示す回路は、バイアス電圧ＮＢ3が入力する２組のトランスミッションゲートを並列的に接続したものであり、第１のトランスミッションゲートはＰＭＯＳトランジスタＱ61，ＮＭＯＳトランジスタＱ62で構成され、第２のトランスミッションゲートはＰＭＯＳトランジスタＱ63，ＮＭＯＳトランジスタＱ64で構成され、両方のゲート入力Ｓ0，Ｓ1が‘１’のとき両トランジスタが導通、両方のゲート入力Ｓ0，Ｓ1が‘０’のとき両トランジスタが非導通となる。

図１４は、図１３のクロック遅延補正回路800における、設定ピンＳ0，Ｓ1と容量値Ｃva，Ｃvbの関係を示している。

すなわち、デジタル設定ピンにより可変容量値のサイズを切り替えることが可能であり、可変容量の絶対値をＣva：Ｃvb＝１：２とすると、トータル容量値は図１４のようになる。つまり、Ｓ0，Ｓ1を変えることで、バリキャップサイズを変更できるので、クロック補正量の強弱を複数段階（図では３又は４段階）に変更することが可能となる。

図１５は、図１３のクロック遅延補正回路800における、設定ピンＳ0，Ｓ1の値を変えた時の、バイアス電圧ＮＢ3とＣＫ→ＣＫ0の遅延量の関係のグラフを示している。図１２(B)で示したような補正カーブが３本存在しており、設定ピンＳ0，Ｓ1の設定内容によりクロック遅延補正量を３強弱切替え可能であることを示している。

以上、図１及び図１における各部の構成及び機能について説明した。ここで、クロック遅延補正回路800で、遅延補正されている状態で、遅延回路500において生成される多相(図では７相)クロック、これに基づいてサンプリングクロック生成回路600にて生成されるサンプリングクロックＣＫ1〜ＣＫ7、及びサンプリングクロックに基づいてサンプリングされるサンプリングデータのタイミング関係について説明する。

クロック信号DL4とDL32を位相比較回路100へ入力しているので、クロック信号DL4とDL32の立ち上がりエッジが一致したところで、ＤＬＬ回路１０の位相同期ループはロックするようにチャージポンプ回路200の出力信号NBが定まる。

信号NBからＤＬＬバイアス回路400にて生成されるDLLバイアス信号PB,NB2はＤＬＬ回路内の遅延回路500における全ての単位遅延回路に共通なので、クロック信号DL4とDL32の間にはさまれるクロック信号DL6,DL8,DL10……DL28,DL30は全て均一の間隔になる。

これらのクロックをサンプリングクロック生成回路600へ入力することで簡単な論理回路でクロック信号DL4〜DL32を元にサンプリングクロックCK1〜CK7が生成できる。

入力クロック信号ＣＫの周期をＴとすると、ＣＫ１は入力クロックからＴ／１４遅延してハイレベルとなる。サンプリングクロックCK1〜CK7の各７相の間隔はＴ／７となり均一な７相クロックである。

より一般的には、ｎ相クロックを生成する場合の第ｍ番目のサンプリングクロックCKmがハイレベルとなる期間は、
（２ｍ−１）Ｔ／２ｎ 〜 ｍＴ／ｎ（ｎは自然数、ｍはｍ≦ｎの自然数）
となる。

サンプリング回路入力データSD1のデータN1〜N7の各々とサンプリングクロックCK1〜CK7の各々との関係は、図１６のようになる。すなわち、クロック遅延補正回路800にて入力クロック信号ＣＫを遅延補正することにより、サンプリング用クロックCK1〜CK7の各々は、入力データSD1のデータN1〜N7の各々の有効範囲の真中にくるようにすることができる。

ここで、本発明の効果を説明するために、本発明の特徴部分であるクロック遅延補正回路800及びクロック遅延バイアス回路700が無い場合にＤＬＬ回路動作に生ずる不具合について、図１７〜図２１を参照して説明する。図１７〜図２１では、図１におけるクロック遅延補正回路800及びクロック遅延バイアス回路700が無い場合の構成について説明する。

図１７は、ＤＬＬ回路（クロック遅延補正回路800及びクロック遅延バイアス回路700が無い場合）の入力クロック信号が低周波の場合の遅延回路500の先頭の単位遅延回路501〜503の入出力クロックのタイミングを示している。

DLL入力周波数が低い場合、DLLロック後のＬＰＦ電位NBは低い。その結果、単位遅延回路の電流は少ない。図２の単位遅延回路のノード電位PSは低く、又ノード電位NSは高い。単位遅延回路の振幅は小さい。

図１７の例ではDL0はフルスイング(3.3V〜0V)、DL2は(2.7V〜0.6V)、DL4以降は同じ振幅 (2.6V〜0.7V)である。各単位遅延回路において、入力振幅が大きい方が相対的に遅延量は少ない。即ち、Td2s<<Td4s<T6s=Td8s・・・＝Td32s という関係になる。

図１８は、ＤＬＬ回路（クロック遅延補正回路800及びクロック遅延バイアス回路700が無い場合）の入力クロック信号が高周波の場合の遅延回路500の先頭の単位遅延回路501〜503の入出力クロックのタイミングを示している。

DLL入力周波数が高い場合、DLLロック後のＬＰＦ電位NBは高い。その結果、単位遅延回路の電流は多い。図２の単位遅延回路のノード電位PSは高い（VDDに近い）、又ノード電位NSは低い（基準電位VSSに近い）。単位遅延回路の振幅は大きい。

図１８の例ではDL0はフルスイング(3.3V〜0V)、DL2は(3.0V〜0.3V)、DL4以降は同じ振幅 (2.9V〜0.4V)である。各単位遅延回路において、入力振幅が大きい方が相対的に遅延量は少ない。即ち、Td2f<Td4f<T6f=Td8f・・・＝Td32f という関係になる。

いずれの場合も、先頭の２段分501，502の遅延量は、DLL平均の遅延量よりも少ないという傾向がある。

つまりDLL入力クロック周波数が低い場合
Td(slow)＝ (Td6s+Td8s)−(Td2s+Td4s) : DLLの平均的な2段の遅延量−先頭2段の遅延量
DLL入力クロック周波数が高い場合
Td(fast)＝ (Td6f+Td8f)−(Td2f+Td4f) : DLLの平均的な2段の遅延量−先頭2段の遅延量
を比べた場合、明らかに
Td(slow)＜Td(fast)
なので、DLL入力クロック周波数が低い場合はDLL出力クロックは、DLL入力クロック周波数が高い場合に比べ、相対的に進むことが分かる。

逆に言えば、DLL入力クロック周波数が高い場合は低い場合にくらべ、DLL出力クロックは相対的に遅れると言える。

図１では先頭２段501，502をダミーとし、単位遅延回路503〜516を１４段とて使用している。

先頭２段のダミー501，502は、上述したフルスイングの信号DL0を平均的なDLL単位遅延回路の振幅へ段階的に移行させるために挿入される回路である。このダミーの段数は１段以上あればよく何段あっても上述した本質的な動作は変わらない。

また後段503〜516の１４段についても、DLLとしてはN相クロックを取り出す場合、N＊M段（M=１，２，３・・）でもかまわない。

図１９は、ＤＬＬ回路（クロック遅延補正回路800及びクロック遅延バイアス回路700が無い場合）における、DLL基点時刻とDLL入力クロック周波数の特性を示している。

ここでDLL基点という概念を導入する。DLL基点とは、仮想的なDLLの先頭位置の時刻：DL4の時刻（=TDL4）−DLL入力クロックの周期の1/7(=T/7)
図１７，図１８の説明から、DLL入力クロック周波数が高くなると、図１９に示すようにDLL基点は遅れる。

図２０は、ＤＬＬ回路（クロック遅延補正回路800及びクロック遅延バイアス回路700が無い場合）における、DLL入力クロック周波数とサンプリング回路20での入力クロックCKの理想位置からのズレを示している。横軸にクロック周波数、縦軸にズレをとっている。

DLL入力クロック周波数が高くなると、DLL基点は遅れるので、サンプリング回路20における入力クロックCKの位置は、理想点より遅れる傾向がある。

図２１は、ＤＬＬ回路（クロック遅延補正回路800及びクロック遅延バイアス回路700が無い場合）における、サンプリング回路20でのデータとDLL出力クロックの関係を示すタイミング図である。

サンプリング回路20に入力されるデータSD1の２番目のデータと、それをサンプリングするクロックCK2の例を示している。

DLL入力クロック周波数が高くなると、DLL全体のクロック位置は遅れるので、サンプリングの理想位置から遅れる。すると、データに対するホールド時間が不足することになる。

これに対して、図１〜図１６で述べた本発明の実施例によれば、ＤＬＬ回路にクロック遅延補正回路800及びクロック遅延バイアス回路700を設けて入力クロック信号の遅延補正を行うようにしたので、ＤＬＬ入力クロック周波数が高くなると、ＤＬＬ出力クロックが遅れるという不具合を無くすことができる。

従って、ＤＬＬ入力クロック周波数が変わっても、ＤＬＬ回路への入力クロックとＤＬＬ回路からの出力クロックの遅延が変わらず、入力データのセットアップ、ホールド時間が安定して確保できるようになる。

次に、図１で説明した本発明に係る半導体装置が利用可能な回路例を、図２２〜図２４を参照して説明する。

図２２は、図１の半導体装置を有して構成される、本発明に係るＬＶＤＳ回路の受信回路（レシーバ）の一例を示すブロック図である。

図２２において、ＬＶＤＳ回路の出力回路（ドライバ）から差動伝送されてくる４チャンネル分のデータ信号（DIN1,DIN1X），（DIN2,DIN2X），（DIN3,DIN3X），（DIN4,DIN4X）はそれぞれ、コンパレータなどで構成される差動回路２１，２２，２３，２４でシングルエンド信号に変換された後それぞれ、シリアル・パラレル変換回路（以下、Ｓ→Ｐ回路）２０Ａ，２０Ｂ，２０Ｃ，２０Ｄに入力される。同様に、ＬＶＤＳ回路の出力回路（ドライバ）から差動伝送されてくる１チャンネル分のクロック信号ＣＫは、コンパレータなどで構成される差動回路１１でシングルエンド信号に変換された後、ＤＬＬ回路１０で前記入力クロック信号ＣＫの１周期につき７個分のサンプリングクロックＣＫ1〜ＣＫ7を生成して、前記Ｓ→Ｐ回路２０Ａ，２０Ｂ，２０Ｃ，２０Ｄそれぞれのクロック入力端に入力される。なお、各差動回路では、プラス（Ｐと記す）端子には差動伝送信号の正の信号が、マイナス（Ｍと記す）端子には差動伝送信号の負の信号が入力し、両信号の差分がとることにより、シングルエンド信号として出力する。

Ｓ→Ｐ回路２０Ａ，２０Ｂ，２０Ｃ，２０Ｄでは、各チャンネルのシリアルなデータ信号がそれぞれパラレルなデータ信号（RT0,RT1,RT2,RT3,RT4,RT6,RT7），（RT8,RT9,RT12,RT13,RT14,RT15,RT18），（RT19,RT20,RT21,RT22,RT24,RT25,RT26），（RT27,RT5,RT10,RT11,RT16,RT17,RT23）に変換されて出力される。

図２３は、図１の半導体装置を有して構成される、本発明に係る周波数逓倍回路の一例を示すブロック図である。ここでは、７逓倍回路について説明する。

図２３において、周波数逓倍回路は、図１に示したＤＬＬ回路１０で生成されるパルス幅がＴ／１４で位相がＴ／７周期ずつずれた７相分のサンプリングクロックＣＫ1〜ＣＫ7をデジタルＯＲ回路３０にて合成することにより、パルス出力ＰOUTとして入力クロック信号ＣＫの７倍の周波数を有するクロック信号を得ることができる。

図２４は、図２３の周波数逓倍回路の動作を示すタイミング図である。

ＤＬＬ回路１０からのサンプリングクロックCK1〜-CK7からパルス出力ＰOUTを生成するには、簡単なデジタル組み合わせ回路（論理和回路）３０で実現できる。遅延回路500における単位遅延回路の段数を増やすことにより、ｎ（ｎは自然数）逓倍が可能である。

以上述べたように本発明の半導体装置によれば、入力クロック周波数が変わっても、ＤＬＬ回路への入力クロックとＤＬＬ回路からの出力クロックの遅延が変わらず、入力データのセットアップ、ホールド時間を安定して確保することができる。

本発明は、以上述べた実施の形態に限るものではなく、本発明の要旨を変えない範囲で各実施例を適宜変更して実施することができる。

半導体装置における画像データ及びクロック信号などを小振幅で伝送でき、不要な電磁放射ノイズを低減できるほかに、周辺からの外来ノイズの影響を受けにくいので、液晶表示装置やプリンタ装置などのほか、小型で携帯性のある電子機器に用いて有用である。

本発明の実施例１の半導体装置の回路図。 単位遅延回路の構成例を示す回路図。 位相比較回路の構成例を示す回路図。 チャージポンプ回路とＬＰＦとＤＬＬバイアス回路の構成例を示す回路図。 クロック遅延バイアス回路の一例を示す回路図。 クロック遅延補正回路の構成例（バリキャップ型）を示す回路図。 ＤＬＬ回路における、ＤＬＬ入力クロック周波数ＣＫの変化に対する、バリキャップ特性を説明するための図。 ＤＬＬ入力クロックＣＫの周波数の変化に対する、サンプリング回路２０へ出力されるサンプリングクロックＣＫ1~ＣＫ7の理想位置からのずれを示す図。 クロック遅延補正回路の他の構成例（電流制御型）を示す回路図。 図９の回路におけるバイアス電圧ＮＢ3に対する、入力クロックＣＫと遅延補正されて出力されたクロック信号ＣＫ0との間の遅延量の変化特性を示す図。 クロック遅延補正回路の他の構成例（可変抵抗制御型）を示す回路図。 図１１のクロック遅延補正回路の特性図。 クロック遅延補正回路の他の構成例（遅延量切替え可能型）を示回路図。 図１３のクロック遅延補正回路における、設定ピンＳ0，Ｓ1と容量値Ｃva，Ｃvbの関係を示す図。 図１３のクロック遅延補正回路における、設定ピンＳ0，Ｓ1を変えた時の、バイアス電圧ＮＢ3とＣＫ→ＣＫ0の遅延量の関係を示すグラフ。 サンプリング回路入力データSD1のデータN1〜N7の各々とサンプリングクロックCK1〜CK7の各々との関係示すタイミング図。 ＤＬＬ回路（クロック遅延補正回路及びクロック遅延バイアス回路が無い場合）の入力クロック信号が低周波の場合の遅延回路の先頭の単位遅延回路の入出力クロックのタイミングを示すタイミング図。 ＤＬＬ回路（クロック遅延補正回路及びクロック遅延バイアス回路が無い場合）の入力クロック信号が高周波の場合の遅延回路の先頭の単位遅延回路の入出力クロックのタイミングを示すタイミング図。 ＤＬＬ回路（クロック遅延補正回路及びクロック遅延バイアス回路が無い場合）における、DLL基点時刻とDLL入力クロック周波数の特性を示すグラフ。 ＤＬＬ回路（クロック遅延補正回路及びクロック遅延バイアス回路が無い場合）における、DLL入力クロック周波数とサンプリング回路での入力クロックCKの理想位置からのズレを示すグラフ。 ＤＬＬ回路（クロック遅延補正回路及びクロック遅延バイアス回路が無い場合）における、サンプリング回路でのデータとDLL出力クロックの関係を示すタイミング図。 図１の半導体装置を有して構成される、本発明に係るＬＶＤＳ回路の受信回路（レシーバ）の一例を示すブロック図。 図１の半導体装置を有して構成される、本発明に係る周波数逓倍回路の一例を示すブロック図。 図２３の周波数逓倍回路の動作を示すタイミング図。

符号の説明

１０…ＤＬＬ回路、１００…位相比較回路、２００…チャージポンプ回路、３００…ＬＰＦ、３５０…位相同期回路、４００…ＤＬＬバイアス回路（バイアス回路）、５００…遅延回路、５５０…サブ遅延回路、５８０…メイン遅延回路、６００…サンプリングクロック生成回路（サンプリング信号生成回路）、７００…クロック遅延バイアス回路（遅延量制御回路）、８００…クロック遅延補正回路（クロック補正回路）、８５０…補正回路。

Claims (11)

1. ２ｎ（ｎは自然数）個の単位遅延回路を含み、遅延量を制御する遅延設定信号に基づいて、入力されるクロック信号（周期がＴ）を遅延し、２ｎ相分の遅延クロックを生成し出力する遅延回路と、
   前記入力クロック信号と所定の前記単位遅延回路の出力クロックの位相が一致するように位相をロックさせる回路であって、前記遅延回路における初段の単位遅延回路から最終段までの各段の単位遅延回路の出力クロックの位相をＴ／２ｎずつ遅延させる前記遅延量設定信号を出力する位相同期回路と、
   入力クロック信号と前記遅延量設定信号とが入力され、該入力クロック信号を遅延した補正クロックを生成し、前記遅延回路へ出力する補正回路と、
   を具備することを特徴とする半導体装置。
2. 前記遅延回路から出力される２以上の遅延クロックに基づいて、第１レベルの期間が（２ｍ−１）Ｔ／２ｎ と ｍＴ／ｎ（ｍは自然数）であるサンプリング信号を出力するサンプリング信号生成回路を具備することを特徴とする請求項１に記載の半導体装置。
3. 前記補正回路は、
   遅延量設定信号が入力され遅延量制御信号を出力する遅延量制御回路と、
   入力クロック信号と前記遅延量制御信号とが入力され前記補正クロックを生成し、前記遅延回路へ出力するクロック補正回路と、
   を具備することを特徴とする請求項１又は２に記載の半導体装置。
4. 前記遅延回路は、
   前記補正クロックが入力される１以上の単位遅延回路を有するサブ遅延回路と、
   前記サブ遅延回路の出力が入力され２ｎ相分の遅延クロックを生成し出力する２ｎ個の単位遅延回路を有するメイン遅延回路と、
   を有することを特徴とする請求項１又は２に記載の半導体装置。
5. 前記遅延量制御信号に基づいて第１，第２の遅延量設定信号を生成して、前記遅延回路に供給するバイアス回路を具備したことを特徴とする請求項１乃至４のいずれか１つに記載の半導体装置。
6. 前記補正回路は、前記の入力されるクロック信号の周波数に基づいて補正クロックを生成し出力することを特徴とする請求項１乃至５のいずれか１つに記載の半導体装置。
7. 前記補正回路は、前記遅延量設定信号に基づいて補正クロックを生成して出力することを特徴とする請求項１乃至６のいずれか１つに記載の半導体装置。
8. 前記クロック補正回路は、可変抵抗素子で構成され、前記遅延量制御回路は、前記可変抵抗素子のバイアスを制御する回路で構成されることを特徴とする請求項３に記載の半導体装置。
9. 前記クロック補正回路は、電流制御素子で構成され、前記遅延量制御回路は、前記電流制御素子のバイアスを制御する回路で構成されることを特徴とする請求項３に記載の半導体装置。
10. 請求項１〜９のいずれか１つの半導体装置を有して構成される受信回路。
11. 請求項１〜９のいずれか１つの半導体装置を有して構成される周波数逓倍回路。
    

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