KR102512819B1 - 딜레이 코드를 발생하는 전압 모니터 - Google Patents

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Abstract

본 발명의 실시 예에 따른 전압 모니터는, 클록을 입력 받고, 제 1 딜레이 크기를 갖는 적어도 하나의 프리딜레이 셀, 상기 적어도 하나의 프리딜레이 셀의 출력을 입력 받는 데이터 패스에 연결되고, 제 2 딜레이 크기를 갖는 직렬 연결된 데이터 딜레이 셀들, 상기 클록을 입력 받는 클록 패스에 연결되고, 제 3 딜레이 크기를 갖는 직렬 연결된 클록 딜레이 셀들, 및 상기 클록 딜레이 셀들의 각각의 딜레이된 클록에 응답하여 상기 데이터 딜레이 셀들의 각각의 출력값을 래치하는 래치 회로들을 포함할 수 있다.

Description

딜레이 코드를 발생하는 전압 모니터{VOLTAGE MONITOR FOR GENERATING DELAY CODE}
본 발명은 딜레이 코드를 발생하는 전압 모니터에 관한 것이다.
반도체 회로 특히 고성능 반도체 회로에서의 공급 전압은 동작 환경 및 수행 작업 수준에 따라 흔들리며 일반적으로 전압이 크게 낮아지는 최악의 경우를 대비하기 위해 공급되는 전압을 정상상태의 경우 필요한 값보다 크게 설정해 주는 방식을 많이 사용하고 있다. 이는 반도체 회로의 전력 소모를 증가시키게 되므로 제품의 경쟁력을 약화 시킨다. 이를 좀 더 효율적으로 제어하는 방법 중 하나는 회로의 공급 전압이 떨어지기 시작할 때 이를 감지하고 이를 바탕으로 회로의 동작 속도를 변경하거나 작업 수준을 변경하여 전압이 낮아진 상태에서도 정상 동작이 가능하도록 만들어 과도하게 공급했던 전압을 감소시키는 방법이다. 이를 위해서는 회로의 전압 상태를 빠르고 정확하게 파악하는 것이 중요하다. 반도체 회로의 전압을 모니터 하는 방식으로 디지털 방식과 아날로그 방식이 있다. 아날로그 방식은 디지털 회로에 집적이 쉽지 않고 고속 동작이 어렵기 때문에 고속 디지털 회로에는 디지털 방식이 많이 사용되고 있다.
본 발명의 목적은 전압 변화에 대응하는 딜레이 코드를 발생하는 신규한 전압 모니터를 제공하는 데 있다.
본 발명의 실시 예에 따른 전압 모니터는, 클록을 입력 받고, 제 1 딜레이 크기를 갖는 적어도 하나의 프리딜레이 셀, 상기 적어도 하나의 프리딜레이 셀의 출력을 입력 받는 데이터 패스에 연결되고, 제 2 딜레이 크기를 갖는 직렬 연결된 데이터 딜레이 셀들, 상기 클록을 입력 받는 클록 패스에 연결되고, 제 3 딜레이 크기를 갖는 직렬 연결된 클록 딜레이 셀들, 및 상기 클록 딜레이 셀들의 각각의 딜레이된 클록에 응답하여 상기 데이터 딜레이 셀들의 각각의 출력값을 래치하는 래치 회로들을 포함할 수 있다.
본 발명의 다른 실시 예에 따른 전압 모니터는, 클록을 입력 받는 데이터 패스에 연결되고, 프리딜레이 선택 코드에 응답하여 프리딜레이 크기를 선택하는 프리딜레이 선택 회로, 상기 데이터 패스에 연관된 딜레이의 크기를 결정하기 위하여 스테이지 선택 코드에 응답하여 적어도 하나의 스테이지를 선택하는 스테이지 선택 회로, 상기 선택된 스테이지에 연결되고, 딜레이 코드를 발생하는 딜레이 코드 발생 회로를 포함하고, 상기 딜레이 코드 발생 회로는, 상기 데이터 패스에 연관된 직렬 연결된 데이터 딜레이 셀들, 상기 클록을 입력 받는 클록 패스에 직렬 연결된 클록 딜레이 셀들, 및 상기 클록 딜레이 셀들의 각각에 의해 딜레이된 클록에 응답하여 상기 데이터 딜레이 셀들의 각각의 출력값을 래치하는 래치 회로들을 포함할 수 있다.
본 발명의 실시 예에 따른 전압 모니터는, 프리딜레이, 데이터 패스와 클록 패스의 딜레이 차이를 이용하여 지연 코드를 발생함으로써, 클록 변화에 무관하게 전압 변화를 검출할 수 있다.
도 1은 본 발명의 실시 예에 따른 전압 모니터를 개념적으로 설명하는 도면이다.
도 2는 도 1에 도시된 전압 모니터의 딜레이 코드 발생에 대하여 개념적으로 설명하는 도면이다.
도 3은 본 발명의 실시 예에 따른 전압 모니터를 예시적으로 보여주는 도면이다.
도 4는 본 발명의 실시 예에 따른 프리딜레이 선택 회로에 대한 실시 예를 보여주는 도면이다.
도 5는 본 발명의 실시 예에 따른 프리딜레이 선택 회로에 대한 다른 실시 예를 보여주는 도면이다.
도 6은 본 발명의 실시 예에 따른 스테이지 선택 회로에 대한 실시 예를 보여주는 도면이다.
도 7은 본 발명의 실시 예에 따른 전압 모니터에 대한 다른 실시 예를 예시적으로 보여주는 도면이다.
도 8은 본 발명의 실시 예에 따른 전압 모니터에 대한 또 다른 실시 예를 보여주는 도면이다.
도 9는 본 발명의 실시 예에 따른 전압 모니터의 딜레이 코드 발생 방법을 예시적으로 보여주는 흐름도이다.
도 10은 본 발명의 실시 예에 따른 적응형 클록 시스템을 예시적으로 보여주는 도면이다.
도 11은 본 발명의 실시 예에 따른 모바일 장치를 예시적으로 보여주는 도면이다.
아래에서는 도면들을 이용하여 본 발명의 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있을 정도로 본 발명의 내용을 명확하고 상세하게 기재할 것이다. 본 발명의 개념에 따른 실시 예들은 다양한 변경들을 가할 수 있고 여러 가지 형태들을 가질 수 있으므로 실시 예들을 도면에 예시하고 본 명세서에서 상세하게 설명하고자 한다. 그러나 이는 본 발명의 개념에 따른 실시 예들을 특정한 개시 형태들에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물, 혹은 대체물을 포함한다.
일반적으로 전압 모니터 회로는 딜레이 라인을 이용하여 일정 기준 시간 동안에 딜레이 라인에 전달되는 스테이지 개수(혹은, 딜레이 코드)를 보고 전압 상태를 파악할 수 있다. 높은 전압에서는 딜레이 라인의 딜레이가 줄어들기 때문에 상대적으로 많은 스테이지까지 값이 전달되고, 낮은 전압에서는 딜레이가 늘어나기 때문에 상대적으로 적은 스테이지까지 값이 전달되는 것이 이용된다.
클록 주파수가 일정할 경우, 딜레이 라인의 딜레이 변화는 전압 변화 때문에 발생하는 것이기 때문에 전압 모니터로써 동작이 가능하다. 하지만 클록 주파수가 갑작스럽게 변할 경우, 딜레이 코드가 달라지기 때문에 이를 방지하기 위해서 항상 고정된 클록을 사용해야 한다. 그런데 중앙 처리 장치 (CPU)와 같은 디지털 회로는 클록 주파수가 수시로 변경되기 때문에 CPU 클록을 딜레이 라인을 위해 곧바로 사용하기 어렵다. 또한, 전압 모니터링을 위한 별도의 클록을 공급해 주기 위해 설계적인 제약이 발생한다. 또한, 일반적인 전압 모니터의 특성을 결정하는 전압 분해능력은 딜레이의 전압 변화에 대한 딜레이 변화율로 결정되기 때문에, 이러한 딜레이 변화율이 작아지는 고전압에서는 분해능력 역시 줄어들 수 있다.
본 발명의 실시 예에 따른 전압 모니터(혹은, 'droop detector')는, 데이터 패스와 클록 패스에 서로 다른 종류의 딜레이 특성을 갖는 딜레이 셀들을 이용함으로써, 클록 주파수의 변화에 상관없이 전압 변화를 지시하는 딜레이 코드를 발생할 수 있다.
도 1은 본 발명의 실시 예에 따른 전압 모니터를 개념적으로 설명하는 도면이다. 도 1을 참조하면, 전압 모니터(100)는 데이터 패스(data path, DP)에 연관된 적어도 하나의 프리 딜레이 셀(102, "제 1 데이터 딜레이 셀"), 데이터 패스(DP)에 연관된 데이터 딜레이 셀들(130, "제 2 데이터 딜레이 셀들", 클록 패스(clock path, CP)에 연관된 클록 딜레이 셀들 (140) 및 래치 회로들(150)을 포함할 수 있다.
적어도 하나의 프리 딜레이 셀(102)은 데이터 패스(data path; DP)에 연결되고 클록(CLK)을 딜레이시킬 수 있다. 실시 예에 있어서, 적어도 프리 딜레이 셀(102)은 적어도 하나의 버퍼 셀로 구현될 수 있다. 도 1에서 도시된 프리 딜레이 셀(102)은 4개의 버퍼 셀들로 구성되지만, 본 발명의 버퍼 셀의 개수가 여기에 제한되지 않는다고 이해되어야 할 것이다. 실시 예에 있어서, 적어도 하나의 프리 딜레이 셀(102)은 제 1 딜레이 크기(Delay_PD)을 가질 수 있다.
데이터 딜레이 셀들(130)은 데이터 패스(DP)에 직렬로 연결되고, 적어도 하나의 프리 딜레이 셀(102)의 출력값을 전달할 수 있다. 실시 예에 있어서, 데이터 딜레이 셀들(130)의 각각은 버퍼 셀로 구현될 수 있다. 실시 예에 있어서, 데이터 딜레이 셀들(130)의 버퍼 셀은 제 2 딜레이 크기(Delay_DD)을 가질 수 있다. 실시 예에 있어서,데이터 딜레이 셀들(130)의 버퍼 셀은 적어도 하나의 프리 딜레이 셀(102)의 버퍼 셀과 동일하게 구현될 수 있다. 다른 실시 예에 있어서, 데이터 딜레이 셀들(130)의 버퍼 셀은 적어도 하나의 프리 딜레이 셀(102)의 버퍼 셀과 다르게 구현될 수 있다.
클록 딜레이 셀들(140)은 클록 패스(CP)에 직렬 연결되고, 클록(CLK)을 딜레이시킬 수 있다. 실시 예에 있어서, 클록 딜레이 셀들(140)의 각각은 버퍼 셀로 구현될 수 있다. 실시 예에 있어서, 클록 딜레이 셀들(140)의 버퍼 셀은 제 3 딜레이 크기(Delay_CD)을 가질 수 있다. 실시 예에 있어서, 제 3 딜레이 크기(Delay_CD)은 제 2 딜레이 크기(Delay_DD)보다 길 수 있다. 하지만, 본 발명의 제 3 딜레이 크기(Delay_CD)이 반드시 제 2 딜레이 크기(Delay_DD)보다 길 필요는 없다고 이해되어야 할 것이다.
한편, 클록 딜레이 셀들(140)의 각각이 반드시 버퍼 셀로 구현될 필요는 없다. 본 발명의 클록 딜레이 셀들(140)의 각각은 데이터 딜레이 셀들(130)의 각각의 딜레이 크기와 다른 딜레이 크기를 갖는 어떠한 종류의 딜레이 셀로 구현될 수 있다. 예를 들어, 클록 딜레이 셀들(140) 각각은 공통 입력을 구현된 앤드 게이트로 구현될 수 있다.
래치 회로들(150)의 각각은 클록 딜레이 셀들(140)의 각각에 대응하는 딜레이된 클록(delayed clock)에 응답하여, 대응하는 데이터 딜레이 셀들(130)의 출력값들("0" 혹은 "1")을 래치할 수 있다. 여기서 래치된 데이터는 전압 변화를 지시하는 딜레이 코드값으로 사용될 수 있다.
실시 예에 있어서, 래치 회로들(150)의 각각은 플립플롭으로 구현될 수 있다. 여기서, 플립플롭은 SR 플립플롭, D 플립플롭, JK 플립플롭, T 플립플롭 등 일 수 있다.
실시 예에 있어서, 래치 회로들(150)은 데이터 딜레이 셀들(130)을 통하여 전달되는 클록(CLK)의 라이징 엣지(rising edge)에서 데이터 변화를 감지하고, 감지 결과에 따른 딜레이 코드를 저장할 수 있다.
다른 실시 예에 있어서, 래치 회로들(1500은 데이터 딜레이 셀들(130)을 통하여 전달되는 클록(CLK)의 폴링 엣지(falling edge)에서 데이터 변화를 감지하고, 감지 결과에 따른 딜레이 코드를 저장할 수 있다.
본 발명의 실시 예에 따른 전압 모니터(100)는 적어도 하나의 프리 딜레이 셀(102)의 제 1 딜레이 크기(Delay_PD)를 제 3 딜레이 크기(Delay_CD)와 제 2 딜레이 크기(Delay_DD)의 차이로 나눈 값에 대응하는 딜레이 코드를 발생할 수 있다. 여기서 제 3 딜레이 크기(Delay_CD)는 클록 패스(CP)에 대응하는 하나의 클록 딜레이 셀의 딜레이 크기이고, 제 2 딜레이 크기(Delay_DD)는 데이터 패스(DP)에 대응하는 하나의 데이터 딜레이 셀의 딜레이 크기이다. 서로 다른 딜레이 변화 특성을 가진 데이터 패스(DP)의 딜레이 셀과 클록 패스(CP)의 딜레이 셀을 사용함으로써 발생된 딜레이 차이가 전압 상태에 따라 딜레이 코드를 변화시킬 수 있다. 그 결과로써, 본 발명의 실시 예에 따른 전압 모니터(100)는 입력/검출되는 클록(CLK)의 주파수에 무관하게 전압 변화에 대응하는 딜레이 코드를 발생할 수 있다.
도 2는 도 1에 도시된 전압 모니터(100)의 딜레이 코드 발생에 대하여 개념적으로 설명하는 도면이다. 도 2를 참조하면, 클록 패스(CP)의 딜레이 기울기가 데이터 패스(DP)의 딜레이 기울기보다 크다. 데이터 패스(DP)에 대한 클록(CLK)의 딜레이는, 프리 딜레이 셀(102)의 초기 딜레이 크기(Delay_PD)에서 시작하여 딜레이 셀의 개수가 증가함에 따라 제 1 딜레이 기울기로 증가할 수 있다. 또한, 클록 패스(CP)에 대한 클록(CLK)의 딜레이는, 딜레이 셀의 개수가 증가함에 따라 제 2 딜레이 기울기로 증가할 수 있다. 여기서 제 2 딜레이 기울기는 제 1 딜레이 기울기보다 크다.
한편, 데이터 패스(DP)의 딜레이와 클록 패스(CP)의 딜레이가 만나는 지점에서 딜레이 코드가 발생될 것이다. 예를 들어, 딜레이 코드는 만나는 지점까지 래치 회로들에 저장된 데이터 "0"와, 이후부터의 래치 회로들에 저장된 데이터 "1"로 구성될 수 있다. 혹은 그 반대도 가능하다. 아래에서는 딜레이 셀들의 개수가 스테이지 개수와 연관되어 사용될 수 있다.
각 패스에 사용되는 딜레이 셀는 공정 및 라이브러리 특성마다 다를 수 있으며, 본 발명의 전압 모니터의 경우에 맞는 최적의 조합을 찾아 사용될 수 있다. 본 발명의 전압 모니터(100)는 서로 다른 두 딜레이 셀의 딜레이 차이로 딜레이 코드값이 결정되므로써 상당히 큰 전압 분해 능력을 확보할 수 있다. 일반적인 전압 모니터가 높은 전압에서 분해 능력을 오히려 떨어뜨렸다면, 본 발명의 전압 모니터는 딜레이 셀 조합에 따라 높은 전압에서 높은 분해능력 확보할 수 있다.
한편, 본 발명의 실시 예에 따른 전압 모니터는 도 1에 도시된 기본적인 딜레이 코드 발생 회로에 딜레이 크기를 튜닝할 수 있는 부가 회로를 더 포함할 수도 있다.
도 3은 본 발명의 실시 예에 따른 전압 모니터(200)를 예시적으로 보여주는 도면이다. 도 3을 참조하면, 전압 모니터(200)는 딜레이 코드 발생회로(204), 프리딜레이 선택 회로(210), 및 스테이지 선택 회로(220)를 포함할 수 있다.
딜레이 코드 발생회로(204)는 데이터 딜레이 셀들(230), 클록 딜레이 셀들(240), 및 래치 회로들(250)을 포함할 수 있다. 데이터 딜레이 셀들(230), 클록 딜레이 셀들(240), 및 래치 회로들(250)의 각각은 도 1에 도시된 데이터 딜레이 셀들(130), 클록 딜레이 셀들(14), 및 래치 회로들(150)과 동일하게 구현될 수 있다.
프리딜레이 선택 회로(210)는 프리딜레이 선택 코드(PDSEL)에 응답하여 데이터 패스(DP)의 초기 딜레이 크기(predelay, Delay_PD)을 선택할 수 있다.
스테이지 선택 회로(220)는 스테이지 선택 코드(STSEL)에 응답하여 딜레이 코드 발생 회로(204)가 활성화되는 스테이지를 선택하거나 스테이지의 개수를 선택할 수 있다. 스테이지의 선택 혹은 스테이지 개수의 선택에 따라 딜레이 코드 발생 회로(204)의 가중치가 달라질 수 있다.
본 발명의 실시 예에 따른 전압 모니터(200)는 최종 사용될 스테이지 개수와 데이터 패스에 추가되는 딜레이을 조절함으로써 분해능력 조절을 할 수 있다. 이러한 분해능력 조절은 전압에 대한 딜레이 코드 변화 속도에 대응한다.
도 4는 본 발명의 실시 예에 따른 프리딜레이 선택 회로에 대한 실시 예를 보여주는 도면이다. 도 4를 참조하면, 프리딜레이 선택 회로(210)는, 제 1 프리딜레이 선택 코드(PDSEL[1])에 응답하여 8개의 딜레이셀 들에 대한 선택 여부를 결정하는 제 1 멀티플렉서(211), 제 2 프리딜레이 선택 코드(PDSEL[2])에 응답하여 4개의 딜레이 셀들에 대한 선택 여부를 결정하는 제 2 멀티플렉서(212), 제 3 프리딜레이 선택 코드(PDSEL[3])에 응답하여 2개의 딜레이 셀들에 대한 선택 여부를 결정하는 제 3 멀티플렉서(213), 및 제 4 프리딜레이 선택 코드(PDSEL[4])에 응답하여 1개의 딜레이 셀에 대한 선택 여부를 결정하는 제 4 멀티플렉서(214)를 포함할 수 있다.
상술 된 바와 같이, 프리딜레이 선택 회로(210)는 프리딜레이 선택 코드(PDSEL[1:4])에 응답하여 데이터 패스(PPD)에 연결되는 딜레이 셀의 개수를 결정할 수 있다. 도 4에서 클록 패스(PPC)는 클록(CLK)의 딜레이 없이 그대로 전송할 수 있다. 하지만, 본 발명의 클록 패스(PPC)가 반드시 여기에 제한될 필요는 없다. 멀티플렉서들(211 ~ 214)의 타이밍을 맞추기 위해서, 클록 패스(PPC)에 추가의 멀티플렉서들을 더 구비할 수도 있다.
도 5는 본 발명의 실시 예에 따른 프리딜레이 선택 회로에 대한 다른 실시 예를 보여주는 도면이다. 도 5를 참조하면, 프리딜레이 선택 회로(210a)는, 도 4에 도시된 프리딜레이 선택 회로(210)와 비교하여, 클록 패스(PPC)에 연결된 멀티플렉서들(215 ~ 218)을 더 포함할 수 있다. 멀티플렉서들(215 ~ 218)의 각각은, 데이터 패스(PPD)에 연결된 멀티플렉서들(211 ~214)의 각각에 대응하여 배치될 수 있다.
한편, 도 4 및 도 5에 도시된 프리딜레이 선택 회로(210, 210a)의 구성은 본 발명을 제한하지 않는 실시 예들에 불과하다고 이해되어야 할 것이다. 본 발명의 프리딜레이 선택 회로는 다양한 방법으로 프리딜레이 선택 코드(PDSEL)에 응답하여 딜레이 크기를 선택하도록 구현될 수 있다고 이해되어야 할 것이다.
도 6은 본 발명의 실시 예에 따른 스테이지 선택 회로에 대한 실시 예를 보여주는 도면이다. 도 6을 참조하면, 스테이지 선택 회로(220)는, 데이터 패스와 클록 패스의 각각에 8개의 딜레이 셀들로 구성된 제 1 스테이지(stage 1), 데이터 패스와 클록 패스의 각각에 4개의 딜레이 셀들로 구성된 제 2 스테이지(stage 2), 데이터 패스와 클록 패스의 각각에 2개의 딜레이 셀들로 구성된 제 3 스테이지(stage 3), 및 데이터 패스와 클록 패스의 각각에 1개의 딜레이 셀로 구성된 제 4 스테이지(stage 4), 스테이지 선택 코드(STSEL[1:4])에 응답하여 제 1 내지 제 4 스테이지들을 선택하기 위한 멀티플렉서들(221 ~ 228)을 포함할 수 있다.
도 6에서는 설명의 편의를 위하여 4 개의 스테이지들을 도시한다. 하지만, 본 발명의 스테이지의 개수에 여기에 제한되지 않는다고 이해되어야 할 것이다.
또한, 도 6에 도시된 스테이지들 각각의 딜레이 가중치는 2의 배수로 결정된다. 하지만, 본 발명의 딜레이 가중치가 여기에 제한되지 않는다고 이해되어야 할 것이다.
한편, 본 발명의 실시 예에 따른 전압 모니터는 내부 클록 발생기를 추가로 구비할 수 있다.
도 7은 본 발명의 실시 예에 따른 전압 모니터에 대한 다른 실시 예를 예시적으로 보여주는 도면이다. 도 7을 참조하면, 전압 모니터(300)는, 도 3에 도시된 전압 모니터(200)와 비교하여 내부 클록 발생기(ICG, 301)를 더 포함할 수 있다.
내부 클록 발생기(301)는 외부 클록(CLK)을 입력 받고, 활성화 신호(EN)에 응답하여 내부 클록을 발생할 수 있다. 발생된 내부 클록은 데이터 패스와 클록 패스에 전달될 수 있다.
한편, 프리딜레이 선택 회로(310), 스테이지 선택 회로(320), 데이터 딜레이 셀들(330), 클록 딜레이 셀들(340), 및 래치 회로들(350)의 각각은, 도 3에 도시된 그것들과 동일하게 구현될 수 있다.
한편, 본 발명의 실시 예에 따른 전압 모니터는 필요한 경우에만 다른 클록에 응답하여 캡쳐된 딜레이 코드를 출력하도록 구현될 수도 있다.
도 8은 본 발명의 실시 예에 따른 전압 모니터에 대한 또 다른 실시 예를 보여주는 도면이다. 도 8을 참조하면, 전압 모니터(400)는 도 7에 도시된 전압 모니터와 비교하여, 제 2 래치 회로들(460)을 더 포함할 수 있다.
제 2 래치 회로들(460)의 각각은 출력 클록(CLK_OUT)에 응답하여 대응하는 제 1 래치 회로들(450)에 저장된 데이터를 저장하도록 구현될 수 있다. 여기서 제 1 래치 회로들(450)은 도 3에 도시된 래치 회로들(250)과 동일하게 구현될 수 있다.
한편, 프리딜레이 선택 회로(410), 스테이지 선택 회로(420), 데이터 딜레이 셀들(430), 및 클록 딜레이 셀들(440)의 각각은, 도 3에 도시된 그것들과 동일하게 구현될 수 있다.
본 발명의 실시 예에 따른 전압 모니터는 디지털 회로로 집적할 때 모니터 클록에 제한이 없어지기 때문에 보다 용이한 설계를 가능하게 한다. 게다가 본 발명의 실시 예에 따른 전압 모니터는 제조 이후에도 프리딜레이 선택 코드(PDSEL) 및 스테이지 선택 코드(STSEL)에 이용하여 초기 딜레이 크기 및 스테이지 개수를 튜닝 함으로써 최적의 성능 및 특성 확보를 가능하게 할 수 있다. 이에, 본 발명의 실시 예에 따른 전압 모니터는 필요한 용도에 맞게 최소의 오버헤드를 가지면서 전압 모니터링을 수행할 수 있다.
도 9는 본 발명의 실시 예에 따른 전압 모니터의 딜레이 코드 발생 방법을 예시적으로 보여주는 흐름도이다. 도 1 내지 도 9를 참조하면, 전압 모니터의 딜레이 코드 발생 방법은 다음과 같다. 여기서 전압 모니터는 도 1에 도시된 전압 모니터(100), 도 3에 도시된 전압 모니터(200), 도 7에 도시된 전압 모니터(300), 및 도 8에 도시된 전압 모니터(400) 중 어느 하나일 수 있다.
검출된 클록(CLK)이 입력되는 데이터 패스(DP)의 제 1 딜레이 크기를 설정할 수 있다(S110). 여기서 제 1 딜레이 크기는 초기 딜레이 크기와 스테이지의 데이터 딜레이 크기로 구성될 수 있다. 검출된 클록(CLK)이 입력되는 클록 패스(CP)의 제 2 딜레이 크기를 설정할 수 있다(S120). 여기서 제 2 딜레이 크기는 스테이지의 클록 딜레이 크기로 구성될 수있다. 검출된 클록(CLK)에 대응하는 딜레이 코드가 발생될 수 있다(S130).
본 발명의 실시 예에 따른 딜레이 코드 발생 방법은, 클록 패스와 데이터 패스 사이의 딜레이 크기의 차이에 대응하는 딜레이 코드를 발생할 수 있다.
한편, 본 발명의 실시 예에 따른 전압 모니터는 적응형 클록 시스템(adaptive clocking system)에 적용 가능하다.
도 10은 본 발명의 실시 예에 따른 적응형 클록 시스템을 예시적으로 보여주는 도면이다. 도 10을 참조하면, 적응형 클록 시스템(1000)은 클록 관리 유닛(CMU, 1110), 클록 변조 유닛(1120), 드랍 검출기(1130), 및 내부 회로(1200)을 포함할 수 있다.
클록 관리 유닛(1110)은 클록(CLK)을 발생하도록 구현될 수 있다.
클록 변조 유닛(1120)은 클록(CLK)과 에러 정보(ERR)을 입력 받고, 대응하는 적응형 클록(Adaptive CLK)을 발생하도록 구현될 수 있다.
드랍 검출기(1130)는 전원 전압(VDD)을 제공하는 전원라인(1001)의 전압 변화를 검출된 클록(Detected CLK)에 응답하여 모니터링하고, 그 결과값으로써 에러 정보(ERR)을 출력하도록 구현될 수 있다. 실시 예에 있어서, 드랍 검출기(1130)는 도 1 내지 도 9에 설명된 전압 모니터 혹은 딜레이 코드 발생 방법에 의해 구현될 수 있다.
내부 회로(1200)는 적응형 클록(Adaptive CLK)에 응답하여 동작하도록 구현될 수 있다.
본 발명의 실시 예에 따른 적응형 클록 시스템(1000)은 드랍 검출기(1230)를 통해 전원 라인(1001)의 전압 강하를 감지하면 클록 주파수를 변경함으로써 내부 회로(1200)의 동작을 저전압에서 가능하게 할 수 있다. 일반적인 전압 모니터는 고정된 클록을 사용하여야 하기 때문에 별도 클록을 제공해 주어야 한다. 반면에, 본 발명의 적응형 클록 시스템(1000)은 전압 모니터를 사용할 경우 적응형 클록을 직접 사용할 수 있다.
도 11은 본 발명의 실시 예에 따른 모바일 장치를 예시적으로 보여주는 도면이다. 도 11을 참조하면, 모바일 장치(2000)는 적응형 클록 시스템(2020), 프로세서(AP/ModAP, 2100), 버퍼 메모리(2200), 디스플레이/터치 모듈(2300) 및 저장 장치(2400)를 포함할 수 있다.
적응형 클록 시스템(2020)은 도 10에 도시된 적응형 클록 시스템(1000)에서 내부 회로(1200)를 제외한 구성들을 포함하도록 구현될 수 있다. 적응형 클록 시스템(2020)은 적어도 하나의 전원 라인의 전압 강하를 감지하고, 감지 결과에 따라 적응형 클록(Adaptive CLK)을 발생하고, 이러한 적응형 클록을 프로세서(2100)에 제공하도록 구현될 수 있다.
도시 되지 않았지만, 모바일 장치(2000)는 보안 칩을 더 포함할 수 있다. 보안 칩은 전반적인 보안 기능을 제공하도록 구현될 수 있다. 보안 칩(1020)은, 소프트웨어 및/혹 변조 방지 하드웨어(tamper resistant hardware)로 구성되고, 높은 수준의 보안을 허용하고, 프로세서(2100)의 TEE(trusted execution environment)에 협력하여 작업할 수 있다.
보안 칩은 운영 체제인 Native OS(operation system), 내부의 데이터 저장소인 보안 저장 장치, 보안칩에 접근 권을 제어하는 접근 제어 블록, 오너십 관리(ownership management), 키 관리(key management), 디지털 서명(digital signature), 암호/복호 등을 수행하는 보안 기능 블록과 보안 칩의 펌웨어를 업데이트하기 위한 펌웨어 업데이트 블록을 포함할 수 있다. 보안 칩은, 예를 들어, UICC(universal IC card, 예, USIM, CSIM, ISIM), SIM(subscriber identity module) 카드, eSE(embedded secure elements), MicroSD, Stickers 등 일 수 있다.
프로세서(2100)는 모바일 장치(2000)의 전반적인 동작 및 외부와의 유선/무선 통신을 제어하도록 구현될 수 있다. 예를 들어, 프로세서(2100)는 어플리케이션 프로세서(AP, application processor), 통합 모뎀 어플리케이션 프로세서(ModAP) 등 일 수 있다.
버퍼 메모리(2200)는 모바일 장치(2000)의 처리 동작 시 필요한 데이터를 임시로 저장하도록 구현될 수 있다. 디스플레이/터치 모듈(2300)은 프로세서(2100)에서 처리된 데이터를 디스플레이하거나, 터치 패널로부터 데이터를 입력받도록 구현될 수 있다. 저장 장치(2400)는 사용자의 데이터를 저장하도록 구현될 수 있다. 저장 장치(2400)는 eMMC(embedded multimedia card), SSD(solid state drive), UFS(universal flash storage) 등 일 수 있다. 저장 장치(2400)는 적어도 하나의 비휘발성 메모리 장치를 포함할 수 있다.
비휘발성 메모리 장치는, 낸드 플래시 메모리(NAND Flash Memory), 수직형 낸드 플래시 메모리(Vertical NAND; VNAND), 노아 플래시 메모리(NOR Flash Memory), 저항성 램(Resistive Random Access Memory: RRAM), 상변화 메모리(Phase-Change Memory: PRAM), 자기저항 메모리(Magnetoresistive Random Access Memory: MRAM), 강유전체 메모리(Ferroelectric Random Access Memory: FRAM), 스핀주입 자화반전 메모리(Spin Transfer Torque Random Access Memory: STT-RAM) 등이 될 수 있다.
또한, 비휘발성 메모리 장치는 3차원 어레이 구조(three-dimensional array structure)로 구현될 수 있다. 본 발명의 실시 예로서, 3차원 메모리 어레이는, 실리콘 기판 및 메모리 셀들의 동작에 연관된 회로의 위에 배치되는 활성 영역을 갖는 메모리 셀들의 어레이들의 하나 또는 그 이상의 물리 레벨들에 모놀리식으로(monolithically) 형성될 수 있다. 메모리 셀들의 동작에 연관된 회로는 기판 내에 또는 기판 위에 위치할 수 있다. 모놀리식(monolithical)이란 용어는, 3차원 어레이의 각 레벨의 층들이 3차원 어레이의 하위 레벨의 층들 위에 직접 증착됨을 의미한다.
본 발명의 개념에 따른 실시 예로서, 3차원 메모리 어레이는 수직의 방향성을 가져, 적어도 하나의 메모리 셀이 다른 하나의 메모리 셀 위에 위치하는 수직 NAND 스트링들을 포함한다. 적어도 하나의 메모리 셀은 전하 트랩 층을 포함한다. 각각의 수직 NAND 스트링은 메모리 셀들 위에 위치하는 적어도 하나의 선택 트랜지스터를 포함할 수 있다. 적어도 하나의 선택 트랜지스터는 메모리 셀들과 동일한 구조를 갖고, 메모리 셀들과 함께 모놀리식으로 형성될 수 있다.
3차원 메모리 어레이가 복수의 레벨들로 구성되고, 레벨들 사이에 공유된 워드 라인들 또는 비트 라인들을 갖는다. 3차원 메모리 어레이에 적합한 구성은, 삼성전자에서 출원하였으며, 이 출원의 참고문헌으로 결합된 US 7,679,133, US 8,553,466, US 8,654,587, US 8,559,235, 및 US 2011/0233648에 설명될 것이다. 본 발명의 비휘발성 메모리 장치(NVM)는 전하 저장층이 전도성 부유 게이트로 구성된 플래시 메모리 장치는 물론, 전하 저장층이 절연막으로 구성된 차지 트랩형 플래시(charge trap flash; CTF)에도 모두 적용 가능하다.
본 발명의 실시 예에 따른 모바일 장치(2000)는 전압 강하에도 클록 주파수에 상관없이 클록을 변조함으로써, 전체적인 성능 향상을 꾀할 수 있다.
한편, 상술 된 본 발명의 내용은 발명을 실시하기 위한 구체적인 실시 예들에 불과하다. 본 발명은 구체적이고 실제로 이용할 수 있는 수단 자체뿐 아니라, 장차 기술로 활용할 수 있는 추상적이고 개념적인 아이디어인 기술적 사상을 포함할 것이다.
100, 200, 300, 400: 전압 모니터
102: 프리 딜레이 셀
130, 230, 330: 데이터 딜레이 셀들
140, 240, 340: 클록 딜레이 셀들
150, 250, 350: 래치 회로들
210: 프리딜레이 선택 회로
220: 스테이지 선택 회로
DP: 데이터 패스
CP: 클록 패스
Delay_PD: 제 1 딜레이 크기
Delay_DD: 제 2 딜레이 크기
Delay_CD: 제 3 딜레이 크기

Claims (10)

  1. 클록을 입력 받고, 제 1 딜레이 크기를 갖는 적어도 하나의 프리딜레이 셀;
    상기 적어도 하나의 프리딜레이 셀의 출력을 입력 받는 데이터 패스에 연결되고, 제 2 딜레이 크기를 갖는 직렬 연결된 데이터 딜레이 셀들;
    상기 클록을 입력 받는 클록 패스에 연결되고, 제 3 딜레이 크기를 갖는 직렬 연결된 클록 딜레이 셀들; 및
    상기 클록 딜레이 셀들의 각각의 딜레이된 클록에 응답하여 상기 데이터 딜레이 셀들의 각각의 출력값을 래치하는 래치 회로들을 포함하되,
    상기 데이터 딜레이 셀들이 갖는 상기 제 2 딜레이 크기는 상기 적어도 하나의 프리딜레이 셀이 갖는 상기 제 1 딜레이 크기에 기반하여 결정되고, 그리고
    상기 데이터 딜레이 셀들 각각의 상기 출력값은 상기 적어도 하나의 프리딜레이 셀이 갖는 상기 제 1 딜레이 크기에 대응하는 전압 모니터.
  2. 제 1 항에 있어서,
    상기 제 3 딜레이 크기는 상기 제 2 딜레이 크기보다 큰 전압 모니터.
  3. 제 2 항에 있어서,
    상기 데이터 딜레이 셀들의 각각은 버퍼 셀로 구현되고,
    상기 클록 딜레이 셀들의 각각은 앤드 게이트로 구현되고,
    상기 래치 회로들에 래치된 출력값들은 딜레이 코드이고,
    상기 딜레이 코드는 상기 제 1 딜레이 크기를 상기 제 3 딜레이 크기와 상기 제 2 딜레이 크기의 차이로 나눈 값에 대응하는 전압 모니터.
  4. 클록을 입력 받는 데이터 패스에 연결되고, 프리딜레이 선택 코드에 응답하여 프리딜레이 크기를 선택하는 프리딜레이 선택 회로;
    상기 데이터 패스에 연관된 딜레이의 크기를 결정하기 위하여 스테이지 선택 코드에 응답하여 적어도 하나의 스테이지를 선택하는 스테이지 선택 회로;
    상기 선택된 스테이지에 연결되고, 딜레이 코드를 발생하는 딜레이 코드 발생 회로를 포함하고,
    상기 딜레이 코드 발생 회로는,
    상기 데이터 패스에 연관된 직렬 연결된 데이터 딜레이 셀들;
    상기 클록을 입력 받는 클록 패스에 직렬 연결된 클록 딜레이 셀들; 및
    상기 클록 딜레이 셀들의 각각에 의해 딜레이된 클록에 응답하여 상기 데이터 딜레이 셀들의 각각의 출력값을 래치하는 래치 회로들을 포함하되,
    상기 딜레이의 상기 크기는 상기 프리딜레이 크기에 기반하여 결정되고,
    상기 데이터 딜레이 셀들 각각의 상기 출력값은 상기 프리딜레이 선택 회로가 선택한 상기 프리딜레이 크기에 대응하는 전압 모니터.
  5. 제 4 항에 있어서,
    외부 클록을 입력 받고, 활성화 신호에 응답하여 상기 클록을 발생하는 내부 클록 발생기를 더 포함하는 전압 모니터.
  6. 제 4 항에 있어서,
    상기 프리딜레이 선택 회로는,
    적어도 하나의 프리딜레이 셀;
    상기 프리딜레이 선택 코드에 응답하여 상기 적어도 하나의 프리딜레이 셀의 출력값과 상기 데이터 패스에 입력된 클록 중 어느 하나를 선택하는 적어도 하나의 제 1 멀티플렉서; 및
    상기 프리딜레이 선택 코드에 응답하여 상기 클록 패스에 연결되는 적어도 하나의 제 2 멀티플렉서를 포함하는 전압 모니터.
  7. 제 4 항에 있어서,
    상기 스테이지 선택 회로는,
    복수의 스테이지들; 및
    상기 스테이지 선택 코드에 응답하여 상기 복수의 스테이지들 중 적어도 하나를 선택하는 복수의 멀티플렉서들을 포함하고,
    상기 복수의 스테이지들의 각각은,
    상기 데이터 패스에 연관된 적어도 하나의 스테이지 딜레이 셀; 및
    상기 클록 패스에 연관된 적어도 하나의 클록 딜레이 셀을 포함하는 전압 모니터.
  8. 제 4 항에 있어서,
    상기 클록과 다른 클록에 응답하여 상기 래치 회로들에 저장된 데이터를 래치하는 제 2 래치 회로들을 더 포함하는 전압 모니터.
  9. 제 4 항에 있어서,
    상기 클록 딜레이 셀들의 각각의 딜레이 크기는 상기 데이터 딜레이 셀들의 각각의 딜레이 크기보다 큰 전압 모니터.
  10. 제 4 항에 있어서,
    상기 클록 딜레이 셀들 각각은 앤드 게이트로 구현되는 전압 모니터.
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