KR101782137B1 - 파워 온 리셋 회로 - Google Patents

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Abstract

본 발명의 목적은 적은 수의 트랜지스터들 및 저항 소자들을 이용하여 전원 전압의 레벨을 검출하고 리셋 신호를 발생시킴으로써, 감소된 면적을 갖는 파워 온 리셋 회로를 제공하는 것이다. 본 발명의 실시 예에 따른 파워 온 리셋 회로는 전원 노드, 제 1 및 제 2 라인들과 연결되는 커런트 미러(current mirror), 제 1 라인에 연결되고 전원 전압에 따라 변하는 비교 전압을 발생하는 비교 전압 발생기를 포함한다. 그리고, 파워 온 리셋 회로는 제 2 라인에 연결되고 제 2 라인의 전압 레벨의 변화에 응답하여 리셋 신호를 활성화하는 구동기 및 비교 전압에 따라 제 2 라인을 접지 노드에 전기적으로 연결하는 접지 선택 트랜지스터를 더 포함한다.

Description

파워 온 리셋 회로{POWER ON RESET CIRCUIT}
본 발명은 반도체 집적 회로에 관한 것으로, 좀 더 구체적으로는 반도체 집적 회로로 전원이 공급되기 시작할 때 리셋 신호를 제공하는 파워 온 리셋(Power On Reset,POR) 회로에 관한 것이다.
반도체 집적 회로는 전원이 공급될 때 오작동을 방지하기 위해 파워 온 리셋 회로를 포함한다. 전원이 반도체 집적 회로에 인가될 때, 전원 전압이 소정의 레벨에 도달하면 파워 온 리셋 회로는 반도체 집적 회로를 구성하는 플립 플롭, 래치, 카운터, 레지스터 등을 초기화시키기 위한 리셋 신호를 제공한다. 일반적으로, 파워 온 시에 전원 전압이 소정 레벨에 도달하면 리셋 신호를 활성화한다. 그리고 전원 전압이 정상 동작 전압에 도달하게 되면 리셋 신호는 불활성화된다. 활성화된 리셋 신호에 응답하여, 반도체 집적 회로의 내부 구성 요소들은 초기 상태로 리셋된다.
최근 들어, 휴대용 퍼스널 컴퓨터, 넷북(net-book), 개인용 휴대 단말기(Personal Digital Assistant,PDA), 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 스마트폰(smart phone), PMP(portable multimedia player), 휴대용 게임기, 디지털 카메라(digital camera), DMB (Digital Multimedia Broadcasting) 재생기 등, 저 전원 전압을 사용하여 동작하는 전자 장치의 사용이 증가하고 있다. 이에 수반하여, 저 전원전압에서 동작하는 반도체 집적 회로를 위한 파워 온 리셋 회로의 설계가 중요한 문제로 떠오르고 있다.
본 발명의 목적은 적은 수의 트랜지스터들 및 저항 소자들을 이용하여 전원 전압의 레벨을 검출하고 리셋 신호를 발생시킴으로써, 감소된 면적을 갖는 파워 온 리셋 회로를 제공하는 것이다.
상술한 목적을 해결하기 위하여, 본 발명의 실시 예에 따른 파워 온 리셋 회로는 가변하는 전원 전압이 인가되는 전원 노드에 연결되고, 제 1 및 제 2 라인들과 연결되는 커런트 미러(current mirror); 상기 제 1 라인에 연결되고, 상기 전원 전압에 따라 가변하는 비교 전압을 발생하는 비교 전압 발생기; 상기 제 2 라인에 연결되고, 상기 제 2 라인의 전압 레벨의 변화에 응답하여 리셋 신호를 활성화하는 구동기; 및 상기 비교 전압에 따라 상기 제 2 라인을 접지 노드에 전기적으로 연결하는 접지 선택 트랜지스터를 포함한다.
이때, 상기 제 2 라인의 전압 레벨은 상기 전원 전압의 레벨이 증가함에 따라 증가하고, 상기 접지 선택 트랜지스터의 턴 온(turn on) 동작에 따라 상기 제 2 라인의 전압 레벨은 감소될 것이다.
그리고, 상기 구동기는 상기 제 2 라인의 전압 레벨이 특정된 전압 레벨보다 높을 때 상기 리셋 신호를 활성화할 수 있다. 그리고 상기 구동기는 상기 제 2 라인의 전압 레벨이 상기 소정의 전압 레벨보다 낮을 때 상기 리셋 신호를 비활성화할 수 있다.
실시 예로서, 상기 구동기는 상기 제 2 라인의 전압 레벨이 상기 특정된 전압 레벨보다 높다고 감지된 시점으로부터 소정의 시간 경과 후에, 상기 전원 전압을 이용하여 상기 리셋 신호를 활성화할 수 있다.
실시 예로서, 상기 비교 전압 발생기는 상기 제 1 라인에 연결되는 제 1 임피던스 소자, 상기 제 1 임피던스 소자와 상기 접지 노드 사이에 연결되는 제 2 임피던스 소자를 포함하며, 상기 제 1 및 제 2 임피던스 소자들 사이에 형성된 노드의 전압은 상기 비교 전압으로 제공될 수 있다.
실시 예로서, 상기 비교 전압 발생기는 상기 제 1 및 제 2 임피던스 소자들 사이에 형성된 노드에 연결되는 게이트를 갖는 검출 트랜지스터를 더 포함할 수 있다. 상기 검출 트랜지스터의 일단은 상기 제 1 라인과 상기 제 1 임피던스 소자 사이에 형성된 노드에 연결되고, 상기 검출 트랜지스터의 타단은 상기 접지 노드와 연결될 것이다.
다른 실시 예로서, 파워 온 리셋 회로는 전원 전압을 수신하고, 상기 전원 전압에 따라 가변하는 전압 레벨을 갖는 검출 노드를 포함하는 전압 레벨 검출 부; 및 상기 검출 노드의 전압 레벨이 소정의 전압 레벨보다 높을 때 리셋 신호를 출력하는 구동기를 포함할 수 있다. 그리고 상기 전압 레벨 검출 부는 상기 전원 전압의 레벨에 따라 가변하는 비교 전압을 발생하는 비교 전압 발생기; 및 상기 비교 전압의 레벨에 따라 상기 검출 노드를 접지 노드와 전기적으로 연결하는 접지 선택 트랜지스터를 포함한다.
이때, 상기 접지 선택 트랜지스터는 상기 검출 노드와 접지 노드 사이에 연결되고, 상기 접지 선택 트랜지스터의 게이트는 상기 비교 전압을 수신하며, 상기 비교 전압에 따라 상기 접지 선택 트랜지스터의 턴 온 여부가 결정될 것이다.
실시 예로서, 상기 전원 전압을 수신하고, 상기 비교 전압 발생기 및 상기 검출 노드에 연결되는 커런트 미러를 더 포함하며, 상기 커런트 미러는 상기 전원 전압을 이용하여 제 1 및 제 2 전류들을 발생하되, 상기 제 1 전류를 상기 비교 전압 발생기에 제공하고, 상기 제 2 전류를 상기 검출 노드에 제공할 수 있다. 상기 접지 선택 트랜지스터가 턴 오프 될 때, 상기 검출 노드의 전압 레벨은 상기 제 2 전류가 제공됨에 따라 상승할 것이다.
실시 예로서, 상기 전압 레벨 검출 부는 일단으로부터 상기 전원 전압을 수신하는 제 1 트랜지스터; 일단으로부터 상기 전원 전압을 수신하는 제 2 트랜지스터; 및 상기 제 1 트랜지스터의 타단 및 상기 비교 전압 발생기에 연결되는 제어용 임피던스 소자를 구비하는 커런트 미러를 더 포함한다. 상기 제 1 및 제 2 트랜지스터들의 게이트들은 서로 연결되고, 상기 제 1 트랜지스터의 게이트는 상기 제 1 트랜지스터의 타단에 연결되고, 그리고 상기 제 2 트랜지스터의 타단은 상기 검출 노드에 연결될 수 있다.
실시 예로서, 상기 비교 전압 발생기는 상기 제어용 임피던스 소자에 연결되는 제 1 임피던스 소자, 상기 제 1 임피던스 소자와 상기 접지 노드 사이에 연결되는 제 2 임피던스 소자 및 상기 제 1 및 제 2 임피던스 소자들 사이에 형성된 노드에 연결되는 게이트를 갖는 검출 트랜지스터를 포함한다. 상기 검출 트랜지스터의 일단은 상기 제어용 임피던스 소자와 상기 제 1 임피던스 소자 사이에 형성된 노드에 연결되고, 상기 검출 트랜지스터의 타단은 상기 접지 노드와 연결되고, 상기 제 1 및 제 2 임피던스 소자들 사이에 형성된 노드의 전압은 상기 비교 전압으로 제공될 것이다.
본 발명의 실시 예에 따르면, 파워 온 리셋 회로는 적은 수의 트랜지스터 및 저항 소자들을 이용하여 검출 노드의 전압 레벨을 조절한다. 그리고 검출 노드의 전압 레벨의 변화에 응답하여 리셋 신호가 발생된다. 따라서, 감소된 면적을 갖는 파워 온 리셋 회로가 제공된다.
도 1은 본 발명의 실시 예에 따른 파워 온 리셋 회로를 보여주는 블록도이다.
도 2는 도 1의 파워 온 리셋 회로를 좀 더 상세히 보여주는 블록도이다.
도 3은 도 2의 구동기를 보여주는 회로도이다.
도 4는 전원 노드의 전압이 변함에 따라 가변하는 검출 노드의 전압(VDN)을 보여준다.
도 5는 검출 노드의 전압에 따라 구동기에서 발생되는 리셋 신호를 보여주는 타이밍도이다.
도 6은 파워 온 리셋 회로를 포함하는 컴퓨팅 시스템을 보여주는 블록도이다.
앞의 일반적인 설명 및 다음의 상세한 설명 모두 예시적이라는 것이 이해되어야 하며, 청구된 발명의 부가적인 설명이 제공되는 것으로 여겨져야 한다. 참조 부호들이 본 발명의 바람직한 실시 예들에 상세히 표시되어 있으며, 그것의 예들이 참조 도면들에 표시되어 있다. 가능한 어떤 경우에도, 동일한 참조 번호들이 동일한 또는 유사한 부분을 참조하기 위해서 설명 및 도면들에 사용된다.
명세서 전체에서, 어떤 부분이 다른 부분과 "연결"되어 있다고 할 때, 이는 "직접적으로 연결"되어 있는 경우뿐 아니라, 그 중간에 다른 소자를 사이에 두고 "전기적으로 연결"되어 있는 경우도 포함한다. 명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
이하에서, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 실시 예를 첨부된 도면을 참조하여 설명하기로 한다.
도 1은 본 발명의 실시 예에 따른 파워 온 리셋 회로(Power On Reset circuit,1000)를 보여주는 블록도이다. 도 1을 참조하면, 파워 온 리셋 회로(1000)는 전압 레벨 검출 부(100) 및 구동기(Driver,200)를 포함한다.
전압 레벨 검출 부(100) 및 구동기(200)는 서로 전기적으로 연결된다. 전압 레벨 검출 부(100) 및 구동기(200)는 전원 전압을 수신하는 전원 노드(VDDN)에 연결된다. 이때, 전원 전압의 레벨은 가변될 수 있다. 예를 들면, 파워 온 리셋 회로(1000)를 포함하는 반도체 집적 회로(미도시)의 동작 전압으로서 전원 전압이 제공될 때, 제공되는 전원 전압은 임의의 전압으로부터 동작 전압까지 상승할 것이다.
구동기(200)는 전압 레벨 검출부(100)에 전기적으로 연결된다. 구동기(200)는 전압 레벨 검출부(100)로부터 출력되는 전압의 레벨과 소정의 전압 레벨을 비교하고, 비교 결과에 따라 리셋 신호(RS)를 활성화 또는 비활성화한다. 예시적으로, 구동기(200)는 전압 레벨 검출부(100)로부터 수신된 전압 레벨이 소정의 전압 레벨보다 높을 때 리셋 신호(RS)를 활성화할 것이다.
전압 레벨 검출 부(100)는 커런트 미러(Current mirror,120), 비교 전압 발생기(Comparative voltage generator,140), 검출 노드(DN) 및 접지 선택 트랜지스터(GST)를 포함한다.
커런트 미러(120)는 전원 노드(VDDN)에 연결된다. 커런트 미러(120)는 제 1 라인(L1)을 통하여 비교 전압 발생기(140)에 연결된다. 그리고 커런트 미러(120)는 제 2 라인(L2)을 통하여 접지 선택 트랜지스터(GST)에 연결된다. 검출 노드(DN)는 제 2 라인(L2) 상에 위치한다.
커런트 미러(120)는 제 1 및 제 2 라인들(L1,L2)을 통하여 비교 전압 발생기(140) 및 접지 선택 트랜지스터(GST)에 각각 전류를 제공한다. 제 1 및 제 2 라인들(L1,L2)을 통하여 제공되는 전류는 전원 전압의 레벨에 따라 양적으로 가변될 것이다.
비교 전압 발생기(140)는 제 1 라인(L1)을 통하여 커런트 미러(120)에 연결된다. 비교 전압 발생기(140)는 접지 노드(GN)에 연결된다. 비교 전압 발생기(140)는 제 1 라인(L1)을 통하여 제공되는 전류를 이용하여 비교 전압을 발생한다. 이때, 비교 전압의 레벨은 전원 전압에 따라 가변될 것이다. 비교 전압은 제 3 라인(L3)을 통하여 접지 선택 트랜지스터(GST)의 게이트(Gate)에 제공된다.
접지 선택 트랜지스터(GST)는 제 2 라인(L2)을 통하여 커런트 미러(120)에 연결된다. 접지 선택 트랜지스터(GST)는 접지 노드(GN)에 연결된다. 그리고 접지 선택 트랜지스터(GST)는 게이트를 통하여 비교 전압을 수신한다. 수신되는 비교 전압에 따라 접지 선택 트랜지스터(GST)는 턴 온(turn on) 또는 턴 오프(turn off) 될 것이다.
접지 선택 트랜지스터(GST)가 턴 오프 상태인 경우, 검출 노드(DN)의 전압 레벨은 제 2 라인(L2)을 통하여 전류가 제공됨에 따라 상승할 것이다. 즉, 제 2 라인(L2)을 통해 전하가 유입됨으로써, 검출 노드(DN)의 전압은 상승할 것이다. 이때, 검출 노드(DN)의 전압은 전원 노드(VDDN)의 전압의 레벨에 따라 가변될 것이다. 그리고 검출 노드(DN)와 연결된 구동기(200)는 검출 노드(DN)의 전압 레벨이 소정의 전압 레벨보다 높을 때 리셋 신호(RS)를 활성화할 것이다.
접지 선택 트랜지스터(GST)가 턴 온(turn on)되는 경우, 접지 선택 트랜지스터(GST)는 전류 통로를 형성할 것이다. 그리고, 검출 노드(DN)는 접지 노드(GN)에 전기적으로 연결될 것이다. 검출 노드(DN)에 축적된 전하가 접지 노드(GN)로 방출되기 때문에, 검출 노드(DN)의 전압 레벨은 급격히 감소할 것이다. 구동기(200)는 검출 노드(DN)의 전압 레벨이 소정의 전압 레벨보다 낮을 때 리셋 신호(RS)를 비활성화할 것이다.
본 발명의 실시 예에 따르면, 비교 전압의 레벨에 따라 접지 선택 트랜지스터(GST)가 턴 온 또는 턴 오프 되고, 검출 노드(DN)의 전압 레벨이 조절된다. 그리고, 검출 노드(DN)의 전압 레벨에 따라 리셋 신호(RS)가 활성화 또는 비활성화된다.
도 2는 도 1의 파워 온 리셋 회로(1000)를 좀 더 상세히 보여주는 블록도이다. 도 2를 참조하면, 커런트 미러(120)는 제 1 및 제 2 트랜지스터들(T1,T2), 그리고 제어용 저항 소자(CR)를 포함한다. 이때, 도 2에 도시된 제어용 저항 소자(CR)는 예시적인 것이며, 제어용 저항 소자(CR)는 다른 임피던스 소자로 대체될 수 있다.
제 1 트랜지스터(T1)의 소스(Source)는 전원 노드(VDDN)에 연결된다. 제 1 트랜지스터(T1)의 드레인(Drain)은 제어용 저항 소자(CR)에 연결된다. 제 1 트랜지스터(T1)의 게이트(Gate) 및 드레인은 서로 연결된다. 그리고 제어용 저항 소자(CR)는 제 1 라인(L1)을 통하여 비교 전압 발생기(140)에 연결된다.
제 2 트랜지스터(T2)의 소스는 전원 노드(VDDN)에 연결된다. 제 2 트랜지스터(T2)의 드레인는 검출 노드(DN)에 연결된다. 따라서, 제 2 트랜지스터(T2)의 드레인의 전압 레벨과 검출 노드(DN)의 전압 레벨은 동일할 것이다. 제 2 트랜지스터(T2)의 게이트와 제 1 트랜지스터(T1)의 게이트는 서로 연결된다.
도 2에 도시된 구조에 따라서, 커런트 미러(120)는 제 1 및 제 2 라인들(L1,L2)을 통하여 각각 비교 전압 발생기(140) 및 접지 선택 트랜지스터(GST)에 전류들을 제공한다. 제 1 라인(L1)을 통해 흐르는 전류의 양은 전원 노드(VDDN)의 전압의 레벨에 따라 가변할 것이다. 제 1 라인(L1)을 통해 흐르는 전류의 양은 제어용 저항 소자(CR)의 값에 따라 조절될 수 있다. 그리고, 제 2 라인(L2)의 전류의 값은 제 1 라인(L1)을 통해 흐르는 전류의 값이 변함에 따라 가변한다. 예를 들면, 제 1 라인(L1)에 흐르는 전류의 값과 동일한 값을 가지는 전류가 제 2 라인(L2)에 흐를 것이다.
도 2에서, 제 1 및 제 2 트랜지스터들(T1,T2)은 P형 트랜지스터들인 것으로 도시된다. 그러나, 이는 예시적인 것이며, 제 1 및 제 2 트랜지스터들(T1,T2)은 N형 트랜지스터들로 대체될 수 있다.
비교 전압 발생기(140)는 제 1 및 제 2 저항 소자들(R1,R2), 제 1 및 제 2 노드들(a,b), 그리고 검출 트랜지스터(DT)를 포함한다. 제 1 노드(a)는 제 1 라인(L1)에 연결된다. 제 1 저항 소자(R1)는 제 1 노드(a) 및 제 2 노드(b)에 연결된다. 제 2 저항 소자(R2)는 제 2 노드(b) 및 접지 노드 사이에 연결된다.
검출 트랜지스터(DT)의 드레인은 제 1 노드(a)에, 검출 트랜지스터(DT)의 소스는 접지 노드(GN)에 연결된다. 그리고, 검출 트랜지스터(DT)의 게이트 및 접지 선택 트랜지스터(GST)의 게이트는 제 2 노드(b)에 공통 연결된다.
검출 트랜지스터(DT)는 제 2 노드(b)의 전압에 따라 턴 온 또는 턴 오프될 것이다. 제 2 노드(b)의 전압은 제 3 라인(L3)을 통하여 비교 전압으로서 접지 선택 트랜지스터(GST)에 제공된다. 따라서, 접지 선택 트랜지스터(GST)는 제 2 노드(b)의 전압 레벨에 따라 턴 온 또는 턴 오프될 것이다.
검출 트랜지스터(DT) 및 접지 선택 트랜지스터(GST)가 턴 오프 되는 경우, 제 1 및 제 2 노드들(a,b)의 전압 레벨들은 대략 제어용 저항 소자(CR), 그리고 제 1 및 제 2 저항 소자들(R1,R2)의 저항 값들의 비율에 따라 결정될 것이다. 예시적으로, 제 1 및 제 2 노드들(a,b)의 전압 레벨들은 각각 수학식 1 및 수학식 2로 표현될 수 있다.
Figure 112010072776341-pat00001
Figure 112010072776341-pat00002
수학식 1 및 2를 참조하면, VG는 제 1 및 제 2 트랜지스터들(T1,T2)의 게이트의 전압 레벨을 나타낸다. Va 및 Vb는 각각 제 1 및 제 2 노드들(a,b)의 전압 레벨들을 나타낸다. 수학식 1 및 2에 따르면, 제 1 및 제 2 노드들(a,b)의 전압들은 대략적으로 전압 분배 원칙에 따라 결정될 수 있다. 다만, 수학식 1 및 2는 예시적인 것으로서, 제 1 및 제 2 노드들(a,b)의 전압 레벨은 제 1 라인(L1)을 통해 흐르는 전류 및 저항 소자들(R1,R2)의 관계로 계산될 수도 있다.
VG는 전원 노드(VDDN)의 전압 레벨이 증가할수록 함께 증가할 것이다. 예시적으로, VG는 전원 노드(VDDN)의 전압 레벨과, 제 1 또는 제 2 트랜지스터(T1,T2)의 문턱 전압 레벨의 차이로 계산될 것이다. 그리고, 전원 노드(VDDN)의 전압 레벨이 증가할수록 VG도 증가할 것이다. 그리고 수학식 2에 따라서, VG의 레벨이 증가할수록 제 2 노드(b)의 전압 레벨은 증가할 것이다.
전원 전압이 전원 노드(VDDN)에 인가되는 경우, 접지 선택 트랜지스터(GST)가 턴 오프(turn off) 상태라고 가정한다. 이때, 검출 노드(DN)의 전압은 상승할 것이다. 그리고, 제 2 노드(b)의 전압 레벨이 접지 선택 트랜지스터(GST)의 문턱 전압에 이르면, 접지 선택 트랜지스터(GST)가 턴 온 될 것이다. 접지 선택 트랜지스터(GST)가 턴 온(turn on) 상태일 때, 검출 노드(DN)의 전압은 급격히 감소할 것이다.
즉, 제 2 노드(b)의 전압(즉, 비교 전압)에 따라 접지 선택 트랜지스터(GST)의 턴 온 여부가 결정된다. 제어용 저항 소자(CR), 그리고 제 1 및 제 2 저항 소자들(R1,R2)의 값을 변경함으로써, 접지 선택 트랜지스터(GST)가 턴 온 되는 타이밍이 조절될 수 있다. 그리고, 접지 선택 트랜지스터(GST)의 턴 온 또는 턴 오프 동작에 따라서 검출 노드(DN)의 전압 레벨이 조절된다.
검출 노드(DN)의 전압 레벨에 따라, 구동기(200)는 리셋 신호(RS)를 활성화 또는 비활성화할 것이다. 예시적으로, 검출 노드(DN)의 전압 레벨이 소정의 전압 레벨보다 높은 경우, 구동기(200)는 리셋 신호(RS)를 활성화할 것이다. 그리고 검출 노드(DN)의 전압이 소정의 전압 레벨보다 낮은 경우, 구동기(200)는 리셋 신호(RS)를 비활성화할 것이다. 즉, 비교 전압이 상승함에 따라 접지 선택 트랜지스터(GST)가 턴 온 되는 경우, 구동기(200)는 리셋 신호(RS)를 비활성화할 것이다.
본 발명의 실시 예에 따르면, 제어용 저항 소자(CR), 그리고 제 1 및 제 2 저항 소자들(R1,R2)의 값을 변경함으로써, 제 1 및 제 2 노드들(a,b)에 인가되는 전압들의 분배 비율이 조절된다. 즉, 제어용 저항 소자(CR), 그리고 제 1 및 제 2 저항 소자들(R1,R2)의 값을 변경함으로써, 제 2 노드(b)의 전압(즉, 비교 전압)이 조절된다. 그리고 조절된 제 2 노드(b)의 전압에 따라 리셋 신호(RS)가 활성화되는 타이밍 및 리셋 신호(RS)가 비활성화되는 타이밍이 조절될 수 있다.
즉, 파워 온 리셋 회로(1000)에 인가되는 전원 전압의 크기 및 변화량에 따라, 제어용 저항 소자(CR), 그리고 제 1 및 제 2 저항 소자들(R1,R2)의 값을 변경함으로써, 리셋 신호(RS)가 활성화되는 타이밍이 조절될 수 있다.
도 2에서, 검출 트랜지스터(DT) 및 접지 선택 트랜지스터(GST)는 N형 트랜지스터들인 것으로 도시된다. 그러나 이는 예시적인 것으로, 검출 트랜지스터(DT) 및 접지 선택 트랜지스터(GST)는 P형 트랜지스터들로 구성될 수 있다.
본 발명의 실시 예에 따른 파워 온 리셋 회로(1000)는 4개의 트랜지스터들(T1,T2,DT,GST)을 이용함으로써 전원 노드(VDDN)의 전압 레벨의 변화에 따라 검출 노드의 전압 레벨이 가변된다. 그리고 검출 노드의 전압에 응답하여 리셋 신호(RS)가 활성화된다. 따라서, 감소된 면적을 가지는 파워 온 리셋 회로가 제공된다.
도 3은 도 2의 구동기(200)를 보여주는 회로도이다. 도 3을 참조하면, 구동기(200)는 버퍼(210), 지연기(220) 및 출력 인버터(230)를 포함한다.
버퍼(210)는 적어도 하나의 인버터를 포함한다. 도 3에서, 버퍼(210)는 예시적으로 두 개의 인버터들(NG1,NG2)을 포함하는 것으로 도시된다. 그리고 인버터들(NG1,NG2)은 각각 P형 트랜지스터 및 N 형 트랜지스터를 포함한다.
버퍼(210)의 출력 노드(d)는 검출 노드(DN)의 전압에 따라 전원 노드(VDDN) 또는 접지 노드(GN)에 연결된다. 검출 노드(DN)의 전압 레벨이 소정의 전압 레벨보다 높은 경우, 버퍼(210)의 출력 노드(d)는 전원 노드(VDDN)에 연결된다. 그리고, 검출 노드(DN)의 전압 레벨이 소정의 전압 레벨보다 낮은 경우, 버퍼(210)의 출력 노드(d)는 접지 노드(GN)에 연결될 것이다.
예를 들면, 검출 노드(DN)의 전압 레벨이 제 4 트랜지스터(T4)의 문턱 전압의 레벨보다 높은 경우, 제 1 인버터(NG1)의 출력 노드(c)는 접지 노드(GN)에 연결될 것이다. 그리고 이에 수반하여, 제 2 인버터(NG2)의 출력 노드(d)는 전원 노드(VDDN)에 연결될 것이다.
검출 노드(DN)의 전압 레벨이 제 3 트랜지스터(T3)의 문턱 전압보다 낮은 경우, 제 1 인버터(NG1)의 출력 노드(c)는 전원 노드(VDDN)에 연결될 것이다. 그리고 이에 수반하여, 제 2 인버터(NG2)의 출력 노드(d)는 접지 노드(GN)에 연결될 것이다.
버퍼(210)의 출력 노드(d)는 검출 노드(DN)의 전압 레벨이 소정의 전압 레벨에 도달하는지 여부에 따라 전원 노드(VDDN) 또는 접지 노드(GN)에 연결된다. 따라서, 버퍼(210)의 출력 전압에 기반하여 리셋 신호가 발생되는 경우가 검출 노드(DN)의 전압에 기반하여 리셋 신호가 발생되는 경우보다 향상된 신뢰성을 가질 것이다.
지연기(220)는 제 7 및 제 8 트랜지스터들(T7,T8), 제 3 저항 소자(R3) 및 커패시터 소자(C)를 포함한다. 도 3의 지연기(220)는 버퍼(210)의 출력 노드(d)의 전압을 지연시키는 일 실시 예를 도시한 것으로서, 지연기(220)는 도 3에 도시된 지연기(220)와 다르게 구현될 수 있을 것이다. 예를 들면, 지연기(220)는 버퍼(210)의 출력 노드(d)의 전압을 지연시키기 위한 복수의 인버터들(미도시)로 구현될 수 있다.
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지연기(220)는 버퍼(210)의 출력 노드(d)로부터 전달된 전압이 소정의 시간 경과 후에 출력되도록, 출력 노드(d)의 전압을 지연시킨다.
예를 들면, 버퍼(210)의 출력 노드(d)가 접지 노드(GN)에 연결된 경우, 제 7 트랜지스터(T7)는 턴 온 되고, 제 8 트랜지스터(T8)는 턴 오프될 것이다. 그리고 커패시터 소자(C)에 의해, 지연기(220)의 출력 노드(e)의 전압 레벨은 점진적으로 증가할 것이다.
버퍼(210)의 출력 노드(d)가 전원 노드(VDDN)에 연결된 경우, 제 8 트랜지스터(T8)는 턴 온 되고, 제 7 트랜지스터(T7)는 턴 오프 될 것이다. 그리고, 커패시터 소자(C)에 의해, 지연기(220)의 출력 노드(e)의 전압은 점진적으로 감소할 것이다.
출력 인버터(230)는 지연기(220)의 출력 노드(e)의 전압 레벨에 따라, 리셋 신호(RS)를 활성화 또는 비활성화시킨다.
출력 인버터(230)는 제 9 및 제 10 트랜지스터들(T9,T10)을 포함한다. 제 9 및 제 10 트랜지스터들(T9,T10)은 출력 노드(e)의 전압 레벨에 따라 턴 온 또는 턴 오프 된다.
출력 노드(e)의 전압 레벨이 감소하여 제 9 트랜지스터(T9)의 문턱 전압 레벨에 도달할 때, 하이 레벨의 리셋 신호(RS)가 출력되고, 리셋 신호(RS)는 활성화된다. 반면, 출력 노드(e)의 전압 레벨이 증가하여 제 10 트랜지스터(T10)의 문턱 전압 레벨에 도달할 때, 로우 레벨의 리셋 신호(RS)가 출력되고, 리셋 신호(RS)는 비활성화된다.
결과적으로, 검출 노드(DN)의 전압이 소정의 전압(예를 들면, 제 4 트랜지스터(T4)의 문턱 전압)보다 높은 경우, 하이 레벨의 리셋 신호(RS)가 발생될 것이다. 그리고, 검출 노드(DN)의 전압이 소정의 전압보다 낮은 경우, 로우 레벨의 리셋 신호(RS)가 발생될 것이다.
본 발명의 실시 예에 따른 구동기(200)는 검출 노드(DN)의 전압 레벨이 소정의 전압 레벨보다 높다고 감지된 시점으로부터 소정의 시간 경과 후에, 리셋 신호(RS)를 활성화한다. 구동기(200)에서 소정의 시간을 지연함으로써, 전원 노드(VDDN)의 전압이 안정된 후에 리셋 신호(PS)가 발생된다. 따라서 향상된 신뢰성을 가지는 파워 온 리셋 회로(1000)가 제공된다.
도 4는 도 2의 전원 노드(VDDN)의 전압(VDD)의 변화에 따라 가변하는 검출 노드(DN)의 전압(VDN)을 보여준다. 도 4를 참조한 설명에서, 검출 트랜지스터(DT)의 문턱 전압의 레벨(Vth)과 접지 선택 트랜지스터(GST)의 문턱 전압의 레벨은 동일하다고 가정한다.
도 2 및 4를 참조하면, 제 1 시간 구간(t1)에서, 전원 노드(VDDN)의 전압(VDD) 레벨이 증가함에 따라 검출 노드(DN)의 전압(VDN) 레벨이 함께 증가한다. 구체적으로, 제 1 시간 구간(t1)에서 접지 선택 트랜지스터(GST)가 턴 오프 상태이다. 따라서, 검출 노드(DN)에 유입되는 전하가 축적되고, 검출 노드(DN)의 전압(VDN)의 레벨은 상승할 것이다. 구동기(200)는 검출 노드(DN)의 전압(VDN)에 응답하여 리셋 신호(RS)를 활성화할 것이다.
제 1 시간 구간(t1)에서, 검출 트랜지스터(DT)는 턴 오프 상태이다. 전압 분배 원칙에 따라, 전원 노드(VDDN)의 전압(VDD) 레벨이 증가할 때, 제 2 노드(b)의 전압(Vb) 레벨도 함께 증가할 것이다.
제 2 시간 구간(t2)에서, 제 2 노드(b)의 전압(Vb) 레벨이 검출 트랜지스터(DT)의 문턱 전압 레벨(Vth)에 도달하면, 검출 트랜지스터(DT)는 턴 온된다. 그리고, 제 2 노드(b)의 전압(Vb) 레벨은 대략적으로 검출 트랜지스터(DT)의 문턱 전압 레벨(Vth)로 유지된다.
또한, 제 2 노드(b)의 전압 레벨(Vb)이 접지 선택 트랜지스터(GST)의 문턱 전압에 도달함에 따라, 접지 선택 트랜지스터(GST)도 턴 온 될 것이다. 접지 선택 트랜지스터(GST)가 턴 온 되면, 검출 노드(DN)에 축적된 전하는 급격히 접지 노드(GN)로 방출될 것이다. 검출 노드(DN)의 전압(VDN) 레벨은 급격히 감소할 것이다. 이때, 구동기(200)는 검출 노드(DN)의 전압(VDN)에 응답하여 리셋 신호(RS)를 비활성화할 것이다.
제 3 시간 구간(t2)에서, 전원 노드(VDDN)의 전압(VDD) 레벨이 감소함에 따라, 검출 트랜지스터(DT)는 턴 오프 될 것이다. 그리고, 제 2 노드(b)의 전압(Vb) 레벨은 전압 분배 원칙에 따라 전원 노드(VDDN)의 전압(VDD) 레벨과 비례할 것이다.
제 2 노드(b)의 전압(Vb) 레벨이 감소하여 접지 선택 트랜지스터(GST)의 문턱 전압에 도달하면, 접지 선택 트랜지스터(GST)가 다시 턴 오프 될 것이다. 그리고, 검출 노드(DN)의 전압(VDN) 레벨은 급격하게 상승한 후에, 전원 노드(VDDN)의 전압(VDD)에 따라 감소할 것이다. 이때, 구동기(200)는 검출 노드(DN)의 전압(VDN)에 응답하여 리셋 신호(RS)를 활성화할 것이다.
도 5는 검출 노드(DN)의 전압(VDN)에 따라 구동기(200)에서 활성화되는 리셋 신호(RS)를 보여주는 타이밍도이다. 도 2 및 5를 참조하면, 리셋 신호(RS)는 검출 노드(DN)의 전압(VDN)에 응답하여 활성화된다.
제 1 시간 구간(t1)에서, 검출 노드(DN)의 전압(VDN) 레벨이 임계 전압 레벨(Vcr)에 이르면, 소정의 시간 경과 후에 리셋 신호(RS)가 활성화된다(①). 예시적으로, 임계 전압 레벨(Vcr)은 구동기(200)에 포함된 제 3 및 제 4 트랜지스터들(T3,T4,도 3 참조)의 문턱 전압에 의해 결정될 수 있다. 도 5에서, 예시적으로 리셋 신호(RS)가 활성화되는 경우는 하이 레벨의 리셋 신호(RS)가 발생되는 경우로 가정된다.
제 2 시간 구간(t2)에서, 검출 노드(DN)의 전압(VDN) 레벨은 급격히 감소한다. 검출 노드(DN)의 전압(VDN)이 급격히 감소하여 임계 전압 레벨(Vcr)에 이르면, 구동기(200)는 소정의 시간 경과 후에 리셋 신호(RS)를 비활성화할 것이다(②). 도 5에서, 예시적으로 리셋 신호(RS)가 비활성화되는 경우는 로우 레벨의 리셋 신호(RS)가 발생되는 경우라고 가정된다.
제 3 시간 구간(t3)에서, 검출 노드(DN)의 전압(VDN) 레벨이 임계 전압 레벨(Vcr)보다 높아지면, 구동기(200)는 소정의 시간 경과 후에 리셋 신호(RS)를 활성화한다(③).
마찬가지로, 임계 전압 레벨(Vcr)보다 높던 검출 노드(DN)의 전압(VDN) 레벨이 임계 전압 레벨(Vcr)보다 낮아지면, 구동기(200)는 소정 시간 경과 후에 리셋 신호(RS)의 비활성화할 것이다(④).
도 5에서, 예시적으로 리셋 신호(RS)의 상태가 하이 레벨일 때, 리셋 신호(RS)는 활성화되고, 리셋 신호(RS)의 상태가 로우 레벨일 때, 리셋 신호(RS)가 비활성화되는 것으로 도시된다. 그러나, 이는 예시적인 것으로서, 도 3의 출력 인버터(230)가 다른 유닛으로 대체됨으로써, 리셋 신호(RS)가 활성화 또는 비활성화될 때의 리셋 신호(RS)의 상태는 변경될 수 있다.
도 6은 파워 온 리셋 회로(1000)를 포함하는 컴퓨팅 시스템(2000)을 보여주는 블록도이다. 도 6을 참조하면, 모바일 기기나 데스크 톱 컴퓨터와 같은 정보 처리 시스템에 파워 온 리셋 회로(1000)가 장착된다.
본 발명에 따른 컴퓨팅 시스템(2000)은 메모리(Memory,2100)와 컴퓨팅 시스템(2000)의 리셋 동작을 제어하기 위한 파워 온 리셋 회로(1000)를 포함한다. 그리고 컴퓨팅 시스템(2000)은 각각 버스(2600)에 전기적으로 연결된 사용자 인터페이스(User Interface,2300) 및 중앙처리장치(CPU,2500)를 포함한다.
파워 온 리셋 회로(1000)는 버스(2600)를 통하여 메모리(2100), 사용자 인터페이스(2300) 및 중앙처리장치(CPU)에 연결된다. 그리고 파워 온 리셋 회로(1000)는 리셋 신호를 제공할 것이다.
메모리(2100)는 메모리 카드(Memory Card) 또는 반도체 디스크 장치(Solid State Disk,SSD) 실질적으로 동일하게 구성될 수 있다. 메모리(2100)는 메모리 어레이(미도시) 및 메모리 어레이를 제어하기 위한 컨트롤러(미도시)를 포함할 수 있다.
메모리(2100)는 휘발성 메모리와 불휘발성 메모리로 구분될 수 있다. 휘발성 메모리는 전원 공급이 차단되면 저장하고 있던 데이터가 소멸되는 메모리이다. 휘발성 메모리에는 SRAM (Static RAM), DRAM (Dynamic RAM), SDRAM (Synchronous DRAM) 등이 있다. 불휘발성 메모리는 전원 공급이 차단되어도 저장하고 있던 데이터를 유지하는 메모리 장치이다. 불휘발성 메모리에는 ROM (Read Only Memory), PROM (Programmable ROM), EPROM (Electrically Programmable ROM), EEPROM (Electrically Erasable and Programmable ROM), 플래시 메모리, PRAM (Phase-change RAM), MRAM (Magnetic RAM), RRAM (Resistive RAM), FRAM (Ferroelectric RAM) 등이 있다. 도 6에 도시된 메모리(2100)는 적어도 2 이상의 위에 예시된 메모리들의 조합을 포함할 수 있다.
메모리(2100)는 다양한 형태들의 패키지로 실장 될 수 있다. 예를 들면, 본 발명에 따른 플래시 메모리 장치 또는 메모리 시스템은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 방식으로 패키지화되어 실장될 수 있다.
메모리(2100)에는 사용자 인터페이스(2300)를 통해서 제공되거나, 중앙처리장치(2500)에 의해서 처리된 데이터가 저장된다. 비록 도면에는 도시되지 않았지만, 본 발명에 따른 컴퓨팅 시스템(2000)에는 응용 칩셋(Application Chipset), 카메라 이미지 프로세서(Camera Image Processor,CIS), 모뎀(Modem), 모바일 디램 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
예시적으로, 컴퓨팅 시스템(2000)은 컴퓨터, UMPC (Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA (Personal Digital Assistants), 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 스마트폰(smart phone), e-북(e-book), PMP (portable multimedia player), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙박스(black box), 디지털 카메라(digital camera), DMB (Digital Multimedia Broadcasting) 재생기, 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player), 정보를 무선 환경에서 송수신할 수 있는 장치, 홈 네트워크를 구성하는 다양한 전자 장치들 중 하나, 컴퓨터 네트워크를 구성하는 다양한 전자 장치들 중 하나, 텔레매틱스 네트워크를 구성하는 다양한 전자 장치들 중 하나, RFID 장치 등에 실장 될 수 있다.
본 발명의 실시 예에 따르면, 파워 온 리셋 회로는 트랜지스터들 및 저항 소자들만을 이용하여 검출 노드의 전압 레벨을 조절한다. 그리고 검출 노드의 전압 레벨의 변화에 응답하여 리셋 신호가 활성화된다. 따라서, 감소된 면적을 갖는 파워 온 리셋 회로가 제공된다.
본 발명의 실시 예에 따르면, 파워 온 리셋 회로에 포함된 저항 소자들의 값을 변경함으로써, 전원 전압에 따라 변하는 비교 전압의 레벨이 조절된다. 그리고 조절된 비교 전압에 따라 리셋 신호가 활성화되는 타이밍이 조절될 수 있다. 즉, 인가되는 전원 전압의 크기 및 변화량에 따라 저항 소자들의 값을 변경함으로써, 리셋 신호가 활성화되는 타이밍이 조절될 수 있다. 따라서, 신뢰성이 향상된 파워 온 리셋 회로가 제공된다.
한편, 본 발명의 범위 또는 기술적 사상을 벗어나지 않고 본 발명의 구조가 다양하게 수정되거나 변경될 수 있음은 이 분야에 숙련된 자들에게 자명하다. 상술한 내용을 고려하여 볼 때, 만약 본 발명의 수정 및 변경이 아래의 청구항들 및 동등물의 범주 내에 속한다면, 본 발명이 이 발명의 변경 및 수정을 포함하는 것으로 여겨진다.
100: 전압 레벨 검출 부
120: 커런트 미러
140: 비교 전압 발생기
200: 구동기
GST: 접지 선택 트랜지스터
DN: 검출 노드
RS: 리셋 신호
T1~T4: 제 1 내지 제 4 트랜지스터들
CR: 제어용 저항 소자
R1,R2: 제 1 및 제 2 저항 소자들

Claims (10)

  1. 가변하는 전원 전압이 인가되는 전원 노드에 연결되고, 제 1 및 제 2 라인들을 통하여 전류들을 제공하는 커런트 미러(current mirror);
    상기 제 1 라인을 통해 제공되는 전류를 이용하여 비교 전압을 발생하는 비교 전압 발생기;
    상기 제 2 라인에 연결되고, 상기 제 2 라인의 전압 레벨의 변화에 응답하여 리셋 신호를 활성화하는 구동기; 및
    상기 비교 전압에 따라 상기 제 2 라인과 접지 노드를 연결하는 접지 선택 트랜지스터를 포함하되,
    상기 비교 전압 발생기는 상기 제 1 라인에 연결되는 제 1 임피던스 소자, 상기 제 1 임피던스 소자와 상기 접지 노드 사이에 연결되는 제 2 임피던스 소자를 포함하며,
    상기 제 1 및 제 2 임피던스 소자들 사이에 형성된 노드의 전압은 상기 비교 전압으로 제공되고,
    상기 비교 전압 발생기는 상기 제 1 및 제 2 임피던스 소자들 사이에 형성된 노드에 연결되는 게이트를 갖는 검출 트랜지스터를 더 포함하며,
    상기 검출 트랜지스터의 일단은 상기 제 1 라인과 상기 제 1 임피던스 소자 사이에 형성된 노드에 연결되고, 상기 검출 트랜지스터의 타단은 상기 접지 노드와 연결되는 파워 온 리셋 회로.
  2. 제 1 항에 있어서,
    상기 제 2 라인의 전압 레벨은 상기 전원 전압의 레벨이 증가함에 따라 증가하고,
    상기 접지 선택 트랜지스터의 턴 온(turn on) 동작에 따라 상기 제 2 라인의 전압 레벨은 감소되는 파워 온 리셋 회로.
  3. 제 1 항에 있어서,
    상기 구동기는 상기 제 2 라인의 전압 레벨이 특정된 전압 레벨보다 높을 때 상기 리셋 신호를 활성화하고, 상기 제 2 라인의 전압 레벨이 소정의 전압 레벨보다 낮을 때 상기 리셋 신호를 비활성화하는 파워 온 리셋 회로.
  4. 삭제
  5. 삭제
  6. 전원 전압을 수신하고, 상기 전원 전압에 따라 가변하는 전압 레벨을 갖는 검출 노드를 포함하는 전압 레벨 검출 부; 및
    상기 검출 노드의 전압 레벨이 소정의 전압 레벨보다 높을 때 리셋 신호를 출력하는 구동기를 포함하고,
    상기 전압 레벨 검출 부는
    상기 전원 전압의 레벨에 따라 가변하는 비교 전압을 발생하는 비교 전압 발생기; 및
    상기 비교 전압의 레벨에 따라 상기 검출 노드를 접지 노드와 전기적으로 연결하는 접지 선택 트랜지스터를 포함하고,
    상기 전압 레벨 검출 부는
    일단으로부터 상기 전원 전압을 수신하는 제 1 트랜지스터;
    일단으로부터 상기 전원 전압을 수신하는 제 2 트랜지스터; 및
    상기 제 1 트랜지스터의 타단 및 상기 비교 전압 발생기에 연결되는 제어용 임피던스 소자를 구비하는 커런트 미러를 더 포함하되,
    상기 제 1 및 제 2 트랜지스터들의 게이트들은 서로 연결되고, 상기 제 1 트랜지스터의 게이트는 상기 제 1 트랜지스터의 타단에 연결되고, 그리고 상기 제 2 트랜지스터의 타단은 상기 검출 노드에 연결되는 파워 온 리셋 회로.
  7. 제 6 항에 있어서,
    상기 전압 레벨 검출부는
    상기 전원 전압을 수신하는, 상기 비교 전압 발생기 및 상기 검출 노드에 연결되는 커런트 미러를 더 포함하며,
    상기 커런트 미러는 상기 전원 전압을 이용하여 제 1 및 제 2 전류들을 발생하되, 상기 제 1 전류를 상기 비교 전압 발생기에 제공하고, 상기 제 2 전류를 상기 검출 노드에 제공하는 파워 온 리셋 회로.
  8. 제 7 항에 있어서,
    상기 제 1 전류의 값은 상기 전원 전압의 레벨에 따라 가변하고, 상기 제 2 전류의 값은 상기 제 1 전류의 값에 따라 가변하는 파워 온 리셋 회로.
  9. 삭제
  10. 제 6 항에 있어서,
    상기 비교 전압 발생기는 상기 제어용 임피던스 소자에 연결되는 제 1 임피던스 소자, 상기 제 1 임피던스 소자와 상기 접지 노드 사이에 연결되는 제 2 임피던스 소자 및 상기 제 1 및 제 2 임피던스 소자들 사이에 형성된 노드에 연결되는 게이트를 갖는 검출 트랜지스터를 포함하고,
    상기 검출 트랜지스터의 일단은 상기 제어용 임피던스 소자와 상기 제 1 임피던스 소자 사이에 형성된 노드에 연결되고, 상기 검출 트랜지스터의 타단은 상기 접지 노드와 연결되고,
    상기 제 1 및 제 2 임피던스 소자들 사이에 형성된 노드의 전압은 상기 비교 전압으로 제공되는 파워 온 리셋 회로.
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