KR20100089547A - 내부 전압을 발생하는 반도체 장치 및 그 장치를 포함하는 메모리 시스템 장치 - Google Patents

내부 전압을 발생하는 반도체 장치 및 그 장치를 포함하는 메모리 시스템 장치 Download PDF

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Abstract

내부 전압을 발생하는 반도체 장치 및 그 장치를 포함하는 메모리 시스템 장치가 개시된다. 상기 반도체 장치는 비교기, 내부 전압 발생부, 제어 신호 발생부 및 선택부를 구비할 수 있다. 상기 비교기는 기준 전압과 내부 전압을 비교하여 비교 신호를 출력할 수 있다. 상기 내부 전압 발생부는 상기 비교 신호에 응답하여 상기 내부 전압을 발생하여 출력할 수 있다. 상기 제어 신호 발생부는 제어 신호를 발생할 수 있다. 상기 선택부는 제 1 목표 전압 및 제 2 목표 전압을 수신하고, 상기 제어 신호에 응답하여 상기 제 1 목표 전압 및 상기 제 2 목표 전압 중 하나를 선택하여 상기 기준 전압으로서 출력할 수 있다.

Description

내부 전압을 발생하는 반도체 장치 및 그 장치를 포함하는 메모리 시스템 장치{Semiconductor device for generating internal voltage and memory system comprising the device}
본 발명은 반도체 장치 및 메모리 시스템 장치에 관한 것으로, 특히 내부 전압을 발생하는 반도체 장치 및 그 장치를 포함하는 메모리 시스템 장치에 관한 것이다.
반도체 장치는 내부 전압을 발생하여 메모리 셀 어레이 또는 상기 메모리 셀 어레이의 주변 회로에 공급한다. 비트라인 센싱 동작이 수행될 때 상기 메모리 셀 어레이에 공급된 상기 내부 전압의 전압 레벨이 강하된다. 그러므로, 상기 메모리 셀 어레이에 공급하기 위한 상기 내부 전압을 발생하는 경우, 상기 반도체 장치는 상기 내부 전압을 소정의 전압 레벨만큼 상승하여 공급함으로서 상기 센싱 동작 수행시의 전압 강하를 보상할 수 있다.
본 발명이 해결하고자 하는 과제는 센싱(sensing) 동작을 안정적으로 수행할 수 있도록 내부 전압을 발생하는 반도체 장치를 제공하는데 있다.
본 발명이 해결하고자 하는 다른 과제는 상기 반도체 장치를 포함하는 메모리 시스템 장치를 제공하는데 있다.
상기 과제를 달성하기 위한 본 발명의 일 실시예에 따른 반도체 장치는 비교기, 내부 전압 발생부, 제어 신호 발생부 및 선택부를 구비할 수 있다. 상기 비교기는 기준 전압과 내부 전압을 비교하여 비교 신호를 출력할 수 있다. 상기 내부 전압 발생부는 상기 비교 신호에 응답하여 상기 내부 전압을 발생하여 출력할 수 있다. 상기 제어 신호 발생부는 제어 신호를 발생할 수 있다. 상기 선택부는 제 1 목표 전압 및 제 2 목표 전압을 수신하고, 상기 제어 신호에 응답하여 상기 제 1 목표 전압 및 상기 제 2 목표 전압 중 하나를 선택하여 상기 기준 전압으로서 출력할 수 있다.
상기 선택부는 상기 제어 신호에 응답하여, 오버 드라이빙 동작을 수행하는 구간에서 상기 제 1 목표 전압을 선택하고 센싱 동작을 수행하는 구간에서 상기 제 2 목표 전압을 선택할 수 있다.
상기 선택부는 상기 제어 신호에 응답하여, 오버 드라이빙 동작을 수행하는 구간 및 센싱 동작을 시작한 후 소정의 구간에서 상기 제 1 목표 전압을 선택하고 상기 센싱 동작을 수행하는 구간 중 상기 소정의 구간을 제외한 구간에서 상기 제 2 목표 전압을 선택할 수 있다.
상기 비교기는 상기 제어 신호에 응답하여 상기 비교기의 바이어스 전류를 제어할 수 있는 전류 제어부를 구비할 수 있다.
상기 다른 과제를 달성하기 위한 본 발명의 일 실시예에 따른 메모리 시스템 장치는 상기 본 발명의 일 실시예에 따른 반도체 장치를 메모리 장치 및 상기 메모리 장치를 제어하는 컨트롤러를 구비하고, 상기 메모리 장치는 상기 반도체 장치에서 출력되는 상기 내부 전압을 이용할 수 있다.
상기 과제를 달성하기 위한 본 발명의 다른 일 실시예에 따른 반도체 장치는 기준 전압과 비교 전압을 비교하여 비교 신호를 출력하는 비교기, 상기 비교 신호에 응답하여 내부 전압을 발생하여 출력하는 내부 전압 발생부, 제어 신호를 발생하는 제어 신호 발생부 및 제 1 논리 상태의 상기 제어 신호에 응답하여 상기 내부 전압을 전압 분배한 전압을 상기 비교 전압으로 출력하고, 제 2 논리 상태의 상기 제어 신호에 응답하여 상기 내부 전압을 상기 비교 전압으로 출력하는 전압 분배부를 구비할 수 있다. 상기 제어 신호 발생부는 오버 드라이빙 동작을 수행하는 구간 및 센싱 동작을 시작한 후 소정의 구간에서 제 1 논리 상태이고 상기 센싱 동작을 수행하는 구간 중 상기 소정의 구간을 제외한 구간에서 제 2 논리 상태인 상기 제어 신호를 발생할 수 있다.
상기 제어 신호 발생부는 소정의 커맨드가 인가된 시점부터 상기 센싱 동작을 시작한 후 상기 내부 전압이 상기 기준 전압과 동일하거나 작아지는 시점까지 제 1 논리 상태인 상기 제어 신호를 발생할 수 있다.
상기 비교기는 상기 제어 신호에 응답하여 상기 비교기의 바이어스 전류를 제어할 수 있는 전류 제어부를 구비할 수 있다.
상기 다른 과제를 달성하기 위한 본 발명의 다른 일 실시예에 따른 메모리 시스템 장치는 상기 본 발명의 다른 일 실시예에 따른 반도체 장치를 메모리 장치 및 상기 메모리 장치를 제어하는 컨트롤러를 구비하고, 상기 메모리 장치는 상기 반도체 장치에서 출력되는 상기 내부 전압을 이용할 수 있다.
상기 과제를 달성하기 위한 본 발명의 일 실시예에 따른 반도체 장치는 비교기, 내부 전압 발생부, 제어 신호 발생부 및 선택부를 구비할 수 있다. 상기 비교기는 기준 전압과 비교 전압을 비교하여 비교 신호를 출력하고, 제어 신호에 응답하여 상기 비교기의 바이어스 전류를 제어할 수 있는 전류 제어부를 구비할 수 있다. 상기 내부 전압 발생부는 상기 비교 신호에 응답하여 내부 전압을 발생하여 출력할 수 있다. 상기 제어 신호 발생부는 오버 드라이빙 동작을 수행하는 구간에서 제 1 논리 상태이고 센싱 동작을 수행하는 구간에서 제 2 논리 상태인 상기 제어 신호를 발생할 수 있다. 상기 전압 분배부는 제 1 논리 상태의 상기 제어 신호에 응답하여 상기 내부 전압을 전압 분배한 전압을 상기 비교 전압으로 출력하고, 제 2 논리 상태의 상기 제어 신호에 응답하여 상기 내부 전압을 상기 비교 전압으로 출력할 수 있다.
본 발명에 따른 내부 전압을 발생하는 반도체 장치 및 그 장치를 포함하는 메모리 시스템 장치는 센싱(sensing) 동작을 수행하는 경우 내부 전압의 전압 강하를 최소화할 수 있고, 오버 드라이빙(over sriving) 속도를 제어할 수 있으며, 상기 내부 전압의 전압 레벨의 오버 슈팅(over-shooting)을 방지할 수 있는 장점이 있다. 따라서, 상기 내부 전압을 이용하는 경우 상기 반도체 장치 및 그 장치를 포함하는 메모리 시스템은 안정적으로 상기 센싱 동작을 수행할 수 있는 장점이 있다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 도면에 기재된 내용을 참조하여야 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 1은 본 발명의 일 실시예에 따른 반도체 장치(100)의 블록도이다.
도 1을 참조하면, 반도체 장치(100)는 비교기(110), 내부 전압 발생부(120), 제어 신호 발생부(130) 및 선택부(140)를 구비할 수 있다.
비교기(110)는 기준 전압(VREFA) 및 내부 전압(VINTA)를 비교하여 비교 신호(COMP)를 출력한다. 내부 전압 발생부(120)는 비교 신호(COMP)에 응답하여 내부 전압(VINTA)을 발생하여 출력한다. 제어 신호 발생부(130)는 제어 신호(CON)를 발생하여 출력한다. 제어 신호(CON)는 반도체 장치(100)의 동작에 따라 다른 논리 상 태를 가질 수 있다. 제어 신호 발생부(130)의 동작에 대하여는 도 3(a) 및 도 3(b)를 참조하여 보다 상세하게 설명한다.
선택부(140)는 제 1 목표 전압(VREFA_OV) 및 제 2 목표 전압(VREF_SE)을 수신하고, 제어 신호(CON)에 응답하여 제 1 목표 전압(VREFA_OV) 및 제 2 목표 전압(VREFA_SE) 중 하나를 선택하여 기준 전압(VREFA)으로서 비교기(110)로 출력한다. 이하에서, 제 1 목표 전압(VREF_OV)은 반도체 장치(100)가 오버 드라이빙(over-driving) 동작을 수행하는 경우, 내부 전압(VINTA)의 목표가 되는 전압이라고 가정한다. 또한, 제 2 목표 전압(VREFA_SE)은 반도체 장치(100)가 센싱(sensing) 동작을 수행하는 경우, 내부 전압(VINTA)의 목표가 되는 전압이라고 가정한다. 상기 오버 드라이빙 동작이란 상기 센싱 동작 수행 시의 전압 강하를 보상하기 위하여 상기 센싱 동작을 시작하기 전에 상기 내부 전압을 소정의 전압 레벨만큼 미리 상승시키는 동작을 의미한다. 그러므로, 제 1 목표 전압(VREFA_OV)은 제 2 목표 전압(VREFA_SE)보다 높은 전압 레벨을 가질 수 있다. 제어 신호(CON)에 응답하여 제 1 목표 전압(VREF_OV) 및 제 2 목표 전압(VREFA_SE) 중 하나를 선택하는 선택부(140)의 동작에 관하여는 도 3(a) 및 도 3(b)를 참조하여 보다 상세하게 설명한다.
도 2는 본 발명의 다른 일 실시예에 따른 반도체 장치(200)의 회로도이다.
도 2의 구성요소들 중 도 1의 구성요소와 동일한 도면 번호의 구성요소는 도 1에서 설명한 동작을 수행하기 위하여 회로적인 측면에서 구현한 것이다. 다만, 본 발명이 도 2에 도시된 회로로 한정되는 것은 아니며, 도 1에서 설명한 동작을 수행 할 수 있다면 다른 소자들을 이용하여 구현할 수도 있다.
도 1 및 도 2를 참조하면, 비교기(210)는 전류 제어부(220)를 포함할 수 있다. 즉, 도 1과 같이 일반적인 비교기(110)를 사용할 수도 있고, 도 2와 같이 전류 제어부(220)를 포함하는 비교기(210)를 사용할 수도 있다. 전류 제어부(220)는 제어 신호(CON)에 응답하여 비교기(210)의 바이어스 전류를 제어할 수 있다. 즉, 전류 제어부(220)를 이용하여 상기 오버 드라이빙 동작의 속도를 제어할 수 있다.
비교기(210)는 제 1 PMOS 트랜지스터(P1), 제 2 PMOS 트랜지스터(P2), 제 1 NMOS 트랜지스터(N1), 제 2 NMOS 트랜지스터(N2) 및 제 3 NMOS 트랜지스터(N3)를 구비할 수 있다. 제 1 PMOS 트랜지스터(P1)는 제 1 단에 전원 전압(VDD)이 인가되고 제 2 단이 비교기(210)의 출력단에 연결되며 게이트에 상기 출력단의 상보 출력단이 연결된다. 제 2 PMOS 트랜지스터(P2)는 제 1 단에 전원 전압(VDD)이 인가되고 제 2 단 및 게이트는 상기 상보 출력단에 연결된다. 제 1 NMOS 트랜지스터(N1)는 제 1 단이 상기 출력단에 연결되고 게이트에 기준 전압(VREFA)이 인가된다. 제 2 NMOS 트랜지스터(N2)는 제 1 단이 상기 상보 출력단에 연결되고 제 2 단이 상기 제 1 NMOS 트랜지스터(N1)의 제 2 단과 연결되며 게이트에 내부 전압(VINTA)이 인가된다. 제 3 NMOS 트랜지스터(N3)는 제 1 단이 제 1 및 제 2 NMOS 트랜지스터(N1, N2)의 제 2 단과 연결되고 제 2 단에 접지 전압(VSS)이 인가되며 게이트에 기준 전압(VREFA)이 인가된다.
전류 제어부(220)는 제 1 단이 제 3 NMOS 트랜지스터(N3)의 제 1 단에 연결되고 제 2 단에 접지 전압(VSS)이 인가되며 게이트에 제어 신호(CON)가 인가되는 전류 제어 트랜지스터(N4)를 포함할 수 있다. 도 2에서는 전류 제어 트랜지스터(N4)가 NMOS 트랜지스터인 경우로 도시하고 있으나 본 발명이 이 경우에 한정되는 것은 아니며, 소정의 구간에서 제어 신호(CON)에 응답하여 턴 온되어 전류를 흐르게 할 수 있다면 다른 구성요소를 이용할 수도 있다. 전류 제어부(220)의 동작에 대하여는 도 3(a) 및 도 3(b)를 참조하여 보다 상세하게 설명한다.
내부 전압 발생부(120)는 트랜지스터(P120)를 포함할 수 있다. 트랜지스터(P120)는 제 1 단에 전원 전압(VDD)이 인가되고 제 2 단이 내부 전압 발생부(120)의 출력단에 연결되며 게이트에 비교 신호(COMP)가 인가된다. 즉, 비교 신호(COMP)에 응답하여 트랜지스터(P120)가 온 또는 오프됨에 따라 내부 전압(VINTA)의 전압 레벨이 변경된다. 또한, 내부 전압 발생부(120)는 커패시터(C)를 더 구비할 수도 있다.
선택부(140)는 제어 신호(CON)에 응답하여 동작하는 복수의 스위치(SW1, SW2)를 구비할 수 있다. 즉, 제어 신호(CON)에 응답하여 제 1 및 제 2 스위치(SW1, SW2) 중 하나가 턴 온되면, 기준 전압(VREFA)의 전압 레벨이 결정된다.
도 3(a)는 본 발명의 일 실시예에 따른 도 1 및 도 2의 반도체 장치(100, 200) 동작을 설명하기 위한 파형도이다.
도 1 내지 도 3(a)를 참조하면, t1 시점에서 커맨드(예를 들어, 액티브 커맨드)가 수신되고, t2 시점에서 제어신호(CON)의 논리 상태가 변경되며, t3 시점에서 비트라인 센스앰프 인에이블 신호(BLSA_EN)가 인에이블되어 상기 센싱 동작이 시작된다. 도 3(a)에서는 t2 시점이 t3 시점보다 빠른 경우를 도시하고 있으나, t2 시 점은 t3 시점과 동일한 시점일 수도 있다. 제어 신호 발생부(130)는 상기 커맨드가 수신된 t1 시점에 제어 신호(CON)를 제 1 논리 상태로 변경하고, 상기 센싱 동작을 수행하는 t2 시점에 제어 신호(CON)를 제 2 논리 상태로 변경한다. 즉, t1 시점에서 t2 시점 사이의 구간이 상기 오버 드라이빙 구간이다. 이하에서, 제 1 논리 상태는 논리 하이 상태로 가정하고 제 2 논리 상태는 논리 로우 상태로 가정한다. 다만, 반대로 제 1 논리 상태가 논리 로우 상태이고 제 2 논리 상태가 논리 하이 상태인 경우에도 본 발명과 동일한 효과를 얻을 수 있다.
선택부(140)는 제어 신호(CON)가 제 1 논리 상태인 경우 제 1 목표 전압(VREFA_OV)을 기준 전압(VREFA)으로서 출력하고, 제 2 논리 상태인 경우 제 2 목표 전압(VREFA_SE)을 기준 전압(VREFA)으로서 출력한다. 즉, 제어 신호(CON)가 제 1 논리 상태인 경우 제 1 스위치(SW1)만 온 상태를 유지하고, 제어 신호(CON)가 제 2 논리 상태인 경우 제 2 스위치(SW2)만 온 상태를 유지한다.
t1 시점에서 t2 시점 사이의 구간, 즉 상기 오버 드라이빙 동작을 수행하는 구간에서 기준 전압(VREFA)은 제 1 목표 전압(VREFA_OV)의 전압 레벨을 유지하므로, 내부 전압(VINTA)은 제 1 목표 전압(VREFA_OV)의 전압 레벨까지 상승한다. t1 시점에서 t2 시점 사이의 구간에서, 전류 제어부(220)의 전류 제어 트랜지스터(N4)는 턴 온되어 바이어스 전류를 증가시킴으로서 상기 오버 드라이빙 동작의 속도를 개선할 수 있다.
t2 시점이 t3 시점보다 빠른 경우, t2 시점에서 내부 전압(VINTA)의 전압 레벨은 제 1 목표 전압(VREFA_OV)이 되고, 기준 전압(VREFA)은 제 2 목표 전 압(VREFA_SE)으로 변경된다. 다만, t2 시점에서 t3 시점 사이에 상기 센싱 동작이 수행되지 않고 커패시터(C)가 접지 전압(VSS)과 내부 전압 발생부(120)의 출력단 사이에 연결되어 있으므로 내부 전압(VINTA)의 전압 레벨은 제 1 목표 전압(VREFA_OV)을 유지한다.
t3 시점부터는 상기 센싱 동작이 시작되므로 내부 전압(VINTA)의 전압 레벨은 하강하기 시작한다. 또한, t2 시점이후 기준 전압(VREFA)은 제 2 목표 전압(VREFA_SE)의 전압 레벨을 유지하므로, 상기 센싱 동작을 수행하면서 하강한 내부 전압(VINTA)은 제 2 목표 전압(VREFA_SE)의 전압 레벨로 다시 상승한다.
도 3(b)는 본 발명의 다른 일 실시예에 따른 도 1 및 도 2의 반도체 장치(100, 200) 동작을 설명하기 위한 파형도이다.
도 1 내지 도 3(b)를 참조하면, 도 3(b)의 경우 t1 시점에서 커맨드(예를 들어, 액티브 커맨드)가 수신되고, t2 시점에서 비트라인 센스앰프 인에이블 신호(BLSA_EN)가 인에이블되면서 상기 센싱 동작이 시작된다. 제어 신호 발생부(130)는 상기 커맨드가 수신된 t1 시점에 제어 신호(CON)를 제 1 논리 상태로 변경하고, 상기 센싱 동작을 수행하는 t2 시점에서 소정의 시간이 경과한 t3 시점에서 제어 신호(CON)를 제 2 논리 상태로 변경한다. 즉, 제어 신호(CON)는 상기 오버 드라이빙 동작을 수행하는 구간인 t1 시점에 t2 시점 및 상기 센싱 동작을 시작한 후 소정의 구간인 t2 시점에서 t3 시점에서 제 1 논리 상태를 유지한다.
선택부(140)는 제어 신호(CON)가 제 1 논리 상태인 경우 제 1 목표 전압(VREFA_OV)을 기준 전압(VREFA)으로서 출력하고, 제 2 논리 상태인 경우 제 2 목 표 전압(VREFA_SE)을 기준 전압(VREFA)으로서 출력한다. 즉, 제어 신호(CON)가 제 1 논리 상태인 경우 제 1 스위치(SW1)만 온 상태를 유지하고, 제어 신호(CON)가 제 2 논리 상태인 경우 제 2 스위치(SW2)만 온 상태를 유지한다.
t1 시점에서 t2 시점 사이의 구간, 즉 상기 오버 드라이빙 동작을 수행하는 구간에서 기준 전압(VREFA)은 제 1 목표 전압(VREFA_OV)의 전압 레벨을 유지하므로, 내부 전압(VINTA)은 제 1 목표 전압(VREFA_OV)의 전압 레벨까지 상승한다. t2 시점부터는 상기 센싱 동작이 시작되므로 내부 전압(VINTA)의 전압 레벨은 하강하기 시작하지만, t3 시점까지 기준 전압(VREFA)은 제 1 목표 전압(VREFA_OV)의 전압 레벨을 가지고 있으므로, 내부 전압 발생부(120)에는 계속 전원 전압(VDD)이 공급된다. 즉, 도 3(a)의 실시예에서는 내부 전압(VINTA)이 제 2 목표 전압(VREFA_SE)보다 작아진 이후에 내부 전압 발생부(120)가 동작하지만, 도 3(b)의 실시예에서는 내부 전압(VINTA)이 제 1 목표 전압(VREFA_OV)보다 작아지는 t2 시점 이후에도 내부 전압 발생부(120)는 계속 동작한다. 그러므로, 도 3(b)의 실시예는 도 3(a)의 실시예에 비하여 내부 전압(VINTA)의 하강 정도가 작고, 내부 전압(VINTA)이 제 2 목표 전압(VREFA_SE)으로 상승하는 시간도 빠르다.
또한, t1 시점에서 t3 시점 사이의 구간에서, 전류 제어부(220)의 전류 제어 트랜지스터(N4)는 턴 온되어 바이어스 전류를 증가시킴으로서 상기 오버 드라이빙 동작의 속도를 개선할 수 있다.
도 4는 본 발명의 또 다른 일 실시예에 따른 반도체 장치(400)의 블록도이다.
도 4를 참조하면, 반도체 장치(400)는 비교기(410), 내부 전압 발생부(420), 제어 신호 발생부(430) 및 전압 분배부(440)를 구비할 수 있다.
비교기(410)는 기준 전압(VREFA) 및 전압 분배부(440)에서 출력하는 비교 전압(VCOM)을 비교하여 비교 신호(COMP)를 출력한다. 내부 전압 발생부(420)는 비교 신호(COMP)에 응답하여 내부 전압(VINTA)을 발생하여 출력한다. 제어 신호 발생부(430)는 제어 신호(CON)를 발생하여 출력한다. 제어 신호(CON)는 반도체 장치(400)의 동작에 따라 다른 논리 상태를 가질 수 있다. 제어 신호 발생부(430)는 상기 오버 드라이빙 동작을 수행하는 구간 및 상기 센싱 동작을 시작한 후 소정의 구간에서 제 1 논리 상태인 제어 신호(CON)를 출력한다. 또한, 제어 신호 발생부(430)는 상기 센싱 동작을 수행하는 구간 중 상기 소정의 구간을 제외한 나머지 구간에서 제 2 논리 상태인 제어 신호(CON)를 출력한다.
전압 분배부(440)는 제어 신호(CON)에 응답하여 내부 전압(VINTA)을 전압 분배한 전압 및 내부 전압(VINTA) 중 하나를 비교 전압(VCOM)으로서 출력한다. 즉, 전압 분배부(440)는 상기 제 1 논리 상태의 제어 신호에 응답하여 내부 전압(VINTA)을 전압 분배한 전압을 비교 전압(VCOM)으로 출력하고, 상기 제 2 논리 상태의 제어 신호(CON)에 응답하여 내부 전압(VINTA)을 비교 전압(VCOM)으로 출력한다. 반도체 장치(400)의 동작에 관하여는 도 6을 참조하여 보다 상세하게 설명한다.
도 5는 본 발명의 또 다른 일 실시예에 따른 반도체 장치(500)의 회로도이다.
도 5의 구성요소들 중 도 4의 구성요소와 동일한 도면 번호의 구성요소는 도 4에서 설명한 동작을 수행하기 위하여 회로적인 측면에서 구현한 것이다. 다만, 본 발명이 도 5에 도시된 회로로 한정되는 것은 아니며, 도 4에서 설명한 동작을 수행할 수 있다면 다른 소자들을 이용하여 구현할 수도 있다.
도 4 및 도 5를 참조하면, 비교기(510)는 전류 제어부(520)를 포함할 수 있다. 즉, 도 4과 같이 일반적인 비교기(410)를 사용할 수도 있고, 도 5와 같이 전류 제어부(520)를 포함하는 비교기(510)를 사용할 수도 있다. 전류 제어부(520)는 제어 신호(CON)에 응답하여 비교기(510)의 바이어스 전류를 제어할 수 있다. 즉, 전류 제어부(520)를 이용하여 상기 오버 드라이빙 동작의 속도를 제어할 수 있다.
비교기(510)는 제 1 PMOS 트랜지스터(P1), 제 2 PMOS 트랜지스터(P2), 제 1 NMOS 트랜지스터(N1), 제 2 NMOS 트랜지스터(N2) 및 제 3 NMOS 트랜지스터(N3)를 구비할 수 있다. 전류 제어부(520)는 전류 제어 트랜지스터(N4)를 포함할 수 있다. 비교기(510) 및 전류 제어부(520)의 구성은 도 2에 도시된 비교기(210) 및 전류 제어부(220)의 구성과 유사하므로 이하에서 상세한 설명은 생략한다. 다만, 도 2에서와 마찬가지로 도 5에서는 전류 제어 트랜지스터(N4)가 NMOS 트랜지스터인 경우로 도시하고 있으나 본 발명이 이 경우에 한정되는 것은 아니며, 소정의 구간에서 제어 신호(CON)에 응답하여 턴 온되어 전류를 흐르게 할 수 있다면 다른 구성요소를 이용할 수도 있다. 전류 제어부(220)의 동작에 대하여는 도 6을 참조하여 보다 상세하게 설명한다.
내부 전압 발생부(420)의 구성도 도 2에 도시된 내부 전압 발생부(120)의 구 성과 유사하므로 이하에서 상세한 설명은 생략한다.
전압 분배부(440)는 제 1 저항성 소자(R1), 제 2 저항성 소자(R2) 및 트랜지스터(N440)를 구비할 수 있다. 제 1 저항성 소자(R1)는 제 1 단에 내부 전압(VINTA)이 인가되고 제 2 단에 전압 분배부(440)의 출력단이 연결된다. 제 2 저항성 소자(R2)는 제 1 단에 전압 분배부(440)의 출력단이 연결된다. 제 1 저항성 소자(R1) 및 제 2 저항성 소자(R2)는 저항값이 고정되어 있는 저항성 소자일 수 있고, 저항값을 변경할 수 있는 저항성 소자일 수도 있다. 트랜지스터(N440)는 제 1 단에 제 2 저항성 소자(R2)의 제 2 단이 연결되고 제 2 단에 접지 전압(VSS)이 인가되며 게이트에 제어 신호(CON)가 인가된다. 도 5에서는 트랜지스터(N440)가 NMOS 트랜지스터인 경우로 도시하고 있으나 본 발명이 이 경우에 한정되는 것은 아니며, 제어 신호(CON)에 응답하여 제 2 저항성 소자(R2)와 접지 전압(VSS)의 연결 여부를 제어할 수 있다면 다른 구성요소를 이용할 수도 있다.
도 6은 본 발명의 일 실시예에 따른 도 4 및 도 5의 반도체 장치(400, 500) 동작을 설명하기 위한 파형도이다.
도 4 내지 도 6을 참조하면, t1 시점에서 커맨드(예를 들어, 액티브 커맨드)가 수신되고, t2 시점에서 비트라인 센스앰프 인에이블 신호(BLSA_EN)가 인에이블되면서 상기 센싱 동작이 시작된다. 제어 신호 발생부(430)는 상기 커맨드가 수신된 t1 시점에 제어 신호(CON)를 제 1 논리 상태로 변경하고, 상기 센싱 동작을 수행하는 t2 시점에서 소정의 시간이 경과한 t3 시점에서 제어 신호(CON)를 제 2 논리 상태로 변경한다. 즉, 제어 신호(CON)는 상기 오버 드라이빙 동작을 수행하는 구간인 t1 시점에서 t2 시점 사이의 구간 및 상기 센싱 동작을 시작한 후 소정의 구간인 t2 시점에서 t3 시점 사이의 구간에서 제 1 논리 상태를 유지한다.
전압 분배부(440)는 제어 신호(CON)가 제 1 논리 상태인 경우 내부 전압(VINTA)을 전압 분배한 전압을 비교 전압(VCOM)으로서 출력한다. 즉, 제어 신호(CON)가 제 1 논리 상태인 경우, 트랜지스터(N440)는 턴 온 상태를 유지하므로, 전압 분배부(440)는 내부 전압(VINTA)을 전압 분배한 전압을 비교 전압(VCOM)으로서 출력한다.
t1 시점에서 t2 시점 사이의 구간, 즉 상기 오버 드라이빙 동작을 수행하는 구간에서 비교 전압(VCOM)은 기준 전압(VREFA)의 전압 레벨까지 상승한다. t2 시점부터는 상기 센싱 동작이 시작되므로 내부 전압(VINTA)의 전압 레벨은 하강하기 시작하고, 내부 전압(VINTA)을 전압 분배한 비교 전압(VCOM)도 하강하기 시작한다. 그러나, t3 시점까지 비교 전압(VCOM)과 기준 전압(VREFA)을 비교하므로, 내부 전압 발생부(420)에는 계속 전원 전압(VDD)이 공급된다. 즉, 내부 전압(VINTA)이 기준 전압(VREFA)보다 작아진 이후에 내부 전압 발생부(420)가 동작하는 것이 아니고, t2 시점 이후에도 t3 시점까지 내부 전압 발생부(420)는 계속 동작한다. 그러므로, 도 6의 실시예는 종래의 경우보다 내부 전압(VINTA)의 하강 정도가 작고, 내부 전압(VINTA)이 기준 전압(VREFA)으로 상승하는 시간도 빠르다.
t3 시점 이후에는 제어 신호(CON)가 제 2 논리 상태를 유지하므로 트랜지스터(N440)는 턴 오프 상태를 유지하고, 전압 분배부(440)는 내부 전압(VINTA)을 그대로 출력한다. t3 시점에서 내부 전압(VINTA)은 기준 전압(VREFA)보다 작으므로 내부 전압 발생부(420)가 동작하여 내부 전압(VINTA)을 기준 전압(VREFA)으로 상승시킨다.
또한, 도 3(a)에서 설명한 바와 같이, 상기 센싱 동작을 시작하기 전에 상기 오버드라이빙 동작 구간을 종료하게 하거나, 상기 센싱 동작의 시작과 동시에 상기 오버드라이빙 동작 구간을 종료하게 할 수 있다. 그리고, 도 3(b)에서 설명한 바와 같이, t1 시점에서 t3 시점 사이의 구간에서 전류 제어부(420)의 전류 제어 트랜지스터(N4)는 턴 온되어 바이어스 전류를 증가시킴으로서 상기 오버 드라이빙 동작의 속도를 개선할 수도 있다.
도 7은 도 1의 제어 신호 발생부(130) 또는 도 4의 제어 신호 발생부(430)의 일 실시예를 도시한 블록도이다.
도 7을 참조하면, 제어 신호 발생부(130, 430)는 지연부(710), 인버터(730) 및 AND 게이트(750)를 포함할 수 있다. 지연부(710)는 수신되는 커맨드를 지연하여 출력할 수 있다. 상기 커맨드는 액티브 커맨드일 수 있다. 도 3(a)의 실시예의 경우, 지연부(710)는 상기 센싱 동작을 시작하기 전까지의 시간, 즉 상기 오버 드라이빙 동작을 수행하는 시간만큼 상기 커맨드를 지연하여 출력할 수 있다. 또한, 도 3(b)의 실시예 또는 도 6의 실시예의 경우, 지연부(710)는 상시 센싱 동작을 시작한 후 소정의 시간이 경과할 때까지의 시간, 즉 상기 오버 드라이빙 동작을 수행하는 시간에 상기 소정의 시간을 합한 시간만큼 상기 커맨드를 지연하여 출력할 수 있다. 예를 들어, 상기 소정의 시간은 상기 센싱 동작을 시작한 후 상기 내부 전압이 상기 기준 전압과 동일하게 되는 시간 또는 상기 센싱 동작을 시작한 후 상기 내부 전압이 상기 기준 전압보다 작아지게 되는 시간을 의미할 수 있다. 지연부(710)에서 필요에 따라 상기 커맨드의 지연 정도를 다르게 설정할 수 있다.
인버터(730)는 지연부(730)의 출력 신호를 반전하여 출력하고, AND 게이트(750)는 상기 수신된 커맨드와 인버터(730)의 출력 신호를 논리곱 연산하여 제어 신호(CON)로서 출력할 수 있다.
다만, 본 발명의 제어 신호 발생부(130, 430)의 구성이 도 7의 경우로 한정되는 것은 아니며, 도 3(a), 도 3(b) 및 도 6에서와 같은 제어 신호(CON)를 생성할 수 있다면 다른 구성요소를 이용거나 다른 신호를 이용할 수도 있다.
도 8은 본 발명의 일 실시예에 따른 반도체 장치를 포함하는 컴퓨팅 시스템 장치(800)를 나타내는 블록도이다.
도 8을 참조하면, 본 발명에 따른 컴퓨팅 시스템 장치(800)는 버스(860)에 전기적으로 연결된 마이크로프로세서(830), 사용자 인터페이스(850), 그리고 메모리 컨트롤러(812) 및 메모리 장치(811)를 구비하는 메모리 시스템 장치(810)를 포함할 수 있다. 메모리 장치(811)는 도 1, 도 2, 도 4 및 도 5의 반도체 장치들(100, 200, 400, 500) 중 하나를 포함할 수 있다. 즉, 메모리 장치(811)는 상기 포함된 반도체 장치에서 출력되는 상기 내부 전압을 이용하여 동작할 수 있다. 메모리 컨트롤러(812)는 메모리 장치(811)를 제어할 수 있다. 본 발명의 일 실시예에 따른 컴퓨팅 시스템 장치(800)는 램(840) 및 파워 공급 장치(820)를 더 구비할 수 있다.
본 발명의 일 실시예에 따른 컴퓨팅 시스템 장치(800)가 모바일 장치인 경 우, 컴퓨팅 시스템의 동작 전압을 공급하기 위한 배터리 및 베이스밴드 칩셋(baseband chipset)과 같은 모뎀이 추가적으로 제공될 수 있다. 또한, 본 발명에 따른 컴퓨팅 시스템 장치(800)에는 응용 칩셋(application chipset), 카메라 이미지 프로세서(Camera Image Processor: CIS), 모바일 디램, 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명한 사항인 바, 더 자세한 설명은 생략한다.
메모리 컨트롤러(812)와 메모리 장치(811)는, 예를 들면, 데이터를 저장하는 데 불휘발성 메모리를 사용하는 SSD(Solid State Drive/Disk)를 구성할 수 있다.
도 9는 본 발명의 일 실시예에 따른 반도체 장치를 포함하는 메모리 카드(900)를 나타내는 블럭도이다.
도 9를 참조하면, 메모리 카드(900)는 메모리 장치(910) 및 메모리 컨트롤러(920)를 구비할 수 있다. 메모리 장치(911)는 도 1, 도 2, 도 4 및 도 5의 반도체 장치들(100, 200, 400, 500) 중 하나를 포함할 수 있다. 즉, 메모리 장치(911)는 상기 포함된 반도체 장치에서 출력되는 상기 내부 전압을 이용하여 동작할 수 있다. 메모리 컨트롤러(920)는 메모리 장치(911)를 제어할 수 있다. 메모리 컨트롤러(920)는 USB, MMC, PCI-E, SATA, PATA, SCSI, ESDI, 그리고 IDE 등과 같은 다양한 인터페이스 프로토콜들 중 하나를 통해 외부(예를 들면, 호스트)와 통신하도록 구성될 것이다. 도 9의 메모리 컨트롤러(920)에 구비되고 있는 CPU(922), SRAM(921), HOST I/F(923), ECC(924), MEMORY I/F(925) 및 버스(926)의 구조 및 동작은 이 분야의 통상적인 지식을 습득한 자들에게 자명한 사항인 바, 더 자세한 설 명은 생략한다.
상기에서 설명된 본 발명의 일 실시예에 따른 메모리 장치는 다양한 형태들의 패키지를 이용하여 실장될 수 있다. 예를 들면, 본 발명에 따른 메모리 장치는PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP), 등과 같은 패키지들을 이용하여 실장될 수 있다
이상에서와 같이 도면과 명세서에서 최적 실시예가 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.
도 1은 본 발명의 일 실시예에 따른 반도체 장치의 블록도이다.
도 2는 본 발명의 다른 일 실시예에 따른 반도체 장치의 회로도이다.
도 3(a)는 본 발명의 일 실시예에 따른 도 1 및 도 2의 반도체 장치 동작을 설명하기 위한 파형도이다.
도 3(b)는 본 발명의 다른 일 실시예에 따른 도 1 및 도 2의 반도체 장치 동작을 설명하기 위한 파형도이다.
도 4는 본 발명의 또 다른 일 실시예에 따른 반도체 장치의 블록도이다.
도 5는 본 발명의 또 다른 일 실시예에 따른 반도체 장치의 블록도이다.
도 6은 본 발명의 일 실시예에 따른 도 4 및 도 5의 반도체 장치 동작을 설명하기 위한 파형도이다.
도 7은 도 1의 제어 신호 발생부 또는 도 4의 제어 신호 발생부의 일 실시예를 도시한 블록도이다.
도 8은 본 발명의 일 실시예에 따른 반도체 장치를 포함하는 컴퓨팅 시스템 장치를 나타내는 블록도이다.
도 9는 본 발명의 일 실시예에 따른 반도체 장치를 포함하는 메모리 카드를 나타내는 블럭도이다.

Claims (14)

  1. 기준 전압과 내부 전압을 비교하여 비교 신호를 출력하는 비교기;
    상기 비교 신호에 응답하여 상기 내부 전압을 발생하여 출력하는 내부 전압 발생부;
    제어 신호를 발생하는 제어 신호 발생부; 및
    제 1 목표 전압 및 제 2 목표 전압을 수신하고, 상기 제어 신호에 응답하여 상기 제 1 목표 전압 및 상기 제 2 목표 전압 중 하나를 선택하여 상기 기준 전압으로서 출력하는 선택부를 구비하는 것을 특징으로 하는 반도체 장치.
  2. 제1항에 있어서, 상기 선택부는,
    상기 제어 신호에 응답하여, 오버 드라이빙 동작을 수행하는 구간에서 상기 제 1 목표 전압을 선택하고 센싱 동작을 수행하는 구간에서 상기 제 2 목표 전압을 선택하는 것을 특징으로 하는 반도체 장치.
  3. 제1항에 있어서, 상기 선택부는,
    상기 제어 신호에 응답하여, 오버 드라이빙 동작을 수행하는 구간 및 센싱 동작을 시작한 후 소정의 구간에서 상기 제 1 목표 전압을 선택하고 상기 센싱 동작을 수행하는 구간 중 상기 소정의 구간을 제외한 구간에서 상기 제 2 목표 전압을 선택하는 것을 특징으로 하는 반도체 장치.
  4. 제1항에 있어서, 상기 비교기는,
    상기 제어 신호에 응답하여 상기 비교기의 바이어스 전류를 제어할 수 있는 전류 제어부를 구비하는 것을 특징으로 하는 반도체 장치.
  5. 제4항에 있어서, 상기 비교기는,
    제 1 단이 상기 비교기의 출력단에 연결되고 게이트에 상기 기준 전압이 인가되는 제 1 트랜지스터;
    제 1 단이 상기 출력단의 상보 출력단에 연결되고 제 2 단이 상기 제 1 트랜지스터의 제 2 단과 연결되며 게이트에 상기 내부 전압이 인가되는 제 2 트랜지스터;
    제 1 단이 상기 제 1 및 제 2 트랜지스터의 제 2 단과 연결되고 제 2 단에 접지 전압이 인가되며 게이트에 상기 기준 전압이 인가되는 제 3 트랜지스터를 구비하고,
    상기 전류 제어부는,
    제 1 단이 상기 제 3 트랜지스터의 제 1 단에 연결되고 제 2 단에 상기 접지 전압이 인가되며 게이트에 상기 제어 신호가 인가되는 제 4 트랜지스터를 구비하는 것을 특징으로 하는 반도체 장치.
  6. 제1항의 반도체 장치를 포함하는 메모리 장치; 및
    상기 메모리 장치를 제어하는 컨트롤러를 구비하고,
    상기 메모리 장치는,
    상기 반도체 장치에서 출력되는 상기 내부 전압을 이용하는 것을 특징으로 하는 메모리 시스템 장치.
  7. 기준 전압과 비교 전압을 비교하여 비교 신호를 출력하는 비교기;
    상기 비교 신호에 응답하여 내부 전압을 발생하여 출력하는 내부 전압 발생부;
    제어 신호를 발생하는 제어 신호 발생부; 및
    제 1 논리 상태의 상기 제어 신호에 응답하여 상기 내부 전압을 전압 분배한 전압을 상기 비교 전압으로 출력하고, 제 2 논리 상태의 상기 제어 신호에 응답하여 상기 내부 전압을 상기 비교 전압으로 출력하는 전압 분배부를 구비하고,
    상기 제어 신호 발생부는,
    오버 드라이빙 동작을 수행하는 구간 및 센싱 동작을 시작한 후 소정의 구간에서 제 1 논리 상태이고 상기 센싱 동작을 수행하는 구간 중 상기 소정의 구간을 제외한 구간에서 제 2 논리 상태인 상기 제어 신호를 발생하는 것을 특징으로 하는 반도체 장치.
  8. 제7항에 있어서, 상기 제어 신호 발생부는,
    소정의 커맨드가 인가된 시점부터 상기 센싱 동작을 시작한 후 상기 내부 전 압이 상기 기준 전압과 동일하거나 작아지는 시점까지 제 1 논리 상태인 상기 제어 신호를 발생하는 것을 특징으로 하는 반도체 장치.
  9. 제7항에 있어서, 상기 비교기는,
    상기 제어 신호에 응답하여 상기 비교기의 바이어스 전류를 제어할 수 있는 전류 제어부를 구비하는 것을 특징으로 하는 반도체 장치.
  10. 제7항에 있어서, 상기 전압 분배부는,
    제 1 단에 상기 내부 전압이 인가되고 제 2 단에 상기 전압 분배부의 출력단이 연결되는 제 1 저항성 소자;
    제 1 단에 상기 전압 분배부의 출력단이 연결되는 제 2 저항성 소자; 및
    제 1 단에 상기 제 2 저항의 제 2 단이 연결되고 제 2 단에 접지 전압이 인가되며 게이트에 상기 제어 신호가 인가되는 트랜지스터를 구비하고,
    상기 제 1 저항성 소자 및/또는 제 2 저항성 소자는,
    저항값이 고정되어 있는 저항성 소자이거나 상기 저항값이 변경될 수 있는 저항성 소자인 것을 특징으로 하는 반도체 장치.
  11. 제7항에 있어서, 상기 제어 신호 발생부는,
    수신되는 소정의 커맨드를 지연하여 출력하는 지연부;
    상기 지연부의 출력 신호를 반전하여 출력하는 인버터; 및
    상기 소정의 커맨드와 상기 인버터의 출력 신호를 논리곱 연산하여 상기 제어 신호로서 출력하는 AND 게이트를 구비하는 것을 특징으로 하는 반도체 장치.
  12. 제7항의 반도체 장치를 포함하는 메모리 장치; 및
    상기 메모리 장치를 제어하는 컨트롤러를 구비하고,
    상기 메모리 장치는,
    상기 반도체 장치에서 출력되는 상기 내부 전압을 이용하는 것을 특징으로 하는 메모리 시스템 장치.
  13. 기준 전압과 비교 전압을 비교하여 비교 신호를 출력하는 비교기;
    상기 비교 신호에 응답하여 내부 전압을 발생하여 출력하는 내부 전압 발생부;
    오버 드라이빙 동작을 수행하는 구간에서 제 1 논리 상태이고 센싱 동작을 수행하는 구간에서 제 2 논리 상태인 제어 신호를 발생하는 제어 신호 발생부; 및
    제 1 논리 상태의 상기 제어 신호에 응답하여 상기 내부 전압을 전압 분배한 전압을 상기 비교 전압으로 출력하고, 제 2 논리 상태의 상기 제어 신호에 응답하여 상기 내부 전압을 상기 비교 전압으로 출력하는 전압 분배부를 구비하고,
    상기 비교기는,
    상기 제어 신호에 응답하여 상기 비교기의 바이어스 전류를 제어할 수 있는 전류 제어부를 구비하는 것을 특징으로 하는 반도체 장치.
  14. 제13항에 있어서, 상기 전압 분배부는,
    제 1 단에 상기 내부 전압이 인가되고 제 2 단에 상기 전압 분배부의 출력단이 연결되는 제 1 저항성 소자;
    제 1 단에 상기 전압 분배부의 출력단이 연결되는 제 2 저항성 소자; 및
    제 1 단에 상기 제 2 저항의 제 2 단이 연결되고 제 2 단에 접지 전압이 인가되며 게이트에 상기 제어 신호가 인가되는 트랜지스터를 구비하고,
    상기 제 1 저항성 소자 및/또는 제 2 저항성 소자는,
    저항값이 고정되어 있는 저항성 소자이거나 상기 저항값이 변경될 수 있는 저항성 소자인 것을 특징으로 하는 반도체 장치.
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Publication number Priority date Publication date Assignee Title
US9147444B1 (en) * 2014-03-21 2015-09-29 Elite Semiconductor Memory Technology Inc. Voltage regulator
KR20160138618A (ko) 2015-05-26 2016-12-06 에스케이하이닉스 주식회사 내부전압 발생 장치

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3705842B2 (ja) * 1994-08-04 2005-10-12 株式会社ルネサステクノロジ 半導体装置
JP2806324B2 (ja) * 1995-08-25 1998-09-30 日本電気株式会社 内部降圧回路
KR100190101B1 (ko) * 1996-10-18 1999-06-01 윤종용 반도체 장치의 내부 전압 변환 회로
JP4043142B2 (ja) 1999-05-18 2008-02-06 富士通株式会社 メモリデバイス
JP3495310B2 (ja) 2000-03-23 2004-02-09 日本電気株式会社 半導体記憶装置
US6885958B2 (en) * 2001-08-27 2005-04-26 Texas Instruments Incorporated Self calibrating current reference
JP2003168290A (ja) * 2001-11-29 2003-06-13 Fujitsu Ltd 電源回路及び半導体装置
KR100629258B1 (ko) * 2003-03-20 2006-09-29 삼성전자주식회사 내부 전압 발생회로
KR20050118808A (ko) 2004-06-15 2005-12-20 주식회사 하이닉스반도체 기준전압의 레벨을 선택하기 위한 테스트모드를 갖는반도체메모리소자
KR100688539B1 (ko) * 2005-03-23 2007-03-02 삼성전자주식회사 내부전압 발생기

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