TW201539471A - 用於記憶體陣列結構之全域寫入驅動器 - Google Patents

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Abstract

一種用於在一記憶體中儲存資料之系統可包括可接收位址、命令及資料之電路。該電路亦可判定該命令之一類型，且取決於該類型而產生一讀取控制或寫入控制信號。該系統亦可包括複數個子陣列及感測放大器。該等子陣列中之每一者可包括複數個記憶體胞。該等感測放大器中之每一者可耦接至該複數個子陣列中之各別子陣列且可讀取儲存在包括於該各別子陣列中的一第一記憶體胞中的資料。該系統亦可包括一或多個寫入驅動器電路。一第一寫入驅動器電路可耦接至該複數個子陣列中之至少兩者。該第一寫入驅動器電路可經組態以將資料儲存於該至少兩個子陣列中之一者中的一第二記憶體胞中。

Description

用於記憶體陣列結構之全域寫入驅動器
本文中的實施例係關於積體電路實施之領域，且更特定而言係關於記憶體系統之實施。
計算系統可包括一或多個系統單晶片(SoC)，系統單晶片可將多個不同功能(諸如，圖形處理)整合至單個積體電路上。計算系統可包括作為SoC之一部分或作為與SoC分開的晶粒且由記憶體控制器耦接之記憶體。可包括各種記憶體，一或多個與SoC一起在晶粒上，且一或多個與SoC分離。記憶體可占SoC之晶粒大小之顯著部分，其可直接影響SoC之成本。對於成本敏感型計算系統(諸如膝上型電腦、智慧型手機及平板電腦)，可能需要藉由減小SoC中的一或多個記憶體之大小來降低SoC之成本。
減少記憶體之晶粒大小之一種方式為移除或減少支援記憶體內的記憶體胞之操作之電路。若進行不當，則減少記憶體中的支援電路可能對記憶體之效能具有負面影響。因此，需要一種方法減少記憶體中的支援電路，同時維持SoC所需的效能位準。
揭示記憶體之各種實施例。大體上而言，預期一種記憶體系統、裝置及方法，其中該記憶體系統包括可經組態以接收位址、命令及資料之電路。該電路可經進一步組態以判定所接收之命令之類型且 取決於所接收之命令之類型而產生讀取控制信號或寫入控制信號。記憶體系統亦可包括複數個子陣列，每一子陣列包括複數個記憶體胞。記憶體系統亦可包括複數個感測放大器，每一感測放大器耦接至複數個子陣列中之一各別子陣列。每一感測放大器可經組態以回應於讀取控制信號之確證且取決於所接收之位址而讀取儲存在包括於一各別子陣列中的第一選定記憶體胞中的資料。記憶體系統亦可包括一或多個寫入驅動器電路，其中一或多個寫入驅動器電路中之至少一個寫入驅動器電路耦接至複數個子陣列中之至少兩個子陣列。至少一個寫入驅動器電路可經組態以回應於寫入控制信號之確證且取決於所接收之位址而將所接收之資料之至少一部分儲存於至少兩個子陣列中之選定一者中的第二選定記憶體胞中。
在另一實施例中，至少一個寫入驅動器電路可經進一步組態以回應於寫入控制信號之確證，將負電壓位準提供於耦接至第二選定記憶體胞之位元線上，其中負電壓位準小於接地基準。在另一實施例中，至少一個寫入驅動器電路可經進一步組態以在自寫入控制信號之確證起已歷時第一預定時段後，將負電壓位準提供於耦接至第二選定記憶體胞之位元線上，以將負電壓位準提供於耦接至第二選定記憶體胞之位元線上。
在一個實施例中，電路可經進一步組態以在自寫入控制信號之確證起已歷時預定時間量後確證寫入升壓控制信號，且至少一個寫入驅動器電路可經進一步組態以回應於寫入升壓控制信號之確證，將負電壓位準提供於耦接至第二選定記憶體胞之位元線上。
在另一實施例中，為了將所接收之資料之至少一部分儲存於至少兩個子陣列中之選定一者中的第二選定記憶體胞中，至少一個寫入驅動器電路可經進一步組態以自電路接收所接收之資料之該至少一部分。在一個實施例中，電路可經進一步組態以回應於判定在第二選定 記憶體胞中所接收之資料之至少一部分之儲存已完成來在至少一個寫入驅動器電路中啟動降低功率模式。在另一實施例中，為了在至少一個寫入驅動器電路中啟動降低功率模式，電路可經進一步組態以在自確證寫入控制信號起已歷時第二預定時間量後在至少一個寫入驅動器電路中啟動降低功率模式。
100‧‧‧SoC/系統單晶片
101‧‧‧處理器
102‧‧‧記憶體區塊
102a‧‧‧記憶體控制器
103‧‧‧I/O區塊
104‧‧‧電力管理單元
105‧‧‧類比/混合信號區塊
106‧‧‧時脈管理單元
107‧‧‧匯流排
200‧‧‧記憶體
201a‧‧‧子陣列
201b‧‧‧子陣列
201c‧‧‧子陣列
202‧‧‧時序及控制單元
203‧‧‧位址解碼器
204‧‧‧電源供應器
205‧‧‧控制信號
206‧‧‧解碼器啟用信號
207‧‧‧列選擇
208‧‧‧行選擇
209‧‧‧資料I/O埠
210‧‧‧時脈輸入
211‧‧‧模式選擇輸入
212‧‧‧位址匯流排輸入
300‧‧‧位址解碼器
301‧‧‧解碼級
302‧‧‧或閘
303‧‧‧反及閘
304‧‧‧反相器
305‧‧‧受控反相器
310‧‧‧解碼級
320a‧‧‧解碼級
320n‧‧‧解碼級
331‧‧‧讀取啟用
332‧‧‧寫入啟用
340‧‧‧位址
400‧‧‧電路
405‧‧‧輸入
407‧‧‧啟用
409‧‧‧輸出
501‧‧‧區塊
502‧‧‧區塊
503‧‧‧區塊
504‧‧‧區塊
505‧‧‧區塊
506‧‧‧區塊
507‧‧‧區塊
600‧‧‧記憶體陣列
601‧‧‧電壓調節器
605‧‧‧位址解碼邏輯
610‧‧‧子陣列
620‧‧‧電力選擇電路
700‧‧‧電壓調節器
707‧‧‧阻抗
710‧‧‧輸入信號偏壓
711‧‧‧基準電壓
712‧‧‧輸出
714‧‧‧中間節點
716‧‧‧SW_EN
720‧‧‧負載
800‧‧‧電壓調節器
807‧‧‧複阻抗
814‧‧‧中間節點
816‧‧‧SW_EN
901a‧‧‧陣列供應
901b‧‧‧陣列供應
902a‧‧‧啟用
902b‧‧‧啟用
903a‧‧‧WL選擇
903b‧‧‧WL選擇
1001‧‧‧電壓調節器
1010‧‧‧替代電源
1015‧‧‧信號alt_en
1020‧‧‧負載
1100‧‧‧電力選擇電路
1101‧‧‧反及閘
1111‧‧‧輸入信號SEL
1112‧‧‧輸入信號PWR
1113‧‧‧電力供應信號Vsleep
1114‧‧‧電力供應信號Vsupply
1115‧‧‧子區塊電力
1201‧‧‧區塊
1202‧‧‧區塊
1203‧‧‧區塊
1204‧‧‧區塊
1205‧‧‧區塊
1206‧‧‧區塊
1207‧‧‧區塊
1208‧‧‧區塊
1301a‧‧‧子陣列
1301b‧‧‧子陣列
1302a‧‧‧多工器
1302b‧‧‧多工器
1303a‧‧‧感測放大器
1303b‧‧‧感測放大器
1304‧‧‧寫入驅動器
1310‧‧‧位元線
1311‧‧‧位元線
1400‧‧‧共用驅動器
1407‧‧‧反相器
1408‧‧‧反相器
1409‧‧‧反相器
1410‧‧‧電容器
1411‧‧‧輸入信號write_en
1412‧‧‧寫入資料
1413‧‧‧反相寫入資料
1414‧‧‧位元線
1415‧‧‧互補位元線
1416‧‧‧升壓
1417‧‧‧節點
1418‧‧‧虛擬接地
1501‧‧‧區塊
1502‧‧‧區塊
1503‧‧‧區塊
1504‧‧‧區塊
1505‧‧‧區塊
1506‧‧‧區塊
1507‧‧‧區塊
1601‧‧‧區塊
1602‧‧‧區塊
1603‧‧‧區塊
1604‧‧‧區塊
1605‧‧‧區塊
1606‧‧‧區塊
1607‧‧‧區塊
1608‧‧‧區塊
Q306a‧‧‧電晶體
Q307‧‧‧電晶體
Q308a‧‧‧電晶體
Q308n‧‧‧電晶體
Q401‧‧‧p通道金屬氧化物半導體場效電晶體
Q402‧‧‧n通道金屬氧化物半導體場效電晶體
Q403‧‧‧p通道金屬氧化物半導體場效電晶體
Q701‧‧‧電晶體
Q702‧‧‧電晶體
Q703‧‧‧電晶體
Q704‧‧‧電晶體
Q705‧‧‧電晶體
Q706‧‧‧電晶體
Q1011‧‧‧電晶體
Q1012‧‧‧電晶體
Q1103‧‧‧電晶體
Q1105‧‧‧電晶體
Q1401‧‧‧電晶體
Q1402‧‧‧電晶體
Q1403‧‧‧電晶體
Q1404‧‧‧電晶體
Q1405‧‧‧電晶體
Q1406‧‧‧電晶體
以下詳細描述參考現簡短描述之隨附圖式。
圖1說明系統單晶片之實施例之方塊圖。
圖2說明記憶體系統之實施例之方塊圖。
圖3說明位址解碼邏輯之實施例。
圖4說明受控反相器之實施例。
圖5說明用於管理記憶體系統中的電力之方法之實施例之流程圖。
圖6說明記憶體陣列之方塊圖。
圖7說明電壓調節器電路之實施例。
圖8說明電壓調節器電路之另一實施例。
圖9(包括圖9(a)及圖9(b))說明與記憶體子陣列之操作相關聯之波形之兩個曲線圖。
圖10說明電壓調節系統之實施例。
圖11說明用於記憶體子陣列之電力選擇電路之實施例。
圖12說明描繪用於調節記憶體陣列中之電壓之方法的實施例之流程圖。
圖13說明記憶體陣列之子陣列之方塊圖。
圖14說明用於記憶體陣列之寫入驅動器電路之實施例。
圖15說明將資料寫入記憶體陣列之方法之流程圖。
圖16說明用於管理位址解碼器中之電力之方法的實施例之流程 圖。
雖然本發明易受各種修改及替代形式之影響，但在附圖中以舉例方式展示了其特定實施例，且將在本文中對其進行詳細描述。然而應瞭解，該等圖式及對其之詳細描述並非意欲將本發明限於所說明之特定形式，而正相反，本發明意欲涵蓋屬於附屬申請專利範圍所界定的本發明之精神及範疇內的所有修改、等效物及替代例。本文中所使用之標題僅為達成組織性目的，且不意欲用以限制該描述之範疇。如貫穿本申請案所使用，詞「可」以許可之意義(亦即，意謂有可能)而非強制性之意義(亦即，意謂必須)來使用。類似地，詞「包括」意謂包括但不限於。
各種單元、電路或其他組件可被描述為「經組態以」執行一或多項任務。在此等上下文中，「經組態以」為一般意謂「具有在操作期間執行該或該等任務的電路」的結構之寬泛陳述。因而，單元/電路/組件可經組態以甚至在單元/電路/組件當前未接通時執行任務。一般而言，形成對應於「經組態以」之結構的電路可包括硬體電路。類似地，為便於描述，可將各種單元/電路/組件描述為執行一或多個任務。此等描述應被解釋為包括片語「經組態以」。敍述經組態以執行一或多個任務之單元/電路/組件明確地意在不援引35 U.S.C.§ 112段落(f)中對該單元/電路/組件之解釋。更一般而言，任何元件之敍述明確地意在不援引35 U.S.C.§ 112段落(f)中對彼元件之解釋，除非語言「用於...的構件」或「用於...的步驟」經特定地敍述。
隨著計算系統繼續演進，電力消耗在此等系統之設計中已變為重要因素。電力消耗在行動計算系統中特別受關注。在某種行動計算系統中，可逐個晶片地管理電力，且在一些情況下，電力管理可達到給定晶片內的功能區塊之粒度，以延長電池壽命。
當管理計算系統之電力消耗時，可用於儲存資料、程式指令及類似者之記憶體可特別受關注。記憶體可含有可長時間保持閒置的相同電路之許多複本。在此閒置時間期間，電路可消耗靜態電力(亦即，歸因於電路內的洩漏電流之電力)。可使用不同技術減少記憶體電路之靜態電力消耗。諸如在閒置時段期間使用保持或睡眠模式之技術可幫助減少歸因於洩漏電流之靜態電力消耗。然而，保持模式可將額外潛時引入記憶體之存取，此係由將電源供應器之位準增加至可能進行正常操作的點所需的時間引起。圖式中說明及下文描述之實施例可提供用於管理計算系統內之記憶體之電力的技術，該等技術可減少記憶體系統之電力消耗，同時限制對於其他效能參數之影響。
在本發明中使用關於SoC設計之許多常用術語。為清楚起見，除非另外說明，此等術語中之一些之所欲定義為如下。
金屬氧化物半導體場效電晶體(Metal-Oxide-Semiconductor Field-Effect Transistor；MOSFET)描述可在現代數位邏輯設計中使用之一種類型之電晶體。MOSFET被設計為兩種基本類型(n通道及p通道)中之一者。當大於電晶體之臨限電壓之正電壓施加於閘極與源極之間時，N通道MOSFET開通源極與汲極之間的導電路徑。當大於電晶體之臨限電壓之電壓施加於汲極與閘極之間時，P通道MOSFET開通導電路徑。
互補MOSFET(CMOS)描述使用混合的n通道及p通道MOSFET設計之電路。在CMOS設計中，n通道及p通道MOSFET可經配置以使得MOSFET之閘極上的高位準接通n通道電晶體(亦即，開通導電路徑)，且關斷p通道MOSFET(亦即，關閉導電路徑)。相反，MOSFET之閘極上的低位準接通p通道且關斷n通道。雖然在本文中所描述之實例中使用CMOS邏輯，但應注意，任何合適的邏輯程序可用於本文中所描述之實施例中描述之電路。
應注意，「邏輯1」、「高」、「高狀態」或「高位準」係指足夠大以接通n通道MOSFET及關斷p通道MOSFET之電壓，而「邏輯0」、「低」、「低狀態」或「低位準」係指足夠小以關斷n通道MOSFET及接通p通道MOSFET之電壓。在其他實施例中，不同技術可導致「低」及「高」之不同電壓位準。
本文中說明及描述之實施例可使用CMOS電路。然而，在各種其他實施例中，可使用其他合適技術。
系統單晶片概述
圖1中說明SoC之實施例之方塊圖。在所說明之實施例中，SoC 100包括耦接至記憶體區塊102、I/O區塊103、電力管理單元104、類比/混合信號區塊105及時脈管理單元106之處理器101，以上各者均經由匯流排107耦接。在各種實施例中，SoC 100可經組態用於行動計算應用(諸如，平板電腦、蜂巢式電話或智慧型手機)。
在各種實施例中，處理器101可表示執行計算操作之通用處理器。舉例而言，處理器101可為中央處理單元(CPU)，諸如微處理器、微控制器、特殊應用積體電路(ASIC)或場可程式化閘陣列(FPGA)。在一些實施例中，處理器101可包括多個CPU核心且可包括一或多個暫存器檔案及記憶體。
在各種實施例中，處理器101可實施任何合適的指令集架構(ISA)，諸如PowerPCTM或x86 ISA或其組合，以及其他ISA。處理器101可包括一或多個匯流排收發器單元，該等匯流排收發器單元允許處理器101與SoC 100內的其他功能區塊(諸如記憶體區塊102)通信。
舉例而言，記憶體區塊102可包括任何合適類型之記憶體，諸如動態隨機存取記憶體(DRAM)、靜態隨機存取記憶體(SRAM)、唯讀記憶體(ROM)、電可擦除可程式化唯讀記憶體(EEPROM)、快閃記憶體、鐵電隨機存取記憶體(FeRAM)或磁阻式隨機存取記憶體 (MRAM)。一些實施例可包括單個記憶體(諸如記憶體區塊102)且其他實施例可包括兩個以上記憶體區塊(未圖示)。在一些實施例中，記憶體區塊102可經組態以儲存可由處理器101執行之程式指令。在其他實施例中，舉例而言，記憶體區塊102可經組態以儲存待處理之資料，諸如圖形資料。
記憶體區塊102可包括記憶體控制器102a。記憶體控制器102a可管理及引導對多個記憶體陣列之記憶體存取。使用記憶體介面，記憶體控制器102a可管理對與SoC 100分離之晶粒上的記憶體之記憶體存取。記憶體控制器102a可包括用於存取記憶體102內的位置之功能。記憶體控制器102a可自處理器101接收用於讀取或寫入記憶體位置之存取請求。在一些實施例中，記憶體控制器可包括由處理器101使用之邏輯位址與記憶體102之實體位址之映射。記憶體控制器102a可自處理器101接收邏輯位址作為讀取命令之一部分且判定記憶體102中哪個記憶體陣列含有所接收之位址。
I/O區塊103可經組態以協調SoC 100與一或多個周邊器件之間的資料傳送。此等周邊器件可包括(但不限於)儲存器件(例如，包括硬碟機、磁帶機、CD光碟機、DVD光碟機等之基於磁性或光學媒體之儲存器件)、音訊處理子系統、圖形處理子系統或任何其他合適類型之周邊器件。在一些實施例中，I/O區塊103可經組態以實施某版本的通用串列匯流排(USB)協定、IEEE 1394(Firewire®)協定，或，且可允許自周邊儲存器件傳送程式碼及/或程式指令以用於由處理器101執行。在一個實施例中，I/O區塊103可經組態以執行實施乙太網(IEEE 802.3)網路標準所必需的資料處理。
電力管理單元104可經組態以管理對SoC 100中所包括的一些或所有功能區塊之電力傳遞。電力管理單元104可包含用於管理用於各種功能區塊的多個電源供應器的子區塊。在各種實施例中，電源供應器 可位於類比/混合信號區塊105中、電力管理單元104中、SoC 100內的其他區塊中，或來自SoC 100外部，經由電力供應接腳耦接。電力管理單元104可包括一或多個電壓調節器以將電源供應器之輸出調整至SoC 100內的功能區塊所需之各種電壓位準。
類比/混合信號區塊105可包括多種電路，包括(例如)晶體振盪器、鎖相迴路(PLL)或鎖頻迴路(FLL)、類比/數位轉換器(ADC)及數位/類比轉換器(DAC)(均未圖示)。在一些實施例中，類比/混合信號區塊105亦可包括(在一些實施例中)射頻(RF)電路，該射頻電路可經組態以用於與蜂巢式電話網路一起操作。類比/混合信號區塊105可包括一或多個電壓調節器以將一或多個電壓供應至各種功能區塊及彼等區塊內的電路。
時脈管理單元106可經組態以為SoC 100中的功能區塊選擇一或多個時脈源。在各種實施例中，時脈源可位於類比/混合信號區塊105中、時脈管理單元106中、SoC 100內的其他區塊中，或來自SoC 100外部，經由一或多個I/O接腳耦接。在一些實施例中，時脈管理單元106可能能夠在整個SoC 100中分配時脈前對選定時脈源分頻。時脈管理單元106可包括用於選擇PLL、FLL、或其他類型之可調整時脈源之輸出頻率之暫存器。在此等實施例中，時脈管理單元106可管理一或多個可調整時脈源之組態，且可能能夠分階段改變時脈輸出頻率以避免在短時期內頻率之大改變。
系統匯流排107可經組態為一或多個匯流排以將處理器101耦接至SoC 100內的其他功能區塊(諸如記憶體區塊102及I/O區塊103)。在一些實施例中，系統匯流排107可包括耦接至功能區塊中之一或多者之介面，該等介面允許特定功能區塊經由匯流排通信。在一些實施例中，系統匯流排107可允許在無處理器101之干預之情況下在功能區塊之間移動資料及異動(亦即，請求及回應)。舉例而言，經由I/O區塊 103接收之資料可直接儲存至記憶體區塊102。
應注意，圖1中所說明之SoC僅為實例。在其他實施例中，取決於SoC意欲之特定應用，不同功能區塊及功能區塊之不同組態可為可能的。應進一步注意，SoC 100中所說明之各種功能區塊可在不同時脈頻率下操作。
轉到圖2，說明記憶體系統之實施例。圖2說明根據若干可能實施例中之一者之記憶體。在所說明之實施例中，記憶體200包括標示為「dio」之資料I/O埠209、標示為「add」之位址匯流排輸入212、標示為「rd/wr」之模式選擇輸入211及標示為「clk」之時脈輸入210。
在所說明之實施例中，記憶體200包括子陣列201a、201b及201c、時序及控制單元202及位址解碼器203。子陣列201a、201b及201c可併入有上文關於子陣列300所描述之特徵中之一些或所有。時序及控制單元202經耦接以將解碼器啟用信號206提供至位址解碼器203，且將控制信號205提供至子陣列201a、201b及201c。電源供應器204耦接至子陣列201a、201b及201c以將一或多個電力供應信號提供至子陣列201。
時序及控制單元202可根據模式選擇輸入211之狀態判定記憶體存取命令之類型。取決於模式選擇輸入211之狀態，時序及控制單元202可確證控制信號205上的對應狀態以相應針對讀取或寫入命令而組態子陣列201。控制信號205可包括讀取控制信號及寫入控制信號(未圖示)。
位址解碼器203經耦接以回應於解碼器啟用信號206之確證及位址匯流排212上的位址值將列選擇207及行選擇208提供至子陣列201a、201b及201c。在一些實施例中，位址匯流排212可在轉到位址解碼器203之前經過時序及控制單元202。在此等實施例中，可在將位址發送至位址解碼器203之前執行邏輯位址至實體位址映射。時序及 控制單元202提供控制信號205以操作子陣列201a、201b及201c以及啟用位址解碼器203。在一些實施例中，控制信號205可包括感測放大器啟用信號及預充電控制信號。
電源供應器204可將兩個或兩個以上電壓信號提供至記憶體子陣列201。在一些實施例中，電源供應器204可包括在圖1中的電力管理單元104中。在其他實施例中，電源供應器204可包括在圖1中的記憶體區塊102中。電源供應器204可將兩個或兩個以上供應信號中之每一者上的不同電壓位準提供至記憶體子陣列201。可在記憶體200為作用中的任何時候提供兩個或兩個以上供應信號，或可由時序及控制單元202按需要啟用及停用供應信號中之一或多者。供應信號之啟用及停用可取決於時序及控制單元202。
應注意，圖2中所說明之記憶體200之實施例僅為實例。功能區塊之數目及類型在各種實施例中可能不同。舉例而言，在其他實施例中，可使用兩個以上供應信號。
減少洩漏之位址解碼
轉到圖3，說明記憶體之位址解碼器之實施例。位址解碼器300可對應圖2中的位址解碼器203且可包括位址解碼器之若干級，諸如解碼級301、解碼級310及最終解碼級320a至320n。輸入信號、讀取啟用(RD_EN)331及寫入啟用(WR_EN)332可由或(OR)閘302組合且可連同位址340一起輸入至解碼級301中。
解碼級301可執行解碼記憶體位址之第一步驟以判定複數個子陣列(諸如圖2中的子陣列201)中之哪一子陣列含有對應於該位址之記憶體位置。解碼級301可包括反及(NAND)閘303、反相器304、受控反相器305及電晶體Q306。應注意，在各種實施例中，「電晶體」可對應於一或多個跨導元件，諸如上述MOSFET或接面場效電晶體(JFET)。
若確證讀取啟用331或寫入啟用332中之任一者，則可確證OR 302之輸出。OR 302之確證可使NAND 303對位址340執行第一解碼。OR 302之輸出亦可由反相器304反相，且用於啟用Q306，Q306又可啟用反相器305。若啟用反相器305，則NAND 303之輸出可能夠通過至解碼器之第二級(解碼器級320)。雖然僅說明單個解碼級301，但取決於正被解碼之位址線之數目，可視需要在第一位址解碼級中重複解碼器級301。藉由使用讀取啟用331及寫入啟用332來啟用NAND303及反相器305，可在讀取啟用331或寫入啟用332兩者均未確證時減少洩漏電流及因此降低功率。
靜態互補金屬氧化物半導體(CMOS)反相器(諸如本文中所展示及描述之彼等反相器)可為可在本文中所描述之電路中使用的反相放大器之特定實施例。然而，在其他實施例中，可使用能夠反相信號之邏輯感測之反相放大器之任何合適組態(包括使用除CMOS之外的技術建置之反相放大器)。
可根據若干設計風格實施靜態OR閘(諸如本文中所展示及描述之彼等閘)。舉例而言，OR閘可實施為反或(NOR)閘，NOR閘之輸入經耦接至反相器。在其他實施例中，OR閘可由多個NAND閘、多個NOR閘或邏輯閘之任何合適組合建構。
移至第二級，解碼級301之一或多個輸出可提供至解碼級310。每一解碼級310可自解碼級301接收一或多個輸出，且使用類似解碼級301之邏輯，進一步解碼位址340。解碼級310亦可包括電晶體Q307，電晶體Q307可啟用或停用解碼級310中之每一者內的解碼邏輯。藉由包括Q307，可搶先停用輸入信號將導致級之輸出為低之給定級，藉此進一步促成降低電力消耗。
位址解碼器300可按需包括類似於解碼級310之額外級以解碼記憶體中的所有潛在位址。最終解碼級320可類似於解碼級310起作用。最終解碼級320之輸出可對應字線信號(WL0至WLn)。針對位址340之 給定值，可確證單個字線信號，該單個字線信號可對應於含有經定址之記憶體位置之子陣列210。在各種實施例中，可包括與定址整個記憶體陣列所必需的字線之數目對應的任何數目之最終解碼級320。
應注意，圖3中所說明之實施例僅為實例。在其他實施例中，可使用不同電路實施及不同數目之解碼級。
現移至圖4，說明包括具有對應啟用信號之受控反相器的電路之實施例。電路400可對應於圖3中的反相器305及電晶體306。電路400可包括p通道MOSFET Q401及Q403以及n通道MOSFET Q402。
輸入405可為至電路400之反相器的輸入信號。輸出409可對應於輸入405之反相值。啟用407可為低位準有效(active low)信號以使得若啟用407為低位準，則Q403接通且將供應電壓傳導至Q401。Q401及Q402形成反相器以使得當輸入405為低位準時，Q401接通且Q402關斷，且因此輸出409為高位準。當輸入405為高位準時，Q401關斷且Q402接通，從而導致輸出409為低位準。若啟用407為高位準，則Q403關斷且由於供應電壓被Q403阻斷，故輸出409無法被驅動為高位準。在一些實施例中，包括啟用407及Q403可減少當未使用反相器時通過Q401之洩漏電流。與Q401直接耦接至供應電壓之情況相比，當Q401及Q403兩者均關斷時，如說明串聯的兩個p通道MOSFET可減少通過Q401之洩漏電流。在其他實施例中，藉由在Q402與接地基準之間添加n通道MOSFET，可能實現類似結果。
注意，圖4僅為出於說明目的之實例。其他實施例可包括額外電晶體、信號以及電晶體之不同組態。舉例而言，儘管圖4中的電晶體被呈現為MOSFET，但在其他實施例中，可使用任何一或多個合適類型之電晶體。
轉到圖5，說明一種使用位址解碼器選擇具有多個子陣列之記憶體中的經定址子陣列(諸如圖2中記憶體200之子陣列201)的方法。共 同參看圖1中的SoC 100、圖2中的記憶體200及圖5中的流程圖，該方法可在區塊501中開始。
可使子陣列201處於資料保持模式中(區塊502)。在各種實施例中，可使記憶體200之有限數目之子陣列201或所有子陣列201處於資料保持模式。除處於資料保持模式之子陣列201之外，供應至記憶體200內的各種區塊之電壓位準可減少至睡眠模式電壓位準。
該方法可取決於由系統中的處理器(諸如，圖1之處理器101)存取之位於記憶體200中的位址(區塊503)。處理器101可發出可存取記憶體位置之命令。作為回應，記憶體控制器102a可將由處理器101提供之邏輯位址轉換為實體位址。記憶體控制器可判定哪個記憶體陣列含有實體位址且將實體位址及讀取或寫入信號提供至含有該位址之記憶體陣列。若記憶體200包括位址，則該方法可移至區塊504。否則，該方法可針對下一記憶體存取保持在區塊503中。
該方法現可啟用含有所存取位址之記憶體區塊(區塊504)。實體位址及讀取/寫入信號可提供至記憶體200。位址解碼器203可解碼所提供之位址且確證對應字線。可使含有經確證之字線之子陣列(例如，子陣列210b)處於正常操作模式。在一些實施例中，啟用子陣列210b可包括將電壓供應切換為具有更高電壓位準之供應信號以用於對子陣列210b執行記憶體操作。
位址解碼器203可對應圖3中的位址解碼器300。在解碼所接收之位址之程序中，位址解碼器300可在兩個或兩個以上級中解碼位址。在每一級處，如關於圖3所述，為了省電，可藉由電力頭座僅啟用解碼器級之某些部分。在一些實施例中，電力頭座可為由電晶體(諸如圖3中的Q306、Q307及Q308)實施之開關，該等開關將電路與其電壓供應器解耦。藉由使用電力頭座，位址解碼器300可能夠限制解碼邏輯中為了解碼所接收之位址而受到供電之電路之數目，以使得僅與所 接收之位址相關之邏輯電路接收電力。電力頭座可減少經由位址解碼器300電路的對於解碼所接收之位址不必要之其他部分之洩漏。
一旦啟用及準備好存取子陣列210b，即可執行來自處理器101之命令(區塊505)。命令可包括對子陣列210b內一或多個位址位置之讀取或寫入。在一些實施例中，相較存取未處於資料保持模式之子陣列，啟用子陣列210b可能不增加用於記憶體存取之顯著時間。換言之，命令自子陣列210b執行所花費的時間可與自已啟用之另一類似子陣列執行所花費的時間一樣長。
該方法現可取決於關於對子陣列210b之另一記憶體存取是否在待決中之判定(區塊506)。若對子陣列210b之另一存取在待決中，則該方法可返回至區塊505以執行待決命令。
若未偵測到對子陣列210b之待決存取，則可再使子陣列210b處於資料保持模式(區塊507)。在各種實施例中，可減少供應至子陣列210b之電壓位準。該方法可返回至區塊503以等待位於處於資料保持模式中的記憶體區塊內的另一位址。
應注意，圖5中所說明之方法僅為實例實施例。儘管圖5中所說明之操作中之一些被描繪為依序執行，但在其他實施例中，操作中之一或多者可平行執行。
現參看圖16，說明一種用於使用位址解碼器選擇具有多個子陣列(諸如圖2中的記憶體200之子陣列201)之記憶體中的經定址子陣列之更詳細方法。共同參看圖2中的記憶體200、圖3中的位址解碼器300及圖16中的流程圖，該方法可在區塊1601中開始。
當未存取位於記憶體200內的位址時，時序及控制單元202可使位址解碼器300處於低洩漏狀態(區塊1602)。在一些實施例中，時序及控制單元202亦可使當前以全操作模式運作之任何子陣列處於資料保持模式。位址解碼器300之低洩漏狀態可包括自解碼級(諸如解碼 301、解碼310及/或最終解碼320)中之一些或所有解碼級解耦電源。
該方法可取決於位址之值(區塊1603)。若命令伴隨對應於記憶體200中之位置的位址，則可將命令及位址發送至記憶體200且隨後可在區塊1604中啟用解碼301。否則，該方法可保持在區塊1603中，等待下一命令及位址。為了判定伴隨命令之位址是否對應於記憶體200內的位置，時序及控制單元201可使用位址位元之子集。位元之子集可對應於位址之最高有效位元中之一或多者。
當記憶體200內的位置經定址時，可啟動解碼301中的一或多個解碼區塊(區塊1604)。在一些實施例中，啟動解碼區塊可包括將電源供應器耦接至正被啟用之解碼區塊。在一些實施例中，發送至記憶體200之位址可為邏輯位址，該邏輯位址可要求在輸入至解碼301中之前映射至實體位址。在其他實施例中，位址可發送至已映射至實體位址之記憶體200。命令可包括讀取及/或寫入操作，該讀取及/或寫入操作可導致確證讀取及或寫入啟用信號，諸如RD_EN 331或WR_EN 332。解碼301中解碼區塊之啟動可取決於RD_EN 331或WR_EN 332。在一些實施例中，解碼301之啟動可取決於位址位元中之一或多者，諸如最高有效位元。解碼301可產生第一級輸出。
可啟用解碼310中的一或多個解碼區塊(區塊1605)。啟用一或多個解碼區塊可包括將電源供應器耦接至所選擇之區塊。可取決於第一級輸出而選擇一或多個解碼區塊。若來自第一級輸出進入給定解碼區塊中之一或多個輸入被確證，則可啟用解碼310之給定解碼區塊。由於第二級之任何給定解碼區塊僅可接收解碼301之解碼區塊之子集之輸出，因此可藉由不啟用未自解碼301接收經確證輸出之解碼區塊來省電。換言之，若至解碼區塊之所有輸入皆未確證，則彼解碼區塊之輸出亦不能被確證。解碼310之所選擇之解碼區塊可產生第二級輸出。
該方法可取決於位址解碼器300中所包括的級之數目(區塊1606)。位址解碼器可具有僅單個級或可具有許多級。為了判定對應於位址之特定列及/或行，位址解碼器之所有級可需要產生對應輸出。說明位址解碼器300具有三個級，最終解碼320對應最終級。若最終解碼320尚未產生輸出，則該方法可移至區塊1607以啟用下一級。否則，若最終解碼320已產生輸出，則該方法可移至區塊1608以選擇包括經解碼之位址之子陣列。
若最終解碼320尚未產生輸出，則可啟用最終解碼320中的一或多個解碼區塊(區塊1607)。啟用最終解碼320中的所選擇之解碼區塊之程序可為如區塊1605中關於解碼310所描述，使用第二級輸出作為至最終解碼320之輸入。再一次，僅可啟用自第二級輸出接收到經確證之輸入之解碼區塊。最終解碼320可產生最終級輸出，最終級輸出可對應於用於記憶體200之單個字線之啟用信號。在一些實施例中，最終級輸出可包括用於記憶體200之一或多個位元線之啟用信號。
若最終解碼320已產生最終級輸出，則可啟用對應於最終級輸出之子陣列201(區塊1608)。啟用子陣列可包括將至子陣列之電源供應器自睡眠模式電力供應切換至操作電力供應，操作電力供應可具有比睡眠模式電力供應高之電壓位準。一旦已選擇對應於位址之字線，即可選擇子陣列。在其他實施例中，可在選擇特定字線之前識別及啟用子陣列。舉例而言，在一些實施例中，在最終級輸出選擇對應字線之前，第二級輸出可包括足夠細節以識別對應子陣列201。一旦已啟用對應子陣列201且已選擇字線及位元線，即可執行與所發送之命令相關聯之操作。在完成操作之執行後，該方法可返回到區塊1602。
應注意，圖16中表示之方法僅為用於呈現本文中所揭示之概念之實例。在其他實施例中，可包括不同數目之步驟。亦可以與所說明者不同之次序執行步驟。
用於資料保持之電壓調節
現移至圖6，說明記憶體陣列之實施例。記憶體陣列600可包括電壓調節器601、位址解碼邏輯605，及耦接至調節器601及解碼邏輯605之多個子陣列610a至610x。
電壓調節器601可提供一或多個供應信號至子陣列610。由電壓調節器601提供之供應信號可對應於施加至子陣列之電壓位準，該等子陣列已處於睡眠模式。由電壓調節器601提供之供應信號之電壓位準可低於當存取給定子陣列時施加至給定子陣列之操作供應信號之電壓位準。
位址解碼邏輯605可對應圖3中說明之位址解碼邏輯。位址解碼邏輯605可自處理器或記憶體控制器接收位址，且確證對應於該位址之給定字線信號，如關於圖3所述。
子陣列610a至610x可各自含有一系列記憶體位置。每一子陣列可包括單一列位元胞或可包括多列位元胞。普通子陣列之位元胞可接收相同電力供應信號，包括電壓調節器601之輸出或操作供應信號。在本文所描述之實施例中，每一子陣列610可以操作模式起作用(在該操作模式中，可讀取或寫入所包括之位元胞)，或以睡眠模式起作用(在該睡眠模式中，位元胞可保持其值，但不能被讀取或寫入，否則有破壞其值之風險)。當子陣列處於睡眠模式時，電壓調節器601可在適於資料保持之電壓位準下提供電力供應信號。每一子陣列610可包括電力選擇電路620a至620x。每一電力選擇電路620可選擇提供至對應子陣列610之電力供應信號。舉例而言，在一些實施例中，在睡眠模式操作期間，每一電力選擇電路620a至620x可自電壓調節器601選擇電力供應信號以將電力供應至子陣列610a至610x中所包括的位元胞。
應注意，圖6中所說明之實施例僅為實例。在其他實施例中，可使用不同數目之子陣列及不同的其他功能區塊。
轉到圖7，說明電壓調節器之實施例。電壓調節器700可對應於圖6中的電壓調節器601。電壓調節器700可包括電晶體Q701、Q702、Q703、Q704、Q705及Q706以及阻抗(IMP)707。Q701耦接至供應電壓、Q702、Q703及阻抗707。Q702耦接至供應電壓、Q704、阻抗707及Q706。Q703耦接至Q705且自Q706接收回饋信號。Q704耦接至Q705且接收基準電壓(Vref)711。Q705耦接至接地且接收輸入信號偏壓710。Q706耦接至負載720且在接通時充當上拉器件以將輸出712拉向供應電壓。
電壓調節器700接收輸入信號偏壓710及基準電壓Vref 711。偏壓710及Vref 711可由任何合適基準電路(諸如帶隙基準)產生，且可利用一或多個電流鏡。若偏壓710低(亦即，在接地基準處或附近)，則Q705關斷，且歸因於經由Q702之洩漏，SW_EN 716將最終變為高位準。SW_EN 716之高位準將保持Q706關斷，從而使輸出712經由負載720拉低。
當偏壓710上的電壓位準增加時，則只要Vref之電壓位準適當地高於接地基準，Q704將接通，此將拉低SW_EN 716，接通Q706，將電力提供至輸出712處的負載720。當自輸出712之回饋電壓上升高於Vref 711時，Q703將開始拉低中間節點(inter)714，其進而將開始接通Q701及Q702。Q702將SW_EN 716拉向電壓供應器且Q706將開始關斷。當Q706關斷時，輸出712處的電壓將開始下降，直到其再一次降至Vref 711以下。輸出712相對於Vref 711上升及下降之此程序(亦稱為電壓擺動)可持續以使得輸出712之電壓位準平均為電壓位準Vref 711。
SW_EN 716與中間節點714之間的阻抗707可加速隨著輸出712上升至高於Vref 711且下降至低於Vref 711 SW_EN 716自高至低或自低至高之轉變。改良SW_EN 716之轉變時間可允許電壓調節器700更快地 回應於負載720之改變。負載720可包括至來自一或多個子區塊(諸如圖6中的子區塊610)之記憶體胞的電力供應連接。負載之改變可由子區塊在睡眠模式與正常操作模式之間切換導致。若電壓調節器700用於將電力供應信號提供至處於睡眠模式之子區塊，則子區塊離開睡眠模式及進入正常操作模式可減少電壓調節器700上的負載720。相反，子區塊退出正常操作模式及進入睡眠模式可對應於增加之負載720。
阻抗707耦接在中間節點714與SW_EN 716之間。在各種實施例中，阻抗707可為電阻器，諸如多晶矽電阻器或金屬電阻器或半導體製程中可獲得的任何其他合適的被動電阻。另外，在其他實施例中，可使用主動電阻，諸如在特定操作點偏壓的MOSFET(在本文中亦稱為「偏壓MOSFET」)。應注意，雖然在圖7中說明之實施例中描繪單個電阻，但在其他實施例中，可使用串聯電阻、並聯電阻或其組合。
注意，圖7僅為實例。儘管電晶體Q701至Q706被描繪為MOSFET，但在其他實施例中，可使用任何合適的跨導器件，諸如JFET。舉例而言，其他實施例可包括不同數目之電晶體及額外被動組件，諸如電容器。電晶體之不同組態為可能的及預期的。
舉例而言，上文參看圖7描述之阻抗亦可包括無功組件，諸如電容器及電感器。移至圖8，說明電壓調節器之另一實施例。在所說明之實施例中，電壓調節器800可包括複阻抗807。
在一些實施例中，阻抗807除了電阻性組件之外亦可包括電容性組件。此電容性元件可包括形成為金屬-氧化物-金屬(MOM)電容器、金屬-絕緣體-金屬(MIM)電容器、半導體-氧化物-半導體(SOS)電容器、金屬-氧化物-半導體(MOS)電容器或任何其他合適類型的電容器之電容器。電阻器807a可為與阻抗707類似之建構。在各種實施例中，多個電容器可經使用且可與電阻器807a串聯或並聯耦接。儘管在圖8中所說明之實施例中描繪了電容器，但電感器或電感器與電容器 之組合亦可使用作為阻抗807之一部分。
將電容器807b添加至阻抗807可過濾中間節點(inter)814上的DC電壓使之不達到SW_EN 816。在電壓調節器700之描述中，阻抗707可能回應於輸出712之電壓位準之改變加速SW_EN 716之轉變。就電壓調節器800而言，阻抗807可提供類似反應。電容器807b之添加可減少中間節點814上的DC或緩慢斜坡電壓之影響且使得SW_EN 816更迅速回應於快速電壓轉變。
圖8之電路為出於說明目的之實例。包括更多電晶體、電容器、電阻器或其他組件之其他實施例為可能的且預期的。
轉到圖9(包括圖9(a)及9(b))，呈現記憶體陣列(諸如圖6中的記憶體陣列600)內的若干信號的電壓對比時間的兩組波形。共同參看圖6、圖7及圖9中的波形，波形可包括陣列供應(指示為901a及901b)、啟用(指示為902a及902b)及WL選擇(指示為903a及903b)。陣列供應901a及901b可表示給定子陣列(諸如，子陣列610a)之電力供應輸入。啟用902a及902b可表示用於存取子陣列610a內的位元胞的啟用信號。WL選擇903a及903b可表示用於含有待寫入之位元胞之列的字線選擇信號。圖9(a)之波形可對應於具有與電壓調節器700類似(除了移除阻抗707之外)之電壓調節器的記憶體陣列。圖9(b)之波形可對應於具有與電壓調節器700類似(包括阻抗707)之電壓調節器的記憶體陣列。
參看圖9(a)，在時間t0處，陣列供應901a可耦接至電壓調節器700之輸出，且因此在用於處於睡眠模式之子陣列之Vsleep電壓位準處。啟用902a及WL選擇903a可被撤銷確證。在時間t1處，啟用902a可確證以在子陣列610a中開始記憶體操作。在時間t2處，當子陣列610a之供應電壓可自電壓調節器700之輸出切換至具有更高電壓位準之系統供應電壓時，陣列供應901a可開始上升。取決於用於判定子陣列610a內的實體位址之位址解碼器之狀態，WL選擇903a亦可在時間t2處開 始上升。在一些實施例中，位址解碼器可花費比時間t2更長的時間來解碼位址，且在其他實施例中，位址解碼器可花費較t2更少的時間來解碼位址。
在時間t3處，當WL選擇903a及陣列供應901a已轉變為高位準時，可在子陣列610a內的記憶體位置上執行記憶體操作。在時間t4處，歸因於預定時間量到期或歸因於記憶體陣列內的控制邏輯撤銷確證WL選擇903a，WL選擇903a可轉變為低位準。在時間t5處，啟用902a可如記憶體控制器(諸如，記憶體控制器102a)中的控制邏輯所判定撤銷確證。回應於啟用902a之撤銷確證，陣列供應901a可切換回電壓調節器700之輸出。由於電壓調節器700不包括下拉器件，僅包括上拉器件(亦即，Q706)，因此陣列供應901a上的電壓位準可隨經由子陣列610a的洩漏向下偏移。
在時間t6處，歸因於自無阻抗707之電壓調節器700之較慢回應，陣列供應901a可下降至Vsleep以下之位準。電壓調節器700在由於之前電力來自另一電源供應器而不必將電力供應至子陣列610a之後可能花費一些時間調整以將電力提供至此子陣列。歸因於更長反應時間，陣列供應901a可下降至Vsleep以下之點且可能低於將資料保持在記憶體胞中所需之最低電壓位準。因此，在一些實施例中，儲存在子陣列610a之記憶體胞中的資料可能損壞且必須重新寫入。
現參看圖9(b)，陣列供應901b、啟用902b及WL選擇903b之波形在時間t0至t5處可類似於圖9(a)之彼等波長。然而，在時間t6處，電壓調節器700可對於將電力供應至子陣列610a之需要做出更快反應。在添加阻抗707之情況下，當陣列供應901b之電壓位準下降至Vsleep之電壓位準以下時，電壓調節器700可能能夠更快回應。歸因於更快反應，電壓調節器700可能能夠防止陣列供應901b下降至保持資料所需之最低電壓以下之電壓位準，且因此，子陣列610a中的記憶體胞可保 持其儲存之值。
應注意，圖9之波形僅為實例且為展示已經簡化。在其他實施例中，歸因於處理變化、用於實施電路之不同技術、電磁雜訊及電路設計之變化，波形可表現為不同的。
現移至圖10，說明一種電壓調節系統。電壓調節系統1000可包括電壓調節器(VREG)1001、替代電源(ALT REG)1010及耦接至電壓調節器1001及替代電源1010兩者之負載1020。替代電源1010可包括電晶體Q1011及Q1012。電壓調節器1001可對應於圖7中的電壓調節器700或圖8中的電壓調節器800或另一合適電壓調節電路。信號alt_en 1015可用於在電壓調節器1001與替代電源1010之使用之間轉變以提供用於睡眠模式之電力供應信號。
若alt_en 1015為高位準，則Q1011可關斷且可啟用電壓調節器1001，以使得電壓調節器1001可提供用於睡眠模式之電力供應信號。若alt_en 1015為低位準，則可停用電壓調節器1001且可接通Q1011。Q1011接通時，Q1012可將來自電壓供應之電流傳遞至睡眠模式電力供應信號。Q1012可經連接以使得其類似二極體起作用。因此，Q1012可引起自電壓供應側至電力供應信號側的電壓位準下降。此電壓下降可通常稱為二極體臨限值下降。當啟用替代電源1010時，二極體臨限值位準可判定睡眠模式電力供應電壓位準，以使得二極體臨限值越大，睡眠模式電力供應電壓位準越低。
圖10為電壓調節系統之一個實例。在其他實施例中，可反轉信號alt_en 1015之極性。
轉到圖11，說明子陣列內用於電力選擇之電路。在一些實施例中，電力選擇電路1100可對應於圖6中的電力選擇電路620。電力選擇電路1100可包括反及(NAND)閘1101、電晶體Q1103及電晶體Q1105。輸入信號SEL 1111及PWR 1112可用於在電力供應信號Vsleep 1113與 Vsupply 1114之間進行選擇以作為子區塊電力1115輸出。在一些實施例中，Vsleep 1113可對應於電壓調節器之輸出，諸如圖7中的電壓調節器700或圖8中的電壓調節器800。在其他實施例中，Vsleep 1113可對應於圖10中的替代調節器1010之輸出。
SEL 1111可控制Q1103且為至NAND 1101之輸入。若SEL 1111為低位準，則不管PWR 1112之值為何，NAND 1101可為高位準且Q1103可接通，從而產生使Vsupply 1114耦接至子區塊電力1115的路徑，藉此將電力供應至子區塊。由於NAND 1101為高位準，因此Q1105可關斷，從而將Vsleep 1113自子區塊電力1115解耦。
若SEL 1111為高位準，則Q1103可關斷，從而將Vsupply 1114自子區塊電力1115解耦。若PWR 1112為高位準，則至NAND 1101之兩個輸入均為高位準且NAND 1101輸出將為低位準，藉此接通Q1105。Q1105隨後可將Vsleep 1113耦接至子區塊電力1115，藉此將電力供應至子區塊。然而，若PWR 1112為低位準，則NAND 1101輸出可為高位準，從而導致Q1105關斷。在此情況下，Vsupply 1114及Vsleep 1113均可自子區塊電力1115解耦，其可對應於子區塊之電源關閉狀態。
應注意圖11之實施例僅為實例。在其他實施例中，可使用不同電路拓撲。
移至圖12，說明一種用於產生對記憶體陣列的經調節電力供應之方法的流程圖。圖12之方法可應用於圖6之記憶體陣列600及圖7之電壓調節器700或圖8之電壓調節器800。共同參看圖6、圖7及圖12之流程圖，該方法可在區塊1201中開始。
該方法可取決於調節之決定(區塊1202)。舉例而言，可在使用電壓調節器(諸如電壓調節器700)或使用替代電源供應器(諸如圖10中的替代電源1010)之間作出決定。在一些實施例中，可在使用替代電源 1010時停用電壓調節器700。舉例而言，若電壓調節器700未如預期執行，則可選擇替代電源1010，在此情況下，該方法可移至區塊1207。或者，若電壓調節器700為經調節之電力供應之較佳電源，則該方法可移至區塊1203。
可在準備將電力供應至記憶體陣列600之一或多個子區塊時啟用電壓調節器700(區塊1203)。系統中的處理器(諸如圖1中的處理器101)可藉由將信號(諸如圖10中的alt_en)驅動為高位準來啟用電壓調節器700。
電壓調節器700之輸出(輸出712)可與基準電壓(諸如Vref 711)作比較(區塊1204)。Vref 711可對應於輸出712之所需電壓位準。Vref 711可為在記憶體外部產生的信號。在其他實施例中，可在記憶體內使用帶隙基準或任何其他合適的獨立於電源及/或溫度的基準電路以產生Vref 711。
可基於區塊1204之比較調整輸出712(區塊1205)。若輸出712上升至高於Vref 711，則可藉由關斷Q706將輸出712調整得較低。若輸出712低於Vref 711，則可藉由接通Q706將輸出712調整得較高。
可選擇區塊以接收輸出712(區塊1206)。電力選擇電路(諸如圖11中的電力選擇電路1100)可用於判定記憶體陣列600中的給定子區塊將接收輸出712作為電力供應信號抑或將接收操作電壓(諸如圖11中的Vsupply 1114)。位址解碼邏輯(諸如位址解碼邏輯605)可判定在來自處理器(諸如圖1中的處理器101)之給定記憶體存取命令中存取記憶體陣列600之哪一子區塊，且確證與給定子區塊相關聯之對應字線。確證之字線可用於選擇含有正由來自處理器101之命令存取之記憶體位置之子區塊。對應於該子區塊之電力選擇電路可用於選擇Vsupply 1114作為此子區塊之電力供應信號。對應於不包括由來自處理器101之命令定址之記憶體位置之子區塊的電力選擇電路可用於選擇來自電 壓調節器700的輸出712作為此等子區塊之電力供應信號。該方法可在區塊1208中結束。
若在區塊1202中選擇替代電源1010，則可啟用替代電源1010(區塊1207)。處理器101可藉由將信號(諸如圖10中的alt_en 1015)驅動為低位準來啟用替代電源1010。alt_en 1015上的低值可停用電壓調節器700且啟用自供應電壓經由圖10中的二極體1012的路徑。替代電源1010之輸出之電壓位準可為供應電壓減去二極體1012之二極體臨限值之電壓位準。當使此等區塊處於睡眠模式時，此值可用作供應至記憶體陣列600中的子區塊的經調節之電壓供應。
應注意圖12之方法僅為實例。在其他實施例中，不同操作及操作之不同次序為可能的且預期的。
全域寫入驅動器
切換至圖13，說明記憶體陣列之部分之實施例的方塊圖。圖13展示來自記憶體陣列(諸如圖6中的記憶體陣列600)之兩個子陣列。子陣列1301a及1301b分別耦接至多工器1302a及1302b。每一子陣列1301亦耦接至各別感測放大器(在本文中亦被稱作「感測放大器(sense amp)」)1303a及1303b。單個寫入驅動器1304耦接至子陣列1301a及子陣列1301b兩者。
子陣列1301可包括一或多行位元胞及一或多列位元胞/行。資料之字可儲存在跨越多個子陣列的一列內。如本文中所使用，資料之「字」或「資料字」可係指經由記憶體介面平行讀取或寫入之位元數目，且可對應於8位元、16位元、32位元或更多位元。
多工器1302可用於針對資料字之給定讀取或寫入而選擇要讀取或寫入之行。多工器1302可自位址解碼器(諸如圖2中的位址解碼器203)接收信號。此等信號可判定選擇哪一或哪些行。
感測放大器1303a及1303b可用於在讀取存取期間自由多工器1302 選擇之位元胞讀取資料。每一感測放大器1303可一次讀取如對應多工器1302選擇之單個位元胞。來自控制電路(諸如圖2中的時序及控制單元202)之控制信號可包括讀取控制信號以指示可啟動一或多個對應感測放大器1303之讀取命令。
寫入驅動器1304可用於在寫入存取期間將資料寫入至由多工器1302選擇之位元胞。替代對於每一子陣列1301具有一寫入驅動器1304，單個寫入驅動器1304可耦接至記憶體陣列內的兩個或兩個以上子陣列1301。寫入驅動器1304可經由位元線1310及1311耦接至兩個或兩個以上子陣列1301。寫入驅動器1304可耦接至不共用共同位址之兩個或兩個以上子陣列1302。舉例而言，子陣列1301a可僅含有用於偶數位址之區塊的位元，且子陣列1301b可僅含有用於奇數位址之區塊的位元。在此實施例中，由於一次僅可存取單個位址，因此寫入驅動器1304將不必同時在子陣列1301a及1301b兩者中寫入位元。除了偶數/奇數分佈實例外，已知且預期在子區塊1301a及1301b之間劃分位址之其他方法。
出於示範本文中所揭示之概念之目的，圖13意欲作為一實例。在其他實施例中，可包括更多及或不同功能區塊。功能區塊亦可不同於圖示而經配置。
移至圖14，說明用於共用寫入驅動器之電路之實施例。共用驅動器1400可對應於圖13中的寫入驅動器1304。共用驅動器1400可包括電晶體Q1401、Q1402、Q1403、Q1404、Q1405及Q1406以及反相器INV1407、INV1408及INV1409及電容器(CAP)1410。共用驅動器1400亦可接收輸入信號write_en 1411、寫入資料(WD)1412、反相寫入資料(WD_B)1413及升壓1416。位元線(BL)1414及互補位元線(BL_B)1415可為共用驅動器1400之輸出。
Write_en 1411可對應於可由諸如圖2中的時序及控制單元202之電 路控制之寫入控制信號。Write_en 1411可在為高位準時藉由關斷Q1401幫助減少歸因於洩漏之電力消耗，原因是關斷Q1401可將供應電壓自共用驅動器1400解耦。當write_en 1411為低位準時，供應電壓可耦接至共用驅動器1400。升壓1416可通常為低位準，從而接通Q1406且將共用驅動器1400耦接至處於虛擬接地1418的接地。Q1402及Q1404可使寫入資料1412之值反相，且Q1403及Q1405可將反相寫入資料1413之值反相，以使得互補位元線1415由Q1402及Q1404驅動，且位元線1414由Q1403及Q1405驅動。
在一些實施例中，對待寫入之位元胞之電力供應的電壓位準可能不如為了確保成功寫入位元胞所需的電壓位準高。在此情況下，可增加儲存於位元胞中的資料與互補資料之間的電壓差以改良成功寫入操作之可能性。可使用負升壓(亦稱為「寫入輔助(write assist)」)以將增加之容限提供至寫入操作。升壓1416可用於控制寫入驅動器1400之負升壓操作。當升壓1416為低位準時，INV1409可輸出高信號，接通Q1406且將虛擬接地(VGND)1418耦接至接地。INV1409之高輸出亦可導致INV1407輸出低信號且因此導致INV1408在節點1417處輸出高信號。電容器1410可回應於節點1410處在高位準處及虛擬接地處在接地而充電。
當可能需要升壓以確保位元線1414及互補位元線1415被正確設定時，升壓1416可被驅動為高位準。回應於升壓1416上的高信號，INV1409可變低，從而關斷Q1406且將虛擬接地與接地信號解耦。INV1407可輸出高位準且因此導致INV1408輸出低位準。由於電容器抵制電壓之突然改變，因此電容器1410可試圖維持跨越其端子的電壓位準。由於節點1417由INV 1408驅動至接地，因此儲存於電容器1410上的電壓可迫使虛擬接地1418至負(亦即，低於接地基準)電壓位準。由於信號位元線1414及反相位元線1415在共用驅動器1400為作用中時 為互補的，因此兩個信號中之一者在耦接至待寫入之位元胞時將為低值。虛擬接地1418(其耦接至電晶體Q1404及Q1405之源極)上的負電壓位準可將信號位元線1414及反相位元線1415之低值推動為低於接地。低位元線上的負升壓可幫助在記憶體之位元胞內藉由克服歸因於低供應電壓、處理變化及類似者的高側驅動器的缺點而成功寫入位元胞。此負升壓可允許共用驅動器1400支援一個以上子區塊。減少記憶體陣列中寫入驅動器之數目可節省晶粒面積且可減少電力消耗。
所需負升壓之量可取決於大量因素。一旦判定負升壓之適當量，即可判定電容器Q1406之值。在一些實施例中，電容器Q1406可為足夠大小，以使得當跨越多個子陣列重複時，導致記憶體之面積整體增加。藉由在多個子陣列之間共用寫入驅動器，在一些實施例中，可減少對於記憶體之整體面積之影響。
應注意，電容器1410為半導體製造過程中可獲得的不同類型之電容器之特定實施例。在各種實施例中，電容器1410可形成為金屬-氧化物-金屬(MOM)電容器、金屬-絕緣體-金屬(MIM)電容器、閘極氧化物電容器或其他合適的電容性結構。
應注意，圖14中所說明之實施例僅為實例。在其他實施例中，可包括額外電路元件。在各種實施例中，電路元件之實體配置可因設計變化。
現轉到圖15，呈現一種用於在記憶體系統中操作共用寫入驅動器之方法之流程圖。該方法可應用於與子陣列(諸如圖13中的子陣列1301)一起操作的寫入驅動器(諸如圖14中的共用驅動器1400)。共同參看圖13、圖14及圖15之流程圖，該方法可在區塊1501中開始。
可啟用共用寫入驅動器(諸如共用驅動器1400)(區塊1502)。共用驅動器1400可支援多個子陣列(諸如子陣列1301a及1301b)之寫入操作。舉例而言，若針對寫入操作選擇子陣列1301b中的記憶體位置， 則控制邏輯可確證write_en 1411以啟用共用驅動器1400。
可在寫入資料1412上驅動待寫入子陣列1301b中的記憶體位置之資料(區塊1503)。可在互補寫入資料1413上驅動待寫入之資料之互補值。待寫入子陣列1301b之資料可對應於待儲存於記憶體中的給定資料字之給定位元。可自電路(諸如位於記憶體系統內的資料暫存器)接收資料。
子陣列1301b可被選擇作為含有待寫入之記憶體位置之至少一個子陣列(區塊1504)。可由位址解碼器(諸如圖3中的位址解碼器300)選擇子陣列1301b。在一些實施例中，位址解碼可以一個以上級發生。在此等實施例中，可在解碼完整位址之前選擇子陣列1301b，原因是子陣列1301b可含有多個字線。舉例而言，若子陣列含有16個字線，則位址可僅需要縮減至16個字之區塊以瞭解哪個子陣列包括記憶體位置。
可啟動共用驅動器1400且可寫入對應於記憶體位置之位元胞(1505)。共用驅動器1400之啟動亦可包括選擇子陣列1301b中的對應列及行以將共用驅動器1400之位元線1414及反相位元線1415連接至經定址之記憶體位置。在選定列及行之情況下，可確證升壓1416以幫助在位元線1414或互補位元線1415上提供足夠電壓位準。在一些實施例中，可在自write_en 1411轉變為低位準起的預定延遲後由共用驅動器1400確證升壓1416。可由write_en 1411與升壓1416之間的一或多個邏輯閘達成此延遲。在其他實施例中，可由write_en 1411與升壓1416之間的電容性阻抗達成延遲。在另一實施例中，可由控制電路(諸如圖2中的時序及控制單元202)確證升壓1416。在此實施例中，時序及控制單元202可包括write_en 1411與升壓1416之間的延遲電路。
可在完成寫入操作時停用共用驅動器1400(區塊1506)。在一些實施例中，可在停用共用驅動器1400之前經過預定時間量以完成寫入操 作。可由記憶體控制器(諸如圖1中的記憶體控制器102a)判定預定時間量。記憶體控制器102a可基於操作條件(諸如系統內的當前供應電壓位準或當前溫度)判定時間量。記憶體控制器102a判定之時間量可足以允許判定下一寫入命令是否將使用同一共用驅動器1400或共用驅動器1400是否將變為閒置。可藉由將升壓1416驅動為低位準或將write_en驅動為高位準來停用共用驅動器1400。在一些實施例中，共用驅動器1400在停用時可處於低電力狀態。該方法可在區塊1507中結束。
應注意，圖15中表示之方法僅為用於呈現本文中所揭示之概念之實例。在其他實施例中，可包括不同數目之步驟。亦可以與圖示不同之次序執行步驟。
對於熟習此項技術者而言，一旦已完全瞭解上述揭示內容，無數變化及修改便將變得顯而易見。希望將以下申請專利範圍解釋為涵蓋所有此等變化及修改。
200‧‧‧記憶體
201a‧‧‧子陣列
201b‧‧‧子陣列
201c‧‧‧子陣列
202‧‧‧時序及控制單元
203‧‧‧位址解碼器
204‧‧‧電源供應器
205‧‧‧控制信號
206‧‧‧解碼器啟用信號
207‧‧‧列選擇
208‧‧‧行選擇
209‧‧‧資料I/O埠
210‧‧‧時脈輸入
211‧‧‧模式選擇輸入
212‧‧‧位址匯流排輸入

Claims (20)

  1. 一種記憶體系統，其包含：電路，其經組態以：接收一位址、一命令及資料；判定該所接收之命令之一類型；及取決於該所接收之命令之該經判定的類型，產生一讀取控制信號或一寫入控制信號；複數個子陣列，其中該複數個子陣列中之每一子陣列包括複數個記憶體胞；複數個感測放大器，其中該複數個感測放大器中之每一感測放大器耦接至該複數個子陣列中之一各別子陣列，且其中每一感測放大器經組態以回應於該讀取控制信號之一確證且取決於該所接收之位址而讀取儲存在包括於該各別子陣列中的一第一選定記憶體胞中的資料；及一或多個寫入驅動器電路，其中該一或多個寫入驅動器電路中之至少一第一寫入驅動器電路耦接至該複數個子陣列中之至少兩個子陣列，且其中該第一寫入驅動器電路經組態以回應於該寫入控制信號之一確證且取決於該所接收之位址將該所接收之資料之至少一部分儲存於該至少兩個子陣列中之一選定子陣列中的一第二選定記憶體胞中。
  2. 如請求項1之記憶體系統，其中為了儲存該所接收之資料之該至少一部分，該第一寫入驅動器電路經進一步組態以回應於該寫入控制信號之該確證，將一負電壓位準提供至耦接至該第二選定記憶體胞之一位元線，其中該負電壓位準小於一接地基準。
  3. 如請求項2之記憶體系統，其中為了將該負電壓位準提供至耦接 至該第二選定記憶體胞之該位元線，該第一寫入驅動器電路經進一步組態以在自該寫入控制信號之該確證起已歷時歷時一第一預定時段後，將該負電壓位準提供至耦接至該第二選定記憶體胞之該位元線。
  4. 如請求項2之記憶體系統，其中該電路經進一步組態以在自該寫入控制信號之該確證起已歷時一第一預定時間量後確證一寫入升壓控制信號，且其中該第一寫入驅動器電路經進一步組態以回應於該寫入升壓控制信號之該確證，將該負電壓位準提供至耦接至該第二選定記憶體胞之該位元線。
  5. 如請求項1之記憶體系統，其中為了將該所接收之資料之該至少一部分儲存於該至少兩個子陣列中之該選定一者中的該第二選定記憶體胞中，該第一寫入驅動器電路經進一步組態以自該電路接收該所接收之資料之該至少一部分。
  6. 如請求項1之記憶體系統，其中該電路經進一步組態以回應於判定該第二選定記憶體胞中該所接收之資料之該至少一部分的儲存已完成來在該第一寫入驅動器電路中啟動一降低功率模式。
  7. 如請求項6之記憶體系統，其中為了在該第一寫入驅動器電路中啟動該降低功率模式，該電路經進一步組態以在自確證該寫入控制信號起已歷時一第二預定時間量後在該第一寫入驅動器電路中啟動該降低功率模式。
  8. 一種用於在一記憶體單元中儲存資料之方法，其中該記憶體單元包括複數個子陣列，該方法包含：藉由該記憶體單元中的電路接收一命令、資料及一對應位址；判定該所接收之命令之一類型；取決於該所接收之命令之該經判定之類型而產生一讀取控制 信號或一寫入控制信號；回應於該讀取控制信號之一確證，取決於該所接收之位址而使用複數個感測放大器中之一各別感測放大器自該複數個子陣列中之一第一子陣列中的一第一選定記憶體胞讀取資料；及由一寫入驅動器電路回應於該寫入控制信號之一確證取決於該所接收之位址而將該所接收之資料之至少一部分儲存於該複數個子陣列中之一第二子陣列中的一第二選定記憶體胞中，其中該寫入驅動器電路耦接至該複數個子陣列中之該第二子陣列及至少一第三子陣列。
  9. 如請求項8之方法，其中由該寫入驅動器將該所接收之資料之該至少一部分儲存於該第二子陣列中的該第二選定記憶體胞中包含：由該寫入驅動器電路回應於該寫入控制信號之該確證，將一負電壓位準提供至耦接至該第二選定記憶體胞之一寫入位元線，其中該負電壓位準小於一接地基準。
  10. 如請求項9之方法，其進一步包含：在自該寫入控制信號之該確證起已歷時一第一預定時段後，由該寫入驅動器電路將該負電壓位準提供於耦接至該第二選定記憶體胞之該寫入位元線上。
  11. 如請求項9之方法，其進一步包含：在自該寫入控制信號之該確證起已歷時一預定時段後，由該記憶體單元中的該電路確證一升壓啟用信號；且進一步包含回應於該升壓啟用信號之該確證，將該負電壓位準提供至耦接至該第二選定記憶體胞之該寫入位元線。
  12. 如請求項8之方法，其進一步包含：回應於判定由該寫入驅動器電路對資料之該至少一部分的該儲存已完成在該寫入驅動器電路中啟動一降低功率模式。
  13. 如請求項12之方法，其中在該寫入驅動器電路中啟動該降低功 率模式進一步包含：在自確證該寫入控制信號起已歷時一預定時段後，在該寫入驅動器電路中啟動該降低功率模式。
  14. 如請求項8之方法，其中使用該寫入驅動器電路將該所接收之資料之該至少一部分儲存至該第二子陣列中的該第二選定記憶體胞中包含：自該記憶體單元中的該電路接收資料之該至少一部分。
  15. 一種裝置，其包含：一升壓電路，其經組態以將一電壓位準提供至一選定寫入位元線；及一寫入驅動器電路，其耦接至該升壓電路且耦接至複數個記憶體子陣列中之至少兩個記憶體子陣列，其中該複數個記憶體子陣列中之每一記憶體子陣列耦接至複數個感測放大器中之一各別感測放大器，且其中該寫入驅動器電路經組態以：回應於一寫入控制信號之一確證，將資料儲存在包括於該至少兩個子陣列中之一選定子陣列中的一選定記憶體胞中；及回應於該寫入控制信號之該確證啟動該升壓電路。
  16. 如請求項15之裝置，其中為了將該電壓位準提供至該選定寫入位元線，該升壓電路經進一步組態以將一負電壓位準提供至耦接至該選定記憶體胞之該選定寫入位元線，其中該負電壓位準小於一接地基準。
  17. 如請求項15之裝置，其中該寫入驅動器電路經進一步組態以在自該寫入控制信號之該確證起的一預定延遲後啟動該升壓電路。
  18. 如請求項15之裝置，其中該寫入驅動器電路經進一步組態以回應於一升壓控制信號之一確證啟動該升壓電路。
  19. 如請求項15之裝置，其中一控制電路經組態以回應於判定該選定記憶體胞中該資料之該儲存已完成將該選定寫入驅動器電路切換為一降低功率狀態。
  20. 如請求項19之裝置，其中該控制電路經進一步組態以在自該寫入控制信號之該確證起已歷時一預定時間量後，將該選定寫入驅動器電路切換為該降低功率狀態。
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