WO2018096776A1 - 電源回路 - Google Patents

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WO2018096776A1
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WO
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circuit
voltage regulator
selection
power supply
detection
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PCT/JP2017/034630
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友里 小原
純之 荒田
Original Assignee
日立オートモティブシステムズ株式会社
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Priority to CN201780069425.XA priority patent/CN109964197B/zh
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    • G05—CONTROLLING; REGULATING
    • G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
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    • H02M1/00—Details of apparatus for conversion
    • H02M1/36—Means for starting or stopping converters

Definitions

  • the present invention relates to a power supply circuit including a plurality of voltage regulators.
  • a microcomputer for controlling an electronic device may require power input with a plurality of different voltages depending on the model, and the power-on sequence is determined for each. If the power is turned on in an order different from this predetermined order, the microcomputer may malfunction.
  • a power supply IC Integrated Circuit
  • the starting order of voltage regulators is determined at the development stage so as to correspond to the microcomputer mounted on the device to which it is applied.
  • the Therefore, the power supply IC cannot be applied to microcomputers having different power-on sequences. Therefore, it is difficult to divert the power supply IC to a different device.
  • the microcomputer mounted on the applicable device is changed, it is necessary to design the power supply IC again.
  • Patent Document 1 states: “The sequence circuit controls the activation timings of the power supply circuits 1 to 4 based on the count setting values CONT1 to CONT4 from the selection circuits of the power supply circuits 1 to 4, respectively.
  • the interface circuit outputs predetermined count setting values C81 to C84, and the interface circuit reads predetermined activation control data stored in the external storage device and outputs the data as count setting values C91 to C94.
  • the technology discloses that the count setting values C81 to C84 or the count setting values C91 to C94 are output to the sequence circuit as the count setting values CONT1 to CONT4 (see summary).
  • the present invention has been made in view of the above problems, and an object of the present invention is to prevent a malfunction of a power supply destination device due to an error in the power supply sequence in a power supply circuit having a variable power supply sequence.
  • the power supply circuit detects the operating state of the voltage regulator in the previous stage, and adjusts the starting or stopping order of each voltage regulator based on the detection result.
  • the power supply circuit of the present invention it is possible to prevent malfunction of the power supply destination device due to an error in the power supply sequence in the power supply circuit with variable power supply sequence.
  • FIG. 2 is a configuration diagram of a power supply circuit 17 according to Embodiment 1.
  • FIG. 6 is a time chart showing changes with time of each signal when the activation order of regulators is the order of regulators 11D, 11C, 11B, and 11A in the first embodiment. It is a timing chart of each signal when regulator 11C raises abnormality and output voltage VCC_C falls.
  • FIG. 6 is a configuration diagram of a power supply circuit 17 according to a second embodiment.
  • FIG. 3 is a configuration diagram of delay circuits 41A to 41D. 4 is a timing chart showing operations of delay circuits 41A to 41D.
  • FIG. 10 is a time chart showing changes with time of each signal when the start order of regulators is the order of regulators 11D, 11C, 11B, and 11A and the stop order is the order of regulators 11A, 11B, 11C, and 11D in the second embodiment.
  • FIG. 6 is a configuration diagram of a power supply circuit 17 according to a third embodiment.
  • FIG. 6 is a configuration diagram of a power supply circuit 17 according to a fourth embodiment.
  • FIG. 10 is a configuration diagram of a power supply circuit 17 according to a fifth embodiment.
  • FIG. 1 is a configuration diagram of a power supply circuit 17 according to the first embodiment of the present invention.
  • the power supply circuit 17 includes regulators 11A to 11D.
  • the regulators 11A to 11D are voltage adjustment circuits that output constant voltages (VCC_0 to VCC_C). These outputs are output to a power supply destination device outside the power supply circuit 17 and used as a power supply for an external circuit such as a microcomputer.
  • the regulators 11A to 11D are activated by activation signals EN_A, EN_B, EN_C, and EN_0, respectively.
  • the main activation signal that instructs the start of the power supply sequence is input as the activation signal EN_0 that activates the regulator 11D.
  • Regulators 11A to 11D are connected to detection circuits 12A to 12D, respectively.
  • the detection circuits 12A to 12D detect the operation state by monitoring the output voltages of the regulators 11A to 11D. When the output voltages of the regulators 11A to 11D are equal to or higher than the respective detection thresholds, the detection circuits 12A to 12D determine that the regulators 11A to 11D have started normally, and set the startup detection signals DTC_A, DTC_B, DTC_C, and DTC_0 to High level, respectively. Output as.
  • the detection threshold value of each regulator may be the same or different.
  • the selectors 13A to 13C are selection circuits that select and output one of the input signals according to the selection signals SEL_A to SEL_C.
  • the outputs of the selectors 13A to 13C are used as activation signals EN_A to EN_C for the regulators 11A to 11C, respectively.
  • the start detection signals DTC_0, DTC_B, and DTC_C are input to the selector 13A.
  • Activation detection signals DTC_0, DTC_A, and DTC_C are input to the selector 13B.
  • Activation detection signals DTC_0, DTC_A, and DTC_B are input to the selector 13C. That is, the start detection signal DTC_0 is commonly input to each selector, and the start detection signal other than the regulator that outputs the start signal is input to each selector.
  • the non-volatile memory 14 stores startup sequence data for specifying the startup sequence of the regulators 11A to 11C.
  • the activation sequence data is read to the register 15.
  • the selection signal generation circuit 16 refers to the activation order data stored in the register 15 and generates selection signals SEL_A to SEL_C.
  • the selection signal generation circuit 16 generates the selection signals SEL_A to SEL_C so that the activation detection signal of the preceding regulator is selected as the output of the selector according to the activation order specified by the activation order data. For example, when the regulator 11A is designated to be activated next to the regulator 11B, the selection signal SEL_A is generated so that the selector 13A selects the activation detection signal DTC_B. Thereby, the selection signal generation circuit 16 can adjust the starting order of the regulators 11A to 11C via the selection signals SEL_A to SEL_C.
  • the start-up of the next-stage regulator can be started after the output voltage of the pre-stage regulator has sufficiently increased. Therefore, even when the load connected to the outside of the power supply circuit 17 is large and it takes time to start up the regulator, or even when the pre-stage regulator does not start up due to a failure, it is possible to prevent an error in the power supply sequence.
  • the activation sequence data recorded in the nonvolatile memory 14 is only the activation sequence of the regulators 11A to 11C. Therefore, when three regulators 11A to 11C are started up in order, the power activation sequence is six, and the required number of bits is 3 bits. Even when a plurality of regulators are started up at the same time, the power supply startup sequence is 10 and the required number of bits is 4 bits. Therefore, the memory capacity can be saved.
  • FIG. 2 is a time chart showing changes with time of each signal when the starting order of the regulators is the order of regulators 11D, 11C, 11B, and 11A in the first embodiment. That is, in this example, the selector 13A selects the activation detection signal DTC_B, the selector 13B selects the activation detection signal DTC_C, and the selector 13C selects the activation detection signal DTC_0.
  • the regulator 11D starts and the output voltage VCC_0 rises.
  • VCC_0 exceeds the activation detection threshold of the detection circuit 12D
  • the activation detection signal DTC_0 becomes High. Since the selector 13C selects the activation detection signal DTC_0 and outputs it as the activation signal EN_C, the activation signal EN_C becomes High at the same time, the regulator 11C is activated, and the output voltage VCC_C increases.
  • the activation detection signal DTC_C becomes High. Since the selector 13B selects the activation detection signal DTC_C, the activation signal EN_B simultaneously becomes High. When the activation signal EN_B rises, the regulator 11B is activated. When the output voltage VCC_B exceeds the activation detection threshold, the activation detection signal DTC_B becomes High. Since the selector 13A selects the activation detection signal DTC_B, the activation signal EN_A becomes High at the same time, and the regulator 11A is activated. As described above, by arbitrarily setting the activation detection signal selected by the selectors 13A to 13C, the activation sequence of the regulator can be made variable.
  • the startup sequence of the regulator is variable by setting the time difference of the startup signal as in the prior art
  • the time required for startup of the regulator varies depending on the state of the externally connected load. It is necessary to set it.
  • the activation of the former regulator is detected and the latter regulator is activated, it is not necessary to allow a time margin, and a faster power supply sequence can be executed.
  • FIG. 3 is a timing chart of each signal when the regulator 11C malfunctions and the output voltage VCC_C decreases. It is assumed that the activation order is the same as in FIG. If the output voltage VCC_C decreases due to the abnormality of the regulator 11C from the state where all the regulators 11A to 11D are operating and falls below the activation detection threshold of the detection circuit 12C, the activation detection signal DTC_C becomes Low, and at the same time, the activation signal EN_B also becomes Low. It becomes. As a result, the regulator 11B stops. When the output voltage VCC_B falls below the activation detection threshold of the detection circuit 12B, the activation detection signal DTC_B becomes Low, and at the same time, the activation signal EN_A also becomes Low. As a result, the regulator 11A stops and the output voltage VCC_A decreases.
  • the output voltages of the regulators 11A to 11D are monitored by the detection circuits 12A to 12D, respectively, and the result is used as a start signal for the post-stage regulator, so that the post-stage regulator is stopped when the output voltage of the pre-stage regulator is abnormal. Thereby, an order error of the power supply sequence can be prevented. In addition, it is possible to prevent an abnormal power supply state that cannot occur in the set power supply sequence, such as the former regulator being stopped while the latter regulator is supplying power.
  • the power supply circuit 17 can prevent malfunction of an external element such as a microcomputer connected to the power supply circuit 17 by surely controlling the starting order of the regulator. Further, when the abnormal regulator returns to the normal state, it is immediately restarted according to the power supply sequence set by the subsequent regulator, and the external element can resume its operation.
  • an external element such as a microcomputer connected to the power supply circuit 17
  • the start order and stop order of each regulator are set by the same selection signals SEL_A to SEL_C.
  • the starting order data in the second embodiment specifies the stopping order of each regulator.
  • a configuration for delaying the output of each detection circuit by an arbitrary delay width is optionally added. Since other configurations are generally the same as those in the first embodiment, differences will be mainly described below.
  • FIG. 4 is a configuration diagram of the power supply circuit 17 according to the second embodiment.
  • the Delay circuits 41A to 41D are connected to the detection circuits 12A to 12D, respectively.
  • the outputs of the delay circuits 41A to 41C are input to the selectors 13A to 13C as the activation detection signals DTC_A, DTC_B, DTC_C, and DTC_0, respectively, as in the first embodiment.
  • the OR gate 42 receives the outputs DTC_A, DTC_B, DTC_C of the delay circuits 41A to 41C and the main activation signal as inputs, and outputs the activation signal EN_0 to the regulator 11D.
  • the main activation signal becomes High when all of the regulators 11A to 11D are stopped by the OR gate 42, the regulator 11D is activated first, and the activation sequence of the subsequent regulators 11A to 11C is executed. Further, when the main activation signal is Low, when all the regulators 11A to 11C are stopped, the activation signal EN_0 becomes Low and the regulator 11D is finally stopped.
  • the selection signal generation circuit 16 receives the main activation signal in addition to the activation sequence data.
  • the selectors 13A to 13C each receive a ground potential as an input in addition to the activation detection signal. These will be described below.
  • the selection signal generation circuit 16 outputs the signal value for the start sequence of the regulator as the selection signals SEL_A to SEL_C when the main start signal is High, and the signal value for the stop sequence when the main start signal is Low. Output as selection signals SEL_A to SEL_C. Specifically, (a) each selector selects the same output as in the first embodiment in the start sequence, and (b) in the stop sequence, the selector corresponding to the regulator that stops first selects the ground potential, Subsequent selectors select the activation detection signal corresponding to the regulator to be stopped next. Thereby, both the starting sequence and the stopping sequence can be made variable.
  • the output destination regulator is stopped. Therefore, by selecting the ground potential as the start signal for the regulator to be stopped first in the stop sequence, the stop sequence can be set separately from the start sequence. Furthermore, the target regulator can be prevented from being activated by selecting the ground potential as the activation signal when executing the activation sequence. Therefore, power consumption can be reduced when the number of power supplies required outside the power supply circuit 17 is small.
  • FIG. 5 is a configuration diagram of the delay circuits 41A to 41D.
  • the Delay circuits 41A to 41D have the same circuit configuration, and include a counter circuit 51, a counter value conversion circuit 52, and a comparison circuit 53.
  • the counter circuit 51 operates in accordance with a delay circuit input signal and a clock signal that are inputs of the delay circuits 41A to 41D, and outputs a counter value to the comparison circuit 53.
  • the counter circuit 51 clears the count value at the rising / falling edge of the delay circuit input signal and starts counting.
  • the counter value conversion circuit 52 reads the delay time setting value from the register 15, converts it into a target counter value, and outputs it to the comparison circuit 53.
  • the delay time set value is recorded in the nonvolatile memory 14 and stored in the register 15 when the power supply circuit 17 is activated.
  • the target counter value is recorded in the nonvolatile memory 14 as it is as the delay time setting value, the counter value conversion circuit 52 becomes unnecessary, and the delay time setting value is input from the register 15 to the comparison circuit 53 as it is.
  • the comparison circuit 53 compares the counter value output from the counter circuit 51 with the target counter value output from the counter value conversion circuit 52, and when the counter value exceeds the target counter value, the comparison circuit 53 outputs the same value as the delay circuit input signal. Output as Delay circuit output signal.
  • FIG. 6 is a timing chart showing the operations of the delay circuits 41A to 41D.
  • the counter circuit 51 When the counter circuit 51 receives the delay circuit input signal, the counter circuit 51 starts counting, and outputs a delay circuit output signal when the counter value reaches or exceeds the target counter value.
  • the delay time td from when the counter circuit 51 receives the delay circuit input signal to when the delay circuit output signal is output (or a value converted to the counter value) is stored in the nonvolatile memory 14 or the register 15. It is.
  • FIG. 7 shows the change over time of each signal when the starting order of regulators is the order of regulators 11D, 11C, 11B, and 11A and the stopping order is the order of regulators 11A, 11B, 11C, and 11D in the second embodiment. It is a time chart which shows. The delay times of the delay circuits 41A to 41D are all td.
  • the selector 13A selects DTC_B
  • the selector 13B selects DTC_C
  • the selector 13C selects DTC_0.
  • the selector 13A selects the ground potential
  • the selector 13B selects DTC_A
  • the selector 13C selects DTC_B.
  • the selection signal generation circuit 16 When the main activation signal becomes High, the selection signal generation circuit 16 outputs selection signals SEL_A, SEL_B, and SEL_C for the activation sequence to the selectors 13A to 13C, respectively. Simultaneously with the rise of the main activation signal, the activation signal EN_0 becomes High, the regulator 11D is activated, and the output voltage VCC_0 rises. When VCC_0 exceeds the activation detection threshold value of the detection circuit 12D, the output of the detection circuit 12D becomes High, and DTC_0 becomes High after a delay time td via the delay circuit 41D.
  • DTC_0 is output as the activation signal EN_C by the selector 13C
  • ENC becomes High at the same time as DTC_0 becomes High, and the regulator 11C is activated.
  • DTC_C and EN_B become High after td after the detection circuit 12C detects the start of the regulator 11C, the regulator 11B is started, and then the detection circuit 12B detects the start of the regulator 11B and DTC_B after td.
  • EN_A become High, and the regulator 11A is activated.
  • the selection signal generation circuit 16 When the main activation signal becomes Low, the selection signal generation circuit 16 outputs selection signals SEL_A, SEL_B, and SEL_C for the stop sequence.
  • the ground potential is selected as the start signal EN_A of the regulator 11A to be stopped first.
  • EN_A becomes Low
  • the regulator 11A stops, and the output voltage VCC_A decreases.
  • VCC_A falls below the activation detection threshold value of the detection circuit 12A
  • the output of the detection circuit 12A becomes Low
  • DTC_A becomes Low after a delay time td via the delay circuit 41A. Since the selector 13B selects DTC_A and outputs it as EN_B, EN_B becomes Low simultaneously with DTC_A, and the regulator 11B stops.
  • the ground potential is added as the input of the selectors 13A to 13C, and the selection signals of the selectors 13A to 13C are switched according to the main activation signal, so that the start sequence and the stop sequence are changed. Both can be set arbitrarily.
  • the selection signal generation circuit 16 generates the selection signals SEL_A to SEL_C.
  • the third embodiment of the present invention a configuration example is described in which the activation sequence data stored in the register 15 is used as it is as a selection signal, and the activation sequence and the termination sequence can be individually set. Since other configurations are substantially the same as those of the first and second embodiments, the following mainly describes differences.
  • FIG. 8 is a configuration diagram of the power supply circuit 17 according to the third embodiment.
  • the selectors 81A to 81C are selection circuits that output start signals in the stop sequence.
  • the AND gates 82A to 82C, the AND gates 83A to 83C, the OR gates 84A to 84C, the OR gate 85, and the inverting circuit 86 output any one of the outputs of the selectors 13A to 13C and the selectors 81A to 81C according to the value of the main activation signal. This is a logic circuit that determines whether to adopt EN_A to EN_C.
  • the ground potential is input to each of the selectors 81A to 81C.
  • activation detection signals DTC_B and DTC_C are input to the selector 81A
  • DTC_A and DTC_C are input to the selector 81B
  • DTC_A and DTC_B are input to the selector 81C.
  • the selectors 81A to 81C select and output one of the inputs according to the selection signals SEL_a to SEL_c.
  • the AND gates 82A to 82C receive the outputs of the selectors 81A to 81C and the main activation signal inverted by the inverting circuit 86. Therefore, the outputs of the AND gates 82A to 82C are equal to the output signals of the selectors 81A to 81C when the main activation signal is Low, and are always Low when the main activation signal is High.
  • the outputs of the selectors 13A to 13C and the main activation signal are input to the AND gates 83A to 83C. Accordingly, the outputs of the AND gates 83A to 83C are equal to the outputs of the selectors 13A to 13C when the main activation signal is High, and are always Low when the main activation signal is Low.
  • the outputs of the AND gates 82A to 82C and the outputs of the AND gates 83A to 83C are input to the OR gates 84A to 84C.
  • the outputs of the OR gates 84A to 84C are connected to the regulators 11A to 11C as activation signals EN_A, EN_B, and EN_C, respectively.
  • the OR gates 84A to 84C output the same values as the outputs of the selectors 13A to 13C as the activation signals EN_A, EN_B, and EN_C to the regulators 11A to 11C, respectively.
  • the OR gates 84A to 84C output the same values as the outputs of the selectors 81A to 81C to the regulators 11A to 11C as activation signals EN_A, EN_B, and EN_C, respectively.
  • the selectors 13A to 13C operate as selectors that determine the order of activation sequences
  • the selectors 81A to 81C operate as selectors that determine the order of stop sequences.
  • the selection signal of each selector is directly recorded in the nonvolatile memory 14 as activation sequence data, and is read from the nonvolatile memory 14 and stored in the register 15 when the power supply circuit 17 is activated.
  • the selection signals SEL_A, SEL_B, and SEL_C of the selectors 13A to 13C and the selection signals SEL_a, SEL_b, and SEL_c of the selectors 81A to 81C are directly input from the register 15, respectively.
  • the potential corresponding to each stored value of the register may be used as it is as the selection signal.
  • the power supply circuit 17 according to the third embodiment can arbitrarily set both the start sequence and the stop sequence without converting the start order data into the selection signal for each selector.
  • FIG. 9 is a configuration diagram of the power supply circuit 17 according to the fourth embodiment of the present invention.
  • the power supply circuit 17 according to the fourth embodiment includes selectors 91A to 91C and AND gates 92A to 92C in addition to the configuration described in the first embodiment. Since the other configuration is the same as that of the first embodiment, the difference will be mainly described below.
  • the input and selection signal to the selectors 91A to 91C are the same as those of the selectors 13A to 13C, respectively.
  • the AND gates 92A to 92C obtain the logical product by inputting the outputs of the selector 91A and the selector 13A, the selector 91B and the selector 13B, and the selector 91C and the selector 13C, respectively, and output the results as activation signals EN_A, EN_B, and EN_C, respectively. Therefore, the activation signal for the regulators 11A to 11C becomes High only when the outputs of the duplicated selectors both coincide with High. As a result, it is possible to prevent an illegal regulator operation when the output is fixed high due to a failure of the selector or the like.
  • FIG. 10 is a configuration diagram of the power supply circuit 17 according to the fifth embodiment of the present invention.
  • the power supply circuit 17 according to the fifth embodiment includes an external input terminal 101 instead of the nonvolatile memory 14 and the register 15 in the first embodiment. Since the other configuration is the same as that of the first embodiment, the difference will be mainly described below.
  • the external input terminal 101 receives data specifying the activation order of each regulator from the outside of the power supply circuit 17 and outputs it to the selection signal generation circuit 16. This eliminates the need to store the startup sequence data in the nonvolatile memory 14 in advance, so that the user can freely set the power supply sequence. Further, the power supply sequence can be changed according to the situation.
  • the signal received by the external input terminal 101 may be the startup sequence data itself or an electrical signal representing the same content.
  • the selection signal generation circuit 16 outputs a selection signal designated by the signal.
  • the present invention is not limited to the above-described embodiments, and includes various modifications.
  • the above-described embodiments have been described in detail for easy understanding of the present invention, and are not necessarily limited to those having all the configurations described.
  • a part of the configuration of one embodiment can be replaced with the configuration of another embodiment, and the configuration of another embodiment can be added to the configuration of one embodiment.
  • the duplex configuration described in the fourth embodiment can be adopted in other embodiments. Specifically, it is only necessary to provide a circuit that doubles at least one of the selectors and obtains a logical product of the outputs of the duplexed selectors.
  • the external input terminal 101 described in Embodiment 5 can be provided in other embodiments, and a selection signal can be generated using a signal received by the external input terminal 101.
  • the main activation signal is input as the activation signal EN_0 of the regulator 11D, and the detection circuit 12D detects the operating state of the regulator 11D.
  • the main activation signal itself may be used as an input to each selection circuit.
  • each selection circuit uses the detection result indicating that the main activation signal is input as an input.
  • ground potential as an input to the selector has been described.
  • the ground potential is not necessarily required as long as the potential instructs to stop the regulator.
  • 11A to 11D Regulators 12A to 12D: Detection circuits 13A to 13C: Selector 14: Non-volatile memory 15: Register 16: Selection signal generation circuit 17: Power supply circuits 41A to 41D: Delay circuits 81A to 81C: Selectors 82A to 82C: AND Gates 83A to 83C: AND gates 84A to 84C: OR gate 85: OR gate 86: Inversion circuits 91A to 91C: Selectors 92A to 92C: AND gate 101: External input terminal

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Abstract

電源シーケンスを可変とした電源回路において、電源供給順序の誤りによる電源供給先デバイスの誤動作を防止する。本発明に係る電源回路は、電圧レギュレータの動作順序を指定する選択信号と、前段の電圧レギュレータの動作状態の検出結果とに基づき各電圧レギュレータの起動または停止の順序を調整する。

Description

電源回路
　本発明は、複数の電圧レギュレータを備える電源回路に関する。
　電子機器を制御するマイクロコンピュータは、その機種によって複数の異なる電圧による電源入力を必要とする場合があり、また、その電源投入順序もそれぞれに定められている。この所定の投入順序と異なる順序で電源が投入された場合、マイクロコンピュータの誤動作が生じる恐れがある。
　マイクロコンピュータへ供給する電源を生成する半導体集積回路である電源ＩＣ（Ｉｎｔｅｇｒａｔｅｄ　Ｃｉｒｃｕｉｔ）においては、電圧レギュレータの起動順序は、適用する機器に搭載されるマイクロコンピュータに対応するように、開発段階で決定される。そのため、電源投入順序の異なるマイクロコンピュータへその電源ＩＣを適用することはできない。したがって、電源ＩＣを異なる機器へ転用することは困難である。また、適用機器に搭載されるマイクロコンピュータが変更となった場合は、改めて電源ＩＣを設計する必要がある。
　この課題に対する従来技術として、各電圧レギュレータの起動信号を送るタイミングを制御して起動順序を可変とする対策法がある。例えば下記特許文献１は、「シーケンス回路は、電源回路１～４の選択回路からのカウント設定値ＣＯＮＴ１～ＣＯＮＴ４に基づいて、電源回路１～４の起動タイミングをそれぞれ制御する。タイミング設定回路は、所定のカウント設定値Ｃ８１～Ｃ８４を出力する。インターフェース回路は、外部記憶装置に格納された所定の起動制御データを読み出してカウント設定値Ｃ９１～Ｃ９４として出力する。選択回路は、選択信号ＳＥＬに応答して、カウント設定値Ｃ８１～Ｃ８４又はカウント設定値Ｃ９１～Ｃ９４をカウント設定値ＣＯＮＴ１～ＣＯＮＴ４としてシーケンス回路に出力する。」という技術を開示している（要約参照）。
特開２０１３－１８２６０３号公報
　特許文献１記載のように、電圧レギュレータの起動タイミングを時間設定により可変化する電源回路においては、外部回路の負荷条件の変化による電圧立ち上がりの遅れや電圧レギュレータの故障などにより電圧レギュレータが起動しなかった場合であっても、設定時間が経過すると後段の電圧レギュレータはそれら条件とは無関係に起動する。したがってこのような場合は、マイクロコンピュータへの電源投入順序を誤り、誤作動を引き起こす恐れがある。
　本発明は、上記のような課題に鑑みてなされたものであり、電源シーケンスを可変とした電源回路において、電源供給順序の誤りによる電源供給先デバイスの誤動作を防止することを目的とする。
　本発明に係る電源回路は、前段の電圧レギュレータの動作状態を検出し、その検出結果に基づき各電圧レギュレータの起動または停止の順序を調整する。
　本発明に係る電源回路によれば、電源シーケンスを可変とした電源回路において、電源供給順序の誤りによる電源供給先デバイスの誤動作を防止することができる。
実施形態１に係る電源回路１７の構成図である。 実施形態１において、レギュレータの起動順序をレギュレータ１１Ｄ、１１Ｃ、１１Ｂ、１１Ａの順序とした場合における各信号の経時変化を示すタイムチャートである。 レギュレータ１１Ｃが異常を起こし、出力電圧ＶＣＣ＿Ｃが低下した場合における各信号のタイミングチャートである。 実施形態２に係る電源回路１７の構成図である。 Ｄｅｌａｙ回路４１Ａ～４１Ｄの構成図である。 Ｄｅｌａｙ回路４１Ａ～４１Ｄの動作を表すタイミングチャートである。 実施形態２において、レギュレータの起動順序をレギュレータ１１Ｄ、１１Ｃ、１１Ｂ、１１Ａの順とし、停止順序をレギュレータ１１Ａ、１１Ｂ、１１Ｃ、１１Ｄの順とした場合における各信号の経時変化を示すタイムチャートである。 実施形態３に係る電源回路１７の構成図である。 実施形態４に係る電源回路１７の構成図である。 実施形態５に係る電源回路１７の構成図である。
＜実施の形態１＞
　図１は、本発明の実施形態１に係る電源回路１７の構成図である。電源回路１７は、レギュレータ１１Ａ～１１Ｄを備えている。レギュレータ１１Ａ～１１Ｄは、一定の電圧（ＶＣＣ＿０～ＶＣＣ＿Ｃ）を出力する電圧調整回路である。これらの出力は電源回路１７の外部の電源供給先デバイスへと出力され、例えばマイクロコンピュータなどの外部回路の電源として用いられる。
　レギュレータ１１Ａ～１１Ｄは、起動信号ＥＮ＿Ａ、ＥＮ＿Ｂ、ＥＮ＿Ｃ、ＥＮ＿０によりそれぞれ起動される。本実施形態１においては、電源シーケンスの開始を指示する主起動信号は、レギュレータ１１Ｄを起動する起動信号ＥＮ＿０として入力される。
　レギュレータ１１Ａ～１１Ｄは、それぞれ検知回路１２Ａ～１２Ｄに接続されている。検知回路１２Ａ～１２Ｄは、レギュレータ１１Ａ～１１Ｄそれぞれの出力電圧をモニタすることにより、動作状態を検出する。レギュレータ１１Ａ～１１Ｄの出力電圧がそれぞれの検出閾値以上となると、検知回路１２Ａ～１２Ｄはそれぞれレギュレータ１１Ａ～１１Ｄが正常に起動したと判定し、起動検知信号ＤＴＣ＿Ａ、ＤＴＣ＿Ｂ、ＤＴＣ＿Ｃ、ＤＴＣ＿０をそれぞれＨｉｇｈレベルとして出力する。各レギュレータの検出閾値は同一であってもよいし異なっていてもよい。
　セレクタ１３Ａ～１３Ｃは、入力された信号のなかから、選択信号ＳＥＬ＿Ａ～ＳＥＬ＿Ｃにしたがっていずれかを選択して出力する、選択回路である。セレクタ１３Ａ～１３Ｃの出力は、それぞれレギュレータ１１Ａ～１１Ｃの起動信号ＥＮ＿Ａ～ＥＮ＿Ｃとして用いられる。
　セレクタ１３Ａには、起動検知信号ＤＴＣ＿０、ＤＴＣ＿Ｂ、ＤＴＣ＿Ｃが入力される。セレクタ１３Ｂには、起動検知信号ＤＴＣ＿０、ＤＴＣ＿Ａ、ＤＴＣ＿Ｃが入力される。セレクタ１３Ｃには、起動検知信号ＤＴＣ＿０、ＤＴＣ＿Ａ、ＤＴＣ＿Ｂが入力される。すなわち各セレクタには、起動検知信号ＤＴＣ＿０が共通して入力されるとともに、自身が起動信号を出力するレギュレータ以外の起動検知信号が入力される。
　不揮発性メモリ１４は、レギュレータ１１Ａ～１１Ｃの起動順序を指定する起動順序データを格納する。電源回路１７が起動するとき、起動順序データはレジスタ１５に読み出される。選択信号生成回路１６は、レジスタ１５に格納された起動順序データを参照して選択信号ＳＥＬ＿Ａ～ＳＥＬ＿Ｃを生成する。
　選択信号生成回路１６は、起動順序データが指定する起動順序にしたがって、前段のレギュレータの起動検知信号がセレクタの出力として選択されるように、選択信号ＳＥＬ＿Ａ～ＳＥＬ＿Ｃを生成する。例えばレギュレータ１１Ｂの次にレギュレータ１１Ａが起動するように指定されている場合、セレクタ１３Ａが起動検知信号ＤＴＣ＿Ｂを選択するように、選択信号ＳＥＬ＿Ａを生成する。これにより選択信号生成回路１６は、選択信号ＳＥＬ＿Ａ～ＳＥＬ＿Ｃを介して、レギュレータ１１Ａ～１１Ｃの起動順序を調整することができる。
　さらに、前段レギュレータの起動検知信号を次段レギュレータの起動信号として用いることにより、前段レギュレータの出力電圧が十分に上昇した後に次段レギュレータの起動を開始することができる。したがって、電源回路１７の外部に接続された負荷が大きくレギュレータの起動に時間を要する場合や、前段レギュレータが故障により起動しない場合などであっても、電源シーケンスの順序誤りを防ぐことができる。
　本実施形態１において、不揮発性メモリ１４に記録する起動順序データはレギュレータ１１Ａ～１１Ｃの起動順序のみである。そのため、レギュレータ１１Ａ～１１Ｃの３つを順番に立ち上げる場合には電源起動シーケンスは６通りとなり必要なビット数は３ｂｉｔである。複数のレギュレータを同時に立ち上げる場合を含めても、電源起動シーケンスは１０通りで必要ビット数は４ｂｉｔである。したがって、メモリ容量を節約することができる。
　図２は、本実施形態１において、レギュレータの起動順序をレギュレータ１１Ｄ、１１Ｃ、１１Ｂ、１１Ａの順序とした場合における各信号の経時変化を示すタイムチャートである。すなわち本例において、セレクタ１３Ａは起動検知信号ＤＴＣ＿Ｂを選択し、セレクタ１３Ｂは起動検知信号ＤＴＣ＿Ｃを選択し、セレクタ１３Ｃは起動検知信号ＤＴＣ＿０を選択する。
　レギュレータ１１Ｄの起動信号ＥＮ＿０として入力されている主起動信号がＨｉｇｈになると、レギュレータ１１Ｄが起動し出力電圧ＶＣＣ＿０が上昇する。ＶＣＣ＿０が検知回路１２Ｄの起動検知閾値を上回ると、起動検知信号ＤＴＣ＿０がＨｉｇｈとなる。セレクタ１３Ｃは起動検知信号ＤＴＣ＿０を選択し、起動信号ＥＮ＿Ｃとして出力するので、同時に起動信号ＥＮ＿ＣがＨｉｇｈとなり、レギュレータ１１Ｃが起動し、出力電圧ＶＣＣ＿Ｃが上昇する。
　出力電圧ＶＣＣ＿Ｃが検知回路１２Ｃの起動検知閾値を上回ると、起動検知信号ＤＴＣ＿ＣがＨｉｇｈとなる。セレクタ１３Ｂは起動検知信号ＤＴＣ＿Ｃを選択しているので、起動信号ＥＮ＿Ｂが同時にＨｉｇｈとなる。起動信号ＥＮ＿Ｂが立ち上がるとレギュレータ１１Ｂが起動する。出力電圧ＶＣＣ＿Ｂが起動検知閾値を上回ると、起動検知信号ＤＴＣ＿ＢがＨｉｇｈとなる。セレクタ１３Ａは起動検知信号ＤＴＣ＿Ｂを選択しているので、起動信号ＥＮ＿Ａが同時にＨｉｇｈとなり、レギュレータ１１Ａが起動する。このように、セレクタ１３Ａ～１３Ｃが選択する起動検知信号を任意に設定することによって、レギュレータの起動順序を可変とすることができる。
　従来技術のように、起動信号の時間差設定によりレギュレータの起動順序を可変とする構成においては、外部接続負荷の状態によってレギュレータの起動に要する時間が変化するので、レギュレータの起動タイミングの時間差はマージンを見込んで設定する必要がある。これに対して本発明においては、前段レギュレータの起動検知を受けて後段レギュレータを起動するので、時間マージンを見込む必要がなく、より素早い電源シーケンスの実行が可能となる。
　図３は、レギュレータ１１Ｃが異常を起こし、出力電圧ＶＣＣ＿Ｃが低下した場合における各信号のタイミングチャートである。起動順序は図２と同じであるものとする。レギュレータ１１Ａ～１１Ｄがすべて動作している状態から、レギュレータ１１Ｃの異常により出力電圧ＶＣＣ＿Ｃが低下し、検知回路１２Ｃの起動検知閾値を下回ると、起動検知信号ＤＴＣ＿ＣがＬｏｗとなり、同時に起動信号ＥＮ＿ＢもＬｏｗとなる。これによりレギュレータ１１Ｂが停止する。出力電圧ＶＣＣ＿Ｂが検知回路１２Ｂの起動検知閾値を下回ると、起動検知信号ＤＴＣ＿ＢがＬｏｗとなり、同時に起動信号ＥＮ＿ＡもＬｏｗとなる。これによりレギュレータ１１Ａが停止し、出力電圧ＶＣＣ＿Ａが低下する。
　その後レギュレータ１１Ｃが正常状態となり、再び起動して出力電圧ＶＣＣ＿Ｃが検知回路１２Ｃの起動検知閾値を上回ると、起動検知信号ＤＴＣ＿Ｃと起動信号ＥＮ＿ＢがＨｉｇｈとなり、レギュレータ１１Ｂが再起動し、出力電圧ＶＣＣ＿Ｂが上昇する。出力電圧ＶＣＣ＿Ｂが検知回路１２Ｂの起動検知閾値を上回ると、起動検知信号ＤＴＣ＿Ｂと起動信号ＥＮ＿ＡがＨｉｇｈとなる。これによりレギュレータ１１Ａが再起動し、出力電圧ＶＣＣ＿Ａが上昇する。以上によりレギュレータ１１Ａ～１１Ｄすべてが起動し、正常な電圧を出力している状態に戻る。
　このように、検知回路１２Ａ～１２Ｄによりレギュレータ１１Ａ～１１Ｄの出力電圧をそれぞれモニタし、その結果を後段レギュレータの起動信号とすることにより、前段レギュレータの出力電圧異常時には後段レギュレータが停止状態となる。これにより、電源シーケンスの順序誤りを防ぐことができる。また、後段レギュレータが電源を供給している状態で前段レギュレータが停止しているような、設定した電源シーケンス上起こり得ない異常な電源供給状態も防ぐことができる。
＜実施の形態１：まとめ＞
　以上のように、本実施形態１に係る電源回路１７は、レギュレータの起動順序を確実に制御することにより、電源回路１７に接続されたマイクロコンピュータなどの外部素子の誤動作を防ぐことができる。さらに異常となったレギュレータが正常状態に復帰した場合には、直ちに後段レギュレータが設定した電源シーケンスにしたがって再起動し、外部素子が動作を再開することができる。
＜実施の形態２＞
　実施形態１では、各レギュレータの起動順序と停止順序はいずれも同一の選択信号ＳＥＬ＿Ａ～ＳＥＬ＿Ｃによって設定される。本発明の実施形態２においては、実施形態１で説明した構成に加えて、起動順序と停止順序それぞれを個別に設定することができる構成例を説明する。したがって本実施形態２における起動順序データは、各レギュレータの停止順序を併せて指定する。さらに、各検知回路の出力を任意の遅延幅で遅延させる構成をオプション的に追加する。その他構成は概ね実施形態１と同様なので、以下では主に差異点について説明する。
　図４は、本実施形態２に係る電源回路１７の構成図である。Ｄｅｌａｙ回路４１Ａ～４１Ｄは、検知回路１２Ａ～１２Ｄとそれぞれ接続されている。Ｄｅｌａｙ回路４１Ａ～４１Ｃの出力は、それぞれ起動検知信号ＤＴＣ＿Ａ、ＤＴＣ＿Ｂ、ＤＴＣ＿Ｃ、ＤＴＣ＿０として実施形態１と同様にセレクタ１３Ａ～１３Ｃに対して入力される。
　ＯＲゲート４２は、Ｄｅｌａｙ回路４１Ａ～４１Ｃの出力ＤＴＣ＿Ａ、ＤＴＣ＿Ｂ、ＤＴＣ＿Ｃと、主起動信号とを入力として受け取り、起動信号ＥＮ＿０をレギュレータ１１Ｄに対して出力する。ＯＲゲート４２により、レギュレータ１１Ａ～１１Ｄのすべてが停止状態のとき主起動信号がＨｉｇｈとなると、レギュレータ１１Ｄが最初に起動され、後段のレギュレータ１１Ａ～１１Ｃの起動シーケンスが実行される。さらに、主起動信号がＬｏｗの場合には、レギュレータ１１Ａ～１１Ｃすべてが停止すると、起動信号ＥＮ＿０がＬｏｗとなり、レギュレータ１１Ｄが最後に停止する。
　選択信号生成回路１６は、起動順序データに加えて主起動信号を入力として受け取る。セレクタ１３Ａ～１３Ｃは、起動検知信号に加えてそれぞれグラウンド電位を入力として受け取る。以下これらについて説明する。
　選択信号生成回路１６は、主起動信号がＨｉｇｈのときはレギュレータの起動シーケンスのための信号値を選択信号ＳＥＬ＿Ａ～ＳＥＬ＿Ｃとして出力し、主起動信号がＬｏｗのときは停止シーケンスのための信号値を選択信号ＳＥＬ＿Ａ～ＳＥＬ＿Ｃとして出力する。具体的には、（ａ）起動シーケンスにおいては各セレクタは実施形態１と同様の出力を選択し、（ｂ）停止シーケンスにおいては最初に停止するレギュレータに対応するセレクタはグラウンド電位を選択するとともに、以後のセレクタは次に停止すべきレギュレータに対応する起動検知信号を選択する。これにより、起動シーケンスと停止シーケンスの両方を可変とすることができる。
　セレクタ１３Ａ～１３Ｃがグラウンド電位を選択した場合、出力先のレギュレータは停止状態となる。したがって、停止シーケンスにおいて最初に停止したいレギュレータに対する起動信号としてグラウンド電位を選択することにより、起動シーケンスとは別に停止シーケンスを設定することができる。さらに、起動シーケンス実行時にグラウンド電位を起動信号として選択することにより、対象のレギュレータを起動させないようにすることもできる。したがって、電源回路１７の外部で必要とされる電源数が少ない場合には、消費電力を低減することができる。
　図５は、Ｄｅｌａｙ回路４１Ａ～４１Ｄの構成図である。Ｄｅｌａｙ回路４１Ａ～４１Ｄは同様の回路構成を有しており、カウンタ回路５１、カウンタ値変換回路５２、比較回路５３を備える。
　カウンタ回路５１は、Ｄｅｌａｙ回路４１Ａ～４１Ｄそれぞれの入力であるＤｅｌａｙ回路入力信号とクロック信号によって動作し、カウンタ値を比較回路５３に出力する。カウンタ回路５１は、Ｄｅｌａｙ回路入力信号の立ち上がり・立ち下りエッジにおいてカウント値をクリアし、カウントを開始する。
　カウンタ値変換回路５２は、レジスタ１５から遅延時間設定値を読み取り、目標カウンタ値に変換して比較回路５３へ出力する。遅延時間設定値は不揮発性メモリ１４に記録されており、電源回路１７起動時にレジスタ１５に格納される。目標カウンタ値を遅延時間設定値としてそのまま不揮発性メモリ１４に記録した場合はカウンタ値変換回路５２は不要となり、レジスタ１５から遅延時間設定値をそのまま比較回路５３へ入力する。
　比較回路５３は、カウンタ回路５１の出力であるカウンタ値とカウンタ値変換回路５２の出力である目標カウンタ値を比較し、カウンタ値が目標カウンタ値以上となると、Ｄｅｌａｙ回路入力信号と同一の値をＤｅｌａｙ回路出力信号として出力する。
　図６は、Ｄｅｌａｙ回路４１Ａ～４１Ｄの動作を表すタイミングチャートである。カウンタ回路５１は、Ｄｅｌａｙ回路入力信号を受け取るとカウントを開始し、カウンタ値が目標カウンタ値以上になるとＤｅｌａｙ回路出力信号を出力する。カウンタ回路５１がＤｅｌａｙ回路入力信号を受け取ってからＤｅｌａｙ回路出力信号を出力するまでの遅延時間ｔｄ（またはこれをカウンタ値に換算した値）は、不揮発性メモリ１４またはレジスタ１５に格納されているものである。
　図７は、本実施形態２において、レギュレータの起動順序をレギュレータ１１Ｄ、１１Ｃ、１１Ｂ、１１Ａの順とし、停止順序をレギュレータ１１Ａ、１１Ｂ、１１Ｃ、１１Ｄの順とした場合における各信号の経時変化を示すタイムチャートである。Ｄｅｌａｙ回路４１Ａ～４１Ｄの遅延時間はすべてｔｄとした。主起動信号がＨｉｇｈのとき（起動シーケンス）、セレクタ１３ＡはＤＴＣ＿Ｂを選択し、セレクタ１３ＢはＤＴＣ＿Ｃを選択し、セレクタ１３ＣはＤＴＣ＿０を選択する。主起動信号がＬｏｗのとき（停止シーケンス）、セレクタ１３Ａはグラウンド電位を選択し、セレクタ１３ＢはＤＴＣ＿Ａを選択し、セレクタ１３ＣはＤＴＣ＿Ｂを選択する。
　主起動信号がＨｉｇｈとなると、選択信号生成回路１６は起動シーケンス用の選択信号ＳＥＬ＿Ａ、ＳＥＬ＿Ｂ、ＳＥＬ＿Ｃをそれぞれセレクタ１３Ａ～１３Ｃに出力する。主起動信号が立ち上がると同時に起動信号ＥＮ＿０がＨｉｇｈとなり、レギュレータ１１Ｄが起動し、出力電圧ＶＣＣ＿０が上昇する。ＶＣＣ＿０が検知回路１２Ｄの起動検知閾値を超えると、検知回路１２Ｄの出力がＨｉｇｈとなり、さらにＤｅｌａｙ回路４１Ｄを介して遅延時間ｔｄだけ遅れてＤＴＣ＿０がＨｉｇｈとなる。ＤＴＣ＿０はセレクタ１３Ｃにより起動信号ＥＮ＿Ｃとして出力されるので、ＤＴＣ＿０がＨｉｇｈとなると同時にＥＮ＿ＣがＨｉｇｈとなり、レギュレータ１１Ｃが起動する。以降同様に、検知回路１２Ｃがレギュレータ１１Ｃの起動を検知してからｔｄ後にＤＴＣ＿ＣとＥＮ＿ＢがＨｉｇｈとなり、レギュレータ１１Ｂが起動し、続いて、検知回路１２Ｂがレギュレータ１１Ｂの起動を検知してｔｄ後にＤＴＣ＿ＢとＥＮ＿ＡがＨｉｇｈとなり、レギュレータ１１Ａが起動する。
　主起動信号がＬｏｗとなると、選択信号生成回路１６は停止シーケンス用の選択信号ＳＥＬ＿Ａ、ＳＥＬ＿Ｂ、ＳＥＬ＿Ｃを出力する。最初に停止されるレギュレータ１１Ａの起動信号ＥＮ＿Ａとしてグラウンド電位が選択され、まずＥＮ＿ＡがＬｏｗとなり、レギュレータ１１Ａが停止し、出力電圧ＶＣＣ＿Ａが低下する。ＶＣＣ＿Ａが検知回路１２Ａの起動検知閾値を下回ると、検知回路１２Ａの出力がＬｏｗとなり、さらにＤｅｌａｙ回路４１Ａを介して遅延時間ｔｄだけ遅れてＤＴＣ＿ＡがＬｏｗとなる。セレクタ１３ＢはＤＴＣ＿Ａを選択しＥＮ＿Ｂとして出力するので、ＤＴＣ＿Ａと同時にＥＮ＿ＢがＬｏｗとなり、レギュレータ１１Ｂが停止する。レギュレータ１１Ｂの出力電圧ＶＣＣ＿Ｂが低下し、検知回路１２Ｂの起動検知閾値を下回ると、さらに遅延時間ｔｄだけ遅れてＤＴＣ＿ＢがＬｏｗとなり、セレクタ１３Ｃによって同時にＥＮ＿ＣがＬｏｗとなる。ＥＮ＿Ｃの立ち下がりを受けてレギュレータ１１Ｃが停止し、ＶＣＣ＿Ｃが検知回路１２Ｃの起動検知閾値を下回ってからさらに遅延時間ｔｄ経過後にＤＴＣ＿ＣがＬｏｗとなる。以上によりＯＲゲート４２の入力がすべてＬｏｗとなるので、ＥＮ＿０がＬｏｗとなり、最後にレギュレータ１１Ｄが停止し、出力電圧ＶＣＣ＿０が低下する。
＜実施の形態２：まとめ＞
　以上のように、本実施形態２によれば、セレクタ１３Ａ～１３Ｃの入力としてグラウンド電位を追加し、主起動信号に応じてセレクタ１３Ａ～１３Ｃの選択信号を切り替えることにより、起動シーケンスと停止シーケンスの両方を任意に設定することができる。
　さらにＤｅｌａｙ回路４１Ａ～４１Ｄによって、レギュレータ１１Ａ～１１Ｄの起動順序だけでなく、起動タイミングも可変とすることができる。ｔｄ＝０と設定すれば、起動・停止シーケンスを確実かつ最短で実行することができる。
＜実施の形態３＞
　実施形態１～２においては、選択信号生成回路１６が選択信号ＳＥＬ＿Ａ～ＳＥＬ＿Ｃを生成することを説明した。本発明の実施形態３では、レジスタ１５が格納している起動順序データをそのまま選択信号として用いるとともに、起動シーケンスと停止シーケンスを個別に設定することができる構成例を説明する。その他の構成は実施形態１～２と概ね同様であるので、以下では主に差異点について説明する。
　図８は、本実施形態３に係る電源回路１７の構成図である。セレクタ８１Ａ～８１Ｃは停止シーケンスにおける起動信号を出力する選択回路である。ＡＮＤゲート８２Ａ～８２Ｃ、ＡＮＤゲート８３Ａ～８３Ｃ、ＯＲゲート８４Ａ～８４Ｃ、ＯＲゲート８５、反転回路８６は、主起動信号の値にしたがって、セレクタ１３Ａ～１３Ｃとセレクタ８１Ａ～８１Ｃいずれの出力を起動信号ＥＮ＿Ａ～ＥＮ＿Ｃとして採用するかを決定する論理回路である。
　セレクタ８１Ａ～８１Ｃにはそれぞれグラウンド電位が入力される。加えてセレクタ８１Ａには起動検知信号ＤＴＣ＿ＢとＤＴＣ＿Ｃが入力され、セレクタ８１ＢにはＤＴＣ＿ＡとＤＴＣ＿Ｃが入力され、セレクタ８１ＣにはＤＴＣ＿ＡとＤＴＣ＿Ｂが入力される。セレクタ８１Ａ～８１Ｃは、選択信号ＳＥＬ＿ａ～ＳＥＬ＿ｃにしたがって、いずれかの入力を選択して出力する。
　ＡＮＤゲート８２Ａ～８２Ｃには、セレクタ８１Ａ～８１Ｃそれぞれの出力と、反転回路８６により反転された主起動信号が入力される。したがって、ＡＮＤゲート８２Ａ～８２Ｃの出力は、主起動信号がＬｏｗのときセレクタ８１Ａ～８１Ｃの出力信号と等しくなり、主起動信号がＨｉｇｈのとき常にＬｏｗとなる。
　ＡＮＤゲート８３Ａ～８３Ｃには、セレクタ１３Ａ～１３Ｃそれぞれの出力と、主起動信号が入力される。したがって、ＡＮＤゲート８３Ａ～８３Ｃの出力は、主起動信号がＨｉｇｈのときセレクタ１３Ａ～１３Ｃの出力と等しくなり、主起動信号がＬｏｗのとき常にＬｏｗとなる。
　ＯＲゲート８４Ａ～８４Ｃには、ＡＮＤゲート８２Ａ～８２Ｃの出力と、ＡＮＤゲート８３Ａ～８３Ｃの出力が入力される。ＯＲゲート８４Ａ～８４Ｃの出力は、それぞれ起動信号ＥＮ＿Ａ、ＥＮ＿Ｂ、ＥＮ＿Ｃとしてレギュレータ１１Ａ～１１Ｃに接続される。
　主起動信号がＨｉｇｈのとき、ＡＮＤゲート８２Ａ～８２Ｃの出力は常にＬｏｗであるので、ＡＮＤゲート８３Ａ～８３Ｃの出力はセレクタ１３Ａ～１３Ｃの出力と等しい。したがってＯＲゲート８４Ａ～８４Ｃは、セレクタ１３Ａ～１３Ｃの出力と同一の値を起動信号ＥＮ＿Ａ、ＥＮ＿Ｂ、ＥＮ＿Ｃとしてレギュレータ１１Ａ～１１Ｃそれぞれに出力する。同様に主起動信号がＬｏｗのとき、ＯＲゲート８４Ａ～８４Ｃはセレクタ８１Ａ～８１Ｃの出力と同一の値をそれぞれレギュレータ１１Ａ～１１Ｃへ起動信号ＥＮ＿Ａ、ＥＮ＿Ｂ、ＥＮ＿Ｃとして出力する。これにより、セレクタ１３Ａ～１３Ｃは起動シーケンスの順序を決定するセレクタとして動作し、セレクタ８１Ａ～８１Ｃは停止シーケンスの順序を決定するセレクタとして動作することになる。
　本実施形態３において、各セレクタの選択信号は起動順序データとして直接不揮発性メモリ１４に記録され、電源回路１７の起動時に不揮発性メモリ１４から読み出されてレジスタ１５に格納される。セレクタ１３Ａ～１３Ｃそれぞれの選択信号ＳＥＬ＿Ａ、ＳＥＬ＿Ｂ、ＳＥＬ＿Ｃと、セレクタ８１Ａ～８１Ｃそれぞれの選択信号ＳＥＬ＿ａ、ＳＥＬ＿ｂ、ＳＥＬ＿ｃは、レジスタ１５から直接入力される。具体的には、レジスタの各記憶値に対応する電位を、選択信号としてそのまま用いればよい。
＜実施の形態３：まとめ＞
　以上のように、本実施形態３に係る電源回路１７は、起動順序データを各セレクタに対する選択信号に変換することなく、起動シーケンスと停止シーケンスともに任意に設定することができる。
＜実施の形態４＞
　図９は、本発明の実施形態４に係る電源回路１７の構成図である。本実施形態４に係る電源回路１７は、実施形態１で説明した構成に加えて、セレクタ９１Ａ～９１Ｃ、ＡＮＤゲート９２Ａ～９２Ｃを備える。その他構成は実施形態１と同様であるので、以下では主に差異点について説明する。
　セレクタ９１Ａ～９１Ｃに対する入力と選択信号は、それぞれセレクタ１３Ａ～１３Ｃと同一である。ＡＮＤゲート９２Ａ～９２Ｃは、それぞれセレクタ９１Ａとセレクタ１３Ａ、セレクタ９１Ｂとセレクタ１３Ｂ、セレクタ９１Ｃとセレクタ１３Ｃの出力を入力として論理積を求め、その結果を起動信号ＥＮ＿Ａ、ＥＮ＿Ｂ、ＥＮ＿Ｃとしてそれぞれ出力する。したがって、２重化したセレクタの出力がともにＨｉｇｈで一致した場合のみ、レギュレータ１１Ａ～１１Ｃに対する起動信号がＨｉｇｈになる。これにより、セレクタの故障などにより出力がＨｉｇｈで固着した場合の不正なレギュレータの動作を防ぐことができる。
＜実施の形態５＞
　図１０は、本発明の実施形態５に係る電源回路１７の構成図である。本実施形態５に係る電源回路１７は、実施形態１における不揮発性メモリ１４とレジスタ１５に代えて、外部入力端子１０１を備える。その他構成は実施形態１と同様であるので、以下では主に差異点について説明する。
　外部入力端子１０１は、各レギュレータの起動順序を指定するデータを、電源回路１７の外部から受け取り、これを選択信号生成回路１６に対して出力する。これにより、起動順序データをあらかじめ不揮発性メモリ１４に記憶させる必要がなくなるので、ユーザが自由に電源シーケンスを設定することができる。また、状況に応じて電源シーケンスを変更することもできる。
　外部入力端子１０１が受け取る信号は、起動順序データそのものでもよいし、同等の内容を表す電気信号でもよい。いずれの場合であっても、選択信号生成回路１６はその信号が指定する選択信号を出力する。
＜本発明の変形例について＞
　本発明は上記した実施例に限定されるものではなく、様々な変形例が含まれる。例えば、上記した実施例は本発明を分かりやすく説明するために詳細に説明したものであり、必ずしも説明した全ての構成を備えるものに限定されるものではない。また、ある実施例の構成の一部を他の実施例の構成に置き換えることが可能であり、また、ある実施例の構成に他の実施例の構成を加えることも可能である。また、各実施例の構成の一部について、他の構成の追加・削除・置換をすることが可能である。
　例えば実施形態４で説明した２重化構成は、その他実施形態においても採用することができる。具体的には、各セレクタのうち少なくともいずれかを２重化するとともに２重化されたセレクタの出力の論理積を求める回路を設ければよい。また実施形態５で説明した外部入力端子１０１をその他実施形態において設け、外部入力端子１０１が受け取った信号を用いて選択信号を生成することができる。
　以上の実施形態において、主起動信号はレギュレータ１１Ｄの起動信号ＥＮ＿０として入力され、検知回路１２Ｄがレギュレータ１１Ｄの動作状態を検出することを説明した。これに代えて、主起動信号そのものを各選択回路に対する入力として用いてもよい。いずれの場合であっても、各選択回路は主起動信号が入力された旨の検出結果を入力として用いることになる。
　以上の実施形態において、セレクタに対する入力としてグラウンド電位を用いることを説明したが、レギュレータを停止させる旨を指示する電位であれば必ずしもグラウンド電位でなくともよい。
１１Ａ～１１Ｄ：レギュレータ
１２Ａ～１２Ｄ：検知回路
１３Ａ～１３Ｃ：セレクタ
１４：不揮発性メモリ
１５：レジスタ
１６：選択信号生成回路
１７：電源回路
４１Ａ～４１Ｄ：Ｄｅｌａｙ回路
８１Ａ～８１Ｃ：セレクタ
８２Ａ～８２Ｃ：ＡＮＤゲート
８３Ａ～８３Ｃ：ＡＮＤゲート
８４Ａ～８４Ｃ：ＯＲゲート
８５：ＯＲゲート
８６：反転回路
９１Ａ～９１Ｃ：セレクタ
９２Ａ～９２Ｃ：ＡＮＤゲート
１０１：外部入力端子

Claims (10)

  1. 　第１および第２電圧レギュレータ、
    　前記第１電圧レギュレータの動作状態を検出する第１検出回路、
    　前記第２電圧レギュレータの動作状態を検出する第２検出回路、
    　前記第１および第２検出回路による検出結果にしたがって前記第１および第２電圧レギュレータの動作順序を調整する調整回路、
    　を備え、
    　前記調整回路は、前記第１および第２電圧レギュレータの動作順序を指定する選択信号にしたがって、前記第１および第２電圧レギュレータのいずれか一方が立ち上がった後に他方を立ち上げ、または前記第１および第２電圧レギュレータのいずれか一方が立ち下がった後に他方を立ち下げる
    　ことを特徴とする電源回路。
  2. 　前記調整回路はさらに、
    　前記第２検出回路による検出結果と、前記電源回路を起動または停止する旨を指示する主起動信号が入力された旨の検出結果とのいずれかを選択し、前記第１電圧レギュレータを起動または停止する第１起動信号としてその選択結果を出力する第１選択回路、
    　前記第１検出回路による検出結果と、前記主起動信号が入力された旨の検出結果とのいずれかを選択し、前記第２電圧レギュレータを起動または停止する第２起動信号としてその選択結果を出力する第２選択回路、
    　を備え、
    　前記第１選択回路は、前記第１電圧レギュレータを立ち上げた後に前記第２電圧レギュレータを立ち上げる旨を前記選択信号が指定する場合は前記主起動信号が入力された旨の検出結果を選択し、前記第２電圧レギュレータを立ち上げた後に前記第１電圧レギュレータを立ち上げる旨を前記選択信号が指定する場合は前記第２検出回路による検出結果を選択し、
    　前記第２選択回路は、前記第２電圧レギュレータを立ち上げた後に前記第１電圧レギュレータを立ち上げる旨を前記選択信号が指定する場合は前記主起動信号が入力された旨の検出結果を選択し、前記第１電圧レギュレータを立ち上げた後に前記第２電圧レギュレータを立ち上げる旨を前記選択信号が指定する場合は前記第１検出回路による検出結果を選択する
    　ことを特徴とする請求項１記載の電源回路。
  3. 　前記第１検出回路は、前記第１電圧レギュレータの出力電圧が第１閾値を下回ると前記第１電圧レギュレータが立ち下がった旨の検出結果を出力し、
    　前記第２検出回路は、前記第２電圧レギュレータの出力電圧が第２閾値を下回ると前記第２電圧レギュレータが立ち下がった旨の検出結果を出力する
    　ことを特徴とする請求項１記載の電源回路。
  4. 　前記第１検出回路は、前記第１電圧レギュレータの出力電圧が第１閾値以上になると前記第１電圧レギュレータが立ち上がった旨の検出結果を出力し、
    　前記第２検出回路は、前記第２電圧レギュレータの出力電圧が第２閾値以上になると前記第２電圧レギュレータが立ち上がった旨の検出結果を出力する
    　ことを特徴とする請求項１記載の電源回路。
  5. 　前記第１選択回路は、前記第２検出回路による検出結果、前記主起動信号が入力された旨の検出結果、および前記第１電圧レギュレータを停止するよう指定する第１停止電位のいずれかを選択して前記第１起動信号として出力し、
    　前記第２選択回路は、前記第１検出回路による検出結果、前記主起動信号が入力された旨の検出結果、および前記第２電圧レギュレータを停止するよう指定する第２停止電位のいずれかを選択して前記第２起動信号として出力し、
    　前記第１選択回路は、前記第１電圧レギュレータを立ち下げた後に前記第２電圧レギュレータを立ち下げる旨を前記選択信号が指定しかつ前記電源回路を停止する旨の前記主起動信号が入力された場合は前記第１停止電位を選択し、前記第２電圧レギュレータを立ち下げた後に前記第１電圧レギュレータを立ち下げる旨を前記選択信号が指定しかつ前記電源回路を停止する旨の前記主起動信号が入力された場合は前記第２検出回路による検出結果を選択し、
    　前記第２選択回路は、前記第２電圧レギュレータを立ち下げた後に前記第１電圧レギュレータを立ち下げる旨を前記選択信号が指定しかつ前記電源回路を停止する旨の前記主起動信号が入力された場合は前記第２停止電位を選択し、前記第１電圧レギュレータを立ち下げた後に前記第２電圧レギュレータを立ち下げる旨を前記選択信号が指定しかつ前記電源回路を停止する旨の前記主起動信号が入力された場合は前記第１検出回路による検出結果を選択する
    　ことを特徴とする請求項２記載の電源回路。
  6. 　前記調整回路はさらに、
    　前記第２検出回路による検出結果を前記第１選択回路に対して出力する時刻を遅延させる第１遅延回路、
    　前記第１検出回路による検出結果を前記第２選択回路に対して出力する時刻を遅延させる第２遅延回路、
    　のうち少なくともいずれかを備える
    　ことを特徴とする請求項２記載の電源回路。
  7. 　前記調整回路はさらに、
    　前記第２検出回路による検出結果と、前記第１電圧レギュレータを停止するよう指定する第１停止電位とのいずれかを選択して出力する第３選択回路、
    　前記第１検出回路による検出結果と、前記第２電圧レギュレータを停止するよう指定する第２停止電位とのいずれかを選択して出力する第４選択回路、
    　前記電源回路を起動する旨の前記主起動信号が入力された場合は前記第１および第２選択回路からの出力を前記第１および第２起動信号としてそれぞれ出力し、前記電源回路を停止する旨の前記主起動信号が入力された場合は前記第３および第４選択回路からの出力を前記第１および第２起動信号としてそれぞれ出力する、論理回路、
    　を備えることを特徴とする請求項２記載の電源回路。
  8. 　前記電源回路は、前記選択信号が指定する動作順序を表すビット値を格納する記憶素子を備え、
    　前記第１、第２、第３、および第４選択回路は、前記記憶素子が格納しているビット値を選択入力として取得し、その選択入力にしたがって出力を選択する
    　ことを特徴とする請求項７記載の電源回路。
  9. 　前記調整回路は、
    　　前記第１電圧レギュレータを起動または停止する第１起動信号と、前記第２電圧レギュレータを起動または停止する第２起動信号とを出力し、
    　前記電源回路はさらに、
    　　前記調整回路と同じ構成を有する第２調整回路、
    　　前記調整回路が出力する前記第１起動信号と前記第２調整回路が出力する前記第１起動信号との論理積を前記第１電圧レギュレータに対して出力する第１論理回路、
    　　前記調整回路が出力する前記第２起動信号と前記第２調整回路が出力する前記第２起動信号との論理積を前記第２電圧レギュレータに対して出力する第２論理回路、
    　を備えることを特徴とする請求項１記載の電源回路。
  10. 　前記電源回路はさらに、前記選択信号を指定する外部入力を受け取る入力端子を備える
    　ことを特徴とする請求項１記載の電源回路。
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