KR20200036036A - 메모리를 프로그래밍하기 위한 방법 및 장치 - Google Patents

메모리를 프로그래밍하기 위한 방법 및 장치 Download PDF

Info

Publication number
KR20200036036A
KR20200036036A KR1020207008520A KR20207008520A KR20200036036A KR 20200036036 A KR20200036036 A KR 20200036036A KR 1020207008520 A KR1020207008520 A KR 1020207008520A KR 20207008520 A KR20207008520 A KR 20207008520A KR 20200036036 A KR20200036036 A KR 20200036036A
Authority
KR
South Korea
Prior art keywords
voltage
voltage level
access line
level
target
Prior art date
Application number
KR1020207008520A
Other languages
English (en)
Other versions
KR102307216B1 (ko
Inventor
샤오장 궈
광레이 안
창 탕
Original Assignee
마이크론 테크놀로지, 인크.
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 마이크론 테크놀로지, 인크. filed Critical 마이크론 테크놀로지, 인크.
Publication of KR20200036036A publication Critical patent/KR20200036036A/ko
Application granted granted Critical
Publication of KR102307216B1 publication Critical patent/KR102307216B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/30—Power supply circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G11C16/12—Programming voltage switching circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/08—Address circuits; Decoders; Word-line control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G11C16/14—Circuits for erasing electrically, e.g. erase voltage switching circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3436—Arrangements for verifying correct programming or erasure
    • G11C16/3454—Arrangements for verifying correct programming or for detecting overprogrammed cells
    • G11C16/3459—Circuits or methods to verify correct programming of nonvolatile memory cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/08—Word line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, for word lines

Abstract

메모리를 동작시키는 방법은, 액세스 라인 전압에 대한 목표 전압 레벨을 결정하는 단계, 복수의 메모리 셀에 결합된 액세스 라인에 액세스 라인 전압을 게이팅하기 위한 목표 오버드라이브 전압 레벨을 결정하는 단계, 목표 전압 레벨에 응답하여 액세스 라인 전압에 대한 전압 레벨을 생성하고 목표 오버드라이브 전압 레벨에 응답하여 액세스 라인에 액세스 라인 전압을 게이팅하기 위한 전압 레벨을 생성하는 단계, 및 액세스 라인에 연결된 스트링 드라이버의 제어 게이트에 액세스 라인 전압을 게이팅하기 위한 전압을 인가하면서 액세스 라인에 액세스 라인 전압을 인가하는 단계를 포함한다. 장치는 전압 신호 노드와 출력 노드 사이, 및 전압 신호 노드와 전압 조정기의 비교기의 입력 사이에 가변 저항 경로를 갖는 전압 조정기를 포함한다.

Description

메모리를 프로그래밍하기 위한 방법 및 장치
본 발명은 일반적으로 메모리에 관한 것이고, 특히, 하나 이상의 실시형태에서, 본 발명은 메모리를 프로그래밍하기 위한 메모리 아키텍처 및 그의 동작에 관한 것이다.
메모리 디바이스는 일반적으로 컴퓨터 또는 다른 전자 디바이스의 내부 디바이스, 반도체 디바이스, 집적 회로 디바이스로서 제공된다. 랜덤 액세스 메모리(Random Access Memory: RAM), 판독 전용 메모리(Read Only Memory: ROM), 동적 랜덤 액세스 메모리(Dynamic Random Access Memory: DRAM), 동기식 동적 랜덤 액세스 메모리(Synchronous Dynamic Random Access Memory: SDRAM) 및 플래시 메모리(flash memory)를 포함하는 많은 상이한 유형의 메모리가 있다.
플래시 메모리는 광범위한 전자 애플리케이션을 위한 비-휘발성 메모리의 인기 있는 소스로 발전했다. 플래시 메모리는 일반적으로 높은 메모리 밀도, 높은 신뢰성 및 낮은 전력 소비를 허용하는 하나의 트랜지스터 메모리 셀을 사용한다. 전하 저장 구조부(예를 들어, 플로팅 게이트(floating gate) 또는 전하 트랩(charge trap)) 또는 다른 물리적 현상(예를 들어, 위상 변화 또는 편광)을 프로그래밍(종종 기입(writing)이라고도 함)하는 것을 통해 메모리 셀의 임계 전압(Vt)의 변화는 각각의 메모리 셀의 데이터 상태(예를 들어, 데이터 값)를 결정한다. 플래시 메모리 및 다른 비-휘발성 메모리의 일반적인 용도는 퍼스널 컴퓨터, 개인용 휴대 정보 단말기(PDA), 디지털 카메라, 디지털 미디어 플레이어, 디지털 레코더, 게임, 가전 제품, 차량, 무선 디바이스, 모바일 폰, 및 착탈식 메모리 모듈을 포함하고, 비-휘발성 메모리의 용도는 계속 확장되고 있다.
NAND 플래시 메모리는 기본 메모리 셀 구성이 배열된 소위 논리 형태를 위한 일반적인 유형의 플래시 메모리 디바이스이다. 일반적으로, NAND 플래시 메모리의 메모리 셀의 어레이는 어레이의 행(row)의 각 메모리 셀의 제어 게이트가 함께 연결되어 워드 라인(word line)과 같은 액세스 라인을 형성하도록 배열된다. 어레이의 열(column)은 한 쌍의 선택 게이트, 예를 들어, 소스 선택 트랜지스터와 드레인 선택 트랜지스터 사이에 직렬로 함께 연결된 메모리 셀의 스트링(종종 NAND 스트링이라고도 함)을 포함한다. 각각의 소스 선택 트랜지스터는 소스에 연결될 수 있는 반면, 각각의 드레인 선택 트랜지스터는 열 비트 라인(column bit line)과 같은 데이터 라인에 연결될 수 있다. 메모리 셀의 스트링과 소스 사이 및/또는 메모리 셀의 스트링과 데이터 라인 사이에 둘 이상의 선택 게이트를 사용하는 변형예가 알려져 있다.
메모리를 프로그래밍하는 것은 일반적으로, 프로그래밍 펄스를 메모리 셀에 인가하고 해당 프로그래밍 펄스에 응답하여 메모리 셀이 그의 원하는 데이터 상태에 도달했는지를 검증하는 반복 프로세스, 및 해당 메모리 셀이 검증을 통과할 때까지 해당 반복 프로세스를 반복하는 것을 이용한다. 메모리 셀이 검증을 통과하면, 추가 프로그래밍이 금지될 수 있다. 프로그래밍 동작을 위해 선택된 각 메모리 셀이 각각의 원하는 데이터 상태에 도달할 때까지, 또는 일부 실패가 선언될 때까지, 예를 들어, 프로그래밍 동작 동안 허용된 프로그래밍 펄스의 최대 수에 도달할 때까지 프로그래밍 펄스의 전압 레벨을 변경(예를 들어, 증가)시키면서 반복 프로세스가 반복될 수 있다.
반도체 메모리 제조의 일반적인 추세는 메모리 밀도를 증가시키는 것이다. 이는 반도체 웨이퍼의 주어진 영역에 형성된 메모리 셀의 수를 증가시키기 위해 피처 크기(feature size)를 감소시키고 및/또는 3차원 어레이 구조를 이용함으로써 달성될 수 있다. 그러나, 이러한 기술은 구조 자체의 저항 레벨 증가로 인해, 그리고 인접한 구조의 용량 결합(capacitive coupling) 증가로 인해, 메모리 셀에 액세스하는 데 사용되는 전도성 구조(예를 들어, 액세스 라인)의 RC(resistive-capacitive) 시정수를 증가시킬 수 있다. 결과적으로, 이는 프로그래밍 동작과 같은 액세스 동작을 위해 이러한 액세스 라인을 원하는 전압 레벨까지 이르게 하는 데 필요한 시간을 증가시킬 수 있다.
도 1은 일 실시형태에 따라, 전자 시스템의 일부로서 프로세서와 통신하는 메모리의 단순화된 블록도이다.
도 2a 및 도 2b는 도 1을 참조하여 설명된 유형의 메모리에 사용될 수 있는 메모리 셀의 어레이의 일부 개략도이다.
도 3a는 도 1을 참조하여 설명된 유형의 메모리에 사용될 수 있는 메모리 셀의 어레이(104)에 결합된 행 디코더(108)의 블록 개략도이다.
도 3b는 도 1을 참조하여 설명된 유형의 메모리에 사용될 수 있는 스트링 드라이버(string driver)의 일부 개략도이다.
도 4a는 실시형태들에 따른 전압 생성 시스템의 일부 블록 개략도이다.
도 4b는 일 실시형태에 따른 전압 조정기의 개략도이다.
도 4c는 다른 실시형태에 따른 전압 조정기의 개략도이다.
도 5는 일 실시형태에 따라 메모리를 동작시키는 방법의 흐름도이다.
도 6a 내지 도 6c는 실시형태들에 따른 목표 전압 레벨의 함수로서 전압 차동(voltage differential)의 음의 상관에 대한 개념적 그래프를 도시한다.
도 7은 일 실시형태에 따라 메모리를 동작시키는 방법의 흐름도이다.
도 8은 일 실시형태에 따른 프로그래밍 펄스 및 대응하는 게이트 전압 차동의 개념적 히스토그램을 도시한다.
도 9는 일 실시형태에 따라 메모리를 동작시키는 방법의 흐름도이다.
이하, 본 명세서의 일부를 구성하고, 특정 실시형태를 예시적으로 나타내는 첨부 도면을 참조하여 상세하게 설명한다. 도면에서, 동일한 참조 번호는 여러 도면에 걸쳐 실질적으로 유사한 구성 요소를 나타낸다. 본 발명의 범위를 벗어나지 않고 다른 실시형태들이 이용될 수 있고, 구조적, 논리적 및 전기적 변화가 이루어질 수 있다. 따라서, 다음의 상세한 설명은 본 발명을 제한하는 의미로 받아들여서는 안 된다.
본 명세서에서 사용되는 용어 "반도체"는, 예를 들어, 재료의 층, 웨이퍼 또는 기판을 지칭할 수 있으며, 임의의 기본 반도체 구조를 포함한다. "반도체"는 실리콘온사파이어(silicononsapphire: SOS) 기술, 실리콘온인슐레이터(silicononinsulator: SOI) 기술, 박막 트랜지스터(TFT) 기술, 도핑된 및 도핑되지 않은 반도체, 기본 반도체 구조에 의해 지지되는 실리콘의 에피택셜 층뿐만 아니라, 당업자에게 잘 알려진 다른 반도체 구조를 포함하는 것으로 이해되어야 한다. 또한, 다음의 설명에서 반도체를 언급할 때, 이전의 프로세스 단계는 기본 반도체 구조 내에 영역(region)/접합부(junction)를 형성하기 위해 이용되었을 수 있으며, 용어 반도체는 이러한 영역/접합부를 포함하는 하부 층을 포함할 수 있다. 본 명세서에서 사용되는 용어 전도성(conductive)뿐만 아니라, 그와 관련된 다양한 형태, 예를 들어, 전도하다, 전도성으로, 전도하는, 전도, 전도율 등은 문맥 상 달리 나타내지 않는 한 전기 전도성을 지칭한다. 마찬가지로, 본 명세서에서 사용되는 용어 연결하는(connecting)뿐만 아니라, 그와 관련된 다양한 형태, 예를 들어, 연결하다, 연결된, 연결 등은 문맥 상 달리 나타내지 않는 한 전기 연결을 지칭한다. 이해를 돕기 위해 설명에서 특정 전압 값이 제공될 수 있지만, 이러한 전압은 집적 회로 제조, 설계 및 동작 분야의 종사자에 의해 이해되는 방식으로 제조에 사용된 특정 설계, 재료 및 기술에 의존할 수 있다. 또한, 이해를 돕기 위해 설명에서 특정 유형의 전계 효과 트랜지스터가 제공될 수 있지만, 집적 회로 제조, 설계 및 동작 분야의 종사자에 의해 이해되는 방식으로 다른 유형의 전계 효과 트랜지스터로 대체될 수 있다.
도 1은, 일 실시형태에 따라, 전자 시스템 형태의 제3 장치의 일부로서, 프로세서(130) 형태의 제2 장치와 통신하는 메모리(예를 들어, 메모리 디바이스)(100) 형태의 제1 장치의 단순화된 블록도이다. 전자 시스템의 일부 예는 퍼스널 컴퓨터, 개인용 휴대 정보 단말기(PDA), 디지털 카메라, 디지털 미디어 플레이어, 디지털 레코더, 게임, 가전 제품, 차량, 무선 디바이스, 셀룰러 폰 등을 포함한다. 프로세서(130), 예를 들어, 메모리 디바이스(100) 외부의 제어기는 메모리 제어기 또는 다른 외부 호스트 디바이스일 수 있다.
메모리 디바이스(100)는 행과 열로 논리적으로 배열된 메모리 셀의 어레이(104)를 포함한다. 논리적 행의 메모리 셀은 일반적으로 동일한 액세스 라인(이는 일반적으로 워드 라인이라고 함)에 연결되는 반면, 논리적 열의 메모리 셀은 일반적으로 동일한 데이터 라인(이는 일반적으로 비트 라인이라고 함)에 선택적으로 연결된다. 단일 액세스 라인은 메모리 셀의 둘 이상의 논리적 행과 연관될 수 있고, 단일 데이터 라인은 둘 이상의 논리적 열과 연관될 수 있다. 메모리 셀의 어레이(104)의 적어도 일부의 메모리 셀(도 1에 도시되지 않음)은 적어도 2개의 데이터 상태 중 하나로 프로그래밍될 수 있다.
행 디코드 회로(108) 및 열 디코드 회로(110)가 어드레스 신호를 디코딩하기 위해 제공된다. 어드레스 신호는 메모리 셀의 어레이(104)에 액세스하기 위해 수신되고 디코딩된다. 메모리 디바이스(100)는 또한 메모리 디바이스(100)로의 커맨드, 어드레스 및 데이터의 입력뿐만 아니라 메모리 디바이스(100)로부터의 데이터 및 상태 정보의 출력을 관리하기 위한 입력/출력(I/O) 제어 회로(112)를 포함한다. 어드레스 레지스터(114)는 I/O 제어 회로(112) 및 행 디코드 회로(108) 및 열 디코드 회로(110)와 통신하여, 디코딩 전에 어드레스 신호를 래치(latch)한다. 커맨드 레지스터(124)는 I/O 제어 회로(112) 및 제어 로직(116)과 통신하여 입력 커맨드를 래치한다.
제어기(예를 들어, 메모리 디바이스(100) 내부의 제어 로직(116))는 커맨드에 응답하여 메모리 셀의 어레이(104)에 대한 액세스를 제어하고 외부 프로세서(130)에 대한 상태 정보를 생성하며, 즉, 제어 로직(116)은 본 명세서에 설명된 실시형태에 따라 액세스 동작(예를 들어, 판독 동작, 프로그래밍 동작 및/또는 소거 동작)을 수행하도록 구성된다. 제어 로직(116)은 행 디코드 회로(108) 및 열 디코드 회로(110)와 통신하여, 어드레스에 응답하여 행 디코드 회로(108) 및 열 디코드 회로(110)를 제어한다.
제어 로직(116)은 또한 캐시 레지스터(118)와 통신한다. 캐시 레지스터(118)는, 메모리 셀의 어레이(104)가 다른 데이터를 각각 기입하거나 판독하는 동안, 제어 로직(116)에 의해 지시된 대로, 입력 또는 출력 데이터를 래치하여 데이터를 일시적으로 저장한다. 프로그래밍 동작(예를 들어, 기입 동작) 동안, 데이터는 메모리 셀의 어레이(104)로의 전송을 위해 캐시 레지스터(118)로부터 데이터 레지스터(120)로 전달되고; 그 후 새로운 데이터가 I/O 제어 회로(112)로부터 캐시 레지스터(118)에 래치된다. 판독 동작 동안, 데이터는 외부 프로세서(130)로의 출력을 위해 캐시 레지스터(118)로부터 I/O 제어 회로(112)로 전달되고; 그 후 새로운 데이터가 데이터 레지스터(120)로부터 캐시 레지스터(118)로 전달된다. 상태 레지스터(122)는 I/O 제어 회로(112) 및 제어 로직(116)과 통신하여, 프로세서(130)에 출력하기 위해 상태 정보를 래치한다.
메모리 디바이스(100)는 제어 링크(132)를 통해 프로세서(130)로부터 제어 로직(116)에서 제어 신호를 수신한다. 제어 신호는 칩 인에이블(chip enable)(CE#), 커맨드 래치 인에이블(CLE), 어드레스 래치 인에이블(ALE), 기입 인에이블(WE#), 판독 인에이블(RE#), 및 기입 보호(WP#)를 포함할 수 있다. 추가적인 또는 대안적인 제어 신호(도시되지 않음)는 메모리 디바이스(100)의 특성에 따라 제어 링크(132)를 통해 더 수신될 수 있다. 메모리 디바이스(100)는 멀티플렉싱된 입력/출력(I/O) 버스(134)를 통해 프로세서(130)로부터 (커맨드를 나타내는) 커맨드 신호, (어드레스를 나타내는) 어드레스 신호, 및 (데이터를 나타내는) 데이터 신호를 수신하고, I/O 버스(134)를 통해 프로세서(130)에 데이터를 출력한다.
예를 들어, 커맨드는 I/O 제어 회로(112)에서 I/O 버스(134)의 입력/출력(I/O) 핀[7:0]을 통해 수신되고 커맨드 레지스터(124)에 기입된다. 어드레스는 I/O 제어 회로(112)에서 I/O 버스(134)의 입력/출력(I/O) 핀[7:0]을 통해 수신되고 어드레스 레지스터(114)에 기입된다. 데이터는 I/O 제어 회로(112)에서 8 비트 디바이스용 입력/출력(I/O) 핀[7:0] 또는 16 비트 디바이스용 입력/출력(I/O) 핀[15:0]을 통해 수신되고 캐시 레지스터(118)에 기입된다. 그 후, 데이터는 메모리 셀의 어레이(104)를 프로그래밍하기 위해 데이터 레지스터(120)에 기입된다. 다른 실시형태에서, 캐시 레지스터(118)는 생략될 수 있고, 데이터는 데이터 레지스터(120)에 직접 기입된다. 데이터는 또한 8 비트 디바이스용 입력/출력(I/O) 핀[7:0] 또는 16 비트 디바이스용 입력/출력(I/O) 핀[15:0]을 통해 출력된다.
이 기술 분야에 통상의 지식을 가진 자라면, 추가적인 회로 및 신호가 제공될 수 있고, 도 1의 메모리 디바이스(100)는 단순화된 것이라는 것을 이해할 수 있을 것이다. 도 1을 참조하여 설명된 다양한 블록 구성 요소의 기능은 집적 회로 디바이스의 개별 구성 요소 또는 구성 요소 부분으로 반드시 분리되어야만 하는 것은 아닌 것으로 이해된다. 예를 들어, 집적 회로 디바이스의 단일 구성 요소 또는 구성 요소 부분은 도 1의 둘 이상의 블록 구성 요소의 기능을 수행하도록 적응될 수 있다. 대안적으로, 집적 회로 디바이스의 하나 이상의 구성 요소 또는 구성 요소 부분은 결합되어 도 1의 단일 블록 구성 요소의 기능을 수행할 수 있다.
추가적으로, 다양한 신호를 수신 및 출력하기 위한 일반적인 관례에 따라 특정 I/O 핀이 설명되었지만, 다른 조합 또는 수의 I/O 핀이 다양한 실시형태에서 사용될 수 있음에 유의한다.
도 2a는, 예를 들어 메모리 셀의 어레이(104)의 일부로서, 도 1을 참조하여 설명된 유형의 메모리에 사용될 수 있는 메모리 셀의 어레이(200A)의 일부 개략도이다. 메모리 어레이(200A)는 워드 라인(2020 내지 202N)과 같은 액세스 라인, 및 비트 라인(204)과 같은 데이터 라인을 포함한다. 워드 라인(202)은 도 2a에 도시되지 않은 전체 액세스 라인(예를 들어, 전체 워드 라인)에 다대일(many-to-one) 관계로 연결될 수 있다. 일부 실시형태에서, 메모리 어레이(200A)는, 예를 들어 전도율 유형, 예를 들어, p-웰(well)을 형성하기 위한 p-형 전도율 또는 예를 들어 n-웰을 형성하기 위한 n-형 전도율을 갖도록 전도성으로 도핑될 수 있는 반도체 상에 형성될 수 있다.
메모리 어레이(200A)는 (각각 워드 라인(202)에 대응하는) 행 및 (각각 비트 라인(204)에 대응하는) 열로 배열될 수 있다. 각각의 열은 NAND 스트링(2060 내지 206M) 중 하나와 같은 직렬 연결된 메모리 셀(예를 들어, 비-휘발성 메모리 셀)의 스트링을 포함할 수 있다. 각 NAND 스트링(206)은 공통 소스(216)에 연결(예를 들어, 선택적으로 연결)될 수 있고 메모리 셀(2080 내지 208N)을 포함할 수 있다. 메모리 셀(208)은 데이터 저장을 위한 비-휘발성 메모리 셀을 나타낼 수 있다. 각 NAND 스트링(206)의 메모리 셀(208)은 선택 게이트(2100 내지 210M)(예를 들어, 소스 선택 트랜지스터일 수 있음, 이는 일반적으로 선택 게이트 소스라고 함) 중 하나의 선택 게이트와 같은 선택 게이트(210)(예를 들어, 전계 효과 트랜지스터)와, 선택 게이트(2120 내지 212M)(예를 들어, 드레인 선택 트랜지스터일 수 있음, 이는 일반적으로 선택 게이트 드레인이라고 함) 중 하나의 선택 게이트와 같은 선택 게이트(212)(예를 들어, 전계 효과 트랜지스터) 사이에 직렬로 연결될 수 있다. 선택 게이트(2100 내지 210M)는 소스 선택 라인과 같은 선택 라인(214)에 공통으로 연결될 수 있으며, 선택 게이트(2120 내지 212M)는 드레인 선택 라인과 같은 선택 라인(215)에 공통으로 연결될 수 있다. 종래의 전계 효과 트랜지스터로서 도시되어 있지만, 선택 게이트(210 및 212)는 메모리 셀(208)과 유사한(예를 들어, 동일한) 구조를 이용할 수 있다. 선택 게이트(210 및 212)는 직렬로 연결된 복수의 선택 게이트를 나타낼 수 있으며, 각각의 선택 게이트는 동일하거나 독립적인 제어 신호를 수신하도록 직렬로 구성될 수 있다.
각각의 선택 게이트(210)의 소스는 공통 소스(216)에 연결될 수 있다. 각각의 선택 게이트(210)의 드레인은 대응하는 NAND 스트링(206)의 메모리 셀(2080)에 연결될 수 있다. 예를 들어, 선택 게이트(2100)의 드레인은 대응하는 NAND 스트링(2060)의 메모리 셀(2080)에 연결될 수 있다. 따라서, 각 선택 게이트(210)는 대응하는 NAND 스트링(206)을 공통 소스(216)에 선택적으로 연결하도록 구성될 수 있다. 각 선택 게이트(210)의 제어 게이트는 선택 라인(214)에 연결될 수 있다.
각 선택 게이트(212)의 드레인은 대응하는 NAND 스트링(206)에 대한 비트 라인(204)에 연결될 수 있다. 예를 들어, 선택 게이트(2120)의 드레인은 대응하는 NAND 스트링(2060)에 대한 비트 라인(2040)에 연결될 수 있다. 각 선택 게이트(212)의 소스는 대응하는 NAND 스트링(206)의 메모리 셀(208N)에 연결될 수 있다. 예를 들어, 선택 게이트(2120)의 소스는 대응하는 NAND 스트링(2060)의 메모리 셀(208N)에 연결될 수 있다. 따라서, 각 선택 게이트(212)는 대응하는 NAND 스트링(206)을 공통 비트 라인(204)에 선택적으로 연결하도록 구성될 수 있다. 각 선택 게이트(212)의 제어 게이트는 선택 라인(215)에 연결될 수 있다.
도 2a의 메모리 어레이는 3차원 메모리 어레이일 수 있고, 예를 들어, 여기서 NAND 스트링(206)은 공통 소스(216)를 포함하는 평면에 실질적으로 평행할 수 있는 복수의 비트 라인(204)을 포함하는 평면에 대해 실질적으로 수직으로 연장되고, 또 공통 소스(216)를 포함하는 평면에 실질적으로 수직으로 연장될 수 있다.
메모리 셀(208)의 일반적인 구성은 도 2a에 도시된 바와 같이 메모리 셀의 데이터 상태를 (예를 들어, 임계 전압의 변화를 통해) 결정할 수 있는 데이터 저장 구조부(234)(예를 들어, 플로팅 게이트, 전하 트랩 등), 및 제어 게이트(236)를 포함한다. 데이터 저장 구조부(234)는 전도성 및 유전체 구조부를 모두 포함할 수 있는 반면, 제어 게이트(236)는 일반적으로 하나 이상의 전도성 물질로 형성된다. 일부 경우에, 메모리 셀(208)은 형성된 소스/드레인(예를 들어, 소스)(230) 및 형성된 소스/드레인(예를 들어, 드레인)(232)을 더 가질 수 있다. 메모리 셀(208)은 워드 라인(202)에 연결된 (일부 경우에는 형성하도록 연결된) 제어 게이트(236)를 갖는다.
메모리 셀(208)의 열은 주어진 비트 라인(204)에 선택적으로 연결된 NAND 스트링(206) 또는 복수의 NAND 스트링(206)일 수 있다. 메모리 셀(208)의 행은 주어진 워드 라인(202)에 공통으로 연결된 메모리 셀(208)일 수 있다. 메모리 셀(208)의 행은 주어진 워드 라인(202)에 공통으로 연결된 모든 메모리 셀(208)을 포함할 수 있지만 반드시 그럴 필요는 없다. 메모리 셀(208)의 행은 종종 메모리 셀(208)의 물리적 페이지의 하나 이상의 그룹으로 분할될 수 있으며, 메모리 셀(208)의 물리적 페이지는 주어진 워드 라인(202)에 공통으로 연결된 하나 걸러 하나의 메모리 셀(208)을 종종 포함한다. 예를 들어, 워드 라인(202N)에 공통으로 연결되고 짝수 비트 라인(204)(예를 들어, 비트 라인(2040, 2042, 2044 등))에 선택적으로 연결된 메모리 셀(208)은 메모리 셀(208)(예를 들어, 짝수 메모리 셀)의 하나의 물리적 페이지일 수 있는 반면, 워드 라인(202N)에 공통으로 연결되고 홀수 비트 라인(204)(예를 들어, 비트 라인(2041, 2043, 2045 등))에 선택적으로 연결된 메모리 셀(208)은 메모리 셀(208)(예를 들어, 홀수 메모리 셀)의 다른 물리적 페이지일 수 있다. 비트 라인(2043 내지 2045)이 도 2a에 명시적으로 도시되지는 않았지만, 이 도면으로부터, 메모리 셀의 어레이(200A)의 비트 라인(204)은 비트 라인(2040)으로부터 비트 라인(204M)까지 연속적으로 넘버링될 수 있다는 것이 명백하다. 주어진 워드 라인(202)에 공통으로 연결된 메모리 셀(208)의 다른 그룹은 또한 메모리 셀(208)의 물리적 페이지를 형성할 수 있다. 특정 메모리 디바이스에 대해, 주어진 워드 라인에 공통으로 연결된 모든 메모리 셀은 메모리 셀의 물리적 페이지로 고려될 수 있다. 단일 판독 동작 동안 판독되거나 단일 프로그래밍 동작 동안 프로그래밍되는 메모리 셀의 물리적 페이지 부분(예를 들어, 메모리 셀의 상부 페이지 또는 하부 페이지)(일부 실시형태에서는, 여전히 전체 행일 수 있음)은 메모리 셀의 논리적 페이지로 고려될 수 있다. 메모리 셀의 블록은 워드 라인(2020 내지 202N)(예를 들어, 공통 워드 라인(202)을 공유하는 모든 NAND 스트링(206))에 연결된 모든 메모리 셀과 같이 함께 소거되도록 구성된 메모리 셀을 포함할 수 있다. 명시적으로 구별되지 않는 한, 본 명세서에서 메모리 셀의 페이지라는 언급은 메모리 셀의 논리적 페이지의 메모리 셀을 지칭한다.
도 2b는, 예를 들어 메모리 셀의 어레이(104)의 일부로서, 도 1을 참조하여 설명된 유형의 메모리에 사용될 수 있는 메모리 셀의 어레이(200B)의 일부 다른 개략도이다. 도 2b에서 동일한 번호의 요소는 도 2a와 관련하여 제공된 설명에 대응한다. 도 2b는 3차원 NAND 메모리 어레이 구조의 일례에 대한 추가적인 상세를 제공한다. 3차원 NAND 메모리 어레이(200B)는 필러의 일부가 NAND 스트링(206)의 메모리 셀의 채널 영역으로서 작용할 수 있는 반도체 필러를 포함할 수 있는 수직 구조를 포함할 수 있다. NAND 스트링(206)은 각각 선택 트랜지스터(212)(예를 들어, 드레인 선택 트랜지스터일 수 있음, 이는 일반적으로 선택 게이트 드레인이라고 함)에 의해 비트 라인(2040 내지 204M)에 및 선택 트랜지스터(210)(예를 들어, 소스 선택 트랜지스터일 수 있음, 이는 일반적으로 선택 게이트 소스라고 함)에 의해 공통 소스(216)에 선택적으로 연결될 수 있다. 다수의 NAND 스트링(206)은 동일한 비트 라인(204)에 선택적으로 연결될 수 있다. NAND 스트링(206)의 서브세트는 NAND 스트링(206)과 비트 라인(204) 사이에 각각 있는 특정 선택 트랜지스터(212)를 선택적으로 활성화하기 위해 선택 라인(2150 내지 215K)을 바이어싱(biasing)함으로써 각각의 비트 라인(204)에 연결될 수 있다. 선택 트랜지스터(210)는 선택 라인(214)을 바이어싱함으로써 활성화될 수 있다. 각 워드 라인(202)은 메모리 어레이(200B)의 메모리 셀의 다수 행에 연결될 수 있다. 특정 워드 라인(202)에 의해 서로 공통으로 연결된 메모리 셀의 행은 집합적으로 티어(tier)라고 지칭될 수 있다.
도 3a는 도 1을 참조하여 설명된 유형의 메모리에 사용될 수 있는 메모리 셀의 어레이(104)에 결합된 행 디코더(108)의 블록 개략도이다. 행 디코더(108)는, 전체 워드 라인(global word line: GWL) 선택 및 활성화 회로(340)에서 그리고 블록 디코딩 회로(344), 예를 들어 블록 디코딩 회로(3440-344Z)에서, 예를 들어 도 1의 어드레스 레지스터(114)로부터 어드레스 신호(342)를 수신하도록 결합된다. GWL 선택 및 활성화 회로(340)에 의해 수신된 어드레스 신호(342)는 어드레스 레지스터(114)로부터의 모든 어드레스 신호를 포함할 수 있다. 그러나, GWL 선택 및 활성화 회로(340)는 목표 워드 라인을 나타내는 해당 신호와 같은, 어드레스 레지스터(114)로부터의 어드레스 신호의 일부만을 수신할 수 있다. 마찬가지로, 블록 디코딩 회로(344)에 의해 수신된 어드레스 신호(342)는 어드레스 레지스터(114)로부터의 모든 어드레스 신호를 포함할 수 있거나, 또는 블록 디코딩 회로(344)는 메모리 셀의 목표 블록을 나타내는 해당 신호와 같은, 어드레스 레지스터(114)로부터의 어드레스 신호의 일부만을 수신할 수 있다.
GWL 선택 및 활성화 회로(340)는 한 세트의 전압 공급부(352)로부터 하나 이상의 전압 신호를 수신하도록 연결될 수 있다. 블록 디코딩 회로(344)도 한 세트의 전압 공급부(352)로부터 하나 이상의 전압 신호를 수신하도록 연결될 수 있다. GWL 선택 및 활성화 회로(340)는, 예를 들어 도 1의 제어 로직(116)으로부터, 한 세트의 로직 제어 신호(354)를 수신하도록 더 연결될 수 있다. 로직 제어 신호(354)에 응답하여, GWL 선택 및 활성화 회로(340)는 메모리 셀의 하나 이상의 선택된 블록의 액세스 라인(예를 들어, 워드 라인)을 구동하는 데 사용하기 위해 그 출력에서 한 세트의 GWL 전압 신호(346)를 제공한다. GWL 전압 신호(346)는 메모리 셀의 블록의 N+1 워드 라인 각각에 대한 하나의 전압 신호를 포함하는 개별 워드 라인 전압 신호의 합성이다. 예를 들어, 메모리 셀의 블록의 NAND 스트링이 32개의 메모리 셀(예를 들어, N=31)을 포함하는 경우, GWL 전압 신호(346)는 NAND 스트링의 각각의 메모리 셀과 관련된 워드 라인을 구동하기 위해 32개의 전압을 포함할 것이다.
GWL 전압 신호(346)는 하나 이상의 스트링 드라이버(348)에 제공되며, 이들 스트링 드라이버는 일반적으로 적절한 제어 게이트 전압 레벨에 응답하여 국부 워드 라인(local word line: LWL) 전압 신호(350)로서 GWL 전압 신호(346)의 전체 입력 전압을 게이팅(예를 들어, 통과)하도록 설계된 고전압 스위치이다. GWL 선택 및 활성화 회로(340)가 공급하도록 의도되어 있는 메모리 셀의 어레이(104)의 메모리 셀의 블록과 스트링 드라이버(348) 사이에는 일반적으로 일대일 대응이 있을 것이다. 따라서, GWL 선택 및 활성화 회로(348)가 메모리 셀의 어레이(104)의 메모리 셀의 Z+1개의 블록을 서비스하도록 의도되어 있는 경우에는, Z+1개의 스트링 드라이버(348)가 있을 것이다.
각 스트링 드라이버(348)는 블록 디코딩 회로(344)에 의해 수신된 어드레스 신호(342)에 응답하여 관련된 블록 디코딩 회로(344)의 전압 신호(356)에 의해 선택적으로 활성화된다. 일반적으로, Z+1개의 스트링 드라이버(348) 중 하나만이 한번에 활성화될 것이고, 이에 따라 GWL 선택 및 활성화 회로(340)의 GWL 전압 신호(346)를 메모리 셀의 어레이(104)의 메모리 셀의 하나의 블록의 워드 라인에 연결한다.
도 3b는 도 1을 참조하여 설명된 유형의 메모리에 사용될 수 있는 스트링 드라이버(348)의 일부 개략도이다. 도 3b의 스트링 드라이버(348)는 메모리 셀의 블록의 특정 액세스 라인에 대한 GWL 전압 신호(346), 예를 들어 GWL 전압 신호(346X)로부터 전압 신호를 수신하도록 연결된 제1 입력을 가질 수 있다. GWL 전압 신호(346X)는 도 3a의 GWL 선택 및 활성화 회로(340)로부터 온 것일 수 있다. 도 3b의 스트링 드라이버(348)는, 예를 들어 도 3a의 블록 디코딩 회로(344)로부터, 전압 신호(356)를 수신하도록 연결된 제2 입력을 더 가질 수 있다. 도 3b의 스트링 드라이버(348)는 전계 효과 트랜지스터(FET)(358)를 포함할 수 있다. FET(358)는 고전압 n형 FET 또는 nFET일 수 있다. FET(358)는, 예를 들어 LWL 전압 신호(350X)로서, GWL 전압 신호(346X)를 메모리 셀의 블록의 액세스 라인에 선택적으로 연결하기 위해 전압 신호(356)를 수신하도록 연결된 제어 게이트를 갖는다.
GWL 전압 신호(346)의 전체 전압 레벨을 대응하는 LWL 전압 신호(350)에 게이팅(예를 들어, 통과)하기 위해, FET(358)의 제어 게이트에 대한 전압 신호(356)는 일반적으로 FET(358)의 임계 전압과 적어도 GWL 전압 신호(346)의 전압 레벨을 더한 값이어야 한다. FET(358)를 통한 저항의 감소는 전압 신호(356)에 대해 더 높은 전압 레벨을 인가함으로써 달성될 수 있다. 그러나, FET(358)의 물리적 제한은, 예를 들어 FET(358)에 대한 손상을 완화시키기 위해, 전압 신호(356)가 GWL 전압 신호(346)에 대해 얼마나 높게 효과적으로 설정될 수 있는지를 제한할 수 있다. 예를 들어, 반도체 디바이스는 일반적으로 전압, 전류, 전력 및 접합 온도와 같은 디바이스의 다양한 제한을 조합하는 안전 작동 영역(safe operating area: SOA)을 갖는다.
종래 기술의 프로그래밍 동작을 위한 전압 신호(356)의 일반적인 값은, 프로그래밍 동작 동안 경험되는 GWL 전압 신호(346)의 전압 레벨에 대한 FET(358)에 대한 손상을 완화시키기 위해서 프로그래밍 동작 동안 각 프로그래밍 펄스에 대한 GWL 전압 신호(346)의 전압 레벨보다 더 높은 대략 FET(358)의 임계 전압과 0.5V를 더한 값일 수 있다. 예를 들어, 0V 내지 1V 사이의 고정 값과 같은 다른 고정 전압 추가가 사용될 수 있다.
도 4a는 실시형태들에 따른 전압 생성 시스템의 일부 블록 개략도이다. 전압 생성 시스템은 제1 전압 생성 디바이스(4620) 및 제2 전압 생성 디바이스(4621)를 포함할 수 있다. 전압 생성 디바이스(4620, 4621)는, 예를 들어 차지 펌프(charge pump)를 나타낼 수 있다. 전압 생성 디바이스(4620, 4621)는 각각 공급 전압, 예를 들어 Vcc를 수신하도록 구성된 전압 노드(460)에 연결될 수 있다. 전압 생성 디바이스(4620)는 출력 또는 전압 신호 노드(466)에서 전압 신호(Vpgmsw)를 생성하도록 구성될 수 있다. 전압 생성 디바이스(4621)는 출력 또는 전압 신호 노드(474)에서 전압 신호(Vpgmsrc)를 생성하도록 구성될 수 있다. 전압 조정기(464)는 입력 전압 신호(Vpgmsw 및 Vpgmsrc)를 수신하고, 출력 노드(468)에서 조정된 전압 신호(Vpgmreg)를 생성할 수 있다. 전압 조정기(464)는 전압 신호(Vref)를 수신하도록 구성된 전압 신호 노드(496)에 더 연결될 수 있다. 전압 조정기(464)는 전압 생성 디바이스(4620)를 인에이블 또는 디스에이블하기 위해 전압 생성 디바이스(4620)에 제어 신호를 제공하기 위한 제1 출력 노드(470)를 가질 수 있고, 전압 생성 디바이스(4621)를 인에이블 또는 디스에이블하기 위해 전압 생성 디바이스(4621)에 제어 신호를 제공하기 위한 제2 출력 노드(472)를 가질 수 있다. 전압 생성 디바이스(4620) 또는 전압 생성 디바이스(4621)를 인에이블하는 것은 대응하는 출력 전압 신호의 전압 레벨을 증가시킬 수 있는 반면, 전압 생성 디바이스(4620) 또는 전압 생성 디바이스(4621)를 디스에이블하는 것은 대응하는 출력 전압 신호의 전압 레벨을 감소시킬 수 있다.
전압 신호(Vpgmreg)는, 예를 들어 프로그래밍 동작의 프로그래밍 펄스의 전압 레벨일 수 있는 도 3b의 GWL 전압 신호(346)를 나타낼 수 있다. 전압 신호(Vpgmsrc)는 전압 신호(Vpgmreg)를 생성하기 위한 전압 공급부를 나타낼 수 있다. 전압 신호(Vref)는 전압 신호(Vpgmreg)의 목표 전압 레벨을 나타내는 기준 전압 신호를 나타낼 수 있다. 전압 신호(Vpgmsw)는, 예를 들어 도 3b의 전압 신호(356)를 나타낼 수 있다. 일부 실시형태에서, 전압 신호(Vpgmsw)는 또한 전압 신호(Vpgmreg)를 생성하기 위해 사용될 수도 있다.
도 4a에 더 도시된 바와 같이, 전압 조정기(464)는 제1 전압 조정기(4640) 및 제2 전압 조정기(4641)를 나타낼 수 있다. 제1 전압 조정기(4640)는 출력 노드(470)에 대한 제어 신호를 생성하도록 구성될 수 있으며, 제2 전압 조정기(4641)는 출력 노드(472)에 대한 제어 신호를 생성하도록 구성될 수 있다. 이러한 구성은 전압 신호(Vpgmreg)의 전압 레벨에 대해 전압 신호(Vpgmsw)의 전압 레벨을 조정함에 있어 더 큰 자유도를 용이하게 할 수 있다.
도 4b는 일 실시형태에 따른 전압 조정기(464B)의 개략도이다. 전압 조정기(464B)는 전압 신호(Vpgmsw)의 전압 레벨 및 전압 신호(Vpgmreg)의 전압 레벨을 조정하기 위한 단일 전압 조정기를 제공한다. 전압 조정기(464B)는, 전압 신호 노드(474)에 연결된 제1 소스/드레인 및 출력 노드(468)에 연결된 제2 소스/드레인을 갖는 nFET(478)를 포함할 수 있다. 전압 조정기(464B)는, 전압 신호 노드(466)에 연결된 제1 소스/드레인 및 출력 노드(468)에 연결된 제2 소스/드레인을 갖는 nFET(482)를 포함할 수 있다.
가변 저항(예를 들어, 저항기)(486)은 전압 신호 노드(466)에 연결된 입력, 및 nFET(488)의 제1 소스/드레인 및 nFET(488), 예를 들어 다이오드 연결형 nFET(488)의 제어 게이트에 연결된 출력을 가질 수 있다. 가변 저항(486)은, 다이오드 연결형 nFET(488)와 결합하여, 전압 신호 노드(466)와 출력 노드(468) 사이에 가변 저항 경로를 제공할 수 있다. 다이오드 연결형 nFET(488)의 제어 게이트는 nFET(482)의 제어 게이트 및 nFET(478)의 제어 게이트에 더 연결될 수 있다.
가변 저항(486)의 출력은 가변 저항(486)의 가변 출구 지점을 나타낼 수 있다. 커패시터(487) 및 기준 전압 노드(489)는, GWL 선택 및 활성화 회로, 스트링 드라이버 및 출력 노드(468)로부터 액세스 라인으로의 임의의 다른 회로 경로를 통한 연결을 포함할 수 있는, 출력 노드(468)에 연결될 액세스 라인, 예를 들어 워드 라인의 정전 용량 및/또는 기생 용량을 나타낼 수 있다.
전압 조정기(464B)는 출력 노드(468)(및 nFET(488)의 제2 소스/드레인)와 기준 전압 노드(494) 사이에 연결된, 예를 들어 접지, 0V 또는 Vss와 같은 기준 전압을 수신하도록 연결된 전압 드라이버(492)를 더 포함할 수 있다. 비교기(498)는 분압기(492)의 출력에 연결된 하나의 입력, 및 전압 신호 노드(496)에 연결된 제2 입력을 가질 수 있다. 비교기(498)의 출력은 제어 신호(예를 들어, 동일한 제어 신호)를 출력 노드(470 및 472)에 제공할 수 있다.
전압 조정기(464B)에서, 분압기(492)는 전압 조정기(464B)의 이득 조정을 제공하여, 비교기(498)의 제1 입력에서 수신된 전압 레벨이 기준 전압 신호(Vref)의 전압 레벨과 이득을 곱한 값 미만일 때에 제1 로직 레벨(예를 들어, 로직 하이 레벨)을 갖고, 비교기(498)의 제1 입력에서 수신된 전압 레벨이 기준 전압 신호(Vref)의 전압 레벨과 이득을 곱한 값을 초과할 때에 제1 로직 레벨(예를 들어, 로직 로우 레벨)과는 다른 제2 로직 레벨을 갖는 제어 신호를 효과적으로 제공할 수 있다. 분압기(492)의 조정은 상부 저항(예를 들어, 분압기(492)의 입력과 출력 사이의 저항) 대 하부 저항(예를 들어, 분압기(492)의 출력과 기준 전압 노드(494) 사이의 저항)의 비를 조정하는 것을 포함할 수 있다. 도 4a의 전압 생성 디바이스(462)는, 제1 로직 레벨을 갖는 제어 신호에 응답하여 인에이블되고 제2 로직 레벨을 갖는 제어 신호에 응답하여 디스에이블되도록 구성될 수 있다. 가변 저항(486)은 전압 신호(Vpgmsw)와 전압 신호(Vpgmreg) 사이의 전압 차동의 조정을 제공할 수 있다. 가변 저항(486)은 다이오드 연결형 nFET(488)의 전압 강하보다 대략 1V 내지 2.5V 높은 범위에서 전압 신호(Vpgmsw)와 전압 신호(Vpgmreg) 사이의 전압 차동을 제공하도록 크기가 설정될 수 있다. 예를 들어, 다이오드 연결형 전계 효과 트랜지스터로 구성된 다이오드의 경우, 다이오드의 전압 강하는 트랜지스터의 임계 전압과 대략 동일할 수 있다. 전압 조정기(464B)에서, 수 100KΩ 정도의 저항 값은 다이오드 연결형 nFET(488)의 전압 강하보다 대략 1V 높은 전압 차동을 제공할 수 있다.
가변 저항(486)은, 다이오드 연결형 nFET(488)와 결합하여, 전압 신호 노드(466)와 출력 노드(468) 사이의 경로(예를 들어, 회로 경로)의 가변 저항을 더 제공할 수 있고, 여기서 해당 가변성은 전압 신호 노드(466)의 전압 레벨과 무관하다. 즉, 전압 신호 노드(466)의 임의의 주어진 전압 레벨에서, 경로의 저항은 가변될 수 있다. 가변 저항(486)은, 다이오드 연결형 nFET(488)와 결합하여, 전압 신호 노드(466)와 비교기(498)로의 입력 사이의 경로(예를 들어, 회로 경로)의 가변 저항을 더 제공할 수 있고, 여기서 해당 가변성은 전압 조정기(464B)의 이득과 무관하다. 즉, 전압 조정기(464B)의 임의의 주어진 이득에서, 경로의 저항은 가변될 수 있다.
도 4c는 다른 실시형태에 따른 전압 조정기(464C)의 개략도이다. 전압 조정기(464C)는 가변 저항(486)을, 직렬의 전압 노드(466)와 저항(예를 들어, 저항기)(493)(예를 들어 고정 저항)의 입력 사이에 병렬로 연결된 nFET(495) 및 다이오드 연결형 nFET(499)로 대체함으로써 가변 조정기(464B)와는 상이하다. 전압 조정기(464B)가 다수의 상이한 값을 갖도록 전압 신호(Vpgmsw)와 전압 신호(Vpgmreg) 사이의 전압 차동의 조정을 용이하게 할 수 있는 반면, 전압 조정기(464C)는 전압 신호 노드(466)의 주어진 전압 레벨에 대한 2개의 이산 값 중 하나를 갖도록 전압 신호(Vpgmsw)와 전압 신호(Vpgmreg) 사이의 전압 차동의 조정을 용이하게 할 수 있다. 예를 들어, nFET(495)가 제어 게이트에서 수신된 제어 신호 노드(497)로부터의 제어 신호에 응답하여 비활성화된 경우, 전압 신호(Vpgmsw)와 전압 신호(Vpgmreg) 사이의 제1 전압 차동은 저항(493)과 다이오드 연결형 nFET(499)의 직렬 연결로 인해 얻어질 수 있는 반면, nFET(495)가 활성화된 경우, 제1 전압 차동 미만인, 전압 신호(Vpgmsw)와 전압 신호(Vpgmreg) 사이의 제2 전압 차동은 다이오드 연결형 nFET(499)의 바이패스로 인해 얻어질 수 있다. 일례로서, 저항(493)은 다이오드 연결형 nFET(488)의 전압 강하보다 대략 1V 높은 전압 차동을 제공하도록 구성(예를 들어, 크기가 설정)될 수 있고, 다이오드 연결형 nFET(499)는 대략 1V 내지 2V(예를 들어, 1.5V)의 추가 전압 차동을 제공하도록 구성될 수 있다.
저항(493)과 다이오드 연결형 nFET(499), 및 nFET(495)에 의해 제공되는 가변 저항은, 다이오드 연결형 nFET(488)와 결합하여, 전압 신호 노드(466)와 출력 노드(468) 사이의 경로(예를 들어, 회로 경로)의 가변 저항을 더 제공할 수 있고, 여기서 해당 가변성은 전압 신호 노드(466)의 전압 레벨과 무관하다. 즉, 전압 신호 노드(466)의 임의의 주어진 전압 레벨에서, 경로의 저항은 가변될 수 있다. 저항(493)과 다이오드 연결형 nFET(499), 및 nFET(495)에 의해 제공되는 가변 저항은, 다이오드 연결형 nFET(488)와 결합하여, 전압 신호 노드(466)와 비교기(498)로의 입력 사이의 경로(예를 들어, 회로 경로)의 가변 저항을 더 제공할 수 있고, 여기서 해당 가변성은 전압 조정기(464C)의 이득과 무관하다. 즉, 전압 조정기(464C)의 임의의 주어진 이득에서, 경로의 저항은 가변될 수 있다.
도 5는 일 실시형태에 따라 메모리를 동작시키는 방법의 흐름도이다. 501에서, 액세스 라인 전압에 대한 목표 전압 레벨이 결정된다. 목표 전압 레벨은, 프로그래밍 동작 동안 프로그래밍을 위해 선택된 메모리 셀(예를 들어, 하나 이상의 메모리 셀)에 결합된 메모리 셀의 어레이의 액세스 라인(예를 들어, 선택된 액세스 라인)에 인가될 프로그래밍 펄스의 전압 레벨일 수 있다. 메모리 셀의 어레이는 도 2a 및 도 2b에 도시된 바와 같은 NAND 구성을 가질 수 있으므로, 프로그래밍을 위해 선택된 메모리 셀은 직렬 연결된 메모리 셀의 상이한 스트링의 메모리 셀일 수 있다.
목표 전압 레벨을 결정하는 것은 프로그래밍 동작의 프로그래밍 알고리즘으로부터 목표 전압 레벨을 결정하는 것을 포함할 수 있다. 예를 들어, 일반적인 프로그래밍 동작은 복수의 프로그래밍 펄스가 선택된 액세스 라인에 인가되는 반복 프로세스를 포함하며, 해당 액세스 라인에 결합된 메모리 셀 중 어느 것이 원하는 데이터 상태에 도달되었는지를 결정하기 위해 각 프로그래밍 펄스 후에 검증 동작이 수행된다. 각각의 후속 프로그래밍 펄스는 설정된 차동만큼 이전 프로그래밍 펄스보다 더 높을 수 있다. 이와 같이 하여, 펄스 카운트는 해당 프로그래밍 펄스의 목표 전압 레벨을 나타낼 수 있다.
목표 전압 레벨을 결정하는 것은 대안적으로 목표 전압 레벨을 나타내는 기준 전압 신호, 예를 들어 기준 전압 신호(Vref)로부터 목표 전압 레벨을 결정하는 것을 포함할 수 있다. 예를 들어, 도 4b 및 도 4c를 참조하여 설명된 유형의 전압 조정기에서, 목표 전압 레벨은 기준 전압 신호(Vref)의 전압 레벨과 특정 이득 값을 곱한 값일 수 있다. 목표 임계 전압을 나타내는 임의의 다른 변수도 목표 전압 레벨을 결정하는 데 사용될 수 있다.
503에서, 액세스 라인 전압을 게이팅하기 위한 목표 오버드라이브 전압 레벨이 액세스 라인 전압에 대한 목표 전압 레벨에 응답하여 결정되며, 이는 액세스 라인 전압에 대한 목표 전압 레벨을 나타내는 변수에 응답하여 결정될 수 있다. 목표 오버드라이브 전압 레벨은 액세스 라인 전압에 대한 목표 전압 레벨과 전압 차동을 더한 값일 수 있다. 일반적으로, 액세스 라인 전압을 게이팅하기 위한 전압 레벨(예를 들어, 전압 신호(Vpgmsw))과 액세스 라인에 인가될 전압 레벨(예를 들어, 전압 신호(Vpgmreg)) 사이의 더 높은 전압 차동은 감소하는 스트링 드라이버 저항을 생성할 수 있고, 이는 액세스 라인의 결과적인 전압 레벨의 빠른 상승 시간을 촉진할 수 있다. 그러나, 더 높은 전압 차동을 생성하는 것은 일반적으로 전력 수요를 증가시키고 액세스 라인 전압을 게이팅하는 데 사용되는 전계 효과 트랜지스터의 수명을 감소시킨다. 따라서, 원하는 전압 차동은 액세스 라인 전압의 상승 시간에 작은 또는 중요하지 않은 영향을 미치는 스트링 드라이버의 저항 레벨을 얻도록 선택될 수 있다.
액세스 라인 전압을 게이팅하기 위한 목표 오버드라이브 전압 레벨을 결정하는 것은 오버드라이브 전압의 전압 레벨, 예를 들어 액세스 라인을 액세스 라인 전압에 선택적으로 연결하는 트랜지스터의 제어 게이트에 인가되는 전압 신호를 조정하는 전압 조정기에 대한 설정을 결정하는 것을 포함할 수 있다. 예를 들어, 이것은 전압 조정기(464B)의 가변 저항(486)에 대한 설정 또는 전압 조정기(464C)의 제어 신호 노드(497)에서의 제어 신호의 값을 결정하는 것을 포함할 수 있다.
505에서, 액세스 라인 전압에 대한 전압 레벨이 그의 목표 전압 레벨에 응답하여 생성되고, 액세스 라인 전압을 게이팅하기 위한 전압 레벨이 목표 오버드라이브 전압 레벨에 응답하여 생성된다. 507에서, 액세스 라인 전압을 게이팅하기 위한 전압 레벨이 액세스 라인에 연결된 스트링 드라이버의 제어 게이트에 인가되는 동안 액세스 라인 전압이 복수의 메모리 셀에 결합된 액세스 라인에 인가된다.
도 6a 내지 도 6c는 실시형태들에 따라, 예를 들어 액세스 라인 전압의, 목표 전압 레벨의 함수로서 전압 차동의 음의 상관에 대한 개념적 그래프를 도시한다. 도 6a의 그래프는 계단 함수를 도시하며, 여기서 목표 전압 레벨의 함수로서의 전압 차동의 음의 상관은 액세스 라인 전압의 목표 전압 레벨이 특정 값 또는 값들을 초과할 때의 더 낮은 전압 레벨로의 하나 이상의 계단(613)을 포함한다. 도 6b의 그래프는 선형 함수를 도시하며, 여기서 목표 전압 레벨의 함수로서의 전압 차동의 음의 상관은 목표 전압 레벨의 각각의 증가하는 값에 대해 더 낮은 전압 차동을 제공한다. 도 6c의 그래프는 곡선 함수를 도시하며, 여기서 목표 전압 레벨의 함수로서의 전압 차동의 음의 상관은 목표 전압 레벨의 임의의 특정 값에 대한 전압 차동의 값이 특정 값 미만인 목표 전압 레벨의 각각의 값에 대한 전압 차동의 값 이하가 되고 특정 값을 초과하는 목표 전압 레벨의 각각의 값에 대한 전압 차동의 값 이상이 되도록 한다. 목표 전압 레벨의 함수로서 전압 차동의 다른 음의 상관은, 예를 들어, 목표 전압 레벨의 임의의 특정 값에 대한 전압 차동의 값이 특정 값 미만인 목표 전압 레벨의 각각의 값에 대한 전압 차동의 값 이하이고 특정 값을 초과하는 목표 전압 레벨의 각각의 값에 대한 전압 차동의 값 이상이 되도록 하기에 적합하다.
도 7은 일 실시형태에 따라 메모리를 동작시키는 방법의 흐름도이다. 721에서, 복수의 제1 전압 레벨이 복수의 메모리 셀에 결합된 액세스 라인에 인가된다. 예를 들어, 복수의 제1 전압 레벨은 상이한 전압 레벨을 갖는 복수의 프로그래밍 펄스를 포함할 수 있다. 복수의 메모리 셀에 결합된 액세스 라인은 복수의 메모리 셀의 제어 게이트에 연결된 액세스 라인(예를 들어, 선택된 액세스 라인)을 포함할 수 있으며, 여기서 해당 메모리 셀 중 하나 이상이 프로그래밍 동작을 위해 선택된다.
723에서, 복수의 제2 전압 레벨이 복수의 제1 전압 레벨의 제1 부분에 대해 액세스 라인에 연결된 스트링 드라이버의 제어 게이트에 인가된다. 복수의 제2 전압 레벨의 각각의 제2 전압 레벨은 제1 전압 차동만큼 복수의 제1 전압 레벨의 제1 부분의 각각의 제1 전압 레벨보다 크다. 복수의 제1 전압 레벨의 제1 부분은 복수의 제1 전압 레벨의 제1 서브세트일 수 있다.
725에서, 복수의 제3 전압 레벨이 복수의 제1 전압 레벨의 제2 부분에 대해 스트링 드라이버의 제어 게이트에 인가된다. 복수의 제3 전압 레벨의 각각의 제3 전압 레벨은 제1 전압 차동 미만인 제2 전압 차동만큼 복수의 제1 전압 레벨의 제2 부분의 각각의 제1 전압 레벨보다 크다. 복수의 제1 전압 레벨의 제2 부분은 복수의 제1 전압 레벨의 제2 서브세트일 수 있고, 제1 서브세트 및 제2 서브세트는 상호 배타적일 수 있다.
도 8은 일 실시형태에 따른 프로그래밍 펄스 및 대응하는 게이트 전압 차동의 개념적 히스토그램을 도시한다. 도 8은 도 7을 참조하여 설명된 바와 같은 메모리를 동작시키는 방법을 도시할 수 있다. 도 8은 또한 하나의 계단(613)을 갖는 계단 함수(예를 들어, 도 6a)인 목표 전압 레벨의 함수로서의 전압 차동의 음의 상관을 도시할 수 있다.
도 8은 복수의 프로그래밍 펄스(831)를 도시한다. 단순한 예로서 도 8에 도시된 11개의 프로그래밍 펄스(8311 내지 83111)가 있지만, 다른 수의 프로그래밍 펄스가 사용될 수 있다. 프로그래밍 펄스(831)는 프로그래밍 펄스(8311 내지 8317)를 포함하는 제1 부분(833) 및 프로그래밍 펄스(8318 내지 83111)를 포함하는 제2(예를 들어, 나머지) 부분(835)으로 그룹화된다. 프로그래밍 펄스(833)의 제1 부분의 각 프로그래밍 펄스(831)는 각각의 전압 차동(837)에 대응하는 반면, 프로그래밍 펄스(835)의 제2 부분의 각 프로그래밍 펄스(831)는 각각의 전압 차동(839)에 대응한다. 예를 들어, 선택된 액세스 라인에 연결된 스트링 드라이버의 제어 게이트에 인가하기 위한 대응하는 오버드라이브 전압 레벨은 각각의 프로그래밍 펄스(831)의 전압 레벨 및 대응하는 각각의 전압 차동(837 또는 839)과 동일할 수 있다. 전압 차동(837) 각각은 동일한 값을 가질 수 있고, 전압 차동(839) 각각은 동일한 값을 가질 수 있으며, 각 전압 차동(839)의 값은 각 전압 차동(837)의 값 미만일 수 있다.
도 8은 임계 값(예를 들어, 임계 전압 레벨)(841)을 더 도시한다. 임계 값(841)은 프로그래밍 펄스 전압 레벨을 전압 차동(837)에 대한 액세스 라인에 게이팅하기 위한 전압 레벨에 대한 전압 한계(예를 들어, 원하는 최대 전압 레벨)를 나타낼 수 있다. 임계 값은 스트링 드라이버의 안전한 작동을 위한 최대 값, 예를 들어 스트링 드라이버에 대한 손상을 완화시키기 위해 부여되는 한계를 나타낼 수 있다. 예를 들어, 임계 값은 스트링 드라이버의 SOA 내의 전압 레벨을 나타낼 수 있다. 그러나, 임계 값은 다른 또는 추가적인 요인, 예를 들어 원하는 전력 사용량, 프로그래밍 속도 등에 응답하여 결정될 수 있다. 다른(예를 들어, 더 작은) 전압 차동으로 스위칭할 때의 결정은, 예를 들어, 프로그래밍 펄스(831)의 전압 레벨과 그의 대응하는 각각의 전압 차동(837)을 더한 값을 이 임계 값(841) 미만으로 유지하기 위해, 이 임계 값(841)에 응답하여 결정될 수 있다.
도 8은 대안적인 임계 값(예를 들어, 임계 전압 레벨)(843)을 더 도시한다. 임계 값(843)은 특정 프로그래밍 펄스의 전압 레벨, 예를 들어 24V를 나타낼 수 있다. 다른(예를 들어, 더 적은) 전압 차동으로 스위칭할 때의 결정은 이 임계 값(843), 예를 들어 이 임계 값(843)에 도달하는 프로그래밍 펄스의 목표 전압 레벨에 응답하여 결정될 수 있다.
도 9는 일 실시형태에 따라 메모리를 동작시키는 방법의 흐름도이다. 951에서, 프로그래밍 펄스에 대한 목표 전압 레벨이 결정된다. 목표 전압 레벨은, 프로그래밍 동작 동안 프로그래밍을 위해 선택된 메모리 셀(예를 들어, 하나 이상의 메모리 셀)에 결합된 메모리 셀의 어레이의 액세스 라인(예를 들어, 선택된 액세스 라인)에 인가될 프로그래밍 펄스의 전압 레벨일 수 있다. 메모리 셀의 어레이는 도 2a 및 도 2b에 도시된 바와 같은 NAND 구성을 가질 수 있으므로, 프로그래밍을 위해 선택된 메모리 셀은 직렬 연결된 메모리 셀의 상이한 스트링의 메모리 셀일 수 있다.
목표 전압 레벨을 결정하는 것은 프로그래밍 동작의 프로그래밍 알고리즘으로부터 목표 전압 레벨을 결정하는 것을 포함할 수 있다. 예를 들어, 일반적인 프로그래밍 동작은 복수의 프로그래밍 펄스가 선택된 액세스 라인에 인가되는 반복 프로세스를 포함하며, 해당 액세스 라인에 결합된 메모리 셀 중 어느 것이 원하는 데이터 상태에 도달되었는지를 결정하기 위해 각 프로그래밍 펄스 후에 검증 동작이 수행된다. 각각의 후속 프로그래밍 펄스는 설정된 차동만큼 이전 프로그래밍 펄스보다 더 높을 수 있다. 이와 같이 하여, 펄스 카운트는 해당 프로그래밍 펄스의 목표 전압 레벨을 나타낼 수 있다.
목표 전압 레벨을 결정하는 것은 대안적으로 목표 전압 레벨을 나타내는 기준 전압 신호, 예를 들어 기준 전압 신호(Vref)로부터 목표 전압 레벨을 결정하는 것을 포함할 수 있다. 예를 들어, 도 4b 및 도 4c를 참조하여 설명된 유형의 전압 조정기에서, 목표 전압 레벨은 기준 전압 신호(Vref)의 전압 레벨과 특정 이득 값을 곱한 값일 수 있다. 목표 임계 전압을 나타내는 임의의 다른 변수도 목표 전압 레벨을 결정하는 데 사용될 수 있다.
953에서, 프로그래밍 펄스를 게이팅하기 위한 목표 오버드라이브 전압 레벨이 프로그래밍 펄스에 대한 목표 전압 레벨에 응답하여 결정된다. 프로그래밍 펄스를 게이팅하기 위한 목표 오버드라이브 전압 레벨을 결정하는 것은 오버드라이브 전압의 전압 레벨, 예를 들어 선택된 액세스 라인을 프로그래밍 펄스에 선택적으로 연결하는 트랜지스터의 제어 게이트에 인가되는 전압 신호를 조정하는 전압 조정기에 대한 설정을 결정하는 것을 포함할 수 있다. 예를 들어, 이것은 전압 조정기(464B)의 가변 저항(486)에 대한 설정 또는 전압 조정기(464C)의 제어 신호 노드(497)에서의 제어 신호의 값을 결정하는 것을 포함할 수 있다.
955에서, 프로그래밍 펄스에 대한 전압 레벨이 목표 전압 레벨에 응답하여 생성되고, 프로그래밍 펄스를 선택된 액세스 라인에 게이팅하기 위한 전압 레벨이 목표 오버드라이브 전압 레벨에 응답하여 생성된다. 957에서, 프로그래밍 펄스가 복수의 메모리 셀의 각 메모리 셀에 결합된 액세스 라인에 인가되고, 프로그래밍 펄스를 게이팅하기 위한 전압 레벨이 액세스 라인에 연결된 스트링 드라이버의 게이트에 인가되며, 예를 들어 동시에 인가된다. 본 명세서에서 사용되는 바와 같이, 제1 행위 및 제2 행위는, 제1 행위가 제2 행위의 지속 기간의 적어도 일부 동안 제2 행위와 동시에 발생할 때에 동시에 발생한다. 예를 들어, 프로그래밍 펄스를 인가하는 시간의 적어도 일부에 대해, 프로그래밍 펄스를 게이팅하기 위한 전압 레벨이 스트링 드라이버의 게이트에 동시에 인가되고 있다.
959에서, 복수의 메모리 셀의 메모리 셀이 각각의 원하는 데이터 상태를 달성했는지를 검증하기 위해 검증 동작이 수행될 수 있다. 961에서 프로그래밍 동작을 위해 선택된 복수의 메모리 셀의 모든 메모리 셀이 원하는 데이터 상태를 달성한 경우, 프로그래밍 동작은 963에서 종료될 수 있다. 당 기술분야에 알려진 바와 같이, 프로그래밍 동작이 실패한 것으로 간주되는 경우, 예를 들어 최대 수의 프로그래밍 펄스가 인가되고 하나 이상의 메모리 셀이 아직 원하는 데이터 상태에 도달하지 않은 경우, 프로그래밍 동작은 또한 963에서 종료될 수 있다.
961에서 프로그래밍 동작을 위해 선택된 복수의 메모리 셀의 일부(예를 들어, 하나 이상의) 메모리 셀이 아직 각각의 원하는 데이터 상태를 달성하지 않은 경우, 원하는 데이터 상태에 도달한 메모리 셀은, 예를 들어 나머지 프로그래밍 동작에 대해, 965에서 추가 프로그래밍이 금지될 수 있다. 당 기술분야에 알려진 바와 같이, 프로그래밍 동작을 위해 선택되지 않은 선택된 액세스 라인에 결합된 메모리 셀도 프로그래밍 동작 동안 프로그래밍이 금지될 수 있다. 967에서, 프로그래밍 펄스, 예를 들어 복수의 프로그래밍 펄스의 후속 프로그래밍 펄스에 대한 목표 전압 레벨이 변경되고, 예를 들어 증가되고, 그 후에 953에서 프로그래밍 동작이 계속될 수 있다.
결론
특정 실시형태들이 본 명세서에 도시되고 설명되었지만, 이 기술 분야에 통상의 지식을 가진 자라면, 동일한 목적을 달성하도록 계산된 임의의 배열이 도시된 특정 실시형태 대신에 사용될 수 있다는 것을 이해할 수 있을 것이다. 실시형태의 많은 적응은 이 기술 분야에 통상의 지식을 가진 자에게 명백할 것이다. 따라서, 본 출원은 실시형태들의 임의의 적응 또는 변형을 포함하도록 의도되어 있다.

Claims (21)

  1. 메모리를 동작시키는 방법으로서,
    상기 메모리의 메모리 셀의 어레이에 대한 액세스 라인 전압에 대한 목표 전압 레벨을 결정하는 단계;
    상기 액세스 라인 전압을 상기 메모리 셀의 어레이의 복수의 메모리 셀에 결합된 액세스 라인에 게이팅(gating)하기 위한 목표 오버드라이브 전압 레벨을 결정하는 단계;
    목표 전압 레벨에 응답하여 상기 액세스 라인 전압에 대한 전압 레벨을 생성하고 상기 목표 오버드라이브 전압 레벨에 응답하여 상기 액세스 라인 전압을 상기 액세스 라인에 게이팅하기 위한 전압 레벨을 생성하는 단계; 및
    상기 액세스 라인 전압을 상기 액세스 라인에 연결된 스트링 드라이버의 제어 게이트에 게이팅하기 위한 상기 전압 레벨을 인가하면서 상기 액세스 라인 전압을 상기 액세스 라인에 인가하는 단계를 포함하는, 방법.
  2. 제1항에 있어서, 상기 액세스 라인 전압에 대한 상기 목표 전압 레벨을 결정하는 단계는 상기 메모리의 프로그래밍 동작의 프로그래밍 펄스에 대한 목표 전압 레벨을 결정하는 단계를 포함하는, 방법.
  3. 제2항에 있어서, 상기 액세스 라인 전압에 대한 상기 목표 전압 레벨을 결정하는 단계는 상기 프로그래밍 펄스의 펄스 카운트를 결정하는 단계를 포함하는, 방법.
  4. 제1항에 있어서, 상기 액세스 라인 전압에 대한 상기 목표 전압 레벨을 결정하는 단계는 상기 액세스 라인 전압을 생성하기 위해 사용된 기준 전압 신호로부터 상기 목표 전압 레벨을 결정하는 단계를 포함하는, 방법.
  5. 제1항에 있어서, 상기 액세스 라인 전압을 게이팅하기 위한 상기 목표 오버드라이브 전압 레벨을 결정하는 단계는 상기 액세스 라인 전압에 대한 전압 차동(voltage differential)을 결정하는 단계를 포함하고, 상기 전압 차동은 상기 액세스 라인 전압의 상기 목표 전압 레벨에 대한 값과 음의 상관(negative correlation)을 갖는, 방법.
  6. 제5항에 있어서, 상기 액세스 라인 전압을 게이팅하기 위한 상기 목표 오버드라이브 전압 레벨을 결정하는 단계는 상기 음의 상관을 사용하여 상기 액세스 라인 전압에 대한 상기 전압 차동을 결정하는 단계를 포함하고, 상기 음의 상관은 계단 함수, 선형 함수 및 곡선 함수로 이루어진 그룹으로부터 선택되는, 방법.
  7. 제6항에 있어서, 상기 계단 함수는 하나 이상의 계단을 포함하는, 방법.
  8. 메모리를 동작시키는 방법으로서,
    상기 메모리의 메모리 셀의 어레이의 복수의 메모리 셀에 결합된 액세스 라인에 복수의 제1 전압 레벨을 인가하는 단계;
    상기 복수의 제1 전압 레벨의 제1 부분에 대해, 상기 액세스 라인에 연결된 스트링 드라이버의 제어 게이트에 복수의 제2 전압 레벨을 인가하는 단계 - 상기 복수의 제2 전압 레벨의 각 제2 전압 레벨은 제1 전압 차동만큼 상기 복수의 제1 전압 레벨의 상기 제1 부분의 각각의 제1 전압 레벨보다 큼 -; 및
    상기 복수의 제1 전압 레벨의 제2 부분에 대해, 상기 스트링 드라이버의 상기 제어 게이트에 복수의 제3 전압 레벨을 인가하는 단계를 포함하며, 상기 복수의 제3 전압 레벨의 각 제3 전압 레벨은 제1 전압 차동 미만인 제2 전압 차동만큼 상기 복수의 제1 전압 레벨의 상기 제2 부분의 각각의 제1 전압 레벨보다 큰, 방법.
  9. 제8항에 있어서, 상기 복수의 제1 전압 레벨의 상기 제1 부분에 대해 상기 스트링 드라이버의 상기 제어 게이트에 상기 복수의 제2 전압 레벨을 인가하는 단계는, 상기 복수의 전압의 각각의 제2 전압 레벨이 임계 값 이하인 상기 복수의 제1 전압 레벨 중 해당 제1 전압 레벨을 포함하는 상기 복수의 제1 전압 레벨의 상기 제1 부분을 포함하는, 방법.
  10. 제9항에 있어서, 상기 임계 값은 상기 스트링 드라이버의 안전 작동 영역(safe operating area)에 응답하여 결정되는, 방법.
  11. 제8항에 있어서, 상기 복수의 제1 전압 레벨의 상기 제1 부분에 대해 상기 스트링 드라이버의 상기 제어 게이트에 상기 복수의 제2 전압 레벨을 인가하는 단계는, 임계 값 이하인 전압 레벨을 갖는 상기 복수의 제1 전압 레벨 중 해당 제1 전압 레벨을 포함하는 상기 복수의 제1 전압 레벨의 상기 제1 부분을 포함하는, 방법.
  12. 제8항에 있어서, 상기 복수의 제1 전압 레벨은 복수의 증가하는 제1 전압 레벨을 포함하는, 방법.
  13. 메모리를 동작시키는 방법으로서,
    프로그래밍 동작을 위한 복수의 프로그래밍 펄스 중 특정 프로그래밍 펄스에 대한 목표 전압 레벨을 결정하는 단계;
    상기 특정 프로그래밍 펄스에 대한 상기 목표 전압 레벨에 응답하여 상기 특정 프로그래밍 펄스를 게이팅(gating)하기 위한 목표 오버드라이브 전압 레벨을 결정하는 단계;
    상기 특정 프로그래밍 펄스에 대한 상기 목표 전압 레벨에 응답하여 상기 특정 프로그래밍 펄스에 대한 전압 레벨을 생성하고, 상기 목표 오버드라이브 전압 레벨에 응답하여 상기 특정 프로그래밍 펄스를 게이팅하기 위한 전압 레벨을 생성하는 단계;
    상기 프로그래밍 동작을 위해 선택된 복수의 메모리 셀의 각 메모리 셀에 결합된 액세스 라인에 상기 프로그래밍 펄스를 인가하고, 상기 액세스 라인에 연결된 스트링 드라이버의 게이트에 상기 프로그래밍 펄스를 게이팅하기 위한 상기 전압 레벨을 인가하는 단계;
    복수의 메모리 셀의 메모리 셀이 원하는 데이터 상태를 달성했는지를 검증하는 단계;
    원하는 데이터 상태를 달성한 상기 복수의 메모리 셀 중 임의의 메모리 셀을 추가 프로그래밍하는 것을 금지시키는 단계; 및
    상기 복수의 프로그래밍 펄스 중 다음 프로그래밍 펄스에 대한 상기 목표 전압 레벨을 변경하는 단계를 포함하는, 방법.
  14. 제13항에 있어서, 상기 복수의 프로그래밍 펄스의 추가 프로그래밍 펄스에 대해 제1항의 방법을 반복하는 단계를 더 포함하는, 방법.
  15. 제13항에 있어서, 상기 목표 오버드라이브 전압 레벨을 결정하는 단계는 상기 목표 전압 레벨의 값과 음의 상관을 갖는 전압 차동을 결정하는 단계, 및 상기 특정 프로그래밍 펄스에 대한 상기 목표 전압 레벨에 상기 전압 차동을 가산하는 단계를 포함하는, 방법.
  16. 제15항에 있어서, 상기 특정 프로그래밍 펄스를 게이팅하기 위한 전압 레벨을 수신하도록 연결된 전압 조정기의 전압 신호 입력 노드와 상기 스트링 드라이버에 선택적으로 연결된 상기 전압 조정기의 출력 노드 사이에서 상기 전압 차동을 생성할 것으로 예상되는 상기 전압 조정기의 가변 저항 경로의 원하는 저항을 결정하는 단계를 더 포함하는, 방법.
  17. 제16항에 있어서, 상기 전압 조정기의 상기 가변 저항 경로의 상기 원하는 저항을 결정하는 단계는 상기 가변 저항 경로의 일부만의 원하는 저항을 결정하는 단계를 포함하는, 방법.
  18. 제15항에 있어서, 상기 전압 차동을 결정하는 단계는 상기 특정 프로그래밍 펄스의 펄스 카운트가 상기 펄스 카운트의 특정 값 이하인 경우에 제1 전압 차동을 선택하는 단계, 및 상기 펄스 카운트가 상기 특정 값을 초과하는 경우에 상기 제1 전압 차동 미만인 제2 전압 차동을 선택하는 단계를 포함하는, 방법.
  19. 장치로서,
    메모리 셀의 어레이; 및
    상기 메모리 셀의 어레이의 복수의 메모리 셀에 결합된 액세스 라인;
    상기 액세스 라인에 연결된 스트링 드라이버; 및
    전압 생성 시스템을 포함하며, 상기 전압 생성 시스템은,
    제1 전압 신호를 생성하기 위한 제1 전압 생성 디바이스;
    제2 전압 신호를 생성하기 위한 제2 전압 생성 디바이스; 및
    출력 노드, 상기 제1 전압 신호를 수신하도록 구성된 제1 전압 신호 노드, 상기 제2 전압 신호를 수신하도록 구성된 제2 전압 신호 노드, 및 기준 전압 신호를 수신하도록 구성된 제3 전압 신호 노드를 포함하는 전압 조정기를 포함하고, 상기 전압 조정기는,
    출력 노드, 상기 제3 전압 신호 노드에 연결된 제1 입력 노드, 및 상기 전압 조정기의 상기 출력 노드에 연결된 제2 입력 노드를 포함하는 비교기;
    상기 제1 전압 신호 노드와 상기 전압 조정기의 상기 출력 노드 사이의 제1 가변 저항 경로 - 상기 제1 가변 저항 경로의 가변성은 상기 제1 전압 신호 노드의 전압 레벨과 무관함 -; 및
    상기 제1 전압 신호 노드와 상기 비교기의 상기 제2 입력 노드 사이의 제2 가변 저항 경로 - 상기 제2 가변 저항 경로의 가변성은 상기 전압 조정기의 이득과 무관함 -를 포함하며;
    상기 제1 전압 생성 디바이스는, 상기 비교기의 상기 출력 노드에서 제1 로직 레벨에 응답하여 상기 제1 전압 신호의 전압 레벨을 증가시키고 상기 비교기의 상기 출력 노드에서 상기 제1 로직 레벨과 다른 제2 로직 레벨에 응답하여 상기 제1 전압 신호의 상기 전압 레벨을 감소시키도록 구성되고;
    상기 제2 전압 생성 디바이스는, 상기 비교기의 상기 출력 노드에서 상기 제1 로직 레벨에 응답하여 상기 제2 전압 신호의 전압 레벨을 증가시키고 상기 비교기의 상기 출력 노드에서 상기 제2 로직 레벨에 응답하여 상기 제2 전압 신호의 상기 전압 레벨을 감소시키도록 구성되며;
    상기 전압 조정기는 상기 제1 전압 신호 노드의 전압 레벨과 상기 전압 조정기의 상기 출력 노드의 전압 레벨 사이의 전압 차동을 유지하도록 구성되고;
    상기 전압 차동의 값은 상기 제1 가변 저항 경로 및 상기 제2 가변 저항 경로의 저항 값에 응답하는, 장치.
  20. 제19항에 있어서, 상기 제1 가변 저항 경로 및 상기 제2 가변 저항 경로는 동일한 가변 저항을 포함하며, 해당 가변 저항은 가변 저항기를 포함하는, 장치.
  21. 제19항에 있어서, 상기 제1 가변 저항 경로 및 상기 제2 가변 저항 경로는 동일한 가변 저항을 포함하며, 해당 가변 저항은 다이오드와 직렬로 선택적으로 연결된 고정 저항기를 포함하는, 장치.
KR1020207008520A 2017-08-31 2018-08-09 메모리를 프로그래밍하기 위한 방법 및 장치 KR102307216B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US15/693,133 US10388382B2 (en) 2017-08-31 2017-08-31 Methods and apparatus for programming memory
US15/693,133 2017-08-31
PCT/US2018/045889 WO2019045981A1 (en) 2017-08-31 2018-08-09 METHODS AND APPARATUS FOR PROGRAMMING MEMORY

Publications (2)

Publication Number Publication Date
KR20200036036A true KR20200036036A (ko) 2020-04-06
KR102307216B1 KR102307216B1 (ko) 2021-10-05

Family

ID=65437652

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020207008520A KR102307216B1 (ko) 2017-08-31 2018-08-09 메모리를 프로그래밍하기 위한 방법 및 장치

Country Status (4)

Country Link
US (4) US10388382B2 (ko)
KR (1) KR102307216B1 (ko)
CN (1) CN111052246B (ko)
WO (1) WO2019045981A1 (ko)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
IT202000005104A1 (it) * 2020-03-10 2021-09-10 Sk Hynix Inc Architettura di commutazione per un dispositivo di memoria Flash NAND e circuito di commutazione ad alta tensione
CN116453569B (zh) * 2023-06-09 2023-09-15 南京沁恒微电子股份有限公司 一种在系统可编程pd芯片及其编程方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100482232B1 (ko) * 2002-01-16 2005-04-14 가부시끼가이샤 도시바 반도체 기억 장치
KR20160107089A (ko) * 2015-03-02 2016-09-13 삼성전자주식회사 비휘발성 메모리 장치, 그것을 포함하는 저장 장치 및 그것의 동작 방법

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6205056B1 (en) * 2000-03-14 2001-03-20 Advanced Micro Devices, Inc. Automated reference cell trimming verify
JP4157269B2 (ja) * 2000-06-09 2008-10-01 株式会社東芝 半導体記憶装置
KR100432884B1 (ko) * 2001-08-28 2004-05-22 삼성전자주식회사 공유된 행 선택 구조를 갖는 불 휘발성 반도체 메모리 장치
US7177197B2 (en) * 2001-09-17 2007-02-13 Sandisk Corporation Latched programming of memory and method
JP2003330549A (ja) * 2002-05-10 2003-11-21 Hitachi Ltd 半導体集積回路、電源回路及び情報記録媒体
US6930536B2 (en) * 2003-11-04 2005-08-16 Micron Technology, Inc. Voltage booster
US7158423B2 (en) * 2004-06-22 2007-01-02 Samsung ′Electronics Co., Ltd. Semiconductor memory device and array internal power voltage generating method thereof
KR100655430B1 (ko) * 2005-11-17 2006-12-08 삼성전자주식회사 플래시 메모리 장치 및 그것의 워드 라인 인에이블 방법
US7898885B2 (en) * 2007-07-19 2011-03-01 Micron Technology, Inc. Analog sensing of memory cells in a solid state memory device
US7782674B2 (en) * 2007-10-18 2010-08-24 Micron Technology, Inc. Sensing of memory cells in NAND flash
KR101483050B1 (ko) * 2008-07-22 2015-01-16 삼성전자주식회사 불휘발성 메모리 장치 및 그것을 포함하는 메모리 시스템
US8223534B2 (en) * 2009-04-03 2012-07-17 Taiwan Semiconductor Manufacturing Company, Ltd. Raising programming currents of magnetic tunnel junctions using word line overdrive and high-k metal gate
US8111549B2 (en) * 2009-07-13 2012-02-07 Intel Corporation Dynamic wordline start voltage for nand programming
KR101642819B1 (ko) * 2009-08-31 2016-07-26 삼성전자주식회사 비휘발성 메모리 장치, 그것의 구동 방법, 그것을 포함하는 메모리 시스템
KR101662309B1 (ko) * 2010-02-08 2016-10-04 삼성전자주식회사 비휘발성 메모리 장치의 프로그램 방법
DE102011056141A1 (de) * 2010-12-20 2012-06-21 Samsung Electronics Co., Ltd. Negativspannungsgenerator, Dekoder, nicht-flüchtige Speichervorrichtung und Speichersystem, das eine negative Spannung verwendet
US9013949B2 (en) * 2011-12-19 2015-04-21 Advanced Micro Devices, Inc. Memory access control system and method
US9082489B2 (en) * 2012-01-13 2015-07-14 Stec, Inc. Programming algorithm for improved flash memory endurance and retention
KR20140078987A (ko) 2012-12-18 2014-06-26 에스케이하이닉스 주식회사 레귤레이터, 전압 발생기 및 반도체 메모리 장치

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100482232B1 (ko) * 2002-01-16 2005-04-14 가부시끼가이샤 도시바 반도체 기억 장치
KR20160107089A (ko) * 2015-03-02 2016-09-13 삼성전자주식회사 비휘발성 메모리 장치, 그것을 포함하는 저장 장치 및 그것의 동작 방법

Also Published As

Publication number Publication date
US10388382B2 (en) 2019-08-20
KR102307216B1 (ko) 2021-10-05
US20190267094A1 (en) 2019-08-29
US20190066796A1 (en) 2019-02-28
US11024388B2 (en) 2021-06-01
US20210166767A1 (en) 2021-06-03
US20190267093A1 (en) 2019-08-29
CN111052246A (zh) 2020-04-21
CN111052246B (zh) 2024-04-05
US11538529B2 (en) 2022-12-27
WO2019045981A1 (en) 2019-03-07
US10937505B2 (en) 2021-03-02

Similar Documents

Publication Publication Date Title
US10706912B2 (en) Memories configured to control discharge of a control gate voltage of a transistor connected between a data line and a common source
US10790029B2 (en) Temperature compensation in memory sensing
US10867684B1 (en) Driving access lines to target voltage levels
US9640271B2 (en) Low-dropout regulator peak current control
US11017868B2 (en) Responding to power loss
US11538529B2 (en) Adjusting voltage levels applied to a control gate of a string driver in a memory
US10373694B2 (en) Responding to power loss
US11205492B2 (en) Responding to power loss
US20200402586A1 (en) Configuration of a memory device for programming memory cells
CN110827876B (zh) 用于解码用于存取操作的存储器存取地址的设备和方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right