CN111052246A

CN111052246A - 用于对存储器进行编程的方法和设备

Info

Publication number: CN111052246A
Application number: CN201880055114.2A
Authority: CN
Inventors: 郭晓江; 安光磊; 汤强
Original assignee: Micron Technology Inc
Current assignee: Micron Technology Inc
Priority date: 2017-08-31
Filing date: 2018-08-09
Publication date: 2020-04-21
Anticipated expiration: 2038-08-09
Also published as: CN111052246B; US10388382B2; US20190267094A1; US20190066796A1; WO2019045981A1; KR102307216B1; KR20200036036A; US20190267093A1; US11538529B2; US10937505B2; US11024388B2; US20210166767A1

Abstract

操作存储器的方法包含：确定存取线电压的目标电压电平；确定用于将所述存取线电压选通到耦合到多个存储器单元的存取线的目标过激励电压电平；响应于其目标电压电平产生所述存取线电压的电压电平且响应于所述目标过激励电压电平产生用于将所述存取线电压选通到所述存取线的电压电平；以及将所述存取线电压施加到所述存取线，同时将用于选通所述存取线电压的所述电压电平施加到连接到所述存取线的串驱动器的控制栅极。设备包含电压调节器，所述电压调节器具有电压信号节点和输出节点之间以及所述电压信号节点和所述电压调节器的比较器的输入之间的可变电阻路径。

Description

用于对存储器进行编程的方法和设备

技术领域

本公开大体上涉及存储器，且确切地说，在一或多个实施例中，本公开涉及用于对存储器进行编程的存储器架构及其操作。

背景技术

存储器装置通常提供为计算机或其它电子装置中的内部半导体集成电路装置。存在许多不同类型的存储器，包含随机存取存储器(RAM)、只读存储器(ROM)、动态随机存取存储器(DRAM)、同步动态随机存取存储器(SDRAM)和快闪存储器。

快闪存储器已发展成用于各种电子应用的广受欢迎的非易失性存储器源。快闪存储器通常使用允许高存储器密度、高可靠性和低功耗的单晶体管存储器单元。经由电荷存储结构(例如，浮动栅极或电荷捕集器)的编程(其常常被称作写入)或其它物理现象(例如，相变或极化)而发生的存储器单元的阈值电压(Vt)的改变决定每一存储器单元的数据状态(例如，数据值)。快闪存储器和其它非易失性存储器的常见用途包含个人计算机、个人数字助理(PDA)、数码相机、数字媒体播放器、数字记录器、游戏、电气设备、车辆、无线装置、移动电话和可移除式存储器模块，且非易失性存储器的用途在持续扩大。

NAND快闪存储器是常用类型的快闪存储器装置，如此称谓的原因在于布置基础存储器单元配置的逻辑形式。通常，用于NAND快闪存储器的存储器单元阵列被布置成使得阵列中的一行中的每个存储器单元的控制栅极连接在一起以形成存取线，例如字线。阵列中的列包含在一对选择栅极之间，例如在源极选择晶体管与漏极选择晶体管之间，串联连接在一起的存储器单元串(常常被称为NAND串)。每个源极选择晶体管可连接到源极，而每个漏极选择晶体管可连接到数据线，例如列位线。使用存储器单元串与源极之间和/或存储器单元串与数据线之间的一个以上选择栅极的变型是已知的。

对存储器进行编程通常利用以下迭代过程：向存储器单元施加编程脉冲，并响应于所述编程脉冲而验证所述存储器单元是否已达到其所要数据状态，并且重复所述迭代过程直到所述存储器单元通过验证为止。一旦存储器单元通过验证，就可禁止对存储器单元进行进一步编程。可通过改变(例如，增加)编程脉冲的电压电平而重复迭代过程，直至为编程操作选择的每一存储器单元已达到其相应的所要数据状态，或宣告某一故障，例如达到编程操作期间所允许的编程脉冲的最大数目。

半导体存储器制造的大体趋势是增加存储器密度。这可能通过减小特征大小和/或利用三维阵列结构来增加形成于半导体晶片的给定区域中的存储器单元的数目来实现。然而，此类技术可能增加用于存取存储器单元的导电结构(例如，存取线)的RC(电阻性-电容性)时间常数，这是归因于所述结构本身的电阻电平增加，以及归因于相邻结构的电容耦合增加。这继而可能增加使此存取线达到存取操作(例如，编程操作)的所要电压电平所必需的时间。

附图说明

图1是根据实施例的存储器的简化框图，所述存储器作为电子系统的部分与处理器通信。

图2A-2B是可用于参考图1描述的类型的存储器中的存储器单元阵列的部分的示意图。

图3A是耦合到可用于参考图1描述的类型的存储器中的存储器单元阵列104的行解码器108的示意框图。

图3B是可用于参考图1描述的类型的存储器中的串驱动器的一部分的示意图。

图4A是根据实施例的电压产生系统的一部分的示意框图。

图4B是根据一实施例的电压调节器的示意图。

图4C是根据另一实施例的电压调节器的示意图。

图5是根据实施例的操作存储器的方法的流程图。

图6A-6C描绘根据实施例的作为目标电压电平的函数的电压差的负相关的概念图。

图7是根据实施例的操作存储器的方法的流程图。

图8描绘根据实施例的编程脉冲和相应的栅极电压差的概念直方图。

图9是根据实施例的操作存储器的方法的流程图。

具体实施方式

在以下详细描述中，参考附图，附图形成本发明的一部分，且附图中借助于说明展示特定实施例。在图式中，遍及若干视图，相似的参考标号描述大体上类似的组件。在不脱离本公开的范围的情况下，可以利用其它实施例，并且可以作出结构、逻辑和电性改变。因此，不应按限制性意义来看待以下详细描述。

举例来说，本文所使用的术语“半导体”可以指一层材料、晶片或衬底，并包含任何基础半导体结构。“半导体”应被理解为包含蓝宝石上硅(SOS)技术、绝缘体上硅(SOI)技术、薄膜晶体管(TFT)技术、掺杂和未掺杂半导体、由基础半导体结构支撑的外延硅层，以及所属领域的技术人员众所周知的其它半导体结构。此外，当在以下描述中参考半导体时，可能已利用先前处理步骤在基础半导体结构中形成区/接面，且术语半导体可包含含有此类区/接面的下伏层。除非从上下文另外显而易见，否则如本文中所使用的术语“传导”以及例如“传导”、“以传导方式”、“传导性”等其各种相关形式指代电学传导。类似地，除非从上下文另外显而易见，否则如本文中所使用的术语“连接”以及例如“连接”、“已连接”、“连接部”等其各种相关形式指代电学连接。尽管电压的特定值可在描述内容中给出以辅助理解，但此类电压可取决于制造中以集成电路制造、设计和操作的领域中的技术人员所理解的方式使用的特定设计、材料和技术。此外，虽然场效应晶体管的特定类型可在描述内容中给出以辅助理解，但可以集成电路制造、设计和操作的领域中的技术人员所理解的方式用其它类型的场效应晶体管替代。

图1是根据一实施例呈存储器(例如，存储器装置)100的形式的第一设备与呈处理器130的形式的第二设备作为呈电子系统的形式的第三设备的一部分进行通信的简化框图。电子系统的一些实例包含个人计算机、个人数字助理(PDA)、数码相机、数字媒体播放器、数字记录器、游戏、电气设备、车辆、无线装置、蜂窝电话等。例如存储器装置100外部的控制器等处理器130可以是存储器控制器或其它外部主机装置。

存储器装置100包含以行及列逻辑上布置的存储器单元阵列104。逻辑行中的存储器单元通常连接到同一存取线(通常被称为字线)，而逻辑列中的存储器单元通常选择性地连接到同一数据线(通常被称为位线)。单个存取线可与一个以上逻辑行的存储器单元相关联，且单个数据线可与一个以上逻辑列相关联。存储器单元阵列104的至少一部分的存储器单元(图1中未展示)能够被编程为至少两个数据状态中的一个。

提供行解码电路108及列解码电路110以对地址信号进行解码。接收和解码地址信号以存取存储器单元阵列104。存储器装置100还包含输入/输出(I/O)控制电路112以管理命令、地址及数据到存储器装置100的输入以及数据及状态信息从存储器装置100的输出。地址寄存器114与I/O控制电路112和行解码电路108及列解码电路110通信以在解码之前锁存地址信号。命令寄存器124与I/O控制电路112和控制逻辑116通信以锁存传入命令。

控制器(例如，存储器装置100内部的控制逻辑116)响应于所述命令控制对存储器单元阵列104的存取且产生外部处理器130的状态信息，即，控制逻辑116被配置成执行根据本文中描述的实施例的存取操作(例如，读取操作、编程操作和/或擦除操作)。控制逻辑116与行解码电路108及列解码电路110通信，以响应于地址而控制行解码电路108及列解码电路110。

控制逻辑116还与高速缓冲寄存器118通信。高速缓冲寄存器118如控制逻辑116所引导而锁存传入或传出的数据以在存储器单元阵列104正忙于分别写入或读取其它数据时暂时存储数据。在编程操作(例如，写入操作)期间，数据从高速缓冲寄存器118传递到数据寄存器120以供传递到存储器单元阵列104；接着新的数据从I/O控制电路112锁存在高速缓冲寄存器118中。在读取操作期间，数据从高速缓冲寄存器118传递到I/O控制电路112以供输出到外部处理器130；接着新的数据从数据寄存器120传递到高速缓冲寄存器118。状态寄存器122与I/O控制电路112和控制逻辑116通信以锁存状态信息以供输出到处理器130。

存储器装置100经由控制链路132从处理器130接收控制逻辑116处的控制信号。控制信号可能包含芯片启用CE#、命令锁存启用CLE、地址锁存启用ALE、写入启用WE#、读取启用RE#和写入保护WP#。取决于存储器装置100的性质，可进一步经由控制链路132接收额外或替代的控制信号(未图示)。存储器装置100经由多路复用输入/输出(I/O)总线134从处理器130接收命令信号(其表示命令)、地址信号(其表示地址)和数据信号(其表示数据)，且经由I/O总线134将数据输出到处理器130。

举例来说，经由I/O控制电路112处的I/O总线134的输入/输出(I/O)引脚[7:0]接收命令，并且将命令写入到命令寄存器124中。经由I/O控制电路112处的I/O总线134的输入/输出(I/O)引脚[7:0]接收地址，并且将地址写入到地址寄存器114中。经由I/O控制电路112处的用于8位装置的输入/输出(I/O)引脚[7:0]或用于16位装置的输入/输出(I/O)引脚[15:0]来接收数据，且将数据写入到高速缓冲寄存器118中。随后将数据写入到数据寄存器120中以用于编程存储器单元阵列104。对于另一实施例，可省略高速缓冲寄存器118，且将数据直接写入到数据寄存器120中。还经由用于8位装置的输入/输出(I/O)引脚[7:0]或用于16位装置的输入/输出(I/O)引脚[15:0]输出数据。

所属领域的技术人员应了解，可提供额外的电路和信号，且已简化图1的存储器装置100。应认识到，参考图1描述的各种块组件的功能性可能不一定与集成电路装置的相异组件或组件部分分离。举例来说，集成电路装置的单个组件或组件部分可适于执行图1的一个以上块组件的功能性。或者，可组合集成电路装置的一或多个组件或组件部分，以执行图1的单个块组件的功能性。

另外，尽管根据各种信号的接收及输出的一般惯例来描述特定I/O引脚，但应注意，可在各种实施例中使用I/O引脚的其它组合或其它数目个I/O引脚。

图2A是可例如作为存储器单元阵列104的一部分用于参考图1描述的类型的存储器中的存储器单元阵列200A的一部分的示意图。存储器阵列200A包含例如字线202₀到202_N等存取线和例如位线204等数据线。字线202可以多对一关系连接到图2A中未展示的全局存取线(例如，全局字线)。对于一些实施例，存储器阵列200A可形成于半导体上方，所述半导体例如可经导电掺杂以具有某一导电类型，例如p型导电性(例如)以形成p阱，或n型导电性(例如)以形成n阱。

存储器阵列200A可能以行(每行对应于字线202)及列(每列对应于位线204)布置。每列可包含串联连接的存储器单元(例如，非易失性存储器单元)串，例如NAND串206₀到206_M中的一个。每一NAND串206可能连接(例如，选择性地连接)到共同源极216，且可能包含存储器单元208₀到208_N。存储器单元208可表示用于存储数据的非易失性存储器单元。每一NAND串206的存储器单元208可能串联连接在选择栅极210(例如，场效应晶体管)和选择栅极212(例如，场效应晶体管)之间，所述选择栅极210例如选择栅极210₀到210_M中的一个(例如，其可以是源极选择晶体管，通常被称为选择栅极源极)，所述选择栅极212例如选择栅极212₀到212_M中的一个(例如，其可以是漏极选择晶体管，通常被称为选择栅极漏极)。选择栅极210₀到210_M可能共同地连接到选择线214(例如，源极选择线)，且选择栅极212₀到212_M可能共同地连接到选择线215(例如，漏极选择线)。尽管描绘为传统场效应晶体管，但选择栅极210和212可利用类似于(例如，相同于)存储器单元208的结构。选择栅极210和212可能表示串联连接的多个选择栅极，其中每一选择栅极串联地配置成接收相同或独立的控制信号。

每个选择栅极210的源极可能连接到共同源极216。每个选择栅极210的漏极可能连接到对应NAND串206的存储器单元208₀。例如，选择栅极210₀的漏极可能连接到对应NAND串206₀的存储器单元208₀。因此，每个选择栅极210可能被配置成将对应NAND串206选择性地连接到共同源极216。每个选择栅极210的控制栅极可连接到选择线214。

每个选择栅极212的漏极可能连接到对应NAND串206的位线204。例如，选择栅极212₀的漏极可能连接到对应NAND串206₀的位线204₀。每个选择栅极212的源极可能连接到对应NAND串206的存储器单元208_N。例如，选择栅极212₀的源极可能连接到对应NAND串206₀的存储器单元208_N。因此，每个选择栅极212可能被配置成将对应NAND串206选择性地连接到共同位线204。每个选择栅极212的控制栅极可能连接到选择线215。

图2A中的存储器阵列可能是三维存储器阵列，例如，其中NAND串206可大体上垂直于含有共同源极216的平面延伸，且大体上垂直于含有多个位线204的可大体上平行于含有共同源极216的平面的平面延伸。

存储器单元208的典型构造包含可确定存储器单元的数据状态(例如，经由阈值电压的改变)的数据存储结构234(例如，浮动栅极、电荷捕集器等)，以及控制栅极236，如图2A中所展示。数据存储结构234可包含导电和/或介电结构两者，而控制栅极236通常由一或多种导电材料形成。在一些情况下，存储器单元208可进一步具有经界定的源极/漏极(例如，源极)230和经界定的源极/漏极(例如，漏极)232。存储器单元208的控制栅极236连接到(且在一些情况下形成)字线202。

存储器单元208的列可以是选择性地连接到给定位线204的NAND串206或多个NAND串206。存储器单元208的行可以是共同地连接到给定字线202的存储器单元208。存储器单元208的行可(但不必)包含共同地连接到给定字线202的所有存储器单元208。存储器单元208的行常常可划分成存储器单元208的物理页的一或多个群组，且存储器单元208的物理页常常包含共同地连接到给定字线202的每个其它存储器单元208。举例来说，共同地连接到字线202_N且选择性地连接到偶数位线204(例如，位线204₀、204₂、204₄等)的存储器单元208可以是存储器单元208的一个物理页(例如，偶数存储器单元)，而共同地连接到字线202_N且选择性地连接到奇数位线204(例如，位线204₁、204₃、204₅等)的存储器单元208可以是存储器单元208的另一物理页(例如，奇数存储器单元)。尽管在图2A中未明确地描绘位线204₃-204₅，但从图中显而易见，存储器单元阵列200A的位线204可从位线204₀到位线204_M连续地编号。共同地连接到给定字线202的存储器单元208的其它分组也可限定存储器单元208的物理页。对于特定存储器装置，共同地连接到给定字线的所有存储器单元可能被认为是存储器单元的物理页。存储器单元的物理页(其在一些实施例中仍可为整个行)的在单个读取操作期间被读取或在单个编程操作期间被编程(例如，上部或下部存储器单元页)的部分可能被认为是存储器单元的逻辑页。存储器单元块可包含被配置成一起擦除的那些存储器单元，例如连接到字线202₀-202_N的所有存储器单元(例如，共享共同字线202的所有NAND串206)。除非明确地区分，否则对存储器单元页的参考在本文中是指存储器单元的逻辑页的存储器单元。

图2B是可例如作为存储器单元阵列104的一部分用于参考图1描述的类型的存储器中的存储器单元阵列200B的一部分的另一示意图。图2B中的相同编号元件对应于关于图2A提供的描述。图2B提供三维NAND存储器阵列结构的一个实例的额外细节。三维NAND存储器阵列200B可并入有可包含半导体柱的竖直结构，其中柱的一部分可充当NAND串206的存储器单元的沟道区。NAND串206可各自通过选择晶体管212(例如，其可以是漏极选择晶体管，通常被称为选择栅极漏极)选择性地连接到位线204₀-204_M，且通过选择晶体管210(例如，其可以是源极选择晶体管，通常被称为选择栅极源极)选择性地连接到共同源极216。多个NAND串206可能选择性地连接到相同位线204。可通过使选择线215₀-215_K偏置以选择性地各自激活NAND串206和位线204之间的特定选择晶体管212而将NAND串206的子集连接到其相应位线204。选择晶体管210可通过使选择线214偏置来激活。每一字线202可连接到存储器阵列200B的多行存储器单元。通过特定子线202共同彼此连接的存储器单元的行可共同地称为层。

图3A是耦合到可用于参考图1描述的类型的存储器中的存储器单元阵列104的行解码器108的示意框图。行解码器108经耦合以在全局字线(GWL)选择和激活电路340处以及块解码电路344(例如块解码电路344₀-344_Z)处例如从图1的地址寄存器114接收地址信号342。由GWL选择和激活电路340接收的地址信号342可包含来自地址寄存器114的所有地址信号。然而，GWL选择和激活电路340可仅从地址寄存器114接收地址信号的一部分，例如指示目标字线的那些信号。类似地，由块解码电路344接收的地址信号342可包含来自地址寄存器114的所有地址信号，或块解码电路344可仅从地址寄存器114接收地址信号的一部分，例如指示存储器单元的目标块的那些信号。

GWL选择和激活电路340可连接以从一组电压供应352接收一或多个电压信号。块解码电路344也可连接以从所述组电压供应352接收一或多个电压信号。GWL选择和激活电路340可进一步连接以从例如图1的控制逻辑116接收一组逻辑控制信号354。响应于逻辑控制信号354，GWL选择和激活电路340在其输出处提供一组GWL电压信号346以供用于驱动一或多个选定存储器单元块的存取线(例如，字线)。GWL电压信号346是个别字线电压信号的复合体，包含用于存储器单元块的N+1字线中的每一个的一个电压信号。举例来说，如果存储器单元块的NAND串包含32个存储器单元(例如，N＝31)，则GWL电压信号346将包含32个电压以驱动与NAND串的存储器单元中的每一个相关联的字线。

GWL电压信号346提供到一或多个串驱动器348，所述一或多个串驱动器通常是高电压开关，其被设计成响应于适当的控制栅极电压电平而将GWL电压信号346的完全输入电压选通(例如，通过)为本地字线(LWL)电压信号350。串驱动器348和GWL选择和激活电路340既定供应到的存储器单元阵列104的存储器单元块之间通常将存在一对一对应性。因此，如果GWL选择和激活电路348既定为存储器单元阵列104的Z+1个存储器单元块服务，则将存在Z+1个串驱动器348。

每一串驱动器348通过相关联块解码电路344的电压信号356响应于由块解码电路344接收的地址信号342而选择性地激活。通常，一次将激活Z+1个串驱动器348中的仅一个，因此将GWL选择和激活电路340的GWL电压信号346连接到存储器单元阵列104的一个存储器单元块的字线。

图3B是可用于参考图1描述的类型的存储器中的串驱动器348的一部分的示意图。图3B的串驱动器348可能具有第一输入，其经连接以从存储器单元块的特定存取线的GWL电压信号346接收电压信号，例如GWL电压信号346_X。GWL电压信号346_X可能来自图3A的GWL选择和激活电路340。图3B的串驱动器348可能进一步具有第二输入，其经连接以例如从图3A的块解码电路344接收电压信号356。图3B的串驱动器348可能包含场效应晶体管(FET)358。FET 358可能是高电压n型FET或nFET。FET 358的控制栅极经连接以接收电压信号356，以将GWL电压信号346_X例如作为LWL电压信号350_X选择性地连接到存储器单元块的存取线。

为了将GWL电压信号346的完全电压电平选通(例如，通过)到相应LWL电压信号350，到FET 358的控制栅极的电压信号356应大体为至少GWL电压信号346的电压电平加上FET 358的阈值电压。穿过FET 358的电阻的减小可通过针对电压信号356施加较高的电压电平来实现。然而，FET 358的物理局限性可能限制可相对于GWL电压信号346有效地设定多高的电压信号356，例如以缓解对FET 358的损坏。举例来说，半导体装置通常具有组合例如电压、电流、功率和结温度等装置上的各种局限性的安全操作区域(SOA)。

对于编程操作期间的每一编程脉冲，用于现有技术编程操作的电压信号356的典型值可能近似为FET 358的阈值电压加上比GWL电压信号346的电压电平高的0.5V，以便针对编程操作期间经历的GWL电压信号346的电压电平来说缓解对FET 358的损坏。举例来说，可能使用其它固定电压加法，例如0V-1V之间的固定值。

图4A是根据实施例的电压产生系统的一部分的示意框图。电压产生系统可能包含第一电压产生装置462₀和第二电压产生装置462₁。举例来说，电压产生装置462₀和462₁可能表示电荷泵。电压产生装置462₀和462₁可能各自连接到被配置成接收供应电压(例如Vcc)的电压节点460。电压产生装置462₀可能被配置成在输出或电压信号节点466处产生电压信号Vpgmsw。电压产生装置462₁可能被配置成在输出或电压信号节点474处产生电压信号Vpgmsrc。电压调节器464可接收输入电压信号Vpgmsw和Vpgmsrc，且在输出节点468处产生经调节电压信号Vpgmreg。电压调节器464可能进一步连接到被配置成接收电压信号Vref的电压信号节点496。电压调节器464可具有第一输出节点470用于将控制信号提供到电压产生装置462₀来启用或停用电压产生装置462₀，且可具有第二输出节点472用于将控制信号提供到电压产生装置462₁来启用或停用电压产生装置462₁。启用电压产生装置462₀或电压产生装置462₁可能增加其对应的输出电压信号的电压电平，而停用电压产生装置462₀或电压产生装置462₁可能允许其对应的输出电压信号的电压电平减小。

举例来说，电压信号Vpgmreg可能表示图3B的GWL电压信号346，其可能是编程操作的编程脉冲的电压电平。电压信号Vpgmsrc可能表示用于产生电压信号Vpgmreg的电压供应。电压信号Vref可能表示参考电压信号，其表示电压信号Vpgmreg的目标电压电平。举例来说，电压信号Vpgmsw可能表示图3B的电压信号356。对于一些实施例，电压信号Vpgmsw还可用于产生电压信号Vpgmreg。

如图4A中进一步描绘，电压调节器464可表示第一电压调节器464₀和第二电压调节器464₁。第一电压调节器464₀可被配置成产生用于输出节点470的控制信号，且第二电压调节器464₁。可被配置成产生用于输出节点472的控制信号。此配置可能促进相对于电压信号Vpgmreg的电压电平调节电压信号Vpgmsw的电压电平的过程中的较大自由度。

图4B是根据一实施例的电压调节器464B的示意图。电压调节器464B提供单个电压调节器用于调节电压信号Vpgmsw的电压电平和电压信号Vpgmreg的电压电平。电压调节器464B可能包含nFET 478，其第一源极/漏极连接到电压信号节点474，且第二源极/漏极连接到输出节点468。电压调节器464B可能进一步包含nFET 482，其第一源极/漏极连接到电压信号节点466，且第二源极/漏极连接到输出节点468。

可变电阻(例如，电阻器)486可能具有连接到电压信号节点466的输入，以及连接到nFET 488的第一源极/漏极和nFET 488(例如，二极管连接的nFET 488)的控制栅极的输出。可变电阻486与二极管连接的nFET 488组合可提供电压信号节点466和输出节点468之间的可变电阻路径。二极管连接的nFET 488的控制栅极可能进一步连接到nFET482的控制栅极和nFET 478的控制栅极。

可变电阻486的输出可能表示可变电阻486的可变退出点。电容器487和参考电压节点489可能表示待连接到输出节点468的存取线(例如字线)的电容性和/或寄生电容，其可包含经由GWL选择和激活电路、串驱动器和从输出节点468到存取线的任何其它电路路径的连接。

电压调节器464B可进一步包含分压器492，其连接于输出节点468(和nFET 488的第二源极/漏极)和参考电压节点494之间，例如经连接以接收例如接地等参考电压(0V或Vss)。比较器498可能具有连接到分压器492的输出的一个输入，和连接到电压信号节点496的第二输入。比较器498的输出可能将控制信号(例如，相同控制信号)提供到输出节点470和472。

在电压调节器464B中，分压器492可能提供电压调节器464B的增益的调整，从而有效地提供控制信号，所述控制信号在比较器498的第一输入处接收的电压电平小于增益乘以参考电压信号Vref的电压电平时具有第一逻辑电平(例如，逻辑高电平)，且在比较器498的第一输入处接收的电压电平大于增益乘以参考电压信号Vref的电压电平时具有不同于第一逻辑电平的第二逻辑电平(例如，逻辑低电平)。分压器492的调整可能包含调整顶部电阻(例如，分压器492的输入和输出之间的电阻)与底部电阻(例如，分压器492的输出和参考电压节点494之间的电阻)的比率。图4A的电压产生装置462可能被配置成响应于控制信号具有第一逻辑电平而启用，且响应于控制信号具有第二逻辑电平而停用。可变电阻486可能提供电压信号Vpgmsw和电压信号Vpgmreg之间的电压差的调整。可变电阻486可能经设定大小以在高于二极管连接的nFET 488的电压降近似1V到2.5V的范围内提供电压信号Vpgmsw和电压信号Vpgmreg之间的电压差。举例来说，对于由二极管连接的场效应晶体管构成的二极管，二极管的电压降可能近似等于晶体管的阈值电压。在电压调节器464B中，约几100KΩ的电阻值可能提供高于二极管连接的nFET 488的电压降近似1V的电压差。

可变电阻486与二极管连接的nFET 488组合可提供电压信号节点466和输出节点468之间的路径(例如，电路路径)的可变电阻，其中所述可变性独立于电压信号节点466的电压电平。也就是说，在电压信号节点466的任何给定电压电平下，路径的电阻可变化。可变电阻486与二极管连接的nFET 488组合可进一步提供电压信号节点466和到比较器498的输入之间的路径(例如，电路路径)的可变电阻，其中所述可变性独立于电压调节器464B的增益。也就是说，在电压调节器464B的任何给定增益下，路径的电阻可变化。

图4C是根据另一实施例的电压调节器464C的示意图。因为用在电压节点466和串联的电阻(例如，电阻器)493(例如，固定电阻)的输入之间并联连接的二极管连接的nFET499和nFET 495替换可变电阻486，电压调节器464C不同于电压调节器464B。虽然电压调节器464B可能促进电压信号Vpgmsw和电压信号Vpgmreg之间的电压差的调整以具有多个不同值，但电压调节器464C可能促进电压信号Vpgmsw和电压信号Vpgmreg之间的电压差的调整以具有电压信号节点466的给定电压电平的两个离散值中的一个。举例来说，如果响应于来自其控制栅极处接收的控制信号节点497的控制信号而解除激活nFET 495，则可能获得电压信号Vpgmsw和电压信号Vpgmreg之间的第一电压差，这是归因于电阻493和二极管连接的nFET 499的串联连接，而如果激活nFET 495，则可能获得电压信号Vpgmsw和电压信号Vpgmreg之间的小于第一电压差的第二电压差，这是归因于二极管连接的nFET 499的旁路。作为一个实例，电阻493可能被配置(例如，设定大小)为提供高于二极管连接的nFET 488的电压降的近似1V电压差，且二极管连接的nFET 499可能被配置成提供近似1V-2V(例如，1.5V)的额外电压差。

由电阻493以及二极管连接的nFET 499及nFET 495与二极管连接的nFET 488组合而提供的可变电阻可提供电压信号节点466和输出节点468之间的路径(例如，电路路径)的可变电阻，其中所述可变性独立于电压信号节点466的电压电平。也就是说，在电压信号节点466的任何给定电压电平下，路径所述电阻可变化。由电阻493以及二极管连接的nFET499及nFET 495与二极管连接的nFET 488组合而提供的可变电阻可进一步提供电压信号节点466和到比较器498的输入之间的路径(例如，电路路径)的可变电阻，其中所述可变性独立于电压调节器464C的增益。也就是说，在电压调节器464C的任何给定增益下，路径的电阻可变化。

图5是根据实施例的操作存储器的方法的流程图。在501处，确定存取线电压的目标电压电平。所述目标电压电平可能是待施加到耦合到被选定用于编程操作期间的编程的存储器单元(例如，一或多个存储器单元)的存储器单元阵列的存取线(例如，选定存取线)的编程脉冲的电压电平。存储器单元阵列可能具有NAND配置，例如图2A-2B中描绘，使得被选定用于编程的存储器单元可能是不同的串联连接的存储器单元串的存储器单元。

确定目标电压电平可能包含依据编程操作的编程算法确定目标电压电平。举例来说，典型的编程操作包含迭代过程，其中多个编程脉冲施加到选定存取线，且在每一编程脉冲之后执行验证操作以确定耦合到所述存取线的存储器单元中的任一个是否已达到其所要数据状态。每一后续编程脉冲可比先前编程脉冲高所设定的差值。如此，脉冲计数可能指示所述编程脉冲的目标电压电平。

确定目标电压电平或者可能包含从指示目标电压电平的参考电压信号(例如参考电压信号Vref)确定目标电压电平。举例来说，在参考图4B-4C描述的类型的电压调节器中，目标电压电平可能是增益的特定值乘以参考电压信号Vref的电压电平。指示目标阈值电压的任何其它变量也可能用于确定目标电压电平。

在503处，响应于存取线电压的目标电压电平确定用于选通存取线电压的目标过激励电压电平，这可能包含响应于指示存取线电压的目标电压电平的变量来确定。目标过激励电压电平可能是存取线电压的目标电压电平加上电压差。大体来说，用于选通存取线电压的电压电平(例如，电压信号Vpgmsw)和施加到存取线的电压电平(例如，电压信号Vpgmreg)之间的较高电压差可导致串驱动器电阻减小，这可以促进存取线的所得电压电平的较快升高时间。然而，产生较高电压差通常会增加功率需求，且缩短用于选通存取线电压的场效应晶体管的寿命。所要电压差因此可选定为获得对存取线电压的上升时间具有较小影响或无关紧要的影响的串驱动器的电阻电平。

确定用于选通存取线电压的目标过激励电压电平可能包含确定用于电压调节器调节过激励电压的电压电平的设置，例如施加到选择性地将存取线连接到所述存取线电压的晶体管的控制栅极的电压信号。举例来说，这可能包含确定用于电压调节器464B的可变电阻486的设置或电压调节器464C的控制信号节点497处的控制信号的值。

在505处，响应于其目标电压电平而产生存取线电压的电压电平，且响应于目标过激励电压电平而产生用于选通存取线电压的电压电平。在507处，存取线电压施加到耦合到多个存储器单元的存取线，同时将用于选通存取线电压的所述电压电平施加到连接到存取线的串驱动器的控制栅极。

图6A-6C描绘根据实施例的作为例如存取线电压的目标电压电平的函数的电压差的负相关的概念图。图6A的曲线图描绘阶跃函数，其中当存取线电压的目标电压电平超出一或多个特定值时，作为目标电压电平的函数的电压差的负相关包含到较低电压电平的一或多个阶跃613。图6B的曲线图描绘线性函数，其中作为目标电压电平的函数的电压差的负相关提供针对目标电压电平的每一增加值的较低电压差。图6C的曲线图描绘曲线函数，其中作为目标电压电平的函数的电压差的负相关使得针对目标电压电平的任何特定值的电压差值小于或等于针对小于所述特定值的目标电压电平的每一值的电压差值，且大于或等于针对大于所述特定值的目标电压电平的每一值的电压差值。作为目标电压电平的函数的电压差的其它负相关是合适的，例如使得针对目标电压电平的任何特定值的电压差值小于或等于针对小于所述特定值的目标电压电平的每一值的电压差值，且大于或等于针对大于所述特定值的目标电压电平的每一值的电压差值。

图7是根据实施例的操作存储器的方法的流程图。在721处，将多个第一电压电平施加到耦合到多个存储器单元的存取线。举例来说，所述多个第一电压电平可能包含具有不同电压电平的多个编程脉冲。耦合到所述多个存储器单元的存取线可能包含连接到所述多个存储器单元的控制栅极的存取线(例如，选定存取线)，其中那些存储器单元中的一或多个被选定用于编程操作。

在723处，针对所述多个第一电压电平的第一部分，将多个第二电压电平施加到连接到存取线的串驱动器的控制栅极。所述多个第二电压电平中的第二电压电平中的每一个比所述多个第一电压电平的第一部分的相应第一电压电平大第一电压差。所述多个第一电压电平的第一部分可能是所述多个第一电压电平的第一子集。

在725处，针对所述多个第一电压电平的第二部分，将多个第三电压电平施加到串驱动器的控制栅极。所述多个第三电压电平中的第三电压电平中的每一个比所述多个第一电压电平的第二部分的相应第一电压电平大第二电压差，所述第二电压差小于所述第一电压差。所述多个第一电压电平的所述第二部分可能是所述多个第一电压电平的第二子集，所述第一子集与所述第二子集可能相互排斥。

图8描绘根据实施例的编程脉冲和相应的栅极电压差的概念直方图。图8可能描绘例如参考图7描述的操作存储器的方法。图8可能还将作为目标电压电平的函数的电压差的负相关描绘为具有一个阶跃613的阶跃函数(例如，图6A)。

图8描绘多个编程脉冲831。尽管存在十一个编程脉冲831₁-831₁₁(图8中仅仅描绘为实例)，但可能使用其它数目的编程脉冲。编程脉冲831分组为包含编程脉冲831₁-831₇的第一部分833和包含编程脉冲831₈-831₁₁的第二(例如，剩余)部分835。编程脉冲833的第一部分的每一编程脉冲831对应于相应电压差837，而编程脉冲835的第二部分的每一编程脉冲831对应于相应电压差839。例如用于施加于连接到选定存取线的串驱动器的控制栅极的相应过激励电压电平可能等于其相应编程脉冲831的电压电平加上其对应的相应电压差837或839。电压差837可能各自具有相同值，电压差839可能各自具有相同值，且每一电压差839的值可能小于每一电压差837的值。

图8进一步描绘阈值(例如，阈值电压电平)841。阈值841可能表示用于针对电压差837将编程脉冲电压电平选通到存取线的电压电平的电压限制(例如，所要最大电压电平)。所述阈值可能表示用于串驱动器的安全操作的最大值，例如经强加以缓解对串驱动器的损坏的限制。举例来说，所述阈值可能表示串驱动器的SOA内的电压电平。然而，可响应于例如所要功率使用率、编程速度等其它或额外因素来确定所述阈值。何时切换到不同(例如，较少)电压差的决策可能响应于此阈值841来确定，例如以维持编程脉冲831的电压电平加上其对应的相应电压差837小于此阈值841。

图8更进一步描绘替代阈值(例如，阈值电压电平)843。阈值843可能表示特定编程脉冲的电压电平，例如24V。何时切换到不同(例如，较少)电压差的决策可能响应于此阈值843来确定，例如编程脉冲的目标电压电平达到此阈值843。

图9是根据实施例的操作存储器的方法的流程图。在951处，确定编程脉冲的目标电压电平。所述目标电压电平可能是待施加到耦合到被选定用于编程操作期间的编程的存储器单元(例如，一或多个存储器单元)的存储器单元阵列的存取线(例如，选定存取线)的编程脉冲的电压电平。存储器单元阵列可能具有NAND配置，例如图2A-2B中描绘，使得被选定用于编程的存储器单元可能是不同的串联连接的存储器单元串的存储器单元。

在953处，响应于编程脉冲的目标电压电平确定用于选通编程脉冲的目标过激励电压电平。确定用于选通编程脉冲的目标过激励电压电平可能包含确定用于电压调节器调节过激励电压的电压电平的设置，例如施加到选择性地将选定存取线连接到编程脉冲的晶体管的控制栅极的电压信号。举例来说，这可能包含确定用于电压调节器464B的可变电阻486的设置或电压调节器464C的控制信号节点497处的控制信号的值。

在955处，响应于目标电压电平而产生编程脉冲的电压电平，且响应于目标过激励电压电平而产生用于将编程脉冲选通到选定存取线的电压电平。在957处，将编程脉冲施加到耦合到多个存储器单元中的每一存储器单元的存取线，且例如同时将用于选通编程脉冲的所述电压电平施加到连接到存取线的串驱动器的栅极。如本文中所使用，当第一动作与第二动作同步发生持续第二动作的持续时间的至少一部分时，所述第一动作与所述第二动作同时发生。举例来说，对于施加编程脉冲的时间的至少一部分，正同时向串驱动器的栅极施加用于选通编程脉冲的电压电平。

在959处，可执行验证操作以验证所述多个存储器单元中的存储器单元是否已达到其相应所要数据状态。如果在961处被选定用于编程操作的所述多个存储器单元中的所有存储器单元已达到其所要数据状态，则编程操作可在963处结束。如此项技术中已知，如果认为编程操作失败，例如如果已经施加最大数目的编程脉冲且一或多个存储器单元尚未达到其所要数据状态，则编程操作也可能在963处结束。

如果在961处被选定用于编程操作的所述多个存储器单元中的一些(例如，一或多个)存储器单元尚未达到其相应所要数据状态，则在965处可禁止所述多个存储器单元中的达到其所要数据状态的存储器单元进一步编程，例如持续编程操作的剩余部分。如此项技术中已知，可能还禁止耦合到选定存取线的未被选定用于编程操作的存储器单元在编程操作期间编程。在967处，改变(例如，增加)编程脉冲(例如，所述多个编程脉冲中的后续编程脉冲)的目标电压电平，且编程操作接着可在953处继续。

总结

尽管本文中已说明且描述特定实施例，但所属领域的一般技术人员将了解，预计实现相同目的的任何布置可以取代所展示的特定实施例。所属领域的一般技术人员将清楚实施例的许多调适。因此，本申请意图涵盖实施例的任何调适或变型。

Claims

1.一种操作存储器的方法，其包括：

确定用于所述存储器的存储器单元阵列的存取线电压的目标电压电平；

确定用于将所述存取线电压选通到耦合到所述存储器单元阵列的多个存储器单元的存取线的目标过激励电压电平；

响应于其目标电压电平产生所述存取线电压的电压电平，且响应于所述目标过激励电压电平产生用于将所述存取线电压选通到所述存取线的电压电平；以及

将所述存取线电压施加到所述存取线，同时将用于选通所述存取线电压的所述电压电平施加到连接到所述存取线的串驱动器的控制栅极。

2.根据权利要求1所述的方法，其中确定所述存取线电压的所述目标电压电平包括确定所述存储器的编程操作的编程脉冲的目标电压电平。

3.根据权利要求2所述的方法，其中确定所述存取线电压的所述目标电压电平包括确定所述编程脉冲的脉冲计数。

4.根据权利要求1所述的方法，其中确定所述存取线电压的所述目标电压电平包括从用于产生所述存取线电压的参考电压信号确定所述目标电压电平。

5.根据权利要求1所述的方法，其中确定用于选通所述存取线电压的所述目标过激励电压电平包括确定所述存取线电压的电压差，其中所述电压差具有与所述存取线电压的所述目标电压电平的值的负相关。

6.根据权利要求5所述的方法，其中确定用于选通所述存取线电压的所述目标过激励电压电平包括使用所述负相关确定所述存取线电压的所述电压差，且其中所述负相关选自由以下组成的群组：阶跃函数、线性函数和曲线函数。

7.根据权利要求6所述的方法，其中所述阶跃函数包括一个以上阶跃。

8.一种操作存储器的方法，其包括：

将多个第一电压电平施加到耦合到所述存储器的存储器单元阵列的多个存储器单元的存取线；

针对所述多个第一电压电平的第一部分，将多个第二电压电平施加到连接到所述存取线的串驱动器的控制栅极，其中所述多个第二电压电平的每一第二电压电平比所述多个第一电压电平的所述第一部分的相应第一电压电平大第一电压差；以及

针对所述多个第一电压电平的第二部分，将多个第三电压电平施加到所述串驱动器的所述控制栅极，其中所述多个第三电压电平的每一第三电压电平比所述多个第一电压电平的所述第二部分的相应第一电压电平大第二电压差，所述第二电压差小于所述第一电压差。

9.根据权利要求8所述的方法，其中针对所述多个第一电压电平的所述第一部分将所述多个第二电压电平施加到所述串驱动器的所述控制栅极包括所述多个第一电压电平的所述第一部分含有所述多个第一电压电平中的其中所述多个电压的相应第二电压电平小于或等于阈值的那些第一电压电平。

10.根据权利要求9所述的方法，其中响应于所述串驱动器的安全操作区域确定所述阈值。

11.根据权利要求8所述的方法，其中针对所述多个第一电压电平的所述第一部分将所述多个第二电压电平施加到所述串驱动器的所述控制栅极包括所述多个第一电压电平的所述第一部分含有所述多个第一电压电平中的具有小于或等于阈值的电压电平的那些第一电压电平。

12.根据权利要求8所述的方法，其中所述多个第一电压电平包括多个增加的第一电压电平。

13.一种操作存储器的方法，其包括：

确定用于编程操作的多个编程脉冲的特定编程脉冲的目标电压电平；

响应于所述特定编程脉冲的所述目标电压电平确定用于选通所述特定编程脉冲的目标过激励电压电平；

响应于所述特定编程脉冲的所述目标电压电平产生所述特定编程脉冲的电压电平，且响应于所述目标过激励电压电平产生用于选通所述特定编程脉冲的电压电平；

将所述编程脉冲施加到耦合到被选定用于所述编程操作的多个存储器单元的每一存储器单元的存取线，且将用于选通所述编程脉冲的所述电压电平施加到连接到所述存取线的串驱动器的栅极；

验证所述多个存储器单元中的存储器单元是否已达到所要数据状态；

禁止所述多个存储器单元中的达到其所要数据状态的任何存储器单元进一步编程；以及

改变所述多个编程脉冲的下一编程脉冲的所述目标电压电平。

14.根据权利要求13所述的方法，其进一步包括针对所述多个编程脉冲中的额外编程脉冲重复根据权利要求1所述的方法。

15.根据权利要求13所述的方法，其中确定所述目标过激励电压电平包括确定具有与所述目标电压电平的值的负相关的电压差，以及将所述电压差相加到所述特定编程脉冲的所述目标电压电平。

16.根据权利要求15所述的方法，其进一步包括确定电压调节器的可变电阻路径的所要电阻，所述电压调节器预期产生连接以接收用于选通所述特定编程脉冲的所述电压电平的所述电压调节器的电压信号输入节点和选择性地连接到所述串驱动器的所述电压调节器的输出节点之间的所述电压差。

17.根据权利要求16所述的方法，其中确定所述电压调节器的所述可变电阻路径的所述所要电阻包括确定所述可变电阻路径的仅一部分的所要电阻。

18.根据权利要求15所述的方法，其中确定所述电压差包括：如果所述特定编程脉冲的脉冲计数小于或等于所述脉冲计数的特定值，则选择第一电压差，以及如果所述脉冲计数大于所述特定值，则选择小于所述第一电压差的第二电压差。

19.一种设备，其包括：

存储器单元阵列；

存取线，其耦合到所述存储器单元阵列的多个存储器单元；

串驱动器，其连接到所述存取线；以及

电压产生系统，其包括：

第一电压产生装置，其用于产生第一电压信号；

第二电压产生装置，其用于产生第二电压信号；以及

电压调节器，其包括输出节点被配置成接收所述第一电压信号的第一电压信号节点、被配置成接收所述第二电压信号的第二电压信号节点，以及被配置成接收参考电压信号的第三电压信号节点，所述电压调节器进一步包括：

比较器，其包括输出节点、连接到所述第三电压信号节点的第一输入节点，

以及连接到所述电压调节器的所述输出节点的第二输入节点；

第一可变电阻路径，其在所述第一电压信号节点和所述电压调节器的所述输出节点之间，其中所述第一可变电阻路径的可变性独立于所述第一电压信号节点的电压电平；以及

第二可变电阻路径，其在所述第一电压信号节点和所述比较器的所述第二输入节点之间，其中所述第二可变电阻路径的可变性独立于所述电压调节器的增益；

其中所述第一电压产生装置被配置成响应于所述比较器的所述输出节点处的第一逻辑电平而增加所述第一电压信号的电压电平，且响应于所述比较器的所述输出节点处的不同于所述第一逻辑电平的第二逻辑电平而允许所述第一电压信号的所述电压电平减小；

其中所述第二电压产生装置被配置成响应于所述比较器的所述输出节点处的所述第一逻辑电平而增加所述第二电压信号的电压电平，且响应于所述比较器的所述输出节点处的所述第二逻辑电平而允许所述第二电压信号的所述电压电平减小；

其中所述电压调节器被配置成维持所述第一电压信号节点的电压电平和所述电压调节器的所述输出节点的电压电平之间的电压差；且

其中所述电压差的值响应于所述第一可变电阻路径和所述第二可变电阻路径的电阻值。

20.根据权利要求19所述的设备，其中所述第一可变电阻路径和所述第二可变电阻路径包括相同可变电阻，且其中所述可变电阻包括可变电阻器。

21.根据权利要求19所述的设备，其中所述第一可变电阻路径和所述第二可变电阻路径包括相同可变电阻，且其中所述可变电阻包括选择性地与二极管串联连接的固定电阻器。