CN1734669A - 半导体存储器件及其阵列内部电源电压产生方法 - Google Patents

Abstract

公开了用于在半导体存储器件中使用内部阵列电压产生器的方法和装置。在一个已描述的实施例中，仅在读出操作之前，使用过激励电平控制电路产生用于内部阵列电压产生器驱动器的过激励控制信号。过激励电平控制电路使用单元模拟电路，以便仅在读出操作之前估计该读出操作所需要的电流，并使用放大器，以便响应于所估计的电流需求产生过激励控制信号。例如，这样一种设计允许过激励信号量跟踪过程、电压和温度的变化，以便提供使内部阵列电压保持稳定的精确的过激励。描述并要求了其它实施例。

Description

半导体存储器件及其阵列内部电源电压产生方法

相关申请

本申请要求2004年6月22日提交的韩国专利申请P2004-46774的优先权，在此引入其公开作为参考。

技术领域

本发明涉及动态随机存取存储(DRAM)半导体器件和系统，更具体地涉及用于产生内部阵列电压的方法和装置。

背景技术

半导体存储器件，例如DRAM器件，需要用于特定操作的几种不同电压。这些电压中的一种是内部阵列电压，其不同于在外部提供电源的电压，其在存储操作期间由存储单元阵列的读出电路使用。

图1示出了典型现有技术半导体存储器件100的一部分，包括存储单元阵列10、控制电路20、辅助的内部电压产生器30和有效的内部电压产生器40。两个电压产生器一起工作，以便从保持在外部电压VEXT的外部电源向存储单元阵列10提供内部阵列电压VINTA。

辅助的内部电压产生器30在辅助和有效两种模式中运行。电压产生器30内的辅助驱动信号产生器32产生到驱动器34的第一模拟控制信号scon，驱动器34驱动VINTA。辅助的驱动信号产生器32接收VINTA电平(level)上的反馈，并将scon调整为将VINTA保持在参考电压所需要的值。

有效的内部电压产生器40仅在有效模式中运行，响应于来自控制电路20的信号act。当使act有效时，具有与辅助驱动信号产生器32相似功能的有效驱动信号产生器42被激活。一旦激活，有效驱动信号产生器42产生到电压产生器40内的第二驱动器44的第二模拟控制信号acon，第二驱动器也驱动VINTA。因此，驱动器34和44的组合驱动能力可用于在有效模式的读出操作期间提供电流。

图2包括说明器件100的典型有效模式操作的时序图。当控制电流20接收了有效的指令信号ACT时，发出(assert)有效的控制信号act。起初，当有效的内部电压产生器40被激活时，可以将内部阵列电压VINTA稍稍过激励到其稳定状态的电压电平A之上。

在发出act之后不久，控制电路20发出到存储单元阵列10的读出放大器启动信号SEN，使存储单元阵列10启动读出操作。读出操作需要能被迅速充电至内部阵列电压VINTA的许多位线。在读出操作的最初阶段期间消耗的电流是可观的，使内部阵列电压VINTA在恢复到其稳态值A之前下降到电压电平B。如果不控制读出操作期间的电压突降并将其最小化，存储器件将不能正确地工作。

图3示出了第二现有技术的半导体存储器件200的一部分，其试图通过额外的过激励电路50解决存储器件100的电压突降问题。控制电路20′类似于控制电路20操作，但还将过激励控制信号Pact提供给过激励电路50。当过激励电路50接收了Pact时，它产生到第二驱动器44的过激励信号acon′。

参考图4所示的时序图，在存储单元阵列10的读出放大器启动信号SEN有效前，Pact是短暂的脉冲。在该脉冲期间，当外部电压VEXT保持适当的电压电平时，过激励电路50迫使驱动器44将VINTA过激励到电压C。将电压C设计到足够高的值，以便在读出操作的高电流部分期间，内部阵列电压VINTA，其在读出操作期间以常规方式受到辅助的和有效的驱动信号产生器32和42的控制，将降回到A，而不是如图2所示的降到A以下。然而，当外部电压(VEXT)被设置到太高的电压电平时，内部阵列电压VINTA将被过激励到电压电平D。在这种情况下，在读出操作的高电流部分之后，电压电平D将降回到E，而使存储器件不能正确地工作。

发明内容

根据图3和4，现在已认识到与内部阵列电压的产生有关的几个问题。首先，如图4中所示，当大概估计过激励电压例如达到电平D时，在读出操作期间的消耗电流可能不足以使内部阵列电压降回到期望的电平A。内部阵列电压保持在升高的电压E，这会导致不稳定的器件操作。同样，如果过低估计过激励电压，如图2中说明的情形仍会发生。例如如果对外部电压VEXT控制不利，这些问题将会发生。并且，过程、电压和温度(PVT)条件影响控制电路20′，这能改变Pact脉冲的脉冲宽度，导致过激励电压的变化。

本发明公开描述了被认为是内部阵列电压产生的方法和电路，其能产生更加精确的过激励信号。在一个实施例中，存储器件包括：过激励电平控制电路，其具有估计用于读出操作的电荷或电流需求的单元模拟电路；和放大器，其产生响应于电荷或电流需求的驱动器控制信号。因为单元模拟电路通常遇到如实际存储单元阵列的相同PVT变化，并模拟读出操作的电流消耗或电荷消耗，所以认为过激励电平控制电路提供更精确的内部阵列电压过激励。

在另一实施例中，公开了一种存储器件，其包括：存储器单元阵列；多个读出放大器，耦合到存储单元阵列以读出储存在存储单元阵列中的数据；内部阵列电压产生器，至少将内部阵列电压提供到读出放大器，该读出放大器包括第一驱动器，该第一驱动器提供在读出操作期间至少这些读出放大器使用的电源。存储器件还包括模拟电路，该模拟电路具有参考电容和转换电路，该转换电路将参考电容上的电压从第一电压电平改变到在读出操作前的第二电压电平。模拟电路向放大器输出与改变参考电容电压相关的读出模拟信号。在开始读出操作之前，该放大器提供基于读出模拟信号的模拟控制信号给第一驱动器，以增加内部阵列电压。例如，参考电容可以是带有转换电路的单一电容器，以便将其从位线预充电压充电至内部阵列电压。在其它实施例中，参考电容器可以采取如在存储单元阵列中的存储单元的读出路径中出现的模拟存储单元、模拟位线、模拟读出放大器和其它电路的形式。

在该公开的另一方面，公开了操作存储器件的方法。该方法包括接收有效模式指令以访问存储器件上的存储单元阵列。响应于有效模式指令，激活存储器件上的模拟电路以估计与响应于有效模式指令的读出操作期间消耗的电荷量成比例的信号。响应该估计信号，过激励内部阵列电压。在过激励内部阵列电压启动之后，在读出操作期间读出存储器件上储存的数据，该读出操作从耦合到内部阵列电压的内部阵列电压产生器拉出电流。

附图说明

图1示出了现有技术的存储器件的一些元件，包括用于产生内部阵列电压的电路；

图2包括示出使用图1的器件控制内部阵列电压的现有技术方法的时序图；

图3示出了第二现有技术的存储器件的一些元件，包括用于产生并过激励内部阵列电压的电路；

图4包括示出使用图3的器件控制内部阵列电压的现有技术方法的时序图；

图5示出了用于部分存储单元阵列的现有技术的电路细节；

图6示出了权利要求5的存储单元阵列中用于读出操作的时序；

图7示出了存储器件的一些元件，包括用于产生内部阵列电压并过激励内部阵列电压的电平的电路；

图8包括在图7的存储器件中用于过激励电平控制电路的方框图；

图9包括示出使用图7和8的器件控制并过激励内部阵列电压的电平的时序图；

图10和11示出了模拟读出放大器、位线对和存储单元的模拟电路实施例；

图12示出了使用电容将位线预充电压向内部阵列电压驱动的模拟电路实施例；

图13示出了在图7的过激励电平控制电路中使用的放大器实施例；

图14示出了对一些实施例有用的内部电压产生器；

图15绘出了存储器件的一些元件，包括过激励内部阵列电压的电平的分立过激励驱动器；和

图16示出了分立过激励驱动器的一个实施例。

具体实施方式

作为对实施例的介绍，图5和6分别示出了存储单元阵列的布置和读出操作的时序。图5示出将存储单元阵列10分成存储单元阵列块BK1、BK2、...、BKn，这些存储单元阵列块在整个阵列内重复。每个存储单元阵列块包括多个存储单元，将其中的两个(MC1和MC2)分别在块BK1和BK2中示出。以MC1为例，通过字线WL1上的字线选择信号将MC1选定并耦合到位线ABL1。在每个存储单元存储了一个信息位的存储器件中，MC1通过存储单元电容上有或无电荷分别表示信息位是逻辑“0”或“1”。

虽然未示出，仍能理解，多个存储单元沿公共位线ABL1在块BK1中排列，每一个通过施加到相应字线的字线选择信号可耦合到ABL1。参考位线ABL1B与位线ABL1平行延伸，但不耦合到存储单元上。

在位线ABL和参考位线ABL1B之间耦合预充电电路PREC1。预充电电路包括由预充电信号PRE控制的三个n沟道MOSFET晶体管N1、N2和N3。当没有字线选择信号有效时，使预充电信号PRE有效，以便将位线ABL1和ABL1B预充电到位线电压VBL，其为内部阵列电压VINTA和内部阵列地电压VSSA之间一半的电压。当使PRE有效时，晶体管N1同时连接到ABL1和ABL1B，其均衡每个上的电压。当使PRE有效时，晶体管N2和N3分别将ABL1和ABL1B连接到位线电压VBL。

与块BK1的布置相似的布置存在于块BK2，包括公共位线ABL2、参考位线ABL2B和第二预充电电路PREC2。

两个块BK1和BK2共享一个位线读出放大器SAC。为了提供更好的读出性能，BK1和BK2分别通过两个隔离电路ISOG1和ISOG2连接到读出放大器SAC。每个隔离电路包括两个n沟道MOSFET晶体管N4和N5，其分别连接在存储单元阵列的位线和相应的读出位线之间以及存储单元阵列的参考位线和相应的读出位线之间。当储存在BK1存储单元中的电荷被读出时，通过第一隔离信号ISO1启动隔离电路ISOG1，而第二隔离信号ISO2使隔离电路ISOG2保持不启动。

位线读出放大器SAC包括两个读出位线SBL和SBLB，它们在隔离电路ISOG1启动时分别连接到位线ABL1和ABL1B。读出放大器SAC包括耦合在SBL和SBLB之间的p沟道MOSFET晶体管P1和P2的串联对，同时P1的栅极连接到SBLB并且P2的栅极连接到SBL。在读出操作期间连接到内部阵列电压VINTA的读出放大器启动信号LA耦合在P1和P2之间。读出放大器SAC还包括耦合在SBL和SBLB之间的n沟道MOSFET晶体管N6和N7的串联对，同时N6的栅极连接到SBLB且N7的栅极连接到SBL。在读出操作期间连接到内部阵列地电压VSSA的complimentary读出放大器启动信号LAB耦合在N6和N7之间。

响应于列选择线CSL上的选择信号，包括两个n沟道MOSFET晶体管N8和N9的数据输入/输出栅IOG有选择性地将读出位线SBL和SBLB分别耦合到两个输入/输出线IO、IOB。

图5中未示出产生各种控制信号所必需的公知外围电路。这种外围电路通常包括选择字线和隔离信号的行译码器、选择列选择线的列译码器和在其它所示的信号线上产生适当信号的其它时钟/开关元件。内部阵列的电源分配子系统将VINTA和VSSA分配到用于每个读出操作的适当的读出放大器。

图6示出了用于访问图5中的存储单元MC1的读出操作的相关时序。在收到有效模式指令ACT之前，使PRE有效，以便将位线ABL1和ABL1B预充电到VBL。通过将读出放大器启动信号LA和LAB设置到VBL也将读出位线SBL和SBLB预充电到VBL。

一旦收到有效模式指令ACT，ISO1有效，以便将已经预充电的位线ABL1和ABL1B耦合到已预充电的读出位线SBL和SBLB，并激励字线WL1以将MC1耦合到位线ABL1。当耦合了MC1和ABL1时，根据存储单元MC1的电容器和位线的分布电容之间的电荷共用操作来改变ABL1上的电压。这样，当存储单元储存作为比VBL高的电压的逻辑“1”时，电荷共用操作通过增量电压+ΔV提高位线的电压。当存储单元储存作为比VBL低的电压的逻辑“0”时，电荷共用操作通过增量电压-ΔV降低位线的电压。

一旦电荷共用操作已经稳定，就通过读出操作控制信号SEN启动位线读出放大器SAC。控制信号SEN产生读出放大器启动信号LA以便将内部阵列电压VINTA提供到p沟道晶体管P1和P2，并产生complimentary读出信号放大器启动信号LAB以便将内部阵列地电压VSSA提供到n沟道晶体管N6和N7。这样，当通过比SBLB稍微更正的SBL使SEN有效时，相对于晶体管P2，晶体管P1所提供的至VINTA的路径的电阻值更低，并且相对于晶体管N6，晶体管N7所提供的至VSSA的路径的电阻值更低，使得读出放大器立即将SBL驱动到VINTA并将SBLB降低到VSSA。当通过利用比SBLB稍微更负的SBL作用于SEN时，类似的分析产生相反的效果，使得读出放大器立即将SBL降低到VSSA并将SBLB驱动到VINTA。

无论以哪种方式驱动读出放大器SAC，都从VINTA电压产生器拉出有效的电流以便将位线之一从VBL或VBL+ΔV充电到VINTA。在大多数存储器件中，多个读出放大器一起运行，其在读出操作期间使存储单元阵列所需的电流倍增。这些概念的理解将有助于理解马上要介绍的实施例。

图7示出了半导体储存器件300，包括存储单元阵列10、控制电路20′、辅助的内部电压产生电路30、有效的内部电压产生电路40和过激励电平控制电路60。辅助的内部电压产生电路30与图1和3中的相同电路类似地操作，以便在有效和辅助模式中将内部阵列电压VINTA提供到存储单元阵列。有效的内部电压产生电路40与图3中相同的电路类似地操作，以便在有效模式中提供内部阵列电压VINTA，区别在于驱动器44接收来自过激励电平控制电路60的模拟控制信号acon″。

现在参考图8，过激励电平控制电路60包括单元模拟电路70和放大器72。单元模拟电路70接收过激励控制信号Pact，并产生信号out，信号out估计在读出操作期间在阵列的内部电压VINTA下电荷量或被存储单元阵列消耗的电流量。例如，信号out可以估计在读出操作期间与来自VINTA的电荷消耗率成比例的电流或电压，或者估计在集成时、在读出操作期间与从VINTA消耗的电荷成比例的电流或电压。放大器72接收信号out，并将其适当地放大以便将模拟控制信号acon″提供到VINTA驱动器。

图9示出了用于第一实施例的过激励电平控制电路的输出的预期时序。响应于有效模式指令ACT，控制电路20′产生到过激励电平控制电路60的过激励控制信号Pact。信号Pact激活驱动放大器72的单元模拟电路70，并随之激活驱动器44以根据该模式升高内部阵列电压。通过有效控制信号act，在激活读出操作控制信号SEN之前，启动有效驱动信号产生器42。几乎在激活控制信号SEN激活的同一时刻，不启动过激励控制信号Pact(在许多实施例中，可以设计Pact使其在激活控制信号SEN之前、同时或之后的即刻是无效的)。通过精确的模拟操作，由于存储单元阵列的读出放大器拉出电流以便将位线充电到VINTA，在模拟电路启动期间增加到VINTA的过量电压被消耗得回到VINTA或在其预期电压A附近。

现在将详细描述单元模拟电路70和放大器72的实施例。图10中示出了单元模拟电路70的第一实施例。

部分地，模拟电路70包括模拟存储单元MMC、模拟预充电电路MPREC、两个模拟隔离门MISOG1和MISOG2、模拟阵列位线MABL和MABLB以及模拟位线读出放大器MSAC。随着模拟电路70的操作的进行，将包括同时将描述这些元件外围的其它电路。

模拟存储单元MMC在某些方面与存储单元阵列中的存储单元相似：它包括电容器C，该电容器C在n沟道MOSFET传输晶体管N被启动时可以耦合到位线(MABL)。通过过激励控制信号Pact有效传输晶体管N，在电容器C与位线MABL之间引起电荷共用操作。

还将过激励控制信号Pact提供到反相器I，将该反相器I的输出作为启动信号提供到模拟预充电电路MPREC中的三个n沟道MOSFET晶体管MN1、MN2和MN3的栅极。这三个晶体管MN1、MN2和MN3构造得与图5中的晶体管N1、N2和N3相同，使得除了当过激励控制信号Pact被发出时，模拟预充电电路MPREC将模拟位线MABL和MABLB预充电到位线预充电压VBL。

模拟隔离门MISOG1和MISOG2的功能与图5中的隔离门ISO1和ISO2相似。但是，不同于由隔离信号驱动，将模拟隔离门MISOG1中的传输晶体管的栅极永久约束到升高电压(boosting voltage)Vpp，该升高电压Vpp具有比外部电压VEXT更高的电平，使得模拟隔离门MISOG1永久启动。类似地，将模拟隔离门MISOG2中的传输晶体管的栅极永久约束到内部阵列地电压VSSA，使得模拟隔离门MISOG2永久禁止。由于模拟隔离门MISOG2永久禁止，因此没有提供位线预充电电路或存储单元到与模拟位线读出放大器MSAC相对的MISOG2的末端。相反，仅仅将MISOG2耦合到位线预充电压VBL。

由于模拟隔离门MISOG1永久启动，因此，模拟读出放大器MSAC中的模拟读出位线MSBL和MSBLB分别被永久地耦合到模拟位线MABL和MABLB。这样，MABL和MABLB上的预充电操作也将MSBL和MSBLB预充电到位线预充电压VBL。

与图5中的位线读出放大器SAC相同，模拟位线读出放大器包括耦合在模拟读出位线MSBL和MSBLB之间的两个p沟道MOSFET晶体管(MP1和MP2)和两个n沟道MOSFET晶体管(MN6和MN7)。这样，当有效时，模拟位线读出放大器MSAC的功能与图5中的读出放大器SAC的功能一样，用来放大MSBL和MSBLB之间的电压差。

响应于过激励控制信号Pact，启动模拟位线读出放大器MSAC。当Pact存在时，Pact驱动n沟道MOSFET晶体管MN8的栅极，以便将晶体管MN6和MN7的一端耦合到VSSA。并且当Pact有效时，反相器I的输出(过激励控制信号Pact的逻辑反相)驱动p沟道MOSFET晶体管MP3的栅极，以便将晶体管MP1和MP2的一端耦合到VINTA。

在单元模拟的电路70中还可以包括另外的n沟道MOSFET晶体管MN9。通过控制信号pup驱动MN9的栅极，该控制信号pup在器件的启动程序期间被瞬间驱动到逻辑高的情形。当pup被驱动为高时，MN9将电容器C耦合到内部阵列地电压VSSA，由此释放电容器C的任何电荷。这有效地将模拟存储单元MMC预置到已知的逻辑“0”存储状态。

通过前述部件的描述，现在就可以描述单元模拟电路70响应于有效模式指令ACT的操作了。Pact的发出关断了模拟预充电电路MPREC并启动了电荷共用操作，该电荷共用操作将模拟位线MABL和MSBL上的部分电荷排放(drain)到电容器C，在模拟位线MABLB和MSBLB保持在VBL的同时，将MSBL上的电压降低到VBL以下。Pact的存在还将MN6和MN7连接到VSSA，使得电荷通过MN6从MABL、C和MSBL排出，直到MABL、C和MSBL达到VSSA为止。Pact的存在还将MP1和MP2连接到VINTA，使得电荷从VINTA通过MP2提供到MABLB和MSBLB，直到MABLB和MSBLB达到VINTA为止。

现在应当注意，将电阻器R1耦合在VINTA和晶体管MP3之间，使得在模拟电路启动期间，从VINTA提供到MABLB和MSBLB的所有电荷作为充电电流通过R1传输。在R1和MP3连接的节点处获得模拟电路输出信号out。这样，在模拟电路启动之前，由于没有电流流过R1，out被设置到电压VINTA。当模拟电路70启动时，位线充电电流Ic流过R1，out处的电压降低到VINTA-Ic×R1。随着位线MABLB和MSBLB接近VINTA，电流Ic减小，使得out升高，直到out终于重新接近电压VINTA为止。

可以将单元模拟电路70中的布局和模拟元件的尺寸设置得与存储单元阵列读出操作期间所使用的那些匹配或近似。这样，可以设计模拟电路启动期间所使用的充电电流，以便表示(represent)将在实际的读出操作中需要的充电电流的估计，该实际的读出操作将几乎在模拟读出操作的时间之后立刻开始。由于在相同电路上的时间相同性和电路构成的相似性，充电电流的估计与将来的实际读出操作时间上发生得如此接近，因此，可以将其理解为，可能影响读出操作所需电流的过程、电压和温度的差别将类似地影响模拟电路，提供在VINTA的过激励中的改善的精确度。而且，由于模拟电路启动期间估计的大部分充电电流发生得更接近Pact脉冲的开端，可以减小对Pact脉冲宽度的敏感性。

图11示出了用于单元模拟电路70的可选构造。用p沟道MOSFET晶体管MP4取代了在器件启动程序期间设置电容器C状态的MOSFET晶体管MN9。通过控制信号pupB驱动MP4的栅极，该控制信号pupB在器件启动程序期间被瞬间驱动到逻辑低的状态。当将pupB驱动为低时，MP4将电容器C耦合到内部阵列电压VINTA，由此充电电容器C。这有效地将模拟存储单元MMC预置到已知的逻辑“1”的存储状态。

一旦启动模拟电路，C与模拟位线MABL和MSBL之间的电荷共用操作就从电容器C对模拟位线MABL和MSBL充电，在模拟位线MABLB和MSBLB保持在VBL的同时，将MSBL上的电压升高到VBL以上。Pact的存在还将晶体管MN6和MN7连接到VSSA，使得电荷通过晶体管MN7从MABLB和MSBLB排出，直到MABLB和MSBLB达到VSSA为止。Pact的发出还将晶体管MP1和MP2连接到VINTA，使得电荷从VINTA通过晶体管MP1提供到MABL、C和MSBL，直到MABL、C和MSBL达到VINTA为止。

当启动模拟电路70时，位线充电电流Ic流过R1，输出节点out处的电压降低到VINTA-Ic×R1。随着位线MABL和MSBL以及电容器C接近VINTA，电流Ic减小，直到out终于重新接近电压VINTA为止。注意，在图11中由于MSBL上的读出操作开始电压稍微高于MSBLB上的开始电压，并且由于模拟存储单元MMC也被充电，因此，用于图11实施例的模拟电路输出信号out可以稍微不同于用于图10实施例的。

虽然图10和11中所示的单元模拟电路的实施例几乎模仿了实际的读出构造，但是其它模拟电路的实施例是可能的。例如，图12示出了单元模拟电路70的简单变形。模拟存储单元MMC包括耦合到n沟道MOSFET传输晶体管N的电容器C，该晶体管N通过电容器R2进而连接到内部阵列电压VINTA。从电容器R2和晶体管N的连接节点提供单元模拟电路输出信号out。P沟道MOSFET晶体管MP3还耦合到电容器C和位线预充电压VBL。过激励控制信号Pact驱动传输晶体管N的栅极，并且还驱动晶体管MP3的栅极。

在使过激励控制信号Pact有效之前，启动晶体管MP3，使得电容器C充电到位线预充电压VBL。当使过激励控制信号Pact有效时，晶体管MP3是禁止的而晶体管N是启动的，使得C从VBL向VINTA充电。与前述实施例相似，随着充电电流提供到电容器C，输出信号out降低到VINTA以下。可以选择电容器C和电阻器R2以便获得期望的输出信号轮廓(profile)。虽然不可能与图10和11所示的一样精确地模拟，但是图12的模拟电路也如更复杂的实施例一样以相似的方式跟踪(track)PVT的变化。

现在转到图13，描绘了可以与单元模拟电路70的实施例成对地用于放大器72的一个实施例。放大器72包括输入部分IP、电流镜像部件CM和输出部分OP。将依次描述每一个。

输入部分IP包括n沟道MOSFET晶体管N10、电阻器R3和p沟道MOSFET晶体管P3。通过将晶体管N10的漏极连接到内部阵列电压VINTA，通过模拟电路输出信号out驱动晶体管N10的栅极，并将电阻器R3耦合在晶体管N10的源极和内部阵列地电压VSSA之间，将晶体管N10和电阻器R3以源跟随器的配置连接。晶体管N10和电阻器R3耦合处的节点a处的电压跟随模拟电路输出信号out上出现的电压。将晶体管P3的栅极耦合到节点a，晶体管P3的源极耦合到VINTA，并将晶体管P3的漏极耦合到节点b处电流镜像部件CM的输入上。

电流镜像部件CM包括两个晶体管宽度比为A∶B的n沟道MOSFET晶体管N11和N12。晶体管N11具有耦合到电流镜像部件输入节点b的漏极、耦合到VSSA的源极和耦合到电流镜像部件输入节点b的栅极。晶体管N12具有耦合到电流镜像部件输出节点c的漏极、耦合到VSSA的源极和耦合到电流镜像部件输入节点b的栅极。宽度比A∶B迫使经过晶体管N12传递的电流i2对经过晶体管N11传递的电流i1呈比例系数B/A。

输出部分OP包括p沟道MOSFET晶体管P4，其源极耦合到外部电源电压VEXT，且漏极和栅极耦合到电流镜像部件的输出节点c。在节点c也获得过激励电平控制电路的输出信号acon″。

放大器72的操作如下。在使过激励控制信号Pact有效之前，out近似等于VINTA，使得节点a处的电压也近似接近VINTA。节点a处的高电压关断了晶体管P3，切断了电流i1和i2并且在输出acon″处不提供驱动信号。当过激励控制信号Pact有效单元模拟电路时，晶体管N10的栅极处的电压out下降，其进而使节点a的电压下降。由于节点a的电压下降，P3导通且电流i1开始流动。电流i1与i2镜像对称(mirrored)，以比例系数B/A缩放。这使得节点c处的相应电压下降且降低了用于输出acon″的电压。

图14示出了用于图7所示的有效驱动信号产生器42和驱动器44的一种结构。有效驱动信号产生器42包括差动放大器COM和具有由激活信号act驱动的栅极的n沟道MOSFET晶体管N13。当通过控制电路20′产生信号act时，晶体管N13导通，进而导通放大器COM。放大器COM的负输入端子耦合到参考电压VREF，且放大器COM的正输入端子耦合到VINTA。差动放大器的输出acon驱动驱动器44中的p沟道MOSFET晶体管P5的栅极。晶体管P5具有连接到外部阵列电压VEXT的源极和连接到内部阵列电压VINTA的漏极。该连接完成了使放大器COM试图驱动acon的反馈回路，使得VINTA等于VREF。

来自过激励电平控制电路60的控制信号acon″还驱动驱动器44中晶体管P5的栅极。当P使act有效而act无效时，包括放大器COM的反馈回路是禁止的，使得acon″将VINTA驱动到VREF以上。例如，由于响应于模拟电路的充电电流而使acon″下降，因此，晶体管P5被更大程度地导通，使得VINTA额外充电到VREF电平以上。随后，当act启动时，放大器COM不能控制内部阵列电压VINTA回到VREF，直到内部阵列电源分配子系统和读出放大器中消耗了足够的电荷而使电压下降为止。

图15示出了第二个半导体存储器件的实施例400。虽然在许多方面与图7的实施例300相似，但是几个区别是值得注意的。提供了用于过激励VINTA的分立的驱动器62。控制信号acon″不再由过激励电平控制电路60提供到有效模式驱动器44，而由新的驱动器62取状提供。在驱动器34始终启动、以act脉冲的持续时间启动驱动器44并且以Pact脉冲的持续时间启动驱动器62的条件下，所有三个驱动器34、44和62可以提供用于内部阵列电压的驱动电流。

图16示出了用于驱动器62的一种结构。过激励电平控制电路60的输出、acon″驱动驱动器62中的p沟道MOSFET晶体管P6的栅极。晶体管P6具有连接到外部阵列电压VEXT的源极和连接到内部阵列电压VINTA的漏极。当使Pact有效时，acon″可以将VINTA驱动到VREF以上。例如，由于响应于模拟电路的充电电流而使acon″下降，晶体管P6被更大程度地导通，使得VINTA额外充电到VREF电平以上。

本领域技术人员将认识到，可以预见许多其它器件结构的置换和许多未公开的设计参数。例如，在图10和11的实施例中，可以使用电路构造单元模拟电路的输出信号，该电路在读出操作期间测量漏到VSSA的电流。但是，如实施例中所示的具体电流模式和电压模式的信号是用于产生模拟信号的一种可能。而且，存在其它存储单元阵列和读出结构，且需要或更适于不同模拟电路结构，其更精确地模拟这种其它结构。已描述且在附图中示出的特定电路仅仅是示例性的——在大多数情况下，其它电路可以完成相同或类似的功能。这种微小的修改和实现细节包含在本发明的实施例之内，且意图落入权利要求的范围之内。

前述实施例是示例性的。虽然本说明书在几个位置中提到了“一种”、“一个”、“其它”或“一些”实施例，但这并不必然意味着每个这种提及是相同的实施例，或者该特征仅适用于单个实施例。

Claims (32)

1、一种存储器件，包括：

存储单元阵列；

耦合到存储单元阵列的多个读出放大器；以及

内部阵列电压产生器，将内部阵列电压至少提供到读出放大器，包括：

第一驱动器，将内部阵列电压至少提供到读出放大器，

模拟电路，包括：参考电容器和转换电路，在读出操作之前将参考电容器上的电压从第一电压电平向第二电压电平改变，该模拟电路输出与改变参考电容器电压相关的读出模拟信号，以及

放大器，接收读出模拟信号并根据读出模拟信号将第一控制信号提供到第一驱动器，以便在读出操作开始之前提高内部阵列电压。

2、如权利要求1的存储器件，该内部阵列产生器还包括有效驱动信号产生器，其将第二控制信号提供到第一驱动器，以便在有效指令期间将内部阵列电压驱动至电压。

3、如权利要求2的存储器件，该内部阵列电压产生器还包括辅助的驱动信号产生器，其将第三控制信号提供到第二驱动器并耦合到第一驱动器的输出，该辅助的驱动信号产生器将内部阵列电压的稳定状态值驱动至参考电压。

4、如权利要求1的存储器件，其中该转换电路包括将参考电容器的电压设置为第一电压电平的预充电电路，和将参考电容器耦合到处于第二电压电平的参考电压的参考耦合电路。

5、如权利要求4的存储器件，其中第一电压电平是位线预充电压电平且第二电压电平是内部阵列电压。

6、如权利要求5的存储器件，还包括控制电路，以便产生在读出操作之前建立的过激励控制信号，当该过激励控制信号有效时启动参考耦合电路。

7、如权利要求6的存储器件，其中参考耦合电路包括电阻器和第一晶体管，该第一晶体管耦合在电阻器的一端和参考电容器的一个极板之间，并具有耦合到过激励控制信号的栅极，该电阻器的另一端耦合到内部阵列电压。

8、如权利要求7的存储器件，其中该读出模拟信号在电阻器和第一晶体管之间的耦合处获得。

9、如权利要求3的存储器件，其中该模拟电路还包括模拟位线对、耦合到该模拟位线对的模拟读出放大器、耦合到该模拟位线对的一条线的模拟存储单元以及还耦合到模拟位线对的预充电电路、和耦合到模拟读出放大器的参考耦合电路。

10、如权利要求9的存储器件，其中模拟存储单元包括模拟单元电容器和模拟传输晶体管，以便将模拟单元电容器耦合到模拟位线对的一条线，该模拟传输晶体管具有受过激励控制信号控制的栅极。

11、如权利要求10的存储单元，还包括模拟存储单元初始化电路，以设置该模拟存储单元的初始状态。

12、如权利要求11的存储器件，其中该模拟存储单元初始化电路将该模拟存储单元的初始状态设置为已充电状态，且其中该参考电容器还包括模拟存储单元。

13、如权利要求9的存储器件，其中当该参考耦合电路启动时，该参考耦合电路将电源提供到该模拟读出放大器。

14、如权利要求10的存储器件，该过激励控制信号耦合到预充电电路，以便在响应于该过激励控制信号而启动该参考耦合电路时，不启动该预充电电路。

15、如权利要求1的存储器件，其中该放大器包括：输入部分，其参考内部阵列电压并产生响应于读出模拟信号产生第一电流；电流镜像部件，将第一电流复制为第二电流；以及输出部分，其参考外部电压并产生响应于第二电流的第一控制信号。

16、如权利要求15的存储器件，其中该输入部分包括源极跟随器。

17、一种存储器件，包括

存储单元阵列；

耦合到该存储单元阵列的多个读出放大器，以便读出储存在该存储单元阵列中的数据；

内部阵列电压产生器，以便将内部阵列电压至少提供到读出放大器，包括：

辅助的内部电压产生电路，其包括产生到第一驱动器的第一控制信号的辅助驱动信号产生器、将内部阵列电压的稳定状态值驱动至电压的辅助内部电压产生电路，

接收有效模式信号的控制电路，该控制电路产生与至少一个读出放大器的读出操作同时的有效模式脉冲和在读出操作之前启动的过激励脉冲，

有效的内部电压产生电路，包括有效驱动信号产生器，产生响应于该有效模式脉冲的、到第二驱动器的第二控制信号，该有效的内部电压产生电路在有效模式脉冲期间将内部阵列电压的稳定状态值驱动至电压，以及

过激励电平控制电路，其产生响应于过激励脉冲的、到第二驱动器的第三控制信号，该过激励电平控制电路包括用于估计读出操作所需电流的单元模拟电路和产生响应于所估计的电流需求的第三控制信号的放大器。

18、如权利要求17的存储器件，其中与用于读出操作的实际电流需求随电源电压、温度变化和过程变化而变化相似，该单元模拟电路估计的电流需求随电源电压、温度变化和过程变化而变化。

19、如权利要求18的存储器件，其中该单元模拟电路包括模拟存储单元、模拟位线对和耦合的模拟读出放大器，其类似于存储单元阵列中选定的存储单元、存储单元阵列中的位线对和耦合到存储单元阵列中的位线对的读出放大器中的一个。

20、一种存储器件，包括：

存储单元阵列；

耦合到该存储单元阵列的多个读出放大器，读出储存在该存储单元阵列中的数据；以及

内部阵列电压产生器，将内部阵列电压至少提供到读出放大器，包括：

辅助的内部电压产生电路，其包括产生到第一驱动器的第一控制信号的辅助驱动信号产生器、将内部阵列电压的辅助状态值驱动至电压的辅助内部电压产生电路，

接收有效模式信号的控制电路，该控制电路产生与至少一个读出放大器的读出操作同时的有效模式脉冲和在读出操作之前启动的过激励脉冲，

有效的内部电压产生电路，包括有效驱动信号产生器，产生响应于该有效模式脉冲的、到第二驱动器的第二控制信号，该有效的内部电压产生电路在有效模式脉冲期间将内部阵列电压的辅助状态值驱动至电压，以及

过激励内部电压生成电路，包括过激励电平控制电路，产生响应于过激励脉冲的第三控制信号到第三驱动器，该过激励电平控制电路包括用于估计读出操作电流需求的单元模拟电路和产生响应于所估计的电流需求的第三控制信号的放大器。

21、如权利要求20的存储器件，其中与用于读出操作的实际电流需求随电源电压、温度变化和过程变化而变化相似，该单元模拟电路估计的电流需求随电源电压、温度变化和过程变化而变化。

22、如权利要求20的存储器件，其中该单元模拟电路包括模拟存储单元、模拟位线对和耦合的模拟读出放大器，其类似于存储单元阵列中选定的存储单元、存储单元阵列中的位线对和耦合到存储单元阵列中的位线对的读出放大器中的一个。

23、一种操作存储器件的方法，该方法包括：

接收有效模式指令，以访问存储器件上的存储单元阵列；

响应于该有效模式指令，启动存储器件上的模拟电路，以估计与在响应于该有效模式指令的读出操作期间消耗的电荷量成比例的信号；

过激励响应于所估计的信号的内部阵列电压；以及

在过激励该内部阵列电压开始之后，在读出操作期间读出储存在存储器件上的数据，该读出操作从耦合到内部阵列电压的内部阵列电压产生器拉出电流。

24、如权利要求23的方法，其中启动模拟电路包括在模拟存储单元和模拟位线对上执行模拟读出操作，并产生输出信号，该输出信号与从内部阵列电压产生器拉出的电流成比例，以进行模拟读出操作。

25、如权利要求23的方法，其中启动模拟电路包括将充电到位线预充电压的电容器耦合到内部阵列电压，以便将参考电容器上的电压向内部阵列电压改变，并产生输出信号，该输出信号与从内部阵列电压产生器拉出的电流成比例，以进行模拟读出操作。

26、如权利要求23的方法，其中所估计的信号是与在模拟电路启动期间由模拟电路从内部阵列电压产生器拉出的电流成比例的输出信号，且其中响应于该估计信号，过激励内部阵列电压包括用基于模拟电路输出信号的信号并用将内部阵列电压控制到参考电压的第二控制信号驱动内部阵列电压产生器。

27、如权利要求23的方法，其中所估计的信号是与在模拟电路启动期间由模拟电路从内部阵列电压产生器拉出的电流成比例的输出信号，且其中响应于该估计信号过激励内部阵列电压包括用基于模拟电路输出信号的信号驱动过激励阵列电压产生器，该过激励阵列电压产生器耦合到该内部阵列电压。

28、如权利要求23的方法，其中所估计的信号是与在模拟电路启动期间由模拟电路从内部阵列电压产生器拉出的电流成比例的输出电压，该方法还包括产生与该输出电压成比例的第一电流，用具有输入与输出电流比大于一的电流镜像部件将第一电流镜像成第二电流，并产生基于第二电流的过激励控制信号。

29、如权利要求23的方法，其中在读出操作之前不启动该模拟电路。

30、如权利要求23的方法，还包括使用第二内部阵列电压产生器在辅助模式和有效模式中将内部阵列电压控制到参考电压。

31、如权利要求30的方法，还包括使用第三内部阵列电压产生器在有效模式中将内部阵列电压控制到参考电压。

32、如权利要求30的方法，还包括通过驱动响应于估计信号而被过激励的同一内部阵列电压产生器，在有效模式中将内部阵列电压控制到参考电压。

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