CN110890119B - 电压产生电路、存储器装置和产生位线预充电电压的方法 - Google Patents

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Abstract

公开电压产生电路、存储器装置和产生位线预充电电压的方法。一种存储器装置包括电压产生电路，电压产生电路包括偏移补偿器，偏移补偿器被配置为：接收参考电压和偏移代码，并将偏移代码链接到参考电压。电压产生电路包括比较器，比较器被配置为：将链接到偏移代码的参考电压与位线预充电电压进行比较并输出驱动控制信号。电压产生电路包括驱动器，驱动器被配置为：响应于驱动控制信号输出处于参考电压的目标电平的位线预充电电压。电压产生电路包括背景校准电路，背景校准电路被配置为：产生用于执行控制的偏移代码，使得目标短路电流流过输出位线预充电电压的驱动器的输出节点。

Description

电压产生电路、存储器装置和产生位线预充电电压的方法
本申请要求于2018年9月7日提交到韩国知识产权局的第10-2018-0107393号韩国专利申请和于2019年1月23日提交到韩国知识产权局的第10-2019-0008606号韩国专利申请的权益，所述韩国专利申请的公开通过引用完整地包含于此。
技术领域
本公开涉及半导体装置，更具体地讲，涉及产生位线预充电电压。
背景技术
动态随机存取存储器(DRAM)以通过存储在存储器单元的单元电容器中的电荷来写入数据的方法进行操作。存储器单元连接到位线和互补位线。当由DRAM执行读取操作或刷新操作时，位线感测放大器感测并放大位线与互补位线之间的电压差。为了感测输出到位线的数据，预先通过位线预充电电压对位线进行预充电。在位线预充电电压不稳定的情况下，当感测存储在单元电容器中的数据时，感测裕度会减小。由于不稳定的位线预充电电压降低了感测裕度，所以发生位线感测放大器的感测错误，并且DRAM的性能会劣化。
发明内容
发明构思提供一种用于执行背景校准的电压产生电路和包括所述电压产生电路的存储器装置，其中，所述电压产生电路用于监视用于输出位线预充电电压的驱动器的目标短路电流并产生没有死区的位线预充电电压。
根据发明构思的一些实施例，提供一种被配置为产生位线预充电电压的电压产生电路。电压产生电路可包括偏移补偿器，偏移补偿器被配置为接收参考电压和偏移代码，并将偏移代码链接到参考电压。电压产生电路可包括比较器，比较器被配置为：将链接到偏移代码的参考电压与位线预充电电压进行比较，并输出第一驱动控制信号和第二驱动控制信号。电压产生电路可包括驱动器，驱动器被配置为：响应于第一驱动控制信号和第二驱动控制信号，输出处于参考电压的目标电平的位线预充电电压。此外，电压产生电路可包括背景校准电路，背景校准电路被配置为：响应于第一驱动控制信号和第二驱动控制信号，产生用于执行控制的偏移代码，使得目标短路电流流过输出位线预充电电压的驱动器的输出节点。
根据发明构思的一些实施例，提供一种包括位线感测放大器的存储器装置，位线感测放大器被配置为：通过位线预充电电压对位线和互补位线进行预充电，并放大位线与互补位线之间的电压差。此外，所述存储器装置可包括被配置为产生位线预充电电压的电压产生电路。电压产生电路可包括偏移补偿器，偏移补偿器被配置为接收参考电压和偏移代码，并将偏移代码链接到参考电压。电压产生电路可包括比较器，比较器被配置为：将链接到偏移代码的参考电压与位线预充电电压进行比较，并输出第一驱动控制信号和第二驱动控制信号。电压产生电路可包括驱动器，驱动器被配置为：响应于第一驱动控制信号和第二驱动控制信号，输出处于参考电压的目标电平的位线预充电电压。电压产生电路可包括背景校准电路，背景校准电路被配置为：响应于第一驱动控制信号和第二驱动控制信号，产生用于执行控制的偏移代码，使得目标短路电流流过输出位线预充电电压的驱动器的输出节点。
根据发明构思的一些实施例，提供一种产生用于对存储器装置的位线和互补位线进行预充电的位线预充电电压的方法。所述方法可包括：比较第一复制晶体管和第二复制晶体管的电流电平，第一复制晶体管和第二复制晶体管模拟驱动器的上拉晶体管和下拉晶体管，驱动器被配置为输出处于第一参考电流的电平的位线预充电电压。所述方法可包括：通过执行上计数操作来增大偏移代码，直到第一复制晶体管和第二复制晶体管的电流电平高于第一参考电流的电平，然后保持偏移代码恒定。所述方法可包括：将第一复制晶体管和第二复制晶体管的电流电平与高于第一参考电流的电平的第二参考电流的电平进行比较。所述方法可包括：当第一复制晶体管和第二复制晶体管的电流电平高于第一参考电流的电平且低于第二参考电流的电平时，进一步保持偏移代码恒定。所述方法可包括：当第一复制晶体管和第二复制晶体管的电流电平高于第二参考电流的电平时，通过执行下计数操作来减小偏移代码。此外，所述方法可包括：基于链接到偏移代码的参考电压产生位线预充电电压。
附图说明
从以下结合附图的详细描述，将更清楚地理解发明构思的实施例，其中：
图1是示出根据发明构思的一些示例实施例的存储器装置的框图；
图2A至图2C是示出图1的存储器装置中的存储器核心区域的配置的示图；
图3是示出图1的电压产生电路的电路图；
图4A和图4B是示出从图3的电压产生电路输出的位线预充电电压的特性的曲线图；
图5A、图5B、图6A和图6B是示出图3的偏移补偿器和比较器的示图；
图7是示出图3的背景校准电路的电路图；
图8是示出图7的背景校准电路的操作的示图；
图9和图10是示出图3的电压产生电路的操作的流程图和时序图；以及图11是示出图3的电压产生电路的操作特性的曲线图。
具体实施方式
图1是示出根据发明构思的一些示例实施例的存储器装置100的框图。
参照图1，存储器装置100可以是易失性存储器(诸如，动态随机存取存储器(DRAM)、同步DRAM(SDRAM)、双倍数据速率SDRAM(DDR SDRAM)、低功率双倍数据速率SDRAM(LPDDR SDRAM)、图形双倍数据速率SDRAM(GDDR SDRAM)或晶闸管RAM(TRAM))。根据一些实施例，存储器装置100可以是非易失性存储器(诸如，相变随机存取存储器(PRAM)、磁性随机存取存储器(MRAM)或电阻式随机存取存储器(RRAM)。
存储器装置100从外部装置(例如，中央处理器(CPU)或存储器控制器)接收命令CMD、地址ADDR和/或控制信号，并且可通过数据垫(pad，或称为“焊盘”)DQ输入或输出数据。存储器装置100可包括存储器单元阵列110、命令解码器112、控制逻辑114、地址缓冲器116、行解码器117、列解码器118、感测放大器块120、输入和输出选通电路122、数据输入和输出电路124以及电压产生电路130。
存储器单元阵列110可包括以矩阵中的行和列布置的多个存储器单元。存储器单元阵列110可包括连接到存储器单元的多条字线WL和多条位线BL(参见图2A)。多条字线WL连接到存储器单元的行，多条位线BL可连接到存储器单元的列。
命令解码器112对从CPU或存储器控制器接收的行地址选通信号、列地址选通信号、芯片选择信号和写入使能信号进行解码，并且相应地，与命令CMD对应的控制信号由控制逻辑114产生。命令CMD可包括激活命令、读取命令、写入命令和/或预充电命令。
地址缓冲器116可从CPU或存储器控制器接收地址ADDR。地址ADDR可包括用于对存储器单元阵列110的行进行寻址的行地址RA和用于对存储器单元阵列110的列进行寻址的列地址CA。根据一些实施例，可通过命令地址总线将命令CMD和地址ADDR提供给存储器装置100。可将命令CMD或地址ADDR时间串行地(time-serially)发送到命令地址总线。地址缓冲器116将行地址RA发送到行解码器117，并且可将列地址CA发送到列解码器118。
行解码器117可选择连接到存储器单元阵列110的多条字线WL中的一条。行解码器117通过对从地址缓冲器116接收的行地址RA进行解码，来选择字线WL中的与行地址RA对应的一条字线，并且可激活所选择的字线WL。列解码器118可选择存储器单元阵列110的多条位线BL之中的预定位线BL。列解码器118通过对从地址缓冲器116接收的列地址CA进行解码来产生列选择信号CSL，并且可通过输入和输出选通电路122选择连接到列选择信号CSL的位线BL。
感测放大器块120可连接到存储器单元阵列110的位线BL。感测放大器块120感测位线BL的电压的变化，并且可放大和输出电压的变化。由感测放大器块120感测并放大其电压的变化的位线BL可被输入和输出选通电路122选择。
输入和输出选通电路122可包括读取数据锁存器和写入驱动器，读取数据锁存器用于存储通过列选择信号CSL选择的位线BL的数据，写入驱动器用于将数据写入存储器单元阵列110中。可通过数据输入和输出电路124将存储在读取数据锁存器中的数据提供给数据垫DQ。可通过写入驱动器将通过数据垫DQ提供给数据输入和输出电路124的写入数据写入存储器单元阵列110中。
控制逻辑114基于通过命令解码器112接收的命令CMD，产生用于将数据写入存储器单元阵列110或从存储器单元阵列110读取数据的各种控制信号，并且可将产生的控制信号提供给感测放大器块120和/或数据输入和输出电路124。
电压产生电路130可在感测放大器块120感测并放大位线BL的电压的变化之前产生用于对位线BL预充电的位线预充电电压VBL。电压产生电路130可执行背景校准操作，使得目标短路电流始终不变地流过用于输出位线预充电电压VBL的驱动器的输出节点。背景校准操作可包括：通过使用复制/模拟(copy/model)驱动器的上拉晶体管和下拉晶体管的第一复制晶体管和第二复制晶体管，将流过第一复制晶体管和第二复制晶体管的电流的电平与第一参考电流的电平或第二参考电流的电平进行比较的操作；响应于比较结果产生偏移代码的操作；以及基于(例如，以)链接到偏移代码的参考电压输出位线预充电电压VBL的操作。因此，由电压产生电路130输出的位线预充电电压VBL可具有最小化/减小的分布，而没有死区。
图2A和图2B是示出图1的存储器装置100中的存储器核心区域200的配置的示图。
参照图2A，存储器核心区域200可被称为包括图1的存储器装置100中的存储器单元阵列110、控制逻辑114、感测放大器块120以及输入和输出选通电路122的区域。存储器核心区域200可包括连接到位线BL的第一存储器单元210、连接到互补位线BLB的第二存储器单元220、位线感测放大器230、第一均衡器240、列选择电路250和放大控制器260。
第一存储器单元210包括彼此串联连接的单元晶体管MN1和单元电容器CC1。第二存储器单元220包括彼此串联连接的单元晶体管MN2和单元电容器CC2。单元板电压(cellplate voltage)VCP施加到单元电容器CC1和CC2中的每个的一端。单元晶体管MN1的漏极连接到位线BL，单元晶体管MN1的栅极连接到字线WLi。单元晶体管MN2的漏极连接到互补位线BLB，单元晶体管MN2的栅极连接到字线WLj。
第一均衡器240包括n型金属氧化物半导体(NMOS)晶体管MN5、MN6和MN7。NMOS晶体管MN5连接在位线BL与互补位线BLB之间，均衡控制信号PEQi连接到NMOS晶体管MN5的栅极。NMOS晶体管MN6的漏极连接到位线BL，NMOS晶体管MN6的源极连接到位线预充电电压VBL，NMOS晶体管MN6的栅极连接到均衡控制信号PEQi。NMOS晶体管MN7的漏极连接到互补位线BLB，NMOS晶体管MN7的源极连接到位线预充电电压VBL，NMOS晶体管MN7的栅极连接到均衡控制信号PEQi。第一均衡器240响应于均衡控制信号PEQi，通过位线预充电电压VBL对位线BL和互补位线BLB预充电。
位线感测放大器230包括串联连接在位线BL与互补位线BLB之间的p型金属氧化物半导体(PMOS)晶体管MP1和MP2以及串联连接在位线BL与互补位线BLB之间的NMOS晶体管MN3和MN4。PMOS晶体管MP1和MP2可通过使用由放大控制器260提供给第一电源线LA的电源电压VDD，来感测并放大位线BL与互补位线BLB之间的电压差。NMOS晶体管MN3和MN4可通过使用由放大控制器260提供给第二电源线LAB的地电压VSS，来感测并放大位线BL与互补位线BLB之间的电压差。
列选择电路250包括NMOS晶体管MN8和MN9。NMOS晶体管MN8可响应于列选择信号CSL将位线BL电连接到本地输入和输出线(local input and output line)LIO。NMOS晶体管MN9可响应于列选择信号CSL将互补位线BLB电连接到互补本地输入和输出线(complementary local input and output line)LIOB。
放大控制器260包括第二均衡器261、PMOS晶体管MP3和NMOS晶体管MN13。第二均衡器261包括NMOS晶体管MN10、MN11和MN12。均衡控制信号PEQi连接到NMOS晶体管MN10、MN11和MN12的栅极，位线预充电电压VBL连接到NMOS晶体管MN11和MN12的源极。第二均衡器261通过第一电源线LA连接到位线感测放大器230的PMOS晶体管MP1和MP2的源极，并且通过第二电源线LAB连接到位线感测放大器230的NMOS晶体管MN3和MN4的源极。第二均衡器261响应于均衡控制信号PEQi，通过位线预充电电压VBL对第一电源线LA和第二电源线LAB预充电。PMOS晶体管MP3响应于第一开关控制信号LAPG，通过第一电源线LA将电源电压VDD提供给位线感测放大器230。NMOS晶体管MN13响应于第二开关控制信号LANG，通过第二电源线LAB将地电压VSS提供给位线感测放大器230。
当存储在第一存储器单元210的单元电容器CC1中的数据被输出到位线BL时，在单元电容器CC1与位线BL的电容器之间可发生电荷共享。当存储在第二存储器单元220的单元电容器CC2中的数据被输出到互补位线BLB时，在单元电容器CC2与互补位线BLB的电容器之间可发生电荷共享。为了高效地感测存储在第一存储器单元210和第二存储器单元220中的数据，位线BL和互补位线BLB可预先由位线预充电电压VBL预充电。
图2B和图2C示出当感测到存储在第一存储器单元210的单元电容器CC1中的数据“1”或“0”时位线BL和互补位线BLB的电压波形。在图2B中，当位线感测放大器230感测数据“1”时，在位线BL和互补位线BLB通过位线预充电电压VBL预充电之后，由于单元电容器CC1与位线BL的电容器之间的电荷共享，位线BL的电压电平可增加dV1。当通过位线感测放大器230完成放大操作时，位线BL的电压处于电源电压VDD的电平，并且互补位线BLB可处于地电压VSS的电平。
在图2C中，当位线感测放大器230感测数据“0”时，在位线BL和互补位线BLB通过位线预充电电压VBL预充电之后，由于单元电容器CC1与位线BL的电容器之间的电荷共享，位线BL的电压电平可降低dV2。当通过位线感测放大器230完成放大操作时，位线BL的电压处于地电压VSS的电平，并且互补位线BLB可处于电源电压VDD的电平。
在图2B和图2C的感测放大波形中，当位线预充电电压VBL具有始终不变的目标电平时，dV1与dV2之间的电压差可几乎相等。因此，在感测数据“1”或数据“0”时，数据“1”和数据“0”的电荷共享量相等，因此，可确保相同的感测裕度。
图3是示出图1的电压产生电路130的电路图。图4A和图4B是示出从图3的电压产生电路130输出的位线预充电电压的特性的曲线图。
参照图3，电压产生电路130包括参考电压产生器310、偏移补偿器320、比较器330、驱动器340和背景校准电路350。参考电压产生器310可包括串联连接在电源电压VDD与地电压VSS(也可被指定为GND(图2B和图2C))之间的第一电阻器R1和第二电阻器R2。参考电压产生器310可从第一电阻器R1与第二电阻器R2之间的第一连接节点N1输出参考电压VREF。第一电阻器R1的电阻值和第二电阻器R2的电阻值被设置为相等，因此，参考电压VREF可被输出为具有与电源电压VDD的电平的一半(1/2)对应的电平VDD/2。
偏移补偿器320可接收从参考电压产生器310输出的参考电压VREF和从背景校准电路350输出的偏移代码OFFSET<0：4>。偏移补偿器320可将偏移代码OFFSET<0：4>链接(例如，添加或以其他方式组合)到参考电压VREF。偏移补偿器320可包括第一偏移补偿器321和第二偏移补偿器322。通过第一偏移补偿器321和第二偏移补偿器322链接到偏移代码OFFSET<0：4>的参考电压VREF可被提供给比较器330。
比较器330将链接到偏移代码OFFSET<0：4>的参考电压VREF与位线预充电电压VBL进行比较，并且可输出第一驱动控制信号DCS1和第二驱动控制信号DCS2。比较器330包括第一比较器331和第二比较器332。与第一偏移补偿器321组合的第一比较器331将链接到偏移代码OFFSET<0：4>的参考电压VREF与位线预充电电压VBL进行比较，并且可输出第一驱动控制信号DCS1。与第二偏移补偿器322组合的第二比较器332将链接到偏移代码OFFSET<0：4>的参考电压VREF与位线预充电电压VBL进行比较，并且可输出第二驱动控制信号DCS2。
驱动器340可响应于第一驱动控制信号DCS1和第二驱动控制信号DCS2输出位线预充电电压VBL。驱动器340包括连接在电源电压VDD与地电压VSS之间的第一晶体管PD和第二晶体管ND。驱动器340可从/在第一晶体管PD与第二晶体管ND之间的第二连接节点N2输出位线预充电电压VBL。第一晶体管PD可以是PMOS晶体管，第二晶体管ND可以是NMOS晶体管。第一晶体管PD响应于第一驱动控制信号DCS1上拉驱动第二连接节点N2，第二晶体管ND可响应于第二驱动控制信号DCS2下拉驱动第二连接节点N2。
由于第一比较器331、第二比较器332、第一晶体管PD和第二晶体管ND之间的连接关系，位线预充电电压VBL可具有如图4A中所示的包括死区的分布。死区可防止/阻止第一晶体管PD和第二晶体管ND同时导通。死区中的第一晶体管PD和第二晶体管ND的短路电流Ishort几乎表示零(0)(图4B的A)。
然而，当位线预充电电压VBL位于死区中时，由于位线预充电电压VBL处于亚稳态，因此位线预充电电压VBL可具有如图4A中所示的宽分布。当具有宽分布的位线预充电电压VBL被施加到位线BL和互补位线BLB时，在感测图2B和图2C中所描述的数据“1”或数据“0”时，数据“1”和数据“0”中的一个的电荷共享量劣化，因此，感测裕度会减小。
为了去除从驱动器340输出的位线预充电电压VBL的死区，背景校准电路350可执行控制，使得目标短路电流Ishort_target流过驱动器340的第一晶体管PD和第二晶体管ND。背景校准电路350连接到驱动器340，并且可产生偏移代码OFFSET<0：4>，使得目标短路电流Ishort_target流过驱动器340。偏移代码OFFSET<0：4>被提供给偏移补偿器320。与偏移补偿器320组合的比较器330将链接到偏移代码OFFSET<0：4>的参考电压VREF与位线预充电电压VBL进行比较，并且可输出第一驱动控制信号DCS1和第二驱动控制信号DCS2。驱动器340可响应于第一驱动控制信号DCS1和第二驱动控制信号DCS2，将没有死区的位线预充电电压VBL输出到目标短路电流Ishort_target(图4B的B)流过的第一晶体管PD与第二晶体管ND之间的第二连接节点N2。例如，流过第一晶体管PD和第二晶体管ND的目标短路电流Ishort_target可被设置为10微安(μA)至30μA。
图5A、图5B、图6A和图6B是示出图3的偏移补偿器320和比较器330的示图。
参照图5A，示出了用于将链接到偏移代码OFFSET<0：4>的参考电压VREF与位线预充电电压VBL进行比较并输出第一驱动控制信号DCS1的第一偏移补偿器321和第一比较器331。第一偏移补偿器321和第一比较器331可包括第一PMOS晶体管501、第二PMOS晶体管502、第一输入单元510和第二输入单元520、第一偏移控制器530、第二偏移控制器540以及电流源505。
第一PMOS晶体管501和第二PMOS晶体管502可配置/提供电流镜。第一PMOS晶体管501和第二PMOS晶体管502的源极连接到电源电压VDD，第一PMOS晶体管501的栅极可连接到第二PMOS晶体管502的栅极和漏极。
第一输入单元510和第二输入单元520配置/提供差分放大器，并且可输入参考电压VREF和位线预充电电压VBL，并且将参考电压VREF与位线预充电电压VBL进行比较。第一输入单元510可包括并联连接的多个NMOS晶体管511、512、513、514、515和516。NMOS晶体管511、512、513、514、515和516的栅极连接到参考电压VREF，并且NMOS晶体管511、512、513、514、515和516的源极可通过电流源505电连接到地电压VSS。NMOS晶体管511的漏极连接到第一PMOS晶体管501的漏极，并且可输出第一驱动控制信号DCS1。NMOS晶体管511、512、513、514、515和516的尺寸可设计为可变。例如，NMOS晶体管511、512、513、514、515和516的尺寸可设计成具有20：16：8：4：2：1的比例。
第二输入单元520可包括并联连接的多个NMOS晶体管521、522、523、524、525和526。NMOS晶体管521、522、523、524、525和526的栅极连接到位线预充电电压VBL，并且NMOS晶体管521、522、523、524、525和526的源极可通过电流源505电连接到地电压VSS。NMOS晶体管521的漏极可连接到第二PMOS晶体管502的栅极和漏极。NMOS晶体管521、522、523、524、525和526的尺寸可设计成具有20：16：8：4：2：1的比例。
第一偏移控制器530可包括并联连接的多个NMOS晶体管532、533、534、535和536。NMOS晶体管532、533、534、535和536的漏极可连接到第一驱动控制信号DCS1，第一PMOS晶体管501的漏极连接到第一驱动控制信号DCS1。NMOS晶体管532、533、534、535和536的栅极可连接到偏移代码OFFSET<0：4>。NMOS晶体管532、533、534、535和536的源极可分别连接到第一输入单元510的NMOS晶体管512、513、514、515和516的漏极。NMOS晶体管532、533、534、535和536可被设计为具有与分别连接到NMOS晶体管532、533、534、535和536的NMOS晶体管512、513、514、515和516的尺寸相同的尺寸。例如，NMOS晶体管532、533、534、535和536的尺寸可设计成具有16：8：4：2：1的比例。
第二偏移控制器540可包括并联连接的多个NMOS晶体管542、543、544、545和546。NMOS晶体管542、543、544、545和546的漏极可连接到第二PMOS晶体管502的漏极和栅极。NMOS晶体管542的栅极连接到电源电压VDD，并且NMOS晶体管543、544、545和546的栅极可连接到地电压VSS。NMOS晶体管542、543、544、545和546的源极可分别连接到第二输入单元520的NMOS晶体管522、523、524、525和526的漏极。NMOS晶体管542、543、544、545和546的尺寸可被设计为与分别连接到NMOS晶体管542、543、544、545和546的NMOS晶体管522、523、524、525和526的尺寸相同。例如，NMOS晶体管542、543、544、545和546的尺寸可设计成具有16：8：4：2：1的比例。
在第一偏移补偿器321和第一比较器331中，参考电压VREF输入到的第一输入单元510和第一偏移控制器530的配置与位线预充电电压VBL输入到的第二输入单元520和第二偏移控制器540的配置对称，这防止/阻止了在将参考电压VREF与位线预充电电压VBL进行比较时发生阻抗失配影响，因此，可提高灵敏度。
在第一偏移补偿器321和第一比较器331中，随着偏移代码OFFSET<0：4>增大，第一驱动控制信号DCS1的电压电平可下降。因此，如图5B中所示，随着偏移代码OFFSET<0：4>增大，驱动器340的第一晶体管PD的上拉强度增大，因此，位线预充电电压VBL的电平可上升。相反，随着偏移代码OFFSET<0：4>减小，驱动器340的第一晶体管PD的上拉强度减小，因此，位线预充电电压VBL的电平可下降。
参照图6A，示出了用于将链接到偏移代码OFFSET<0：4>的参考电压VREF与位线预充电电压VBL进行比较并输出第二驱动控制信号DCS2的第二偏移补偿器322和第二比较器332。第二偏移补偿器322和第二比较器332可包括第一NMOS晶体管601、第二NMOS晶体管602、第三输入单元610和第四输入单元620、第三偏移控制器630、第四偏移控制器640以及电流源605。
第一NMOS晶体管601和第二NMOS晶体管602可配置/提供电流镜。第一NMOS晶体管601和第二NMOS晶体管602的源极连接到地电压VSS，并且第一NMOS晶体管601的栅极可连接到第二NMOS晶体管602的栅极和漏极。
第三输入单元610和第四输入单元620配置/提供差分放大器，可输入参考电压VREF和位线预充电电压VBL，并且将参考电压VREF与位线预充电电压VBL进行比较。第三输入单元610可包括并联连接的多个PMOS晶体管611、612、613、614、615和616。PMOS晶体管611、612、613、614、615和616的栅极连接到参考电压VREF，并且PMOS晶体管611、612、613、614、615和616的源极可通过电流源605电连接到电源电压VDD。PMOS晶体管611的漏极连接到第一NMOS晶体管601的漏极，并且可输出第二驱动控制信号DCS2。PMOS晶体管611、612、613、614、615和616的尺寸可设计为可变。例如，PMOS晶体管611、612、613、614、615和616的尺寸可设计成具有20：16：8：4：2：1的比例。
第四输入单元620可包括并联连接的多个PMOS晶体管621、622、623、624、625和626。PMOS晶体管621、622、623、624、625和626的栅极连接到位线预充电电压VBL，并且PMOS晶体管621、622、623、624、625和626的源极可通过电流源605电连接到电源电压VDD。PMOS晶体管621的漏极可连接到第二NMOS晶体管602的栅极和漏极。PMOS晶体管621、622、623、624、625和626的尺寸可设计成具有20：16：8：4：2：1的比例。
第三偏移控制器630可包括并联连接的多个PMOS晶体管632、633、634、635和636。PMOS晶体管632、633、634、635和636的漏极可连接到第二驱动控制信号DCS2，第一NMOS晶体管601的漏极连接到第二驱动控制信号DCS2。PMOS晶体管632、633、634、635和636的栅极可连接到偏移代码OFFSET<0：4>。PMOS晶体管632、633、634、635和636的源极可分别连接到第三输入单元610的PMOS晶体管612、613、614、615和616的漏极。PMOS晶体管632、633、634、635和636可被设计为具有与分别连接到PMOS晶体管632、633、634、635和636的PMOS晶体管612、613、614、615和616的尺寸相同的尺寸。例如，PMOS晶体管632、633、634、635和636的尺寸可设计成具有16：8：4：2：1的比例。
第四偏移控制器640可包括并联连接的多个PMOS晶体管642、643、644、645和646。PMOS晶体管642、643、644、645和646的漏极可连接到第二NMOS晶体管602的漏极和栅极。PMOS晶体管642的栅极连接到地电压VSS，PMOS晶体管643、644、645和646的栅极可连接到电源电压VDD。PMOS晶体管642、643、644、645和646的源极可分别连接到第四输入单元620的PMOS晶体管622、623、624、625和626的漏极。PMOS晶体管642、643、644、645和646的尺寸可被设计为与分别连接到PMOS晶体管642、643、644、645和646的PMOS晶体管622、623、624、625和626的尺寸相同。例如，PMOS晶体管642、643、644、645和646的尺寸可设计成具有16：8：4：2：1的比例。
在第二偏移补偿器322和第二比较器332中，参考电压VREF输入到的第三输入单元610和第三偏移控制器630的配置与位线预充电电压VBL输入到的第四输入单元620和第四偏移控制器640的配置对称，这防止/阻止了在将参考电压VREF与位线预充电电压VBL进行比较时发生阻抗失配影响，因此，可提高灵敏度。
在第二偏移补偿器322和第二比较器332中，随着偏移代码OFFSET<0：4>增大，第二驱动控制信号DCS2的电压电平可下降。因此，如图6B中所示，随着偏移代码OFFSET<0：4>增大，驱动器340的第二晶体管ND的下拉强度减小，因此，位线预充电电压VBL的电平可下降。相反，随着偏移代码OFFSET<0：4>减小，驱动器340的第二晶体管ND的下拉强度增大，因此，位线预充电电压VBL的电平可上升。
图5A的第一偏移补偿器321和第一比较器331以及图6A的第二偏移补偿器322和第二比较器332根据偏移代码OFFSET<0：4>，将参考电压VREF与位线预充电电压VBL进行比较，并且可产生第一驱动控制信号DCS1和第二驱动控制信号DCS2。接收第一驱动控制信号DCS1和第二驱动控制信号DCS2的驱动器340可针对参考电压VREF输出位线预充电电压VBL。偏移代码OFFSET<0：4>可由背景校准电路350提供，背景校准电路350执行控制，使得目标短路电流Ishort_target始终不变地流过驱动器340的输出位线预充电电压VBL的第二连接节点N2。
图7是示出图3的背景校准电路350的电路图。图8是示出图7的背景校准电路350的操作的示图。
参照图7，背景校准电路350可响应于从比较器330输出的第一驱动控制信号DCS1和第二驱动控制信号DCS2(图3)产生偏移代码OFFSET<0：4>，偏移代码OFFSET<0：4>作为使目标短路电流Ishort_target流过驱动器340的第一晶体管PD和第二晶体管ND的控制信号进行操作。背景校准电路350可包括驱动复制单元710、触发器单元740、决策逻辑750、上/下计数器760和时钟延迟单元770。
驱动复制单元710可包括第一复制电路720和第二复制电路730。第一复制电路720复制/模拟作为驱动器340的上拉驱动器的第一晶体管PD，第二复制电路730可复制/模拟作为驱动器340的下拉驱动器的第二晶体管ND。
第一复制电路720可包括第一复制晶体管721、第一上拉电流源722、第二上拉电流源723以及第一开关724。第一复制晶体管721可被复制/模拟为驱动器340的第一晶体管PD。因此，可基于第一晶体管PD的电流电平来确定第一复制晶体管721的电流电平。
第一晶体管PD和第一复制晶体管721可通过使用晶体管尺寸比例来确定第一晶体管PD和第一复制晶体管721的电流电平。根据一些实施例，第一复制晶体管721的尺寸可被设计为第一晶体管PD的尺寸的大约一半(1/2)。在这种情况下，流过第一晶体管PD的电流可以是流过第一复制晶体管721的电流的两倍(即，整数倍)。例如，当流过第一复制晶体管721的电流被设置为大约5μA时，流过第一晶体管PD的电流可以是大约10μA，并且当流过第一复制晶体管721的电流被设置为大约15μA时，流过第一晶体管PD的电流可以是大约30μA。
第一复制晶体管721连接在电源电压VDD与第三连接节点N3之间，并且第一驱动控制信号DCS1可连接到第一复制晶体管721的栅极。第一上拉电流源722连接在第三连接节点N3与地电压VSS之间，并且可默认地将第一电流电平灌入(sink)第三连接节点N3。例如，第一上拉电流源722的第一电流电平可被设置为大约5μA。第二上拉电流源723和第一开关724可串联连接在第三连接节点N3与地电压VSS之间。当第一开关724接通(例如，闭合)时，第二上拉电流源723可将第二电流电平灌入第三连接节点N3。例如，第二上拉电流源723的第二电流电平可被设置为约10μA。第一开关724可响应于从决策逻辑750输出的开关信号SW而接通或断开。
在第一复制电路720中，第三连接节点N3的电压电平可通过第一复制晶体管721的电流电平以及第一上拉电流源722和/或第二上拉电流源723的电流电平确定。当第一复制晶体管721的电流低于第一上拉电流源722和/或第二上拉电流源723的电流时，第三连接节点N3的电压电平可趋于地电压VSS的电平。当第一复制晶体管721的电流高于第一上拉电流源722和/或第二上拉电流源723的电流时，第三连接节点N3的电压电平可趋于电源电压VDD的电平。
第二复制电路730可包括第二复制晶体管731、第一下拉电流源732、第二下拉电流源733以及第二开关734。第二复制晶体管731可被复制/模拟为驱动器340的第二晶体管ND。因此，可基于第二晶体管ND的电流电平来确定第二复制晶体管731的电流电平。
第二晶体管ND和第二复制晶体管731可通过使用晶体管尺寸比例来确定第二晶体管ND和第二复制晶体管731的电流电平。根据一些实施例，第二复制晶体管731的尺寸可被设计为第二晶体管ND的尺寸的大约一半(1/2)。在这种情况下，流过第二晶体管ND的电流可以是流过第二复制晶体管731的电流的两倍。例如，当流过第二复制晶体管731的电流被设置为大约5μA时，流过第二晶体管ND的电流可以是大约10μA，并且当流过第二复制晶体管731的电流被设置为大约15μA时，流过第二晶体管ND的电流可以是大约30μA。
第二复制晶体管731连接在第四连接节点N4与地电压VSS之间，并且第二驱动控制信号DCS2可连接到第二复制晶体管731的栅极。第一下拉电流源732连接在电源电压VDD与第四连接节点N4之间，并且可默认地将第一电流电平供应给第四连接节点N4。例如，第一下拉电流源732的第一电流电平可被设置为大约5μA。第二开关734和第二下拉电流源733可串联连接在电源电压VDD与第四连接节点N4之间。当第二开关734接通(例如，闭合)时，第二下拉电流源733可将第二电流电平供应给第四连接节点N4。例如，第二下拉电流源733的第二电流电平可被设置为大约10μA。第二开关734可响应于从决策逻辑750输出的开关信号SW而接通或断开。
在第二复制电路730中，第四连接节点N4的电压电平可通过第二复制晶体管731的电流电平以及第一下拉电流源732和/或第二下拉电流源733的电流电平来确定。当第二复制晶体管731的电流低于第一下拉电流源732和/或第二下拉电流源733的电流时，第四连接节点N4的电压电平可趋于电源电压VDD的电平。当第二复制晶体管731的电流高于第一下拉电流源732和/或第二下拉电流源733的电流时，第四连接节点N4的电压电平可趋于地电压VSS的电平。
触发器单元740可响应于时钟信号CK，通过锁存第三连接节点N3和第四连接节点N4的电压电平来输出第一输出信号OUT_PD和第二输出信号OUT_ND。具体地讲，触发器单元740可包括连接到第三连接节点N3的触发器F/F和连接到第四连接节点N4的触发器F/F。触发器单元740针对在驱动复制单元710之中的第三连接节点N3和第四连接节点N4具有趋于电源电压VDD的电压电平，输出逻辑高电平的第一输出信号OUT_PD和第二输出信号OUT_ND，并且可针对第三连接节点N3和第四连接节点N4具有趋于地电压VSS的电压电平，输出逻辑低电平的第一输出信号OUT_PD和第二输出信号OUT_ND。第一输出信号OUT_PD和第二输出信号OUT_ND可被提供给决策逻辑750。
决策逻辑750可响应于第一输出信号OUT_PD和第二输出信号OUT_ND的逻辑电平，输出开关信号SW、上信号UP和下信号DN。
上/下计数器760可根据决策逻辑750的上信号UP或下信号DN，通过执行上计数操作或下计数操作来产生偏移代码OFFSET<0：4>。可响应于通过时钟延迟单元770的时钟信号CK的下降沿，产生偏移代码OFFSET<0：4>。时钟延迟单元770可将时钟信号CK延迟到与包括在存储器装置100的内部或外部的温度传感器的操作周期对应的时间的程度。上/下计数器760可被设计为针对温度传感器的每个操作周期(例如，针对感测存储器装置100的温度的每个操作周期)产生偏移代码OFFSET<0：4>。通过上计数操作增大偏移代码OFFSET<0：4>，并且可通过下计数操作减小偏移代码OFFSET<0：4>。
将参照图8描述驱动复制单元710的第一复制电路720和第二复制电路730、触发器单元740的第一输出信号OUT_PD和第二输出信号OUT_ND、决策逻辑750的上信号UP和下信号DN以及上/下计数器760之间的相关性。
在图7中，第一复制晶体管721和第二复制晶体管731可单独地受到驱动器340的第一晶体管PD和第二晶体管ND的状态的影响。例如，第一晶体管PD和第二晶体管ND可直接或间接地受到具有位线BL和字线WL的微桥现象(micro-bridge phenomenon)的影响。因此，在图8中，描述根据第一复制晶体管721和第二复制晶体管731的电流电平的第一种情况至第八种情况。
在第一种情况至第四种情况下，描述第一复制晶体管721和第二复制晶体管731的电流电平与大约5μA的参考电流IREF_PD和IREF_ND之间的关系，参考电流IREF_PD通过第一上拉电流源722流到默认电平并且参考电流IREF_ND通过第一下拉电流源732流到默认电平。
在第一种情况下，描述决策逻辑750的第一输出信号OUT_PD和第二输出信号OUT_ND的逻辑电平共同为“00”。在第一复制电路720中，当第一复制晶体管721的电流电平低于第一上拉电流源722的电流电平5μA时，触发器单元740的处于逻辑低电平的第一输出信号OUT_PD可被输出。在第二复制电路730中，当第二复制晶体管731的电流电平高于第一下拉电流源732的电流电平5μA时，触发器单元740的处于逻辑低电平的第二输出信号OUT_ND可被输出。决策逻辑750响应于第一输出信号OUT_PD和第二输出信号OUT_ND的逻辑电平“00”，确定第一复制晶体管721的电流电平低于5μA并且第二复制晶体管731的电流电平高于5μA，并且可输出处于逻辑高电平的上信号UP和处于逻辑低电平的下信号DN。上/下计数器760可通过响应于处于逻辑高电平的上信号UP执行上计数操作来增大偏移代码OFFSET<0：4>。
在第二种情况下，描述决策逻辑750的第一输出信号OUT_PD和第二输出信号OUT_ND的逻辑电平共同为“01”。在第一复制电路720中，当第一复制晶体管721的电流电平低于第一上拉电流源722的电流电平5μA时，触发器单元740的处于逻辑低电平的第一输出信号OUT_PD可被输出。在第二复制电路730中，当第二复制晶体管731的电流电平低于第一下拉电流源732的电流电平5μA时，触发器单元740的处于逻辑高电平的第二输出信号OUT_ND可被输出。决策逻辑750响应于第一输出信号OUT_PD和第二输出信号OUT_ND的逻辑电平“01”，确定第一复制晶体管721和第二复制晶体管731的电流电平低于5μA，并且可输出处于逻辑高电平的上信号UP和处于逻辑低电平的下信号DN。上/下计数器760可通过响应于处于逻辑高电平的上信号UP执行上计数操作来增大偏移代码OFFSET<0：4>。
在第三种情况下，描述决策逻辑750的第一输出信号OUT_PD和第二输出信号OUT_ND的逻辑电平共同为“11”。在第一复制电路720中，当第一复制晶体管721的电流电平高于第一上拉电流源722的电流电平5μA时，触发器单元740的处于逻辑高电平的第一输出信号OUT_PD可被输出。在第二复制电路730中，当第二复制晶体管731的电流电平低于第一下拉电流源732的电流电平5μA时，触发器单元740的处于逻辑高电平的第二输出信号OUT_ND可被输出。决策逻辑750响应于第一输出信号OUT_PD和第二输出信号OUT_ND的逻辑电平“11”，确定第一复制晶体管721的电流电平高于5μA并且第二复制晶体管731的电流电平低于5μA，并且可输出处于逻辑高电平的上信号UP和处于逻辑低电平的下信号DN。上/下计数器760可通过响应于处于逻辑高电平的上信号UP执行上计数操作来增大偏移代码OFFSET<0：4>。
在第四种情况下，描述决策逻辑750的第一输出信号OUT_PD和第二输出信号OUT_ND的逻辑电平共同为“10”。在第一复制电路720中，当第一复制晶体管721的电流电平高于第一上拉电流源722的电流电平5μA时，触发器单元740的处于逻辑高电平的第一输出信号OUT_PD可被输出。在第二复制电路730中，当第二复制晶体管731的电流电平高于第一下拉电流源732的电流电平5μA时，触发器单元740的处于逻辑低电平的第二输出信号OUT_ND可被输出。决策逻辑750响应于第一输出信号OUT_PD和第二输出信号OUT_ND的逻辑电平“10”，确定第一复制晶体管721和第二复制晶体管731的电流电平高于5μA，输出处于逻辑低电平的上信号UP和处于逻辑低电平的下信号DN，并且可输出处于逻辑高电平的开关信号SW。上/下计数器760可响应于处于逻辑低电平的上信号UP停止上计数操作，并且固定偏移代码OFFSET<0：4>(即，保持恒定)。复制单元710还可通过响应于处于逻辑高电平的开关信号SW接通第一开关724和第二开关734，将第二上拉电流源723的电流提供给第三连接节点N3，并将第二下拉电流源733的电流提供给第四连接节点N4。因此，15μA的参考电流IREF_PD可通过第一上拉电流源722和第二上拉电流源723灌入第三连接节点N3。15μA的参考电流IREF_ND可通过第一下拉电流源732和第二下拉电流源733被供应给第四连接节点N4。
在第五种情况至第八种情况下，描述第一复制晶体管721和第二复制晶体管731的电流电平与大约15μA的参考电流IREF_PD和参考电流IREF_ND之间的关系，参考电流IREF_PD流过第一上拉电流源722和第二上拉电流源723，参考电流IREF_ND流过第一下拉电流源732和第二下拉电流源733。
在第五种情况下，描述决策逻辑750的第一输出信号OUT_PD和第二输出信号OUT_ND的逻辑电平共同为“01”。在第一复制电路720中，当第一复制晶体管721的电流电平低于第一上拉电流源722和第二上拉电流源723的电流电平15μA时，触发器单元740的处于逻辑低电平的第一输出信号OUT_PD可被输出。在第二复制电路730中，当第二复制晶体管731的电流电平低于第一下拉电流源732和第二下拉电流源733的电流电平15μA时，触发器单元740的处于逻辑高电平的第二输出信号OUT_ND可被输出。决策逻辑750确定第一复制晶体管721和第二复制晶体管731的电流电平低于15μA。上/下计数器760可维持固定的偏移代码OFFSET<0：4>。
在第六种情况下，描述决策逻辑750的第一输出信号OUT_PD和第二输出信号OUT_ND的逻辑电平共同为“00”。在第一复制电路720中，当第一复制晶体管721的电流电平低于第一上拉电流源722和第二上拉电流源723的电流电平15μA时，触发器单元740的处于逻辑低电平的第一输出信号OUT_PD可被输出。在第二复制电路730中，当第二复制晶体管731的电流电平高于第一下拉电流源732和第二下拉电流源733的电流电平15μA时，触发器单元740的处于逻辑低电平的第二输出信号OUT_ND可被输出。决策逻辑750确定第一复制晶体管721的电流电平低于15μA并且第二复制晶体管731的电流电平高于15μA。上/下计数器760可维持固定的偏移代码OFFSET<0：4>。
在第七种情况下，描述决策逻辑750的第一输出信号OUT_PD和第二输出信号OUT_ND的逻辑电平共同为“11”。在第一复制电路720中，当第一复制晶体管721的电流电平高于第一上拉电流源722和第二上拉电流源723的电流电平15μA时，触发器单元740的处于逻辑高电平的第一输出信号OUT_PD可被输出。在第二复制电路730中，当第二复制晶体管731的电流电平低于第一下拉电流源732和第二下拉电流源733的电流电平15μA时，触发器单元740的处于逻辑高电平的第二输出信号OUT_ND可被输出。决策逻辑750确定第一复制晶体管721的电流电平高于15μA并且第二复制晶体管731的电流电平低于15μA。上/下计数器760可维持固定的偏移代码OFFSET<0：4>。
在第八种情况下，描述决策逻辑750的第一输出信号OUT_PD和第二输出信号OUT_ND的逻辑电平共同为“10”。在第一复制电路720中，当第一复制晶体管721的电流电平高于第一上拉电流源722和第二上拉电流源723的电流电平15μA时，触发器单元740的处于逻辑高电平的第一输出信号OUT_PD可被输出。在第二复制电路730中，当第二复制晶体管731的电流电平高于第一下拉电流源732和第二下拉电流源733的电流电平15μA时，触发器单元740的处于逻辑低电平的第二输出信号OUT_ND可被输出。决策逻辑750响应于第一输出信号OUT_PD和第二输出信号OUT_ND的逻辑电平“10”，确定第一复制晶体管721和第二复制晶体管731的电流电平高于15μA，输出处于逻辑低电平的上信号UP和处于逻辑高电平的下信号DN，并且可输出处于逻辑低电平的开关信号SW。
上/下计数器760可通过响应于处于逻辑高电平的下信号DN，执行下计数操作来减小偏移代码OFFSET<0：4>。复制单元710可通过响应于处于逻辑低电平的开关信号SW断开(例如，打开)第一开关724和第二开关734，来阻止第三连接节点N3与第二上拉电流源723之间的连接以及第四连接节点N4与第二下拉电流源733之间的连接。因此，5μA的参考电流IREF_PD通过第一上拉电流源722灌入第三连接节点N3，5μA的参考电流IREF_ND可通过第一下拉电流源732被供应给第四连接节点N4。
在上述第一种情况至第八种情况的操作中，由于流过第一复制电路720的第一复制晶体管721和第二复制电路730的第二复制晶体管731的电流复制/模拟流过驱动器340的第一晶体管PD和第二晶体管ND的电流，因此，将理解，实际上可将参考电流IREF_PD和IREF_ND与驱动器340的短路电流Ishort进行比较，参考电流IREF_PD由第一上拉电流源722和第二上拉电流源723产生，参考电流IREF_ND由第一下拉电流源732和第二下拉电流源733产生。例如，短路电流Ishort(例如，目标短路电流Ishort_target)可等于第一复制晶体管721和第二复制晶体管731的集合(即，组合)电流电平。
图9和图10是示出图3的电压产生电路130的操作的流程图和时序图。图11是示出图3的电压产生电路130的操作特性的曲线图。
参照图9和图10，在操作910中，当存储器装置100(图1)上电时，电压产生电路130可进行操作(在时间点T0)。
在操作920中，可将流过驱动器340的第一晶体管PD和第二晶体管ND的短路电流Ishort与复制单元710的参考电流IREF_PD和IREF_ND进行比较。将第一复制晶体管721的电流的电平与第一复制电路720的第一上拉电流源722的5μA的参考电流IREF_PD的电平进行比较，并且可将第二复制晶体管731的电流的电平与第二复制电路730的第一下拉电流源732的5μA的参考电流IREF_ND的电平进行比较。作为比较的结果，当第一复制晶体管721的电流和第二复制晶体管731的电流的电平(即，驱动器340的短路电流Ishort的电平的一半)低于第一复制电路720的第一上拉电流源722的5μA的参考电流IREF_PD和第二复制电路730的第一下拉电流源732的5μA的参考电流IREF_ND的电平时，处理可进行到操作930。在操作930中，触发器单元740的处于逻辑低电平的第一输出信号OUT_PD被输出，并且触发器单元740的处于逻辑高电平的第二输出信号OUT_ND可被输出(在时间点T1)。
根据处于逻辑低电平的第一输出信号OUT_PD和处于逻辑高电平的第二输出信号OUT_ND，决策逻辑750输出处于逻辑高电平的上信号UP，并且上/下计数器760可执行上计数操作。偏移代码OFFSET<0：4>可通过上/下计数器760的上计数操作而增大。
可将增大的偏移代码OFFSET<0：4>提供给偏移补偿器320。驱动器340的短路电流Ishort的电平可根据增大的偏移代码OFFSET<0：4>通过链接到偏移补偿器320的比较器330的操作而增大。此时，可减小从驱动器340输出的位线预充电电压VBL的死区电压VDead zone。可重复执行操作920和操作930，直到第一复制晶体管721的电流和第二复制晶体管731的电流的电平(即，驱动器340的短路电流Ishort的电平的一半)不小于(即，高于或等于)第一复制电路720的第一上拉电流源722的5μA的参考电流IREF_PD和第二复制电路730的第一下拉电流源732的5μA的参考电流IREF_ND的电平为止(在时间点T2)。
作为操作920的比较的结果，当第一复制晶体管721的电流和第二复制晶体管731的电流的电平(即，驱动器340的短路电流Ishort的电平的一半)高于第一复制电路720的第一上拉电流源722的5μA的参考电流IREF_PD和第二复制电路730的第一下拉电流源732的5μA的参考电流IREF_ND的电平时，处理可进行到操作940。
在操作940中，第一复制晶体管721的电流和第二复制晶体管731的电流的电平(即，当驱动器340的短路电流Ishort的电平的一半)高于第一复制电路720的第一上拉电流源722的5μA的参考电流IREF_PD和第二复制电路730的第一下拉电流源732的5μA的参考电流IREF_ND的电平时，触发器单元740的处于逻辑高电平的第一输出信号OUT_PD和触发器单元740的处于逻辑低电平的第二输出信号OUT_ND可被输出(在时间点T2)。
这里，第一复制电路720的第一复制晶体管721和第二复制电路730的第二复制晶体管731的尺寸可被设计为驱动器340的第一晶体管PD和第二晶体管ND的尺寸的大约一半(1/2)。因此，驱动器340的短路电流Ishort可以是大约10μA，这是第一复制电路720的5μA的参考电流IREF_PD和第二复制电路730的5μA的参考电流IREF_ND的两倍。
决策逻辑750可响应于第一输出信号OUT_PD和第二输出信号OUT_ND的逻辑电平“10”，输出处于逻辑低电平的上信号UP和处于逻辑低电平的下信号DN。上/下计数器760响应于处于逻辑低电平的上信号UP而停止上计数操作，并且可固定偏移代码OFFSET<0：4>(即，保持恒定)(在时间点T2)。
然后，在操作940中，可通过经由接通第一复制电路720的第一开关724，将第二上拉电流源723的10μA的电流电平添加到第一上拉电流源722的5μA的电流电平，来将参考电流IREF_PD的电平设置为15μA，并且可通过经由接通第二复制电路730的第二开关734，将第二下拉电流源733的10μA的电流电平添加到第一下拉电流源732的5μA的电流电平，来将参考电流IREF_ND的电平设置为15μA(在时间点T3)。
在操作950中，将第一复制晶体管721的电流的电平与第一复制电路720的15μA的参考电流IREF_PD的电平进行比较，并且可将第二复制晶体管731的电流的电平与第二复制电路730的15μA的参考电流IREF_ND的电平进行比较。作为比较的结果，当驱动器340的短路电流Ishort的电平的一半低于第一复制电路720的15μA的参考电流IREF_PD和第二复制电路730的15μA的参考电流IREF_ND的电平时，处理可进行到操作960。此时，由于第一复制晶体管721和第二复制晶体管731的电流低于15μA的参考电流IREF_PD和IREF_ND，所以驱动器340的短路电流Ishort可低于30μA，这是第一复制电路720的15μA的参考电流IREF_PD和第二复制电路730的15μA的参考电流IREF_ND的两倍。
在操作960中，可将第一复制电路720的参考电流IREF_PD和第二复制电路730的参考电流IREF_ND的电平设置为5μA。然后，处理进行到操作920，并且可确定第一复制晶体管721的电流和第二复制晶体管731的电流的电平(即，驱动器340的短路电流Ishort的电平的一半)是否高于第一复制电路720的第一上拉电流源722的5μA的参考电流IREF_PD和第二复制电路730的第一下拉电流源732的5μA的参考电流IREF_ND的电平。作为比较的结果，当驱动器340的短路电流Ishort的电平的一半高于5μA的参考电流IREF_PD和IREF_ND的电平时，处理可进行到操作940。保持固定的偏移代码OFFSET<0：4>，并且可将第一复制电路720的参考电流IREF_PD和第二复制电路730的参考电流IREF_ND的电平设置为15μA。在操作950中，可确定驱动器340的短路电流Ishort的电平的一半是否高于第一复制电路720的第一上拉电流源722的15μA的参考电流IREF_PD和第二复制电路730的第一下拉电流源732的15μA的参考电流IREF_ND的电平。作为比较的结果，当驱动器340的短路电流Ishort的电平的一半低于15μA的参考电流IREF_PD和IREF_ND的电平时，处理可进行到操作960。
在从时间点T2到时间点T4的时间段(在操作920中确定驱动器340的短路电流Ishort的一半的电平高于5μA的参考电流IREF_PD和IREF_ND的电平以及在操作950中确定驱动器340的短路电流Ishort的电平的一半低于15μA的参考电流IREF_PD和IREF_ND的电平的时间段)内，驱动器340的短路电流Ishort的电平可以是作为目标短路电流Ishort_target的约10μA至30μA。此时，由于驱动器340的短路电流Ishort的电平的一半被改变并且与5μA或15μA的参考电流IREF_PD和IREF_ND的电平进行比较，因此可防止/阻止由线性搜索产生的砰-砰抖动(bang-bang jitter)，在线性搜索中，从开始顺序地搜索驱动器340的目标短路电流Ishort_target。
作为操作950的比较结果，当驱动器340的短路电流Ishort的电平的一半高于第一复制电路720的15μA的参考电流IREF_PD和第二复制电路730的15μA的参考电流IREF_ND的电平时，处理可进行到操作970(在时间点T4)。
在操作970中，当第一复制晶体管721的电流和第二复制晶体管731的电流的电平(即，驱动器340的短路电流Ishort的电平的一半)高于第一复制电路720的15μA的参考电流IREF_PD和第二复制电路730的15μA的参考电流IREF_ND的电平时，触发器单元740的处于逻辑高电平的第一输出信号OUT_PD可被输出，并且触发器单元740的处于逻辑低电平的第二输出信号OUT_ND可被输出(在时间点T4)。此时，驱动器340的短路电流Ishort的电平可高于30μA。
决策逻辑750可响应于第一输出信号OUT_PD和第二输出信号OUT_ND的集合逻辑电平“10”，输出处于逻辑低电平的上信号UP和处于逻辑高电平的下信号DN。上/下计数器760可响应于处于逻辑高电平的下信号DN来执行下计数操作。偏移代码OFFSET<0：4>可通过上/下计数器760的下计数操作(在时间点T5)被减小。
减小的偏移代码OFFSET<0：4>被提供给偏移补偿器320，并且可通过链接到偏移补偿器320的比较器330和驱动器340的操作来减小驱动器340的短路电流Ishort的电平。可重复执行操作950和970，直到驱动器340的短路电流Ishort的电平不大于30μA。
在图9和图10中描述的位线预充电电压产生方法中，执行背景校准，使得大约10μA至30μA的目标短路电流Ishort_target始终一致地流过驱动器340，因此，可产生如图11中所示的没有死区的位线预充电电压VBL。因此，位线预充电电压VBL的分布被最小化/减小，因此，可确保存储器单元数据的感测裕度。
尽管已经参照发明构思的示例实施例具体地示出和描述了发明构思，但是将理解，在不脱离所附权利要求的范围的情况下，可在示例实施例中进行形式和细节上的各种改变。

Claims (16)

1.一种电压产生电路，被配置为产生位线预充电电压，所述电压产生电路包括：
偏移补偿器，被配置为：接收参考电压和偏移代码，并将偏移代码链接到参考电压；
比较器，被配置为：将链接到偏移代码的参考电压与位线预充电电压进行比较，并输出第一驱动控制信号和第二驱动控制信号；
驱动器，被配置为：响应于第一驱动控制信号和第二驱动控制信号，输出处于参考电压的目标电平的位线预充电电压；以及
背景校准电路，被配置为：响应于第一驱动控制信号和第二驱动控制信号，产生用于执行控制的偏移代码，使得目标短路电流流过输出位线预充电电压的驱动器的输出节点，
其中，驱动器包括：
第一晶体管，连接在电源电压与输出节点之间，并且被配置为响应于第一驱动控制信号上拉驱动输出节点；以及
第二晶体管，连接在输出节点与地电压之间，并且被配置为响应于第二驱动控制信号下拉驱动输出节点，
其中，背景校准电路包括：
第一复制电路，包括模拟第一晶体管的第一复制晶体管，其中，第一复制电路被配置为：通过使用第一电流源控制第一参考电流的电平或高于第一参考电流的电平的第二参考电流的电平，来将第一参考电流或第二参考电流提供给第一复制晶体管与第一电流源之间的第一连接节点；
第二复制电路，包括模拟第二晶体管的第二复制晶体管，其中，第二复制电路被配置为：通过使用第二电流源控制第一参考电流的电平或第二参考电流的电平，来将第一参考电流或第二参考电流提供给第二复制晶体管与第二电流源之间的第二连接节点；以及
上/下计数器，被配置为：通过基于第一连接节点和第二连接节点的电压电平执行上计数操作或下计数操作，来输出偏移代码。
2.根据权利要求1所述的电压产生电路，其中，背景校准电路还包括：
触发器单元，连接到第一连接节点和第二连接节点，并且被配置为：基于第一复制晶体管的电流电平与第一参考电流的电平或第二参考电流的电平的比较结果输出第一输出信号，并基于第二复制晶体管的电流电平与第一参考电流的电平或第二参考电流的电平的比较结果输出第二输出信号；以及
决策逻辑，被配置为：响应于第一输出信号的逻辑电平和第二输出信号的逻辑电平输出用于执行上计数操作的上信号或用于执行下计数操作的下信号，并且将上信号或下信号输出到上/下计数器。
3.根据权利要求2所述的电压产生电路，其中，决策逻辑还被配置为：输出上信号，直到第一复制晶体管和第二复制晶体管的电流电平高于第一参考电流的电平。
4.根据权利要求3所述的电压产生电路，其中，决策逻辑还被配置为：当第一复制晶体管和第二复制晶体管的电流电平高于第一参考电流的电平时，停止上/下计数器的操作并保持偏移代码恒定。
5.根据权利要求4所述的电压产生电路，其中，决策逻辑还被配置为：当第一复制晶体管和第二复制晶体管的电流电平高于第一参考电流的电平并且低于第二参考电流的电平时，保持偏移代码恒定。
6.根据权利要求2所述的电压产生电路，其中，决策逻辑还被配置为：当第一复制晶体管和第二复制晶体管的电流电平高于第二参考电流的电平时，输出下信号。
7.根据权利要求1所述的电压产生电路，其中，流过驱动器的输出节点的目标短路电流基于第一参考电流的电平和第二参考电流的电平。
8.根据权利要求1所述的电压产生电路，
其中，流过驱动器的输出节点的目标短路电流基于第一晶体管和第二晶体管与第一复制晶体管和第二复制晶体管之间的尺寸比例，
其中，第一晶体管和第二晶体管的尺寸大于第一复制晶体管和第二复制晶体管的尺寸，
其中，目标短路电流等于第一复制晶体管和第二复制晶体管的电流电平之和。
9.根据权利要求1所述的电压产生电路，还包括：
参考电压产生器，包括串联连接在电源电压与地电压之间的第一电阻器和第二电阻器，并且被配置为：从第一电阻器与第二电阻器之间的连接节点输出参考电压。
10.一种存储器装置，包括：
位线感测放大器，被配置为：通过位线预充电电压对位线和互补位线进行预充电，并放大位线与互补位线之间的电压差；以及
电压产生电路，被配置为：产生位线预充电电压，
其中，电压产生电路包括：
偏移补偿器，被配置为：接收参考电压和偏移代码，并将偏移代码链接到参考电压；
比较器，被配置为：将链接到偏移代码的参考电压与位线预充电电压进行比较，并输出第一驱动控制信号和第二驱动控制信号；
驱动器，被配置为：响应于第一驱动控制信号和第二驱动控制信号，输出处于参考电压的目标电平的位线预充电电压；以及
背景校准电路，被配置为：响应于第一驱动控制信号和第二驱动控制信号，产生用于执行控制的偏移代码，使得目标短路电流流过输出位线预充电电压的驱动器的输出节点，
其中，驱动器包括：
第一晶体管，连接在电源电压与输出节点之间，并且被配置为响应于第一驱动控制信号上拉驱动输出节点；以及
第二晶体管，连接在输出节点与地电压之间，并且被配置为响应于第二驱动控制信号下拉驱动输出节点，
其中，背景校准电路包括：
第一复制电路，包括模拟第一晶体管的第一复制晶体管，其中，第一复制电路被配置为：通过使用第一电流源控制第一参考电流的电平或高于第一参考电流的电平的第二参考电流的电平，来将第一参考电流或第二参考电流提供给第一复制晶体管与第一电流源之间的第一连接节点；
第二复制电路，包括模拟第二晶体管的第二复制晶体管，其中，第二复制电路被配置为：通过使用第二电流源控制第一参考电流的电平或第二参考电流的电平，来将第一参考电流或第二参考电流提供给第二复制晶体管与第二电流源之间的第二连接节点；以及
上/下计数器，被配置为：通过基于第一连接节点和第二连接节点的电压电平执行上计数操作或下计数操作，来输出偏移代码。
11.根据权利要求10所述的存储器装置，其中，流过驱动器的输出节点的目标短路电流基于第一参考电流的电平和第二参考电流的电平。
12.根据权利要求10所述的存储器装置，其中，流过驱动器的输出节点的目标短路电流基于第一晶体管和第二晶体管与第一复制晶体管和第二复制晶体管之间的尺寸比例。
13.根据权利要求10所述的存储器装置，其中，背景校准电路还被配置为：针对感测所述存储器装置的温度的每个操作周期产生偏移代码。
14.一种产生用于对存储器装置的位线和互补位线进行预充电的位线预充电电压的方法，所述方法包括：
将第一复制晶体管和第二复制晶体管的电流电平与第一参考电流的电平进行比较，其中，第一复制晶体管和第二复制晶体管模拟驱动器的上拉晶体管和下拉晶体管，驱动器被配置为输出位线预充电电压；
通过执行上计数操作来增大偏移代码，直到第一复制晶体管和第二复制晶体管的电流电平高于第一参考电流的电平，然后保持偏移代码恒定；
将第一复制晶体管和第二复制晶体管的电流电平与高于第一参考电流的电平的第二参考电流的电平进行比较；
当第一复制晶体管和第二复制晶体管的电流电平高于第一参考电流的电平且低于第二参考电流的电平时，进一步保持偏移代码恒定；
当第一复制晶体管和第二复制晶体管的电流电平高于第二参考电流的电平时，通过执行下计数操作来减小偏移代码；以及
基于链接到偏移代码的参考电压产生位线预充电电压。
15.根据权利要求14所述的方法，
其中，流过驱动器的输出节点的目标短路电流基于上拉晶体管和下拉晶体管与第一复制晶体管和第二复制晶体管之间的尺寸比例，并且
其中，目标短路电流等于第一复制晶体管和第二复制晶体管的电流电平之和。
16.根据权利要求14所述的方法，还包括：针对感测存储器装置的温度的每个操作周期产生偏移代码。
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