KR20150022243A - 반도체 메모리 장치 - Google Patents

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Abstract

리드 동작시 저장된 데이터에 대응하는 데이터 전압을 생성하는 데이터 저장부, 및 상기 데이터 전압을 입력 받는 제 1 입력단, 및 기준 전압을 인가 받는 제 2 입력단을 구비하고, 상기 제 1 및 제 2 입력단의 전압 레벨을 비교하는 데이터 비교부를 포함하며, 상기 데이터 비교부는 상기 제 1 및 제 2 입력단의 전압 레벨을 비교하는 동작 전에 상기 제 1 및 제 2 입력단을 연결시킨다.

Description

반도체 메모리 장치{Semiconductor Memory Apparatus}
본 발명은 반도체 집적 회로에 관한 것으로, 보다 구체적으로는 반도체 메모리 장치에 관한 것이다.
반도체 메모리 장치는 데이터를 저장하고, 저장된 데이터를 출력하도록 구성된다.
반도체 메모리 장치는 데이터를 저장하는 영역으로부터 저장된 데이터를 입력 받아 저장된 데이터의 값을 판별하는 구성을 포함한다.
저장된 데이터의 값을 판별하는 구성은 기준 전압보다 저장된 데이터의 전압 레벨이 높은지 또는 낮은지를 판별하는 구성이다. 이러한 데이터의 값을 판별하는 구성은 기준 전압을 입력 받는 입력단과 데이터의 전압 레벨을 입력 받는 입력단을 포함한다.
하지만 이러한 방식은 저장된 데이터의 값을 판단하여 외부로 출력하는 리드 동작의 동작 시간을 길어지게 하는 것이 단점이다. 기준 전압보다 데이터의 전압 레벨이 높은지 낮은지를 판단하려면 저장된 데이터를 입력 받는 입력단의 전압 레벨이 기준 전압보다 높아질 때까지 또는 낮아질 때까지의 시간 즉, 로딩이 발생하기 때문이다.
본 발명은 저장된 데이터의 판별 시간을 종래보다 단축시킬 수 있는 반도체 메모리 장치를 제공한다.
본 발명의 실시예에 따른 반도체 메모리 장치는 리드 동작시 저장된 데이터에 대응하는 데이터 전압을 생성하는 데이터 저장부; 및 상기 데이터 전압을 입력 받는 제 1 입력단, 및 기준 전압을 인가 받는 제 2 입력단을 구비하고, 상기 제 1 및 제 2 입력단의 전압 레벨을 비교하는 데이터 비교부를 포함하며, 상기 데이터 비교부는 상기 제 1 및 제 2 입력단의 전압 레벨을 비교하는 동작 전에 상기 제 1 및 제 2 입력단을 연결시키는 것을 특징으로 한다.
본 발명의 다른 실시예에 따른 반도체 메모리 장치는 데이터를 저장하는 메모리 소자; 리드 동작시 상기 메모리 소자에 제 1 전류를 공급하는 전류 공급부; 상기 제 1 전류와 동일한 전류량을 갖는 제 2 전류를 생성하는 전류 미러부; 상기 제 2 전류의 전류량에 대응하는 전압 레벨의 데이터 전압을 생성하는 전압 변환부; 센스 앰프 인에이블 신호에 응답하여 활성화되며, 상기 데이터 전압과 기준 전압을 비교하여 센스 앰프 출력 신호를 생성하는 센스 앰프; 및 프리차지 인에이블 신호에 응답하여 상기 데이터 전압과 상기 기준 전압을 동일한 전압 레벨로 프리차지시키는 스위치를 포함한다.
본 발명의 다른 실시예에 따른 반도체 메모리 장치는 리드 동작시 메모리 소자의 저항 값에 대응되는 전류를 생성하고, 상기 전류에 대응하는 데이터 전압을 생성하는 데이터 저장부; 및 상기 리드 동작시 소정 시간동안 상기 데이터 전압과 기준 전압을 동일하게 유지시키는 프리차지 동작 이후 상기 데이터 전압과 상기 기준 전압의 전압 레벨 차를 비교하는 데이터 비교 동작을 수행하는 데이터 비교부를 포함한다.
본 발명에 따른 반도체 메모리 장치는 저장된 데이터의 판별 시간을 단축시켜, 리드 동작 시간을 줄임으로써 반도체 메모리 장치의 동작 속도를 높일 수 있다.
도 1은 본 발명의 실시예에 따른 반도체 메모리 장치,
도 2는 본 발명의 실시예에 따른 반도체 메모리 장치를 제어하는 제어부 및 타이밍도,
도 3은 본 발명의 실시예에 따른 반도체 메모리 장치를 설명하기 위한 타이밍도이다.
본 발명의 실시예에 따른 반도체 메모리 장치는 도 1에 도시된 바와 같이, 데이터 저장부(100), 및 데이터 비교부(200)를 포함한다.
상기 데이터 저장부(100)는 리드 동작시 저장된 데이터에 대응하는 데이터 전압을 생성한다.
상기 데이터 저장부(100)는 메모리 소자(110), 전류 공급부(120), 프리차지부(130), 전류 미러부(140), 전압 변환부(150)를 포함한다.
상기 메모리 소자(110)는 저항성 메모리 소자(Rcell)를 포함한다. 상기 저항성 메모리 소자(Rcell)는 라이트시 입력되는 데이터 값에 따라 저항 값이 변한다.
상기 전류 공급부(120)는 리드 동작시 상기 메모리 소자(110)에 일정한 전압을 인가시킨다. 이때, 상기 메모리 소자(110)의 저항 값에 따라 상기 전류 공급부(120)는 상기 메모리 소자(110)에 인가시키는 전류의 양을 변화시킨다. 그러므로, 상기 전류 공급부(120)는 리드 동작시 상기 메모리 소자(110)의 저항 값에 따라 상기 메모리 소자(110)에 인가하는 제 1 전류(I1)를 생성한다.
상기 전류 공급부(120)는 비교부(121), 제 1 트랜지스터(P11), 및 저항 패스(Rpath)를 포함한다.
상기 비교부(121)는 리드 신호(Read)에 응답하여 활성화된다. 활성화된 상기 비교부(120)는 리드 전압(V_read)과 제 1 노드(Node_A)의 전압 레벨을 비교한다.
상기 제 1 트랜지스터(P11)는 상기 비교부(121)의 비교 결과에 응답하여 외부 전압(VDD)을 상기 제 1 노드(Node_A)에 인가시킨다.
상기 제 1 트랜지스터(P11)는 게이트에 상기 비교부(121)의 비교 결과 즉, 출력 신호를 입력 받고 소오스에 외부 전압(VDD)을 인가 받으며, 드레인에 상기 제 1 노드(Node_A)가 연결된다.
상기 저항 패스(Rpath)는 상기 전류 공급부(120)의 로딩을 나타낸 것으로, 상기 전류 공급부(120)와 상기 메모리 소자(110) 사이의 로딩(loading)을 나타낸다. 도면에는 개시되지 않았지만 상기 전류 공급부(120)와 상기 메모리 소자(110) 사이에 존재하는 스위치 및 회로들에 대한 로딩을 모두 포함한 것이다. 상기 저항 패스(Rpath)는 상기 제 1 노드(Node_A)와 상기 메모리 소자(110) 사이에 연결된다.
상기 프리차지부(130)는 프리차지 인에이블 신호(PCG_EN)에 응답하여 프리차지 전압(V_pcg)을 상기 제 1노드(Node_A)에 인가시킨다.
상기 프리차지부(130)는 제 2 트랜지스터(N11)를 포함한다. 상기 제 2 트랜지스터(N11)는 게이트에 상기 프리차지 인에이블 신호(PCG_EN)를 입력 받으며 드레인에 상기 프리차지 전압(V_pcg)을 인가 받고 소오스에 상기 제 1 노드(Node_A)가 연결된다.
상기 전류 미러부(140)는 상기 전류 공급부(120)가 상기 메모리 소자(110)에 공급하는 상기 제 1 전류(I1)와 동일한 전류량의 제2 전류(I2)를 생성한다. 또한 상기 전류 미러부(140)는 상기 전류 공급부(120)가 상기 메모리 소자(110)에 공급하는 상기 제 1 전류(I1)의 전류량을 정수배한 전류량을 갖는 상기 제 2 전류(I2)를 생성할 수도 있다.
상기 전류 미러부(140)는 제 3 트랜지스터(P12)를 포함한다. 상기 제 3 트랜지스터(P12)는 게이트에 상기 비교부(121)의 출력 신호를 입력 받고 소오스에 외부 전압(VDD)을 인가 받으며, 드레인에 제 2 노드(Node_B)가 연결된다. 상기 전류 미러부(140)는 상기 제 2 전류(I2)를 상기 제 2 노드(Node_B)에 인가시킨다. 상기 제 3 트랜지스터(P12)의 게이트와 소오스는 상기 제 1 트랜지스터(P11)의 게이트 및 소오스에 인가되는 전압과 동일한 전압 레벨이 인가되므로, 상기 제1 트랜지스터(P11)의 드레인과 상기 제 3 트랜지스터(P12)의 드레인을 통해 출력되는 전류의 양은 동일하다. 또한 상기 제 1 트랜지스터(P11)와 상기 제 2 트랜지스터(P12)의 사이즈 비율에 따라 상기 제 2 전류(I2)의 전류량이 결정될 수 있다.
상기 전압 변환부(150)는 상기 제 2 전류(I2)의 전류량에 대응하는 전압 레벨의 데이터 전압(V_data)을 생성한다.
상기 전압 변환부(150)는 바이어스 전압(V_bias)의 전압 레벨에 대응하는 만큼 상기 제 2 노드(Node_B)에서 접지단(VSS)으로 일정한 양의 전류를 흘린다. 더욱 상세히 설명하면, 상기 제 2 노드(Node_B)에 공급되는 상기 제 2 전류(I2)의 전류량이 상기 전압 변환부(140)를 통해 접지단(VSS)으로 흐르는 전류의 양보다 크면 상기 데이터 전압(V_data)의 전압 레벨은 높아진다. 반대로, 상기 제 2 노드(Node_B)에 공급되는 상기 제 2 전류(I2)의 전류량이 상기 전압 변환부(140)를 통해 접지단(VSS)으로 흐르는 전류의 양보다 작으면 상기 데이터 전압(V_data)의 전압 레벨은 낮아진다. 따라서, 상기 전압 변환부(150)는 상기 제 2 전류(I2)의 전류량에 대응하는 전압 레벨을 갖는 상기 데이터 전압(V_data)을 생성할 수 있다.
상기 전압 변환부(150)는 제 4 트랜지스터(N12)를 포함한다. 상기 제 4 트랜지스터(N12)는 게이트에 상기 바이어스 전압(V_bias)을 인가 받고 소오스에 상기 제 2 노드(Node_B)가 연결되며 드레인에 접지단(VSS)이 연결된다.
상기 데이터 비교부(200)는 상기 데이터 전압(V_data)을 입력받는 제 1 입력단(+), 및 기준 전압(V_ref)을 인가 받는 제 2 입력단(-)을 포함하며, 상기 제 1 입력단(+) 및 상기 제 2 입력단(-)의 전압 레벨을 비교한다. 이때, 상기 데이터 비교부(200)는 상기 제 1 및 제 2 입력단(+, -)의 전압 레벨을 비교하는 동작 전에 상기 제 1 및 제 2 입력단(+, -)을 연결시킨다. 또한 상기 데이터 비교부(200)는 상기 제 1 및 제 2 입력단(+, -)의 전압 레벨을 비교할 경우 상기 제 1 및 제 2 입력단(+, -)을 분리시킨다.
상기 데이터 비교부(200)는 센스 앰프(210), 및 스위치(N13)를 포함한다.
상기 센스 앰프(210)는 상기 제 1 입력단(+)에 상기 제 2 노드(Node_b)가 연결되어, 상기 제 1 입력단(+)을 통해 상기 데이터 전압(V_data)을 인가 받는다. 또한 상기 센스 앰프(210)는 제 2 입력단(-)에 상기 기준 전압(V_ref)을 인가 받는다. 또한 상기 센스 앰프(210)는 센스 앰프 인에이블 신호(SA_EN)에 응답하여 활성화되며, 활성화되어야만 상기 제 1 및 제 2 입력단(+, -)의 전압 레벨을 비교하여 센스 앰프 출력 신호(SA_out)를 생성한다. 이때, 상기 센스 앰프(210)는 상기 센스 앰프 인에이블 신호(SA_EN)가 인에이블되면 활성화되고, 상기 센스 앰프 인에이블 신호(SA_EN)가 디스에이블되면 비활성화된다.
상기 스위치(N13)는 상기 프리차지 인에이블 신호(PCG_EN)에 응답하여 상기 제 1 및 제 2 입력단(+, -)을 연결 또는 분리시킨다.
상기 스위치(N13)는 제 5 트랜지스터(N13)를 포함한다. 상기 제 5 트랜지스터(N13)는 게이트에 상기 프리차지 인에이블 신호(PCG_EN)를 입력 받고 드레인과 소오스에 각각 상기 제 2 입력단(-)과 상기 제 2 노드(Node_B)가 연결된다. 이때, 상기 제 5 트랜지스터(N13)는 상기 프리차지 인에이블 신호(PCG_EN)가 인에이블되면 상기 제 1 및 제 2 입력단(+, -)을 연결시키고, 상기 프리차지 인에이블 신호(PCG_EN)가 디스에이블되면 상기 제 1 및 제 2 입력단(+, -)을 분리시킨다.
도 2는 리드 동작시 즉, 상기 리드 신호(Read)에 응답하여 상기 센스 앰프 인에이블 신호(SA_EN) 및 상기 프리차지 인에이블 신호(PCG_EN)를 생성하는 제어부(300)과 상기 센스 앰프 인에이블 신호(SA_EN) 및 상기 프리차지 인에이블 신호(PCG_EN)의 타이밍도를 도시한 것이다.
상기 제어부(300)는 상기 리드 신호(Read)가 입력되면 소정시간동안 인에이블되는 상기 프리차지 인에이블 신호(PCG_EN)를 생성하고, 상기 프리차지 인에이블 신호(PCG_EN)가 디스에이블되면 상기 센스 앰프 인에이블 신호(SA_EN)를 인에이블시킨다.
이와 같이 구성된 본 발명의 실시예에 따른 반도체 메모리 장치의 동작을 설명하면 다음과 같다.
도 2를 참조하면, 반도체 메모리 장치에 리드 명령이 입력되어, 리드 신호(Read)가 생성된다. 상기 리드 신호(Read)는 제어부(200)에 입력되고, 상기 리드 신호(Read)가 입력된 이후 상기 제어부(200)는 소정 시간 인에이블되는 프치차지 인에이블 신호(PCG_EN)를 생성한다. 상기 제어부(200)는 상기 프리차지 인에이블 신호(PCG_EN)가 디스에이블된 이후 인에이블되는 센스 앰프 인에이블 신호(SA_EN)를 생성한다.
도 1을 참조하면, 상기 리드 신호(Read)가 입력되면 전류 공급부(120)는 메모리 소자(110)에 일정한 전압을 인가시킨다. 이때, 프리차지부(130)는 상기 프리차지 인에이블 신호(PCG_EN)이 인에이블되는 동안 상기 전류 공급부(120)의 제 1 노드(Node_A)에 프리차지 전압(V_pcg)을 인가시킨다. 제 1 트랜지스터(P11)는 비교부(121)의 출력 신호에 응답하여 상기 제 1 노드(Node_A)의 전압 레벨을 타겟 레벨까지 높인다. 여기에 추가로 상기 프리차지부(120)는 상기 프리차지 인에이블 신호(PCG_EN)의 인에이블 구간동안 상기 프리차지 전압(V_pcg)를 공급함으로써, 상기 제 1 노드(Node_A)가 타겟 레벨로 더 빨리 도달하도록 보조한다.
상기 메모리 소자(110)의 저항 값에 따라 상기 전류 공급부(120)에서 상기 메모리 소자(110)를 통해 접지단(VSS)으로 흐르는 전류의 양이 결정된다. 상기 전류 공급부(120)가 상기 메모리 소자(110)에 공급하는 전류를 제 1 전류(I1)라 한다.
전류 미러부(140)는 상기 제 1 전류(I1)와 동일한 전류량을 갖는 제 1 전류(I2)를 생성한다. 상기 전류 미러부(140)는 제 3 트랜지스터(P12)를 포함한다. 상기 제 3 트랜지스터(P12)는 상기 제 1 트랜지스터(P11)의 게이트에 인가되는 신호와 소오스에 인가 받는 전압이 동일하므로, 상기 제 3 트랜지스터(P12)는 상기 제 1 트랜지스터(P11)를 통해 공급되는 상기 제 1 전류(I1)와 동일한 전류량을 갖는 상기 제 2 전류(I2)를 생성할 수 있다. 이때, 상기 제 2 전류(I2)는 제 2 노드(Node_B)에 공급된다.
전압 변환부(150)는 바이어스 전압(V_bias)의 전압 레벨에 응답하여 상기 제 2 노드(Node_B)로부터 접지단(VSS)에 일정한 전류를 흘린다. 그러므로, 상기 제 2 노드(Node_B)에 공급되는 상기 제 2 전류(I2)의 전류량보다 상기 전압 변환부(150)에서 접지단(VSS)으로 흐르는 전류의 양이 많으면 상기 제 2 노드(Node_B)의 전압 레벨은 낮아진다. 반대로, 상기 제 2 노드(Node_B)에 공급되는 상기 제 2 전류(I2)의 전류량보다 상기 전압 변환부(150)에서 접지단(VSS)으로 흐르는 전류의 양이 적으면 상기 제 2 노드(Node_B)의 전압 레벨은 높아진다. 상기 제 2 노드(Node_B)의 전압 레벨은 데이터 전압(V_data)이다.
상기 프리차지 인에이블 신호(PCG_EN)는 상기 센스 앰프 인에이블 신호(SA_EN)보다 먼저 인에이블된다. 그러므로, 데이터 변환부(200)의 스위치(N13)는 센스 앰프(210)가 활성화되기 전에 기준 전압(Vref)을 상기 제 2 노드(Node_B)에 공급한다. 따라서 상기 프리차지 인에이블 신호(PCG_EN)가 인에이블된 구간동안 상기 제 2 노드(Node_B)의 전압 레벨 즉, 상기 데이터 전압(V_data)은 상기 기준 전압(Vref)이 된다. 상기 프리차지 인에이블 신호(PCG_EN)가 디스에이블되면 상기 제 2 노드(Node_B)에 상기 기준 전압(V_ref)의 공급이 차된되므로. 상기 프리차지 인에이블 신호(PCG_EN)가 디스에이블된 이후 상기 제 2 노드(Node_B) 즉 상기 데이터 전압(V_data)의 전압 레벨은 변하기 시작한다.
상기 프리차지 인에이블 신호(PCG_EN)가 디스에이블되고 상기 센스 앰프 인에이블 신호(SA_EN)가 인에이블된다.
상기 센스 앰프 인에이블 신호(SA_EN)가 인에이블되면 상기 센스 앰프(210)는 활성화되고, 제 1 입력단(+)에 입력되는 상기 데이터 전압(V_data)과 제 2 입력단(-)에 인가되는 상기 기준 전압(Vref)의 전압 레벨을 비교한다.
도 3을 참조하여, 상기 센스 앰프(210)의 센싱 시간 즉, 리드 동작의 시간을 살펴본다.
일반적인 반도체 메모리 장치는 센스 앰프(210)의 제 1 입력단(+)에 입력되는 데이터 전압(V_data)을 프리차지 동작에서 기준 전압(Vref)보다 높게 설정(a-1)하거나 상기 기준 전압(Vref)보다 낮게 설정(a-2)한다. 이와 같은 경우, 프리차지 동작에 의해 설정되어진 전압이 상기 기준 전압(Vref)의 전압 레벨보다 낮아지거나 높아질 때까지 시간이 경과하여야 하고, 또한 상기 센스 앰프(210)의 오프셋(offset)만큼 더 낮아지거나(Vref-offset) 높아져야(Vref+offset) 상기 센스 앰프(210)는 비교 동작을 완료하여 출력 신호(SA_out)를 생성한다.
하지만, 본 발명의 실시예에 따른 반도체 메모리 장치는 센스 앰프가 비교 동작을 수행하기 전 즉, 상기 프리차지 인에이블 신호(PCG_EN)의 인에이블 구간동안 기준 전압(Vref)으로 데이터 전압(V_data)을 프리차지시킨다(b). 상기 프리차지 인에이블 신호(PCG_EN)가 디스에이블되면 상기 기준 전압(Vref)의 전압 레벨인 상기 데이터 전압(V_data)은 상기 메모리 소자(Rcell)의 저항 값에 따라 높아지거나 낮아지게 된다. 상기 데이터 전압(V_data)의 오프셋(offset)만큼 높아지거나 낮아지면 상기 센스 앰프(210)는 상기 데이터 전압(V_data)과 상기 기준 전압(Vref)의 전압 레벨을 비교하여 출력 신호(SA_out)를 생성한다. 그러므로, 본 발명의 실시예에 따른 반도체 메모리 장치(b)의 경우 센스 앰프(210)의 비교 동작전에 상기 데이터 전압(V_data)을 상기 기준 전압(V_ref)으로 프리차지시킴으로써, 센스 앰프(210)의 비교 동작 시간이 일반적인 경우보다 짧아진다. 따라서, 본 발명의 실시예에 따른 반도체 메모리 장치는 일반적인 반도체 메모리 장치보다 데이터 센싱 시간이 짧아 리드 시간을 줄일 수 있다.
본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.

Claims (13)

  1. 리드 동작시 저장된 데이터에 대응하는 데이터 전압을 생성하는 데이터 저장부; 및
    상기 데이터 전압을 입력 받는 제 1 입력단, 및 기준 전압을 인가 받는 제 2 입력단을 구비하고, 상기 제 1 및 제 2 입력단의 전압 레벨을 비교하는 데이터 비교부를 포함하며,
    상기 데이터 비교부는 상기 제 1 및 제 2 입력단의 전압 레벨을 비교하는 동작 전에 상기 제 1 및 제 2 입력단을 연결시키는 것을 특징으로 하는 반도체 메모리 장치.
  2. 제 1 항에 있어서,
    상기 데이터 비교부는
    상기 제 1 및 제 2 입력단의 전압 레벨을 비교하기 전에 상기 제 1 및 제 2 입력단을 연결시키고, 상기 제 1 및 제 2 입력단의 전압 레벨을 비교할 경우 상기 제 1 및 제 2 입력단을 분리시키는 스위치를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  3. 제 2 항에 있어서,
    리드 동작시 소정시간 인에이블되는 프리차지 인에이이블 신호를 생성하고, 상기 프리차지 인에이블 신호가 디스에이블된 이후 센스 앰프 인에이블 신호를 인에이블시키는 제어부를 더 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  4. 제 3 항에 있어서,
    상기 데이터 비교부는
    상기 센스 앰프 인에이블 신호에 응답하여 활성화되어 상기 제 1 및 제 2 입력단의 전압 레벨을 비교하는 센스 앰프, 및
    상기 프리차지 인에이블 신호에 응답하여 상기 제 1 및 제 2 입력단을 연결 또는 분리시키는 상기 스위치를 포함하는 것을 특징으로 하는 반도체 메모리
  5. 데이터를 저장하는 메모리 소자;
    리드 동작시 상기 메모리 소자에 제 1 전류를 공급하는 전류 공급부;
    상기 제 1 전류와 동일한 전류량을 갖는 제 2 전류를 생성하는 전류 미러부;
    상기 제 2 전류의 전류량에 대응하는 전압 레벨의 데이터 전압을 생성하는 전압 변환부;
    센스 앰프 인에이블 신호에 응답하여 활성화되며, 상기 데이터 전압과 기준 전압을 비교하여 센스 앰프 출력 신호를 생성하는 센스 앰프; 및
    프리차지 인에이블 신호에 응답하여 상기 데이터 전압과 상기 기준 전압을 동일한 전압 레벨로 프리차지시키는 스위치를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  6. 제 5 항에 있어서,
    상기 프리차지 인에이블 신호에 응답하여 프리차지 전압을 상기 제 1 전류가 흐르는 노드에 인가시키는 프리차지부를 더 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  7. 제 5 항에 있어서,
    리드 신호에 응답하여 소정시간 인에이블되는 상기 프리차지 인에이블 신호를 생성하고, 상기 프리차지 인에이블 신호가 디스에이블된 이후 상기 센스 앰프 인에이블 신호를 인에이블시키는 제어부를 더 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  8. 제 7 항에 있어서,
    상기 센스 앰프는
    제 1 입력단에 상기 데이터 전압을 입력 받고,
    제 2 입력단에 상기 기준 전압을 인가 받으며,
    상기 스위치는
    상기 프리차지 인에이블 신호에 응답하여 상기 제 2 입력단과 상기 제 1 입력단을 연결 또는 분리시키는 것을 특징으로 하는 반도체 메모리 장치.
  9. 리드 동작시 메모리 소자의 저항 값에 대응되는 전류를 생성하고, 상기 전류에 대응하는 데이터 전압을 생성하는 데이터 저장부; 및
    상기 리드 동작시 소정 시간동안 상기 데이터 전압과 기준 전압을 동일하게 유지시키는 프리차지 동작 이후 상기 데이터 전압과 상기 기준 전압의 전압 레벨 차를 비교하는 데이터 비교 동작을 수행하는 데이터 비교부를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  10. 제 9 항에 있어서,
    리드 신호에 응답하여 소정시간동안 인에이블되는 프리차지 인에이블 신호를 생성하고, 상기 프리차지 인에이블 신호가 디스에이블되면 센스 앰프 인에이블 신호를 생성하는 제어부를 더 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  11. 제 10 항에 있어서,
    상기 데이터 비교부는
    상기 센스 앰프 인에이블 신호에 응답하여 상기 데이터 전압과 상기 기준 전압의 전압 레벨을 비교하는 센스 앰프; 및
    상기 프리차지 인에이블 신호에 응답하여 상기 데이터 전압과 상기 기준 전압의 전압 레벨을 동일하게 유지시키는 스위치를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  12. 제 11 항에 있어서,
    상기 센스 앰프는
    상기 센스 앰프 인에이블 신호가 인에이블되면 제 1 입력단에 입력되는 상기 데이터 전압과 제 2 입력단에 인가되는 상기 기준 전압의 전압 레벨을 비교하고, 상기 센스 앰프 인에이블 신호가 디스에이블되면 비활성화되는 것을 특징으로 하는 반도체 메모리 장치.
  13. 제 12 항에 있어서,
    상기 스위치는 상기 프리차지 인에이블 신호가 인에이블되면 상기 제 1 입력단을 상기 제 2 입력단과 연결시키고, 상기 프리차지 인에이블 신호가 디스에이블되면 상기 제 1 입력단을 상기 제 2 입력단과 분리시키는 것을 특징으로 하는 반도체 메모리 장치.
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