KR100879780B1 - 반도체메모리장치의 코아전압발생회로 - Google Patents

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Abstract

본 발명은 반도체메모리장치에 관한 것으로, 본 발명의 일 측면에 따르면, 코아전압을 생성하여 출력단으로 출력하기 위한 코아전압생성수단; 풀업구동 제어신호에 의해 제어되고 오버드라이빙시에 상기 출력단을 상기 코아전압보다 더 높은 고전압으로 구동하기 위한 다수의 오버드라이빙 풀업수단; 및 테스트모드신호에 응답하여 상기 풀업구동 제어신호를 상기 다수의 오버드라이빙 풀업수단에 선택적으로 전달하기 위한 다수의 스위칭수단을 구비하는 반도체메모리장치의 코아전압발생회로가 제공된다.
Figure R1020020086487
반도체메모리장치, 코아전압발생회로, 테스트모드, 디코더.

Description

반도체메모리장치의 코아전압발생회로{Core Voltage Generator in Semiconductor Memory Device}
도 1은 종래의 오버드라이빙이 적용된 코아전압발생회로도,
도 2는 본 발명에 의한 오버드라이빙이 적용된 코아전압발생회로의 실시예,
도 3은 도 2의 제어신호를 출력하는 디코더회로의 실시예,
도 4는 도 2의 동작타이밍도.
본 발명은 반도체메모리장치(Semiconductor Memory Device)에 관한 것으로서, 더욱 상세하게는 코아영역(core area)에 전원(power)을 공급하는 코아전압발생회로(Vcore Voltage generator)에 관한 것이다.
디램(DRAM:Dynamic Random Access Memory)은 반도체메모리장치의 대표적인 소자로서, 하나의 액세스트랜지스터(access transistor)와 하나의 캐패시터(capacitor)가 메모리셀(memory cell)의 단위(unit)구조를 이루고 있다. 디램의 메모리셀은 데이터(data)의 유지(retention)동작을 위해 리프레쉬(refresh)를 필요로 하며, 디램이 고집적(high-density)화될수록 셀사이즈(cell size)가 작아지면서 동작전류도 점차 낮게 되고 있어, 안정한 데이터유지동작이 더욱 중요하게 된다.
한편 디램(DRAM) 내부는 크게, 메모리셀(memory cell)과 워드라인(word line)과 비트라인(bit line) 및 센스앰프(sense amplifier) 등이 존재하는 코아영역(core area)과, 입/출력 버퍼(input/output buffer)와 디코더(decoder) 및 기타 전압발생회로(voltage generator) 등이 존재하는 주변영역(peripheral area)으로 나뉘어진다.
코아영역은 주변영역보다 상대적으로 타이트한 디자인-룰이 적용되는 곳으로, 소자의 크기들 또한 상대적으로 주변영역보다 작게 구현된다. 한편 주변영역에 있는 회로들은 상대적으로 칩 외부와의 인터페이스를 고려하여 높은 구동력을 갖도록 설계되는데, 이러한 사안들을 고려하여 코아영역에 사용되는 전원과 주변영역에 사용되는 전원이 서로 다르게 사용되는 것이 기술적 추세이다.
코아영역에 코아전압 Vcore가 동작전원으로 사용된다.
이 코아전압 Vcore은 온-칩(on-chip)상에 탑재되는 코아전압발생회로로부터 발생되는 전압으로서, 안정한 전압레벨을 유지하여야 하는 동작전원이다.
최근들어와서는 센스앰프(sense amplifier)의 오버드라이빙(over driving)이 개념이 도입되면서, 이 오버드라이빙동작을 위해 코아전압발생회로의 출력에 오버드라이빙을 위한 수단을 강구하여 왔다.
이와 관련하여 도 1은 통상의 오버드라이빙수단이 추가된 디램의 코아전압발생회로의 구조를 간략하게 나타낸 회로도이다.
도 1의 구성은, 코아전압발생회로 100과, 오버드라이빙을 위한 2개의 풀업(pull-up)수단으로서의 피모스트랜지스터 P1, P2로 구성된다. 도 1의 구성에서 각각 피모스트랜지스터 P1, P2의 소오스전원으로 공급되는 VOL1은 코아전압 Vcore보다 전압레벨이 더 높은 전압원이다. 그리고 도 1의 구성에서는 오버드라이빙을 위한 피모스트랜지스터의 수가 2개로 이루어진 것을 예로 들었으나, 이는 칩 설계시 오버드라이빙 동작을 고려하여 다수개로 이루어지게 된다. 그리고 이렇게 다수개로 이루어지는 피모스트랜지스터들의 사용을 결정하는 방법은, 도 1에 도시된 바와 같이 메탈옵션(metal option)을 사용하는 방법을 취하여 왔다.
도 1의 구성에 따른 특징을 살펴 보겠다. 도 1에 도시된 바와 같이, 종래의 코아전압발생회로의 출력인 Vcore는 일정한 전압레벨을 유지하여야 한다. 코아전압발생회로 100의 출력부에서의 오버드라이빙은, 센스앰프(도시되지 않음)에서 비트라인(bitline) 또는 상보비트라인(/bitline)을 코아전압 Vcore 또는 접지전압 Vss로 벌려주어야(이를 디벨로핑(developing)이라 함) 하는데, 이 동작이 좀 더 신속하게 이루어지기 위해 필요하다. 여기서 코아전압발생회로 100의 출력단에 연결된 피모스트랜지스터 P0, P1의 연결여부에 의해 코아전압 Vcore보다 높은 레벨의 전압인 Vol1이 공급되거나 또는 차단된다. 이 코아전압 Vcore의 오버드라이빙 정도를 변경시키기 위해 종래에는 메탈옵션(metal option)을 사용하였다. 그러나 이렇게 되면 메탈층(metal layer)의 회로변경을 필요로 하므로, 물리적으로 많은 시간과 비용(장비사용 등에 따른 비용)이 소모된다.
본 발명은 상기와 같은 문제점을 해결하기 위하여 안출된 것으로서, 그 목적은 간단하게 오버드라이빙 변경이 이루어지는 반도체메모리장치의 코아전압발생회로를 제공함에 있다.
본 발명의 다른 목적은, 오버드라이빙 동작특성의 파악 및 최적화시키는데 있어서의 소요시간 및 비용의 소모를 최소화하는 반도체메모리장치의 코아전압발생회로를 제공함에 있다.
본 발명의 또다른 목적은 오버드라이빙정도를 간단히 소프트웨어적으로 조정 가능하게 하는 반도체메모리장치의 코아전압발생회로를 제공함에 있다.
상기의 기술적 과제를 달성하기 위한 본 발명의 일 측면에 따르면, 코아전압을 생성하여 출력단으로 출력하기 위한 코아전압생성수단; 풀업구동 제어신호에 의해 제어되고 오버드라이빙시에 상기 출력단을 상기 코아전압보다 더 높은 고전압으로 구동하기 위한 다수의 오버드라이빙 풀업수단; 및 테스트모드신호에 응답하여 상기 풀업구동 제어신호를 상기 다수의 오버드라이빙 풀업수단에 선택적으로 전달하기 위한 다수의 스위칭수단을 구비하는 반도체메모리장치의 코아전압발생회로가 제공된다.
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이하, 본 발명의 바람직한 실시예를 첨부도면을 참조하여 상세히 설명한다.
설명에 앞서 본 발명에 의한 반도체메모리장치의 코아전압발생회로의 주된 특징은, 오버드라이빙정도를 테스트모드의 간단한 소프트웨어적 동작명령 입력으로 변화가능하게 하는 코아전압발생회로임을 주목하여야 할 것이다.
도 2는 본 발명에 의한 오버드라이빙이 적용된 코아전압발생회로의 실시예를 도시한 회로도이다.
도 2의 구성은, 코아전압 Vcore를 출력하는 출력라인과, 코아전압 발생기(Vcore generator)의 풀업구동 제어신호에 의해 제어되고 오버드라이빙(over driving)시에 상기 출력라인에 상기 코아전압보다 더 높은 전압 Vol1을 공급하기 위한 풀업(pull-up)수단 P11과, 상기 코아전압의 출력과 상기 풀업수단 P11과의 연결라인상에 형성되고 테스트모드신호 tm_over<0>의 입력에 응답하여 동작하는 스위칭수단 T0,T1과, 상기 코아전압의 출력에 제어되고 오버드라이빙(over driving)시에 상기 출력라인에 상기 코아전압보다 더 높은 전압 Vol1을 공급하기 위한 풀업수단 P12와, 상기 코아전압의 출력과 상기 풀업수단 P12와의 연결라인상에 형성되고 테스트모드신호 tm_over<1>의 입력에 응답하여 동작하는 스위칭수단 T2,T3으로 구성된다.
여기서 풀업수단 P11, P12는 도시된 바와 같이, 2개로 실시구성되었으나, 이 개수는 조정될 수 있다. 그리고 스위칭(switching)수단 T0, T1, T2, T3은 바람직하게 전달게이트(transmission gate)로 실시되었으나, 이는 다른 스위칭소자로 적용할 수도 있다.
도 3은 본 발명의 오버드라이빙이 적용된 코아전압발생회로의 오버드라이빙 동작을 조정하도록 하는 테스트모드신호 tm_over<0:1>을 발생하는 디코더(decoder)회로의 실시예이다. 그 구성은, signal신호와 테스트모드진입펄스신호 tm_enter와 테스트모드탈출신호 tm_exit의 조합을 통해 tm_over<0>을 발생하는 제1테스트모드신호발생수단 3A와, 상기 signal신호와 테스트모드진입펄스신호 tm_enter와 테스트모드탈출신호 tm_exit의 조합을 통해 tm_over<1>을 발생하는 제2테스트모드신호발생수단 3B로 구성된다. 그리고 각 테스트모드신호발생수단은, 낸드게이트들(NAND1∼NAND3, NAND4∼NAND6)로 실시 구성되었다. 여기에서 테스트모드신호발생수단의 개수가 2개로 구성되는데, 이는 도 2의 본 발명의 오버드라이빙이 적용된 코아전압발생회로의 풀업수단 (P11, P12)이 2개로 구성된 것을 고려한 것이다. 즉, 테스트모드신호발생수단의 개수는 오버드라이빙이 적용된 코아전압발생회로의 풀업수단의 개수에 비례하여 구성하면 된다.
도 4는 오버드라이빙이 적용된 본 발명에 의한 코아전압발생회로의 동작타이밍도이다.
도 3의 오버드라이빙이 적용된 본 발명에 의한 코아전압발생회로의 오버드라이빙 조정에 관한 동작특성을 도 2 및 도3을 참조하여 설명하겠다.
본 발명에서는 테스트모드발생신호인 tm_over<0:1>이라는 2개의 제어신호를 사용하여 풀업수단 P11 및 P12를 vcore 출력에 연결하거나 또는 제거함으로서 Vcore 오버드라이빙에 영향을 줄 수 있게 된다.
즉, 노멀(normal)한 상태에서는 2개의 테스트모드발생신호인 tm_over<0:1> 신호가 모두 논리 로우(low)이므로, 이들은 코아전압 Vcore출력에 연결된 2개의 피모스트랜지스터 P1, P2에 아무런 영향을 미치지 않는다.
여기서 현재의 상태가 노멀한 경우이므로 만약 오버드라이빙을 시행하기 위해서는, 그 오버드라이빙 정도에 따라 tm_over<0> 또는 tm_over<1>이 논리 하이(high)가 되도록, 도 3의 디코더회로를 동작시킨다.
즉, 도 4의 동작타이밍도를 참조하면, signal신호가 논리 하이(high)일 때 테스트모드진입펄스신호인 tm_enter가 발생하면 tm_over<0>이 논리 하이(high)로 출력된다. 그래서 도 2의 스위칭수단 T0가 오프(off)되고 스위칭수단 T1이 온(on)되어, 결과적으로 풀업수단 P11이 턴온(turn-on)되어 동작한다.
그리고 signal신호가 논리 로우(low)일 때 테스트모드진입펄스신호인 tm_enter가 발생하면 tm_over<1>이 논리 하이(high)로 출력된다. 그래서 도 2의 스위칭수단 T2가 오프(off)되고 스위칭수단 T3가 온(on)되어, 결과적으로 풀업수단 P12가 턴온되어 동작한다.
여기서 풀업수단 P11과 P12가 턴온(turn-on)되느냐 아니면 턴오프(turn-off)되느냐에 따라서 오버드라이빙의 정도가 조절된다.
한편 테스트모드탈출시 사용되는 신호인 tm_exit가 펄스(pulse)신호로서 발생하면 tm_over<0:1> 신호 모두 노멀상태인 논리 로우(low)레벨을 유지하게 된다.
이처럼 본 발명에서는 오버드라이빙정도를 테스트모드의 간단한 소프트웨어적 동작명령 입력으로 변화가능하게 함으로써, 장비를 이용해 메탈층을 물리적으로 변경하던 종래의 방법을 개선할 수 있다.
이상에서 설명한 바와 같은 본 발명의 오버드라이빙이 적용된 코아전압발생회로는, 간단한 소프트웨어적 동작명령 입력으로 오버드라이빙 정도를 변화가능하게함에 의해, 빠르고 적은 시간 및 비용을 통해서도 오버드라이빙을 최적화시킬 수 있는 효과가 발생한다.

Claims (8)

  1. 코아전압을 생성하여 출력단으로 출력하기 위한 코아전압생성수단;
    풀업구동 제어신호에 의해 제어되고 오버드라이빙시에 상기 출력단을 상기 코아전압보다 더 높은 고전압으로 구동하기 위한 다수의 오버드라이빙 풀업수단; 및
    테스트모드신호에 응답하여 상기 풀업구동 제어신호를 상기 다수의 오버드라이빙 풀업수단에 선택적으로 전달하기 위한 다수의 스위칭수단
    을 구비하는 반도체메모리장치의 코아전압발생회로.
  2. 제1항에 있어서,
    상기 다수의 오버드라이빙 풀업수단은 각각 상기 고전압을 공급하기 위한 고전압단과 상기 출력단 사이에 접속된 피모오스(PMOS)트랜지스터인 반도체메모리장치의 코아전압발생회로.
  3. 제2항에 있어서,
    상기 다수의 스위칭수단은 각각,
    해당 테스트모드신호에 응답하여 상기 풀업구동 제어신호를 해당 피모오스트랜지스터의 게이트로 전달하기 위한 제1 전달게이트; 및
    해당 테스트모드신호에 응답하여 상기 풀업구동 제어신호가 전달되지 않는 동안 해당 피모오스트랜지스터의 게이트에 상기 고전압을 전달하기 위한 제2 전달게이트를 구비하는 반도체메모리장치의 코아전압발생회로.
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