KR101828872B1 - 반도체 메모리 디바이스 - Google Patents

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Abstract

본 발명의 일 실시예에 따른 반도체 메모리 디바이스는 복수의 워드 라인들, 복수의 비트 라인들 및 데이터를 저장하기 위한 복수의 메모리 셀을 포함하는 메모리 셀 어레이; 상기 복수의 비트 라인들 각각의 전압 변화를 센싱하고 증폭하여 출력하는 센스 앰프; 및 상기 메모리 셀 어레이에 미리 정해진 특정 전압 또는 제1 전원 전압을 제공하는 적어도 하나의 전압 드라이버를 포함할 수 있고, 상기 반도체 메모리 디바이스는 메모리 셀 어레이 내부의 고립된 파워를 이용하여 비트 라인 및 상보 비트 라인 간의 포텐셜 차이를 증가시킬 수 있다.

Description

반도체 메모리 디바이스{SEMICONDUCTOR MEMORY DEVICE}
본 발명은 반도체 메모리 디바이스에 관한 것으로, 보다 구체적으로, 프리차지(precharge) 동작시, 센싱 마진(sensing margin)을 증가시키기 위한 반도체 메모리 디바이스에 관한 것이다.
DRAM의 메모리 엑세스 과정을 살펴보면, 액티브 커맨드와 로우 어드레스에 기초하여 워드 라인이 활성화되고, 상기 워드 라인에 접속된 메모리 셀의 데이터가 비트 라인 쌍에 미세전압 차로서 인가되며, 이는 센스 앰프(Sense Amplifier)에 의해 센싱(sensing)되어 논리 판별이 가능한 레벨로 증폭된다.
하지만, 종래의 DRAM은 프리차지 동작시, 센싱 마진의 부족으로 인하여 센싱 타임(sensing time)이 증가하고, 데이터 페일(data fail)이 발생하는 문제점이 있다.
따라서, 본 발명이 이루고자 하는 기술적인 과제는 프리차지 동작시, 센싱 마진을 증가시키기 위한 반도체 메모리 디바이스를 제공하는 것이다.
본 발명의 일 실시예에 따른 반도체 메모리 디바이스는 복수의 워드 라인들, 복수의 비트 라인들 및 데이터를 저장하기 위한 복수의 메모리 셀을 포함하는 메모리 셀 어레이; 상기 복수의 비트 라인들 각각의 전압 변화를 센싱하고 증폭하여 출력하는 센스 앰프; 및 상기 메모리 셀 어레이에 미리 정해진 특정 전압 또는 제1 전원 전압을 제공하는 적어도 하나의 전압 드라이버를 포함할 수 있다.
또한, 상기 메모리 디바이스는 메모리 셀 어레이 내부의 고립된 파워를 이용하여 비트 라인 및 상보 비트 라인 간의 포텐셜 차이를 증가시킬 수 있다.
또한, 상기 제공 전압에 의하여 상기 반도체 메모리 디바이스의 센싱 마진이 증가할 수 있다.
또한, 상기 적어도 하나의 전압 드라이버는 상기 메모리 셀 어레이와 스위치를 경유하여 연결되고, 상기 특정 전압을 제공하기 위한 내부 전압 변환기; 및 상기 스위치를 턴 온/오프 시키기 위한 스위치 컨트롤러를 포함할 수 있다.
또한, 상기 적어도 하나의 전압 드라이버는 상기 스위치 컨트롤러의 제어에 따라 상기 제1 전원 전압을 상기 메모리 셀 어레이에 제공할 수 있다.
또한, 상기 스위치 컨트롤러는 상기 적어도 하나의 전압 드라이버가 상기 메모리 셀 어레이에 상기 제1 전원 전압을 공급하는 경우, 상기 특정 전압은 공급하지 않도록 제어하고, 상기 적어도 하나의 전압 드라이버가 상기 메모리 셀 어레이에 상기 특정 전압을 공급하는 경우, 상기 제1 전원 전압은 공급하지 않도록 제어할 수 있다.
또한, 상기 스위치 컨트롤러는 상기 제1 전원 전압의 레벨과 상기 특정 전압의 레벨을 비교하는 인에이블 블락; 및 상기 인에이블 블락의 출력 신호에 기초하여 상기 스위치를 턴 온/오프 시키는 컨트롤 블락을 포함할 수 있다.
또한, 상기 내부 전압 변환기는 상기 제1 전원 전압의 레벨과 기준 전압 레벨을 비교하는 비교기; 및 상기 비교기의 출력 신호에 기초하여 상기 내부 전압 변환기가 제공하는 특정 전압의 레벨을 제어하는 레벨 변환 블락을 포함할 수 있다.
또한, 상기 인에이블 블락은 소스 단자가 그라운드 전압에 접속되고, 게이트 단자에 인에이블 신호를 입력받는 제1 엔모스 트랜지스터; 소스 단자가 상기 제1 엔모스 트랜지스터의 드레인 단자에 접속되고, 게이트 단자에 상기 제1 전원 전압을 입력받는 제2 엔모스 트랜지스터; 소스 단자가 상기 제1 엔모스 트랜지스터의 드레인 단자에 접속되고, 게이트 단자에 상기 특정 전압을 입력받는 제3 엔모스 트랜지스터; 드레인 단자가 상기 제2 엔모스 트랜지스터의 드레인 단자에 접속되는 제4 엔모스 트랜지스터; 드레인 단자가 상기 제3 엔모스 트랜지스터의 드레인 단자에 접속되는 제5 엔모스 트랜지스터; 소스 단자가 제2 전원 전압에 접속되고, 드레인 단자가 상기 제4 엔모스 트랜지스터의 소스 단자에 접속되며, 게이트 단자가 상기 제4 엔모스 트랜지스터의 게이트 단자 및 상기 제5 엔모스 트랜지스터의 소스 단자에 접속되는 제1 피모스 트랜지스터; 및 소스 단자가 제2 전원 전압에 접속되고, 드레인 단자가 상기 제5 엔모스 트랜지스터의 소스 단자에 접속되며, 게이트 단자가 상기 제5 엔모스 트랜지스터의 게이트 단자 및 상기 제4 엔모스 트랜지스터의 소스 단자에 접속되는 제2 피모스 트랜지스터를 포함할 수 있고, 상기 제1 전원 전압 및 상기 특정 전압에 기초하여 상기 제4 엔모스 트랜지스터의 드레인 단자 또는 상기 제5 엔모스 트랜지스터의 드레인 단자로 출력 신호를 출력할 수 있다.
또한, 상기 컨트롤 블락은 상기 인에이블 블락의 출력 신호가 로직 레벨 하이에 해당하는 경우, 상기 스위치를 턴 온 시키도록 제어할 수 있다.
또한, 상기 컨트롤 블락은 상기 인에이블 블락의 출력 신호가 로직 레벨 로우에 해당하는 경우, 상기 스위치를 턴 오프 시키도록 제어하고, 상기 제1 전원 전압을 상기 메모리 셀 어레이에 공급하도록 제어할 수 있다.
또한, 상기 비교기는 소스 단자가 그라운드 전압에 접속되고, 게이트 단자에 인에이블 신호를 입력받는 제6 엔모스 트랜지스터; 소스 단자가 상기 제6 엔모스 트랜지스터의 드레인 단자에 접속되고, 게이트 단자에 상기 제1 전원 전압을 입력받는 제7 엔모스 트랜지스터; 소스 단자가 상기 제6 엔모스 트랜지스터의 드레인 단자에 접속되고, 게이트 단자에 상기 기준 전압을 입력받는 제8 엔모스 트랜지스터; 드레인 단자가 상기 제7 엔모스 트랜지스터의 드레인 단자에 접속되는 제9 엔모스 트랜지스터; 드레인 단자가 상기 제8 엔모스 트랜지스터의 드레인 단자에 접속되는 제10 엔모스 트랜지스터; 소스 단자가 제2 전원 전압에 접속되고, 드레인 단자가 상기 제9 엔모스 트랜지스터의 소스 단자에 접속되며, 게이트 단자가 상기 제9 엔모스 트랜지스터의 게이트 단자 및 상기 제10 엔모스 트랜지스터의 소스 단자에 접속되는 제3 피모스 트랜지스터; 및 소스 단자가 제2 전원 전압에 접속되고, 드레인 단자가 상기 제10 엔모스 트랜지스터의 소스 단자에 접속되며, 게이트 단자가 상기 제10 엔모스 트랜지스터의 게이트 단자 및 상기 제9 엔모스 트랜지스터의 소스 단자에 접속되는 제4 피모스 트랜지스터를 포함하며, 상기 제1 전원 전압 및 상기 기준 전압에 기초하여 상기 제9 엔모스 트랜지스터의 드레인 단자 또는 상기 제10 엔모스 트랜지스터의 드레인 단자로 출력 신호를 출력할 수 있다.
또한, 상기 레벨 변환 블락은 소스 단자가 그라운드 전압에 접속되고, 게이트 단자에 상기 비교기의 출력 신호를 입력받는 제11 엔모스 트랜지스터; 소스 단자가 상기 제11 엔모스 트랜지스터의 드레인 단자와 접속되고, 게이트 단자에 상기 메모리 셀 어레이에 제공될 특정 전압이 입력되는 제12 엔모스 트랜지스터; 소스 단자가 상기 제11 엔모스 트랜지스터의 드레인 단자와 접속되고, 게이트 단자에 상기 메모리 셀 어레이에 제공될 특정 전압을 조정하기 위한 제어 전압이 입력되는 제13 엔모스 트랜지스터; 소스 단자가 제2 전원 전압에 접속되고, 게이트 단자 및 드레인 단자가 공통 접속되어 상기 제12 엔모스 트랜지스터의 드레인 단자에 접속되는 제5 피모스 트랜지스터; 소스 단자가 제2 전원 전압에 접속되고, 게이트 단자가 상기 제5 피모스 트랜지스터의 게이트 단자에 접속되며, 드레인 단자가 상기 제13 엔모스 트랜지스터의 드레인 단자에 접속되는 제6 피모스 트랜지스터; 소스 단자가 제2 전원 전압에 접속되고, 게이트 단자가 상기 제13 엔모스 트랜지스터의 드레인 단자에 접속되는 제7 피모스 트랜지스터; 및 상기 제7 피모스 트랜지스터의 드레인 단자에 접속되고, 상기 제12 엔모스 트랜지스터의 게이트 단자에 상기 메모리 셀 어레이에 제공될 특정 전압을 인가하는 전압 소스를 포함하고, 상기 비교기의 출력 신호에 기초하여 상기 제어 전압의 레벨을 이용하여 상기 메모리 셀 어레이에 제공될 특정 전압의 레벨을 조정할 수 있다.
또한, 상기 레벨 변환 블락은 상기 비교기의 출력 신호가 로직 레벨 하이에 해당하는 경우, 상기 특정 전압의 레벨을 조정할 수 있다.
또한, 상기 미리 정해진 특정 전압의 레벨은 1.3V에 해당할 수 있다.
또한, 본 발명의 일 실시예에 따른 반도체 메모리 시스템은 상기 반도체 메모리 디바이스를 포함할 수 있다.
본 발명의 일 실시예에 따른 반도체 메모리 디바이스 동작 방법은 (a) 제1 전원 전압의 레벨과 메모리 셀 어레이에 제공되는 특정 전압 레벨을 비교하는 단계; (b) 상기 비교 결과를 이용하여 상기 메모리 셀 어레이에 상기 제1 전원 전압 또는 상기 특정 전압 중 어느 하나를 제공하는 단계; (c) 상기 제1 전원 전압 또는 상기 특정 전압이 제공되어, 상기 반도체 메모리 디바이스의 센싱 마진이 증가하는 단계; 및 (d) 센스 앰프의 센싱에 따라 비트 라인 및 상보 비트 라인 간의 포텐셜 차이가 증가하는 단계를 포함하고, 상기 (d)단계는 (a) 내지 (d)단계가 반복될 때, 메모리 셀 어레이 내부의 고립된 파워를 이용하여 비트 라인 및 상보 비트 라인 간의 포텐셜 차이가 증가하는 단계를 포함할 수 있다.
또한, 상기 (b) 단계는 상기 제1 전원 전압의 레벨이 상기 특정 전압 레벨보다 큰 경우, 상기 제1 전원 전압을 상기 메모리 셀 어레이에 제공하는 단계를 포함할 수 있다.
또한, 상기 (b) 단계는 상기 특정 전압 레벨이 상기 제1 전원 전압의 레벨보다 큰 경우, 상기 특정 전압을 상기 메모리 셀 어레이에 제공하는 단계를 포함할 수 있다.
또한, 상기 반도체 메모리 디바이스 동작 방법은 상기 특정 전압의 레벨을 기준 전압의 레벨을 이용하여 조정하는 단계를 더 포함할 수 있다.
본 발명의 일 실시예에 따른 반도체 메모리 디바이스에 따르면 프리차지 동작시, 센싱 마진이 증가하여 센싱 속도를 향상시키고 데이터 페일을 감소시킬 수 있는 효과가 있다.
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 상세한 설명이 제공된다.
도 1은 본 발명의 일 실시예에 따른 반도체 메모리 디바이스를 나타내는 도면이다.
도 2는 본 발명의 일 실시예에 따른 전압 드라이버를 나타내는 도면이다.
도 3은 도 2에 도시된 스위치 컨트롤러의 일 실시예를 나타내는 도면이다.
도 4a는 도 3의 인에이블 블락의 일 실시예를 나타내는 도면이다.
도 4b는 도 3의 제1 컨트롤 블락의 일 실시예를 나타내는 도면이다.
도 4c는 도 3의 제2 컨트롤 블락의 일 실시예를 나타내는 도면이다.
도 5는 도 2의 내부 전압 변환기의 일 실시예를 나타내는 도면이다.
도 6a는 도 5의 비교기의 일 실시예를 나타내는 도면이다.
도 6b는 도 5의 레벨 변환 블락의 일 실시예를 나타내는 도면이다.
도 7은 도 1에 도시된 반도체 메모리 디바이스의 동작을 나타내기 위한 도면이다.
도 8은 본 발명의 일 실시예에 따른 반도체 메모리 디바이스의 동작 방법을 나타내는 흐름도이다.
도 9는 도 1에 도시된 반도체 메모리 디바이스를 포함하는 메모리 모듈을 나타낸다.
도 10은 도 8에 도시된 메모리 모듈을 포함하는 메모리 시스템의 블락도를 나타낸다.
도 11은 도 1에 도시된 반도체 메모리 디바이스를 포함하는 메모리 시스템의 일 실시예를 나타낸다.
도 12는 도 1에 도시된 반도체 메모리 디바이스를 포함하는 메모리 시스템의 다른 실시 예를 나타낸다.
본 명세서에 개시되어 있는 본 발명의 개념에 따른 실시 예들에 대해서 특정한 구조적 또는 기능적 설명들은 단지 본 발명의 개념에 따른 실시 예들을 설명하기 위한 목적으로 예시된 것으로서, 본 발명의 개념에 따른 실시 예들은 다양한 형태들로 실시될 수 있으며 본 명세서에 설명된 실시 예들에 한정되지 않는다.
본 발명의 개념에 따른 실시 예들은 다양한 변경들을 가할 수 있고 여러 가지 형태들을 가질 수 있으므로 실시 예들을 도면에 예시하고 본 명세서에 상세하게 설명하고자 한다. 그러나, 이는 본 발명의 개념에 따른 실시 예들을 특정한 개시 형태들에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물, 또는 대체물을 포함한다.
제1 또는 제2 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 상기 구성 요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로만, 예컨대 본 발명의 개념에 따른 권리 범위로부터 이탈되지 않은 채, 제1구성요소는 제2구성요소로 명명될 수 있고, 유사하게 제2구성요소는 제1구성요소로도 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 명세서에서 사용한 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 명세서에서, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 가진다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 갖는 것으로 해석되어야 하며, 본 명세서에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시 예를 설명함으로써, 본 발명을 상세히 설명한다.
도 1은 본 발명의 일 실시예에 따른 반도체 메모리 디바이스를 나타내는 도면이다. 도 1을 참조하면, 반도체 메모리 디바이스(100)는 메모리 셀 어레이(MEMORY CELL ARRAY; 110), 로우 디코더(ROW DECODER; 120), 센스 앰프(SA; 130), 입/출력 게이트(I/O GATE; 140), 입/출력 드라이버(I/O DRAIVER; 150), 컬럼 디코더 (COLUMN DECODER; 160), 및 전압 드라이버(VOLTAGE DRIVER; 170)를 포함한다.
메모리 셀 어레이(110)는 다수의 워드 라인들(WL1 내지 WLn; n은 자연수), 다수의 비트 라인들(BL1 내지 BLm; m은 자연수), 및 데이터를 저장하기 위한 다수 개의 메모리 셀들을 포함한다.
여기서, 다수의 비트 라인들(BL1~BLm) 각각은 비트 라인(B/L)과 상보 비트 라인(B/LB)을 포함한다.
로우 디코더(120)는 로우 어드레스를 디코딩하고 디코딩 결과에 따라 복수의 워드 라인들(W/L1~W/Ln) 중에서 어느 하나의 워드 라인을 선택한다.
센스 앰프(130)는 각각이 복수의 비트 라인들(BL1 내지 BLm) 각각의 전압 변화를 센싱하여 증폭하여 출력한다.
컬럼 디코더(160)는 컬럼 어드레스를 디코딩하고 디코딩 결과에 따라 복수의 칼럼 선택 신호들을 발생한다.
입/출력 게이트(140)는 컬럼 디코더(160)로부터 출력된 상기 다수의 칼럼 선택 신호들에 따라 센스 앰프(130)와 입/출력 드라이버(150)를 접속한다.
예컨대, 라이트(write) 동작 동안, 상기 입/출력 게이트(140)는 상기 컬럼 디코더(160)로부터 출력된 상기 복수의 칼럼 선택 신호들에 따라 입/출력 드라이버(150)로부터 출력된 라이트 데이터를 센스 앰프(130)로 전송한다. 또한, 리드 동작 동안, 상기 입/출력 게이트(140)는 상기 컬럼 디코더(160)로부터 출력된 상기 복수의 칼럼 선택 신호들에 따라 센스 앰프(130)에 의하여 센싱 및 증폭된 복수의 신호들을 상기 입/출력 드라이버(150)로 전송한다.
반도체 메모리 디바이스(100)가 리드 동작 또는 라이트 동작을 수행하기 위하여, 상기 센스 앰프(130)는 적어도 하나의 제어 신호를 입력받을 수 있다.
전압 드라이버(170)는 상기 메모리 셀 어레이(110)에 미리 정해진 크기의 전압을 공급할 수 있으며, 복수 개로 구성될 수도 있다.
도 2는 본 발명의 일 실시예에 따른 전압 드라이버를 나타내는 도면이다. 도 2를 참고하면, 상기 전압 드라이버(170)는 내부 전압 변환기(IVC: Internal Voltage Converter; 172), 스위치 컨트롤러(Switch Controller; 174), 제1 스위치(176) 및 제2 스위치(178)를 포함한다. 상기 제1 스위치(176) 및 상기 제2 스위치(178)는 피모스 트랜지스터로 구현될 수 있다.
상기 제1 스위치(176)의 일측 단자는 제1 전원 전압(VCCA)을 인가받을 수 있도록 접속되고, 타측 단자는 메모리 셀 어레이(110)와 접속되는 신호 라인(SL)에 접속되며, 상기 제1 스위치(176)의 게이트 단자는 상기 스위치 컨트롤러(174)와 접속된다. 이때, 상기 제1 전원 전압(VCCA)는 외부에서 인가되는 전압에 해당할 수 있으나 이에 한정되는 것은 아니다.
상기 제2 스위치(178)의 일측 단자는 상기 내부 전압 변환기(172)와 접속되고, 타측 단자는 메모리 셀 어레이(110)와 접속되는 신호 라인(SL)에 접속되며, 상기 제2 스위치(178)의 게이트 단자는 상기 스위치 컨트롤러(174)와 접속된다.
상기 내부 전압 변환기(172)는 상기 제2 스위치(178)가 턴 온 된 경우 특정 전압 레벨(예컨대, 1.3V)을 신호 라인(SL)을 통해 메모리 셀 어레이(110)로 인가할 수 있다.
상기 스위치 컨트롤러(174)는 상기 제1 스위치(176) 및 제2 스위치(178)를 턴 온/오프 시킬 수 있다. 상기 스위치 컨트롤러(174)가 상기 제1 스위치(176)를 턴 온 시킬 경우에는 상기 제2 스위치(178)를 턴 오프 시키고, 상기 제2 스위치(178)를 턴 온 시킬 경우에는 상기 제1 스위치(176)를 턴 오프 시킬 수 있다.
상기 제1 스위치가 턴 온 되는 경우, 제1 전원 전압(VCCA)가 메모리 셀 어레이(110)로 인가될 수 있다. 이때, 상기 제1 전원 전압(VCCA)의 레벨은 상기 특정 전압 레벨(예컨대, 1.3V)과 같거나 클 수 있다.
예컨대, 상기 제1 스위치(176)에 상기 스위치 컨트롤러(174)로부터 로우 신호가 입력되고, 상기 제2 스위치(178)에 상기 스위치 컨트롤러(174)로부터 하이 신호가 입력되면, 상기 제1 스위치(176)는 턴 온 되고, 상기 제2 스위치(178)는 턴 오프 된다. 따라서, 상기 제1 전원 전압(VCCA)이 메모리 셀 어레이(110)로 입력된다.
상기 제1 스위치(176)에 상기 스위치 컨트롤러(174)로부터 하이 신호가 입력되고, 상기 제2 스위치(178)에 상기 스위치 컨트롤러(174)로부터 로우 신호가 입력되면, 상기 제1 스위치(176)는 턴 오프 되고, 상기 제2 스위치(178)는 턴 온 된다. 따라서, 상기 내부 전압 변환기(172)에서 발생되는 특정 전압 레벨(예컨대, 1.3V)이 메모리 셀 어레이(110)로 입력된다.
도 3은 도 2에 도시된 스위치 컨트롤러의 일 실시예를 나타내는 도면이다. 도 3을 참고하면, 상기 스위치 컨트롤러(174)는 인에이블 블락(Enable Block; 200), 제1 컨트롤 블락(First Control Block; 300) 및 제2 컨트롤 블락(Second Control Block; 400)을 포함한다.
인에이블 블락(200)은 제1 전원 전압(VCCA) 레벨과 상기 특정 전압 레벨(예컨대, 1.3V)을 비교하여, 출력 신호(CN)를 제1 컨트롤 블락(300)에 인가한다.
제1 컨트롤 블락(300)은 상기 인에이블 블락(200)의 출력 신호(CN), 상기 반도체 메모리 디바이스(100)의 동작 여부를 나타내는 동작 인에이블 신호(OE) 및 상기 센스 앰프(130)의 센싱 여부를 나타내는 센싱 인에이블 신호(SE)를 입력받아 스위치 인에이블 신호(PE)를 제2 컨트롤 블락(400)에 출력한다.
제2 컨트롤 블락(400)은 상기 스위치 인에이블 신호(PE) 및 반도체 메모리 디바이스(100)의 파워 다운인지 여부에 관한 파워 다운 신호(PD)를 입력받아 상기 제1 스위치(176) 및 제2 스위치(178)를 제어하기 위한 제어 신호를 발생하여 상기 제1 스위치(176) 및 제2 스위치(178)에 출력한다.
도 4a는 도 3의 인에이블 블락의 일 실시예를 나타내는 도면이다. 도 4a를 참고하면, 상기 인에이블 블락(200)은 제1 엔모스 트랜지스터(210), 제2 엔모스 트랜지스터(220), 제3 엔모스 트랜지스터(230), 제4 엔모스 트랜지스터(270), 제5 엔모스 트랜지스터(290), 제1 피모스 트랜지스터(240), 제2 피모스 트랜지스터(250), 제3 피모스 트랜지스터(260) 및 제4 피모스 트랜지스터(280), 제5 피모스 트랜지스터(245) 및 제6 피모스 트랜지스터(255), 제1 인버터(275) 및 제2 인버터(265)를 포함한다.
인에이블 신호(EN)가 제1 엔모스 트랜지스터(210)의 게이트 단자, 제1 피모스 트랜지스터(240)의 게이트 단자, 제2 피모스 트랜지스터(250)의 게이트 단자, 제5 피모스 트랜지스터(245)의 게이트 단자 및 제6 피모스 트랜지스터(255)의 게이트 단자에 인가된다.
인에이블 신호(EN)가 로직 레벨 하이가 인가되는 경우, 상기 제1 엔모스 트랜지스터(210)는 턴 온 되지만, 제1 피모스 트랜지스터(240), 제2 피모스 트랜지스터(250), 제5 피모스 트랜지스터(245) 및 제6 피모스 트랜지스터(255)는 턴 오프 된다.
제1 엔모스 트랜지스터(210)의 소스 단자는 그라운드 포텐셜에 접속되고, 제1 엔모스 트랜지스터(210)의 드레인 단자는 상기 제2 엔모스 트랜지스터(220) 및 제3 엔모스 트랜지스터(230)의 소스 단자에 접속된다.
상기 제2 엔모스 트랜지스터(220) 및 제3 엔모스 트랜지스터(230)의 게이트 단자에 각각 제1 전원 전압(VCCA) 및 특정 전압 레벨이 인가된다.
제3 피모스 트랜지스터(260)의 게이트 단자 및 제4 엔모스 트랜지스터(270)의 게이트 단자는 제1 노드(N1)에 공통 접속되고, 상기 제3 피모스 트랜지스터(260)의 드레인 단자 및 제4 엔모스 트랜지스터(270)의 드레인 단자는 제2 노드(N2)에 공통 접속된다.
상기 제4 엔모스 트랜지스터(270)의 소스 단자는 제2 엔모스 트랜지스터(220)의 드레인 단자에 접속되고, 제3 피모스 트랜지스터(260)의 소스 단자는 제2 전원 전압(VDD)에 접속된다.
제4 피모스 트랜지스터(280)의 게이트 단자 및 제5 엔모스 트랜지스터(290)의 게이트 단자는 제2 노드(N2)에 공통 접속되고, 상기 제4 피모스 트랜지스터(280)의 드레인 단자 및 제5 엔모스 트랜지스터(290)의 드레인 단자는 제1 노드(N1)에 공통 접속된다.
상기 제5 엔모스 트랜지스터(290)의 소스 단자는 제3 엔모스 트랜지스터(230)의 드레인 단자에 접속되고, 제4 피모스 트랜지스터(280)의 소스 단자는 제2 전원 전압(VDD)에 접속된다. 이때, 상기 제2 전원 전압(VDD)의 레벨은 제1 전원 전압(VCCA)의 레벨과 동일할 수도 있고, 다를 수도 있다.
제1 인버터(275)의 입력 단자는 제1 노드(N1)에 접속되어 제1 노드(N1)의 신호를 인버팅한 출력 신호(CN)를 출력한다.
제2 인버터(265)의 입력 단자는 제2 노드(N2)에 접속되어 제2 노드(N2)의 신호를 인버팅한 출력 신호(/CN)를 출력한다.
제4 피모스 트랜지스터(280)의 게이트 단자 및 제5 엔모스 트랜지스터(290)의 게이트 단자는 공통 접속되기 때문에, 제5 엔모스 트랜지스터(290)가 턴 온 되는 경우, 제4 피모스 트랜지스터(280)는 턴 오프 되고, 제5 엔모스 트랜지스터(290)가 턴 오프 되는 경우, 제4 피모스 트랜지스터(280)는 턴 온 된다.
제4 피모스 트랜지스터(280)는 턴 온 되고, 제5 엔모스 트랜지스터(290)가 턴 오프 되는 경우, 제4 피모스 트랜지스터(280)가 턴 온 되어 제1 노드(N1)는 로직 레벨 하이에 해당하고, 제3 피모스 트랜지스터(260)는 턴 오프 되고, 제4 엔모스 트랜지스터(270)는 턴 온 된다.
따라서, 제2 노드(N2)는 로직 레벨 로우에 해당한다. 결국, 제1 노드(N1) 및 제2 노드(N2)의 로직 레벨은 서로 반대에 해당한다.
제5 피모스 트랜지스터(245)의 드레인 단자는 제2 노드(N2)에 접속되고, 제5 피모스 트랜지스터(245)의 소스 단자는 제2 전원 전압(VDD)에 접속된다.
제6 피모스 트랜지스터(255)의 드레인 단자는 제1 노드(N1)에 접속되고, 제6 피모스 트랜지스터(255)의 소스 단자는 제2 전원 전압(VDD)에 접속된다.
인에이블 신호(EN)가 제5 피모스 트랜지스터(245)의 게이트 단자 및 제6 피모스 트랜지스터(255)의 게이트 단자에 인가되고, 상기 인에이블 신호(EN)가 로직 레벨 하이에 해당할 경우, 상기 제5 피모스 트랜지스터(245) 및 제6 피모스 트랜지스터(255)는 턴 오프 된다.
상기 인에이블 신호(EN)가 로직 레벨 로우에 해당할 경우, 상기 제5 피모스 트랜지스터(245) 및 제6 피모스 트랜지스터(255)는 턴 온 되어, 제1 노드(N1) 및 제2 노드(N2)의 로직 레벨이 하이가 된다.
인에이블 신호(EN)가 제1 피모스 트랜지스터(240)의 게이트 단자 및 제2 피모스 트랜지스터(250)의 게이트 단자에 인가되고, 상기 인에이블 신호(EN)가 로직 레벨 하이에 해당할 경우, 제1 피모스 트랜지스터(240) 및 제2 피모스 트랜지스터(250)는 턴 오프 된다.
상기 인에이블 신호(EN)가 로직 레벨 로우에 해당할 경우, 제1 피모스 트랜지스터(240) 및 제2 피모스 트랜지스터(250)는 턴 온 되어 제2 엔모스 트랜지스터(220)의 드레인 단자 및 제3 엔모스 트랜지스터(230)의 드레인 단자를 쇼트(short) 시키고, 제4 엔모스 트랜지스터(270)의 게이트 단자 및 제5 엔모스 트랜지스터(290)의 게이트 단자를 쇼트시킨다.
상기 인에이블 블락(200)은 제1 전원 전압(VCCA) 및 특정 전압(예컨대, 1.3V)을 인가받으며, 상기 제1 전원 전압(VCCA)의 레벨과 특정 전압(예컨대, 1.3V)의 레벨 중 어느 쪽 레벨이 더 큰지에 따라 다른 로직 레벨을 갖는 출력 신호(CN)를 출력할 수 있다.
예컨대, 상기 제1 전원 전압(VCCA)의 레벨이 특정 전압(예컨대, 1.3V)의 레벨보다 큰 경우, 제2 엔모스 트랜지스터(220)의 드레인 단자와 소스 단자를 통해 제3 노드(N3)로 흐르는 전류가 제3 엔모스 트랜지스터(230)의 드레인 단자와 소스 단자를 통해 제3 노드(N3)로 흐르는 전류보다 더 높다.
따라서, 제2 엔모스 트랜지스터(220)의 드레인 단자의 전압은 낮아지고, 제3 엔모스 트랜지스터(230)의 드레인 단자의 전압은 높아지며, 상기 제5 엔모스 트랜지스터(290)가 턴 온 되는 경우, 제1 노드(N1)의 로직 레벨은 하이가 된다. 이때, 제1 인버터(275)를 통해 출력되는 출력 신호(CN)의 로직 레벨은 로우가 된다.
도 4b는 도 3의 제1 컨트롤 블락의 일 실시예를 나타내는 도면이고, 도 4c는 도 3의 제2 컨트롤 블락의 일 실시예를 나타내는 도면이다.
도 4b를 참고하면, 상기 제1 컨트롤 블락(300)은 제2 인버터(310), 제1 인버터 그룹(320), 제1 낸드 게이트(330), 제2 인버터 그룹(340), 제2 낸드 게이트(350), 제3 인버터(360), 제6 엔모스 트랜지스터(370), 제7 엔모스 트랜지스터(380), 제7 피모스 트랜지스터(390), 제4 인버터(392), 제5 인버터(394) 및 제6 인버터(396)를 포함한다.
제1 낸드 게이트(330)의 출력 단자는 제7 피모스 트랜지스터(390)의 게이트 단자와 접속되며, 제1 낸드 게이트(330)의 입력 단자는 인에이블 블락(200)의 출력 신호(CN), 동작 인에이블 신호(OE)가 제2 인버터(310)에 의해 인버팅된 신호 및 동작 인에이블 신호(OE)가 제1 인버터 그룹(320)에 의해 인버팅된 신호를 입력받는다.
제1 낸드 게이트(330)는 상기 3종류의 신호가 모두 로직 레벨 하이일 경우에만 로직 레벨 로우를 출력하여 제7 피모스 트랜지스터(390)를 턴 온 시킨다.
상기 제7 피모스 트랜지스터(390)의 소스 단자는 제2 전원 전압(VDD)에 접속되고, 상기 제7 피모스 트랜지스터(390)의 드레인 단자는 제6 엔모스 트랜지스터(370)의 드레인 단자, 제7 엔모스 트랜지스터(380)의 드레인 단자, 제4 인버터(392)의 입력 단자 및 제5 인버터(394)의 출력 단자에 접속된다.
상기 제6 엔모스 트랜지스터(370)의 소스 단자는 그라운드 전압에 접속된다.
제2 낸드 게이트(350)는 센싱 인에이블 신호(SE) 및 상기 센싱 인에이블 신호(SE)가 제2 인버터 그룹(340)에 의해 인버팅된 신호를 입력받아 출력하고, 제3 인버터(360)는 상기 제2 낸드 게이트(350)의 출력 신호를 인버팅하여 출력한다.
상기 제6 엔모스 트랜지스터(370)의 게이트 단자는 상기 제3 인버터(360)의 출력 신호를 입력받는다.
제7 엔모스 트랜지스터(380)의 소스 단자는 그라운드 전압에 접속되고, 제7 엔모스 트랜지스터(380)의 게이트 단자는 상기 제1 컨트롤 블락(300)의 리셋 신호(RST)를 입력받는다.
상기 제1 전원 전압(VCCA)의 레벨이 특정 전압(예컨대, 1.3V)의 레벨보다 큰 경우, 상기 인에이블 블락(200)의 출력 신호(CN)의 로직 레벨은 앞서 설명한 바와 같이 로우에 해당한다.
상기 인에이블 블락(200)의 출력 신호(CN)가 로우에 해당하기 때문에, 제1 낸드 게이트(330)는 동작 인에이블 신호(OE)에 관계없이 로직 레벨 하이를 출력하며, 이때, 상기 제7 피모스 트랜지스터(390)는 턴 오프된다.
센스 앰프(130)에 의해 센싱이 수행되어 센싱 인에이블 신호(SE)가 하이인 경우, 상기 제2 인버터 그룹(340)을 통과한 신호의 로직 레벨에 기초하여 상기 제2 낸드 게이트(350)는 로직 레벨 로우를 출력할 수 있다. 여기서, 상기 제2 인버터 그룹(340)을 통과한 신호의 로직 레벨은 하이에 해당할 수 있다.
상기 제2 인버터 그룹(340)를 통과한 로직 레벨 로우 신호는 제3 인버터(360)에 의해 인버팅된다. 상기 제3 인버터(360)로부터 출력된 로직 레벨 하이 신호는 제6 엔모스 트랜지스터(370)를 턴 온 시키고, 제4 노드(N4)의 로직 레벨은 로우가 되고 제4 인버터(392) 및 제6 인버터(396)를 통과하여 로직 레벨 로우인 출력 신호(PE)가 출력된다.
상기 특정 전압(예컨대, 1.3V)의 레벨이 제1 전원 전압(VCCA)의 레벨보다 큰 경우, 상기 인에이블 블락(200)의 출력 신호(CN)의 로직 레벨은 하이에 해당한다.
동작 인에이블 신호(OE)가 로우일 경우, 상기 동작 인에이블 신호(OE)가 상기 제2 인버터(310)에 의해 인버팅된 신호 및 제1 인버터 그룹(320)에 의해 인버팅된 신호가 제1 낸드 게이트(330)에 입력된다.
상기 인에이블 블락(200)의 출력 신호(CN)의 로직 레벨이 하이이고, 동작 인에이블 신호(OE)가 상기 제2 인버터(310)에 의해 인버팅된 신호의 로직 레벨이 하이이므로, 상기 제1 낸드 게이트(330)는 상기 동작 인에이블 신호(OE)가 상기 제1 인버터 그룹(320)에 의해 인버팅된 신호의 로직 레벨에 기초하여 로직 레벨 로우를 출력하여 상기 제7 피모스 트랜지스터를 턴 온 시킬 수 있다. 여기서, 상기 제1 인버터 그룹(330)을 통과한 신호의 로직 레벨은 하이에 해당할 수 있다.
따라서, 제4 노드(N4)의 로직 레벨은 하이가 되고 제4 인버터(392) 및 제6 인버터(396)를 통과하여 로직 레벨 하이인 출력 신호(PE)가 출력된다.
도 4c를 참고하면, 제2 컨트롤 블락(400)은 제1 노어 게이트(410), 제3 인버터 그룹(420), 제7 인버터(430), 제3 낸드 게이트(440) 및 제4 인버터 그룹(450)을 포함한다.
제1 노어 게이트(410)는 상기 제1 컨트롤 블락(300)의 출력 신호(PE) 및 파워 다운 신호(PD)를 입력받는다.
예컨대, 파워 다운 신호(PD)의 로직 레벨이 로우이고, 상기 제1 컨트롤 블락(300)의 출력 신호(PE)의 로직 레벨이 로우이면, 상기 제1 노어 게이트(410)는 로직 레벨 하이를 출력한다. 상기 제1 노어 게이트(410)의 출력 신호는 제3 인버터 그룹(420)에 의해 인버팅되어 제1 스위치(176)로 출력된다. 여기서, 상기 제3 인버터 그룹(420)은 3개의 인버터를 포함하여, 상기 제1 스위치(176)로 출력되는 신호의 로직 레벨은 로우에 해당하고 상기 제1 스위치(176)는 턴 온 된다.
또한, 파워 다운 신호(PD)의 로직 레벨이 로우이고, 상기 제1 컨트롤 블락(300)의 출력 신호(PE)의 로직 레벨이 로우이면, 상기 제3 낸드 게이트(440)는 상기 제1 컨트롤 블락(300)의 출력 신호(PE) 및 파워 다운 신호(PD)가 인버팅된 신호를 입력받기 때문에, 로직 레벨 하이를 출력한다. 상기 제3 낸드 게이트(440)의 출력 신호는 제4 인버터 그룹(450)에 의해 인버팅되어 제2 스위치(178)로 출력된다. 여기서, 상기 제4 인버터 그룹(450)은 2개의 인버터를 포함하여, 상기 제2 스위치(178)로 출력되는 신호의 로직 레벨은 하이에 해당하고 제2 스위치(178)는 턴 오프된다.
따라서, 제1 전원 전압(VCCA)이 메모리 셀 어레이(110)로 인가된다.
예컨대, 상기 제1 컨트롤 블락(300)의 출력 신호(PE)의 로직 레벨이 하이이면, 상기 제1 노어 게이트(410)는 로직 레벨 로우를 출력한다. 상기 제1 노어 게이트(410)의 출력 신호는 제3 인버터 그룹(420)에 의해 인버팅되어 제1 스위치(176)로 출력된다. 여기서, 상기 제3 인버터 그룹(420)은 3개의 인버터를 포함하여, 상기 제1 스위치(176)로 출력되는 신호의 로직 레벨은 하이에 해당하고 상기 제1 스위치(176)는 턴 오프 된다.
또한, 파워 다운 신호(PD)의 로직 레벨이 로우이고, 상기 제1 컨트롤 블락(300)의 출력 신호(PE)의 로직 레벨이 하이이면, 상기 제3 낸드 게이트(440)는 상기 제1 컨트롤 블락(300)의 출력 신호(PE) 및 파워 다운 신호(PD)가 인버팅된 신호를 입력받기 때문에, 로직 레벨 로우를 출력한다. 상기 제3 낸드 게이트(440)의 출력 신호는 제4 인버터 그룹(450)에 의해 인버팅되어 제2 스위치(178)로 출력된다. 여기서, 상기 제4 인버터 그룹(450)은 2개의 인버터를 포함하여, 상기 제2 스위치(178)로 출력되는 신호의 로직 레벨은 로우에 해당하고 제2 스위치(178)는 턴 온된다.
따라서, 특정 전압 레벨(예컨대, 1.3V)이 메모리 셀 어레이(110)로 인가된다.
도 5는 도 2의 내부 전압 변환기의 일 실시예를 나타내는 도면이다. 도 5를 참고하면, 상기 내부 전압 변환기(172)는 비교기(Comparator; 500) 및 레벨 변환 블락(Level converting block; 600)를 포함한다.
상기 비교기(500)는 제1 전원 전압(VCCA) 레벨과 상기 기준 전압 레벨을 비교하여, 출력 신호(CO)를 레벨 변환 블락(600)에 인가한다. 이때, 상기 기준 전압 레벨은 상기 전압 드라이버(170)가 상기 메모리 셀 어레이(110)에 제공하는 전압 레벨에 해당할 수 있으나 본 발명의 범위가 이에 한정되는 것은 아니다.
상기 레벨 변환 블락(600)은 상기 출력 신호(CO)를 인에이블 신호로 하여 상기 내부 전압 변환기(172)의 공급 전압 레벨을 제어할 수 있다.
도 6a는 도 5의 비교기의 일 실시예를 나타내는 도면이고, 도 6b는 도 5의 레벨 변환 블락의 일 실시예를 나타내는 도면이다.
도 6a를 참고하면, 도 6a에 도시된 비교기(500)의 일 실시예는 도 4a에 도시된 인에이블 블락(200)과 동일하므로, 앞서 설명한 바 있기 때문에, 동작에 관한 자세한 설명은 생략하기로 한다.
도 4a의 인에이블 블락(200)에는 제1 전원 전압 레벨(VCCA) 및 특정 전압 레벨(예컨대, 1.3V)이 인가되었지만, 도 6a의 비교기(500)에는 제1 전원 전압 레벨(VCCA) 및 기준 전압 레벨(REF)이 인가된다.
따라서, 상기 제1 전원 전압 레벨(VCCA)이 상기 기준 전압 레벨(REF)보다 큰 경우, 상기 비교기(500)의 출력 신호의 로직 레벨은 로우에 해당하고, 상기 기준 전압 레벨(REF)이 상기 제1 전원 전압 레벨(VCCA)보다 큰 경우, 상기 비교기(500)의 출력 신호의 로직 레벨은 하이에 해당한다.
도 6b를 참고하면, 상기 컨트롤러(600)는 제8 엔모스 트랜지스터(610), 제9 엔모스 트랜지스터(620), 제10 엔모스 트랜지스터(630), 제8 피모스 트랜지스터(640), 제9 피모스 트랜지스터(650), 제10 피모스 트랜지스터(660),제11 피모스 트랜지스터(670), 제12 피모스 트랜지스터(680) 및 전압 소스(Voltage Source; 690)를 포함한다.
제8 엔모스 트랜지스터(610)의 소스 단자는 그라운드 전압에 접속되고, 제8 엔모스 트랜지스터(610)의 드레인 단자는 제9 엔모스 트랜지스터(620)의 소스 단자 및 제10 엔모스 트랜지스터(630)의 소스 단자에 접속된다.
제9 엔모스 트랜지스터(620)의 게이트 단자에는 제어 전압(CL)이 인가되고, 제10 엔모스 트랜지스터(630)의 게이트 단자는 상기 전압 소스(690)로부터 전압이 인가된다. 여기서, 상기 제어 전압(CL)은 상기 전압 소스(690)의 공급 전압을 조정하기 위한 전압에 해당할 수 있다.
제8 엔모스 트랜지스터(610)의 게이트 단자는 상기 비교기(500)의 출력 신호(CO)를 입력받는다.
제8 피모스 트랜지스터(640)의 소스 단자 및 제9 피모스 트랜지스터(650)의 소스 단자는 제2 전원 전압(VDD)에 접속되고, 제8 피모스 트랜지스터(640)의 드레인 단자는 제9 엔모스 트랜지스터(620)의 드레인 단자에 접속되고, 제9 피모스 트랜지스터(650)의 드레인 단자는 제10 엔모스 트랜지스터(630)의 드레인 단자에 접속된다.
제8 피모스 트랜지스터(640)의 게이트 단자 및 제9 피모스 트랜지스터(650)의 게이트 단자는 공통 접속되고, 상기 제9 피모스 트랜지스터(650)의 게이트 단자는 상기 제9 피모스 트랜지스터(650)의 드레인 단자와 공통 접속된다.
제10 피모스 트랜지스터(660)는 상기 제8 피모스 트랜지스터(640)의 드레인 단자 및 제9 피모스 트랜지스터(650)의 드레인 단자 사이에 접속되고, 상기 제10 피모스 트랜지스터(660)의 게이트 단자에는 상기 비교기(500)의 출력 신호(CO)가 입력된다.
제11 피모스 트랜지스터(670)의 소스 단자는 제2 전원 전압(VDD)에 접속되고, 상기 제11 피모스 트랜지스터(670)의 드레인 단자는 제8 피모스 트랜지스터(640)의 드레인 단자에 접속된다.
제12 피모스 트랜지스터(680)의 소스 단자는 제2 전원 전압(VDD)에 접속되고, 상기 제12 피모스 트랜지스터(680)의 게이트 단자는 제8 피모스 트랜지스터(640)의 드레인 단자에 접속되며, 제12 피모스 트랜지스터(680)의 드레인 단자는 전압 소스(690)에 접속된다.
상기 비교기(500)의 출력 신호(CO)의 로직 레벨이 하이인 경우, 제8 엔모스 트랜지스터(610)는 턴 온 되고, 제10 피모스 트랜지스터(660) 및 제11 피모스 트랜지스터(670)는 턴 오프 된다.
예컨대, 제어 전압(CL)이 전압 소스(690)의 공급 전압보다 큰 경우, 제4 노드(N4)의 전압은 낮아지고, 제4 노드의 전압 로직 레벨이 로우가 되어, 제12 피모스 트랜지스터(680)가 턴 온 되며, 상기 전압 소스(690)에 제2 전원 전압(VDD)이 인가되어, 상기 전압 소스(690)의 공급 전압의 크기를 높일 수 있다.
만일, 전압 소스(690)의 공급 전압이 상기 제어 전압(CL)보다 큰 경우, 제5 노드(N5)의 전압은 낮아지고, 제5 노드(N5)의 전압 로직 레벨이 로우가 되어, 제8 피모스 트랜지스터(640) 및 제9 피모스 트랜지스터(650)가 턴 온 되고, 상기 제4 노드(N4)에 제2 전원 전압(VDD)이 인가되어, 제4 노드(N4)의 전압 로직 레벨이 하이가 되어, 상기 제12 피모스 트랜지스터(680)는 턴 오프된다.
따라서, 상기 제어 전압(CL)을 세팅하여 상기 전압 소스(690)의 공급 전압을 조정할 수 있다.
도 7은 도 1에 도시된 반도체 메모리 디바이스의 동작을 나타내기 위한 도면이다. 도 2 및 도 7을 참고하면, 제1 시점(t1)에서, 워드 라인(WL)이 턴 온 되고 커패시터에 충전된 전하가 릴리즈(release)되어 비트 라인(B/L)의 포텐셜이 상승하여 제1 센싱 마진(SM1)이 발생한다.
제2 시점(t2)에서, 외부 전압(예컨대, 도 2의 제1 전원 전압(VCCA))에 따라 센스 앰프(130)의 센싱이 일어나 비트 라인(B/L) 및 상보 비트 라인(B/LB) 간의 포텐셜 차이가 증가한다.
제3 시점(t3)에서, 제1 스위치(176)가 턴 오프 되고, 제2 스위치(178)가 턴 온되어 전압 드라이버(170)로부터 메모리 셀 어레이(110)에 전압이 공급되어 비트 라인(B/L)의 포텐셜이 증가한다.
제4 시점(t4)에서, 메모리 셀 어레이(110)에 공급된 특정 전압에 의해 비트 라인(B/L)의 포텐셜이 증가함으로써 커패시터의 전하가 다시 충전되며, 워드 라인(WL)이 턴 오프 되고, 센스 앰프(130)의 동작은 중단된다.
제5 시점(t5)에서, 상기 반도체 메모리 디바이스(100)의 동작은 완료된다.
제6 시점(t6)에서, 제1 스위치(176) 및 제2 스위치(178)가 턴 오프 되고, 메모리 셀 어레이(110)에는 전압 공급이 차단되고, 이후, 워드 라인(WL)이 턴 온 되고, 커패시터에 충전된 전하가 릴리즈(release)되어 비트 라인(B/L)의 포텐셜이 상승하여 제2 센싱 마진(SM2)이 발생한다. 제1 스위치(176) 및 제2 스위치(178)가 턴 오프이기 때문에 이전 과정(제1 시점(t1) 내지 제5 시점(t5)에 따른 과정)에 의해 메모리 셀 어레이(110)에 고립된 전압(남아있는 전압)을 이용하여 센스 앰프(130)의 센싱이 일어나 비트 라인(B/L) 및 상보 비트 라인(B/LB) 간의 포텐셜 차이가 증가한다. 이때, 제2 센싱 마진(SM2)은 제1 센싱 마진(SM1)보다 크기 때문에, 센싱 타임(sensing time) 및 데이터 페일(data fail)은 감소된다. 이로써, 이전 과정의 레벨업 된 파워를 이용하여 파워 소모를 줄일 수 있다.
제7 시점(t7)에서, 제1 스위치(176)는 턴 온 되며, 제7 시점(t7) 이후에는 제3 시점(t3) 이후의 동작과 동일하다.
도 8은 본 발명의 일 실시예에 따른 반도체 메모리 디바이스의 동작 방법을 나타내는 흐름도이다. 상기 반도체 메모리 디바이스의 동작 방법은 도 1에 도시된 반도체 메모리 디바이스(100)에 의하여 수행될 수 있다.
도 8을 참고하면, 상기 반도체 메모리 디바이스(100)는 제1 전원 전압의 레벨과 메모리 셀 어레이에 제공되는 특정 전압 레벨을 비교한다(S100).
다음으로, 상기 반도체 메모리 디바이스(100)는 상기 비교 결과를 이용하여 상기 메모리 셀 어레이(110)에 상기 제1 전원 전압 또는 상기 특정 전압 중 어느 하나를 제공한다(S200). 이때, 상기 반도체 메모리 디바이스(100)는 상기 제1 전원 전압의 레벨이 상기 특정 전압 레벨보다 큰 경우, 상기 제1 전원 전압을 상기 메모리 셀 어레이에 제공할 수 있고, 상기 반도체 메모리 디바이스(100)는 상기 특정 전압 레벨이 상기 제1 전원 전압의 레벨보다 큰 경우, 상기 특정 전압을 상기 메모리 셀 어레이에 제공할 수 있다.
다음으로, 상기 반도체 메모리 디바이스(100)는 상기 제1 전원 전압 또는 상기 특정 전압을 제공하여, 상기 반도체 메모리 디바이스의 센싱 마진이 증가시킬 수 있다(S300).
또한, 상기 반도체 메모리 디바이스(100)는 상기 특정 전압의 레벨을 기준 전압의 레벨을 이용하여 조정할 수 있고, 조정된 특정 전압을 상기 메모리 셀 어레이(110)에 제공할 수 있다.
도 9는 도 1에 도시된 반도체 메모리 디바이스를 포함하는 메모리 모듈을 나타낸다.
도 9를 참조하면, 상기 메모리 모듈(800)은 반도체 기판(810)과 반도체 기판 (810)에 장착된(mounted) 복수의 반도체 메모리 디바이스들(100)을 포함한다.
다수의 반도체 메모리 디바이스들(100) 각각의 구조와 동작은 앞서 설명한 반도체 메모리 디바이스(100)의 구조와 동작과 실질적으로 동일하다.
실시 예에 따라 상기 메모리 모듈(800)은 복수의 반도체 장치들(100) 각각의 동작을 제어하기 위한 컨트롤 유닛(830)을 더 포함할 수 있다.
상기 메모리 모듈(800)은 SIMM(Single In-line Memory Module) 또는 DIMM(Dual In-line Memory Module)으로 구현될 수 있다.
도 10은 도 9에 도시된 메모리 모듈을 포함하는 메모리 시스템의 블락도를 나타낸다.
PC(personal computer), 태블릿(tablet) PC, 또는 이동용 컴퓨팅 장치 (mobile computing device)로 구현될 수 있는 상기 메모리 시스템(900)은 메인 보드(940), 메인 보드(940)에 장착된 슬롯(920), 슬롯(920)에 삽입될 수 있는 메모리 모듈(800), 및 슬롯(920)을 통하여 메모리 모듈(800)에 장착된 복수의 반도체 메모리 디바이스(100)들 각각의 동작을 제어할 수 있는 프로세서, 예컨대 칩-셋(960)을 포함한다.
칩-셋(960)은 데이터 버스와 슬롯(920)을 통하여 복수의 반도체 메모리 디바이스들(100) 각각과 데이터를 주거나 받을 수 있다.
도 11은 도 1에 도시된 반도체 메모리 디바이스를 포함하는 메모리 시스템의 일 실시예를 나타낸다.
도 11을 참조하면, 이동 전화기(cellular phone), 스마트 폰(smart phone), 태블릿 PC, 또는 무선 인터넷 장치로서 구현될 수 있는 메모리 시스템(1000)은 반도체 메모리 디바이스(100), 반도체 메모리 디바이스(100)의 데이터 처리 동작을 제어할 수 있는 프로세서(1020), 프로세서(1020)의 제어하에 반도체 메모리 디바이스(100)에 대한 데이터 액세스 동작, 예컨대 라이트 동작 또는 리드 동작을 제어할 수 있는 메모리 컨트롤러(1010)를 포함한다.
반도체 메모리 디바이스(100)에 저장된 데이터는 프로세서(1020) 또는 메모리 컨트롤러(1010)의 제어하에 디스플레이(1030)를 통하여 디스플레이될 수 있다.
무선 송수신기(1050)는 안테나를 통하여 무선 신호를 주거나 받을 수 있다. 예컨대, 무선 송수신기(1030)는 안테나를 통하여 수신된 무선 신호를 프로세서(1020)가 처리할 수 있는 신호로 변환할 수 있다.
따라서, 프로세서(1020)는 무선 송수신기(1050)로부터 출력된 신호를 처리하고 처리된 신호를 메모리 컨트롤러(1010)를 통하여 반도체 메모리 디바이스(100)에 저장하거나 또는 디스플레이(1030)를 통하여 디스플레이할 수 있다.
또한, 무선 송수신기(1050)는 프로세서(1020)로부터 출력된 신호를 무선 신호로 변환하고 상기 무선 신호를 안테나를 통하여 외부로 출력할 수 있다.
입력 장치(1040)는 프로세서(1020)의 동작을 제어하기 위한 제어 신호 또는 프로세서(1020)에 의하여 처리될 데이터를 입력할 수 있는 장치로서, 터치패드(touch pad)와 컴퓨터 마우스(computer mouse)와 같은 포인팅 장치(pointing device), 키패드(keypad) 또는 키보드로 구현될 수 있다.
프로세서(1020)는 반도체 메모리 디바이스(100)로부터 출력된 데이터, 무선 송수신기(1050)로부터 출력된 데이터 또는 입력 장치(1040)로부터 출력된 데이터가 디스플레이(1030)를 통하여 디스플레이될 수 있도록 디스플레이(1030)의 동작을 제어할 수 있다.
도 12는 도 1에 도시된 반도체 메모리 디바이스를 포함하는 메모리 시스템의 다른 실시 예를 나타낸다.
도 12를 참조하면, 태블릿 PC, 넷-북(net-book), e-리더(e-reader), PDA (personal digital assistant), PMP(portable multimedia player), MP3 플레이어, 또는 MP4 플레이어와 같은 데이터 처리 장치로 구현될 수 있는 메모리 시스템(1100)은 반도체 메모리 디바이스(100)와 반도체 메모리 디바이스(100)의 데이터 처리 동작을 제어할 수 있는 프로세서(1120)를 포함한다.
프로세서(1120)는 입력 장치(1140)에 의하여 발생한 입력 신호에 따라 반도체 메모리 디바이스(100)에 저장된 데이터를 디스플레이(1130)를 통하여 디스플레이할 수 있다.
메모리 컨트롤러(1110)는 프로세서(1120)의 제어하에 반도체 메모리 디바이스(100)에 대한 데이터 액세스 동작을 제어할 수 있다.
입력 장치(540)는 터치 패드 또는 컴퓨터 마우스와 같은 포인팅 장치(pointing device), 키패드 또는 키보드로 구현될 수 있다.
본 발명은 또한 컴퓨터로 읽을 수 있는 기록매체에 컴퓨터가 읽을 수 있는 코드로서 구현하는 것이 가능하다. 컴퓨터가 읽을 수 있는 기록매체는 컴퓨터 시스템에 의하여 읽혀질 수 있는 데이터가 저장되는 모든 종류의 기록장치를 포함한다.
컴퓨터가 읽을 수 있는 기록매체의 예로는 ROM, RAM, CD-ROM, 자기 테이프, 플로피 디스크, 광 데이터 저장장치 등이 있으며, 또한 본 발명에 따른 객체 정보 추정 방법을 수행하기 위한 프로그램 코드는 캐리어 웨이브(예를 들어, 인터넷을 통한 전송)의 형태로 전송될 수도 있다.
또한 컴퓨터가 읽을 수 있는 기록매체는 네트워크로 연결된 컴퓨터 시스템에 분산되어, 분산방식으로 컴퓨터가 읽을 수 있는 코드가 저장되고 실행될 수 있다. 그리고 본 발명을 구현하기 위한 기능적인(functional) 프로그램, 코드 및 코드 세그먼트들은 본 발명이 속하는 기술분야의 프로그래머들에 의해 용이하게 추론될 수 있다.
본 발명은 도면에 도시된 일 실시 예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
반도체 메모리 디바이스(100)
메모리 셀 어레이(110)
로우 디코더(120)
센스 앰프(130)
입/출력 게이트(140)
입/출력 드라이버(150)
컬럼 디코더(160)
전압 드라이버(170)

Claims (10)

  1. 반도체 메모리 디바이스에 있어서,
    복수의 워드 라인들, 복수의 비트 라인들 및 데이터를 저장하기 위한 복수의 메모리 셀을 포함하는 메모리 셀 어레이;
    상기 복수의 비트 라인들 각각의 전압 변화를 센싱하고 증폭하여 출력하는 센스 앰프; 및
    상기 메모리 셀 어레이에 미리 정해진 특정 전압 또는 제1 전원 전압을 제공하여 상기 반도체 메모리 디바이스의 센싱 마진을 증가시키는 적어도 하나의 전압 드라이버를 포함하며,
    상기 반도체 메모리 디바이스는 상기 메모리 셀 어레이 내에 활성화 워드 라인이 비활성화된 후 상기 메모리 셀 어레이 내부의 전압을 이용하여 상기 센스 앰프의 센싱을 일으켜 비트 라인 및 상보 비트 라인 간의 포텐셜 차이를 증가시키는 반도체 메모리 디바이스.
  2. 제1항에 있어서, 상기 적어도 하나의 전압 드라이버는
    상기 메모리 셀 어레이와 스위치를 경유하여 연결되고, 상기 특정 전압을 제공하기 위한 내부 전압 변환기; 및
    상기 스위치를 턴 온/오프 시키기 위한 스위치 컨트롤러를 포함하는 반도체 메모리 디바이스.
  3. 제2항에 있어서, 상기 적어도 하나의 전압 드라이버는
    상기 스위치 컨트롤러의 제어에 따라 상기 제1 전원 전압을 상기 메모리 셀 어레이에 제공하는 반도체 메모리 디바이스.
  4. 제3항에 있어서, 상기 스위치 컨트롤러는
    상기 적어도 하나의 전압 드라이버가 상기 메모리 셀 어레이에 상기 제1 전원 전압을 공급하는 경우, 상기 특정 전압은 공급하지 않도록 제어하고,
    상기 적어도 하나의 전압 드라이버가 상기 메모리 셀 어레이에 상기 특정 전압을 공급하는 경우, 상기 제1 전원 전압은 공급하지 않도록 제어하는 반도체 메모리 디바이스.
  5. 제3항에 있어서, 상기 스위치 컨트롤러는
    상기 제1 전원 전압의 레벨과 상기 특정 전압의 레벨을 비교하는 인에이블 블락; 및
    상기 인에이블 블락의 출력 신호에 기초하여 상기 스위치를 턴 온/오프 시키는 컨트롤 블락을 포함하는 반도체 메모리 디바이스.
  6. 제3항에 있어서, 상기 내부 전압 변환기는
    상기 제1 전원 전압의 레벨과 기준 전압 레벨을 비교하는 비교기; 및
    상기 비교기의 출력 신호에 기초하여 상기 내부 전압 변환기가 제공하는 특정 전압의 레벨을 제어하는 레벨 변환 블락을 포함하는 반도체 메모리 디바이스.
  7. 제5항에 있어서, 상기 인에이블 블락은
    소스 단자가 그라운드 전압에 접속되고, 게이트 단자에 인에이블 신호를 입력받는 제1 엔모스 트랜지스터;
    소스 단자가 상기 제1 엔모스 트랜지스터의 드레인 단자에 접속되고, 게이트 단자에 상기 제1 전원 전압을 입력받는 제2 엔모스 트랜지스터;
    소스 단자가 상기 제1 엔모스 트랜지스터의 드레인 단자에 접속되고, 게이트 단자에 상기 특정 전압을 입력받는 제3 엔모스 트랜지스터;
    소스 단자가 상기 제2 엔모스 트랜지스터의 드레인 단자에 접속되는 제4 엔모스 트랜지스터;
    소스 단자가 상기 제3 엔모스 트랜지스터의 드레인 단자에 접속되는 제5 엔모스 트랜지스터;
    소스 단자가 제2 전원 전압에 접속되고, 드레인 단자가 상기 제4 엔모스 트랜지스터의 드레인 단자에 접속되며, 게이트 단자가 상기 제4 엔모스 트랜지스터의 게이트 단자 및 상기 제5 엔모스 트랜지스터의 드레인 단자에 접속되는 제1 피모스 트랜지스터; 및
    소스 단자가 상기 제2 전원 전압에 접속되고, 드레인 단자가 상기 제5 엔모스 트랜지스터의 드레인 단자에 접속되며, 게이트 단자가 상기 제5 엔모스 트랜지스터의 게이트 단자 및 상기 제4 엔모스 트랜지스터의 드레인 단자에 접속되는 제2 피모스 트랜지스터를 포함하며,
    상기 제1 전원 전압 및 상기 특정 전압에 기초하여 상기 제4 엔모스 트랜지스터의 드레인 단자 또는 상기 제5 엔모스 트랜지스터의 드레인 단자로 출력 신호를 출력하는 반도체 메모리 디바이스.
  8. 제7항에 있어서, 상기 컨트롤 블락은
    상기 인에이블 블락의 출력 신호가 로직 레벨 하이에 해당하는 경우, 상기 스위치를 턴 온 시키도록 제어하는 반도체 메모리 디바이스.
  9. 제7항에 있어서, 상기 컨트롤 블락은
    상기 인에이블 블락의 출력 신호가 로직 레벨 로우에 해당하는 경우, 상기 스위치를 턴 오프 시키도록 제어하고, 상기 제1 전원 전압을 상기 메모리 셀 어레이에 공급하도록 제어하는 반도체 메모리 디바이스.
  10. 제6항에 있어서, 상기 비교기는
    소스 단자가 그라운드 전압에 접속되고, 게이트 단자에 인에이블 신호를 입력받는 제6 엔모스 트랜지스터;
    소스 단자가 상기 제6 엔모스 트랜지스터의 드레인 단자에 접속되고, 게이트 단자에 상기 제1 전원 전압을 입력받는 제7 엔모스 트랜지스터;
    소스 단자가 상기 제6 엔모스 트랜지스터의 드레인 단자에 접속되고, 게이트 단자에 상기 기준 전압을 입력받는 제8 엔모스 트랜지스터;
    소스 단자가 상기 제7 엔모스 트랜지스터의 드레인 단자에 접속되는 제9 엔모스 트랜지스터;
    소스 단자가 상기 제8 엔모스 트랜지스터의 드레인 단자에 접속되는 제10 엔모스 트랜지스터;
    소스 단자가 제2 전원 전압에 접속되고, 드레인 단자가 상기 제9 엔모스 트랜지스터의 드레인 단자에 접속되며, 게이트 단자가 상기 제9 엔모스 트랜지스터의 게이트 단자 및 상기 제10 엔모스 트랜지스터의 드레인 단자에 접속되는 제3 피모스 트랜지스터; 및
    소스 단자가 상기 제2 전원 전압에 접속되고, 드레인 단자가 상기 제10 엔모스 트랜지스터의 드레인 단자에 접속되며, 게이트 단자가 상기 제10 엔모스 트랜지스터의 게이트 단자 및 상기 제9 엔모스 트랜지스터의 드레인 단자에 접속되는 제4 피모스 트랜지스터를 포함하며,
    상기 제1 전원 전압 및 상기 기준 전압에 기초하여 상기 제9 엔모스 트랜지스터의 드레인 단자 또는 상기 제10 엔모스 트랜지스터의 드레인 단자로 출력 신호를 출력하는 반도체 메모리 디바이스.
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