KR20120008254A - 어시스트 회로를 포함하는 스태틱 랜덤 액세스 메모리 장치 - Google Patents

어시스트 회로를 포함하는 스태틱 랜덤 액세스 메모리 장치 Download PDF

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Abstract

본 발명은 메모리 셀을 안정적으로 동작시키기 위한 어시스트 회로를 포함하는 스태틱 랜덤 액세스 메모리 장치에 관한 것이다. 본 발명의 실시 예에 따른 스태틱 랜덤 액세스 메모리 장치는 읽기 어시스트 회로 그리고 쓰기 어시스트 회로를 포함한다. 쓰기 동작 시에, 쓰기 어시스트 회로는 활성화되어 메모리 셀의 전원 전압 레벨을 감소시키고, 읽기 어시스트 회로는 불활성화되어 선택된 비트 라인 쌍을 안정적으로 프리차지한다. 읽기 동작 시에, 쓰기 어시스트 회로는 불활성화되어 메모리 셀의 전원 전압 레벨을 안정적으로 프리차지하고, 읽기 어시스트 회로는 활성화되어 비트 라인 프리차지 회로가 비트 라인 쌍을 프리차지하는 프리차지 전압을 감소시킨다.

Description

어시스트 회로를 포함하는 스태틱 랜덤 액세스 메모리 장치{STATIC RANDOM ACCESS MEMORY DEVICE INCLUDING ASSIST CIRCUIT}
본 발명은 반도체 메모리 장치에 관한 것으로, 더욱 상세하게는 메모리 셀을 안정적으로 동작시키기 위한 어시스트 회로를 포함하는 스태틱 랜덤 액세스 메모리 장치에 관한 것이다.
반도체 메모리 장치는 일반적으로 휘발성 메모리 장치와 불휘발성 메모리 장치로 분류된다. 휘발성 메모리 장치는 전원이 차단되면 저장된 데이터가 소멸되는 반면, 불휘발성 메모리 장치는 전원이 차단되더라도 저장된 데이터를 보존할 수 있다.
휘발성 메모리 장치는 데이터의 기억 방식에 따라, 래치를 사용하여 데이터를 저장하는 에스램(Static Random Access Memory: SRAM)과 커패시터를 사용하여 데이터를 저장하는 디램(Dynamic Random Access Memory: DRAM)으로 크게 분류될 수 있다. 특히, 에스램(SRAM)은 디램(DRAM)에 비하여 집적도가 낮아서 메모리의 용량은 작지만, 주변 회로(peripheral circuit)의 구성이 간단하고 고속으로 동작하기 때문에, 컨트롤러의 캐시 메모리(cache memory)로 주로 사용된다.
반도체 제조 공정의 발전으로 인하여 반도체 소자가 미세화 되고 있다. 이는 반도체 소자의 기본 공정 특성의 산포를 증가시킨다. 예를 들면, 에스램(SRAM)에 있어서 반도체 소자의 미세화는, 정적 노이즈 마진(Static Noise Margin: SNM), 쓰기 마진(Write Margin), 그리고 센스 마진(Sense Margin) 등과 같은 설계에 필요한 특성의 산포를 증가시킨다. 이러한 산포 증가는 반도체 제조 공정이 미세화되면 될수록 에스램(SRAM) 개발에 어려움을 야기시키고 메모리 셀의 안정성을 감소시켜, 결과적으로 수율 감소를 초래한다.
이러한 문제를 해결하기 위한 방법으로 공정 상의 산포를 개선하는 방법이 있으나, 이러한 방법을 통해 메모리 셀의 안정성을 높이고 수율을 증가시키는 것은 한계가 있다. 따라서, 최근에는 에스램(SRAM) 개발에 있어서 설계적인 방법(예를 들면, 셀 어레이 전압 조절, 비트 라인 전압 조절, 워드 라인 전압 조절 등)을 통해 에스램(SRAM) 메모리 셀의 안정성을 높이는 기법이 사용되고 있다. 이러한 기법들을 구현하기 위하여 리드 어시스트 회로(Read Assist Circuit) 그리고 라이트 어시스트 회로(Write Assist Circuit)가 에스램(SRAM)에 포함된다.
본 발명의 목적은 메모리 셀을 안정적으로 동작시킬 수 있는 어시스트 회로를 포함하는 스태틱 랜덤 액세스 메모리 장치를 제공하는 데 있다.
본 발명의 실시 예에 따른 스태틱 랜덤 액세스 메모리 장치는, 메모리 셀; 상기 메모리 셀의 전원 공급단을 프리차지하는 프리차지 회로; 쓰기 어시스트 제어 신호에 따라 상기 프리차지 회로에 의해서 프리차지되는 상기 전원 공급단을 디스차지하거나 또는 프리차지하기 위한 쓰기 어시스트 회로; 그리고 쓰기 동작 시 상기 전원 공급단이 디스차지되도록, 그리고 읽기 동작 또는 대기 동작 시 상기 전원 공급단이 프리차지되도록 상기 쓰기 어시스트 제어 신호를 생성하는 제어 로직을 포함한다.
실시 예에 있어서, 상기 프리차지 회로는 전원 전압을 상기 전원 공급단에 전달하는 제 1 PMOS 트랜지스터를 포함하고, 상기 쓰기 어시스트 회로는 상기 전원 공급단을 디스차지하거나 또는 프리차지하기 위한 제 2 PMOS 트랜지스터를 포함한다.
실시 예에 있어서, 상기 제 2 PMOS 트랜지스터의 게이트는 접지되고 논리 로우인 상기 쓰기 어시스트 제어 신호가 상기 제 2 PMOS 트랜지스터의 일단에 인가되면, 상기 전원 공급단은 디스차지된다.
실시 예에 있어서, 디스차지된 상기 전원 공급단의 전압은 상기 제 1 PMOS 트랜지스터 및 상기 제 2 PMOS 트랜지스터 각각에 의해서 프리차지된 전압보다 낮게 유지된다.
실시 예에 있어서, 상기 제 2 PMOS 트랜지스터는 게이트에 인가되는 상기 쓰기 어시스트 제어 신호에 따라 상기 전원 공급단을 디스차지하거나 또는 프리차지한다.
실시 예에 있어서, 상기 읽기 동작 또는 대기 동작 시 상기 제 1 PMOS 트랜지스터와 상기 제 2 PMOS 트랜지스터 각각은 상기 전원 공급단을 동시에 프리차지한다.
실시 예에 있어서, 상기 제 1 PMOS 트랜지스터와 상기 제 2 PMOS 트랜지스터 각각의 게이트는 접지되고 논리 하이인 상기 쓰기 어시스트 제어 신호가 상기 제 2 PMOS 트랜지스터의 일단에 인가되면, 상기 전원 공급단은 프리차지된다.
실시 예에 있어서, 상기 읽기 동작 또는 대기 동작 시 상기 전원 공급단의 전압은 전원 전압 레벨로 유지된다.
실시 예에 있어서, 상기 제어 로직은 상기 쓰기 동작 시 상기 메모리 셀을 선택하기 위한 선택 비트 라인 정보에 따라 상기 쓰기 어시스트 회로를 제어한다.
본 발명의 다른 실시 예에 따른 스태틱 랜덤 액세스 메모리 장치는, 메모리 셀; 상기 메모리 셀에 연결된 비트 라인을 프리차지하는 비트 라인 프리차지 회로; 읽기 어시스트 제어 신호에 따라 상기 비트 라인 프리차지 회로에 의해서 프리차지되는 상기 비트 라인을 디스차지하거나 또는 프리차지하기 위한 읽기 어시스트 회로; 그리고 읽기 동작 시 상기 비트 라인이 디스차지되도록, 그리고 쓰기 동작 또는 대기 동작 시 상기 비트 라인이 프리차지되도록 상기 읽기 어시스트 제어 신호를 생성하는 제어 로직을 포함한다.
실시 예에 있어서, 상기 비트 라인 프리차지 회로는 전원 전압을 상기 비트 라인에 전달하는 제 1 PMOS 트랜지스터를 포함하고, 상기 읽기 어시스트 회로는 상기 비트 라인을 디스차지하거나 또는 프리차지하기 위한 제 2 PMOS 트랜지스터를 포함한다.
실시 예에 있어서, 상기 제 2 PMOS 트랜지스터의 게이트는 접지되고 논리 로우인 상기 읽기 어시스트 제어 신호가 상기 제 2 PMOS 트랜지스터의 일단에 인가되면, 상기 비트 라인은 디스차지된다.
실시 예에 있어서, 디스차지된 상기 비트 라인의 전압은 상기 제 1 PMOS 트랜지스터 및 상기 제 2 PMOS 트랜지스터 각각에 의해서 프리차지된 전압보다 낮게 유지된다.
실시 예에 있어서, 상기 제 2 PMOS 트랜지스터는 게이트에 인가되는 상기 읽기 어시스트 제어 신호에 따라 상기 비트 라인을 디스차지하거나 또는 프리차지한다.
실시 예에 있어서, 상기 쓰기 동작 또는 대기 동작 시 상기 제 1 PMOS 트랜지스터와 상기 제 2 PMOS 트랜지스터 각각은 상기 비트 라인을 동시에 프리차지한다.
실시 예에 있어서, 상기 제 1 PMOS 트랜지스터와 상기 제 2 PMOS 트랜지스터 각각의 게이트는 접지되고 논리 하이인 상기 읽기 어시스트 제어 신호가 상기 제 2 PMOS 트랜지스터의 일단에 인가되면, 상기 비트 라인은 프리차지된다.
실시 예에 있어서, 상기 쓰기 동작 또는 대기 동작 시 상기 비트 라인의 전압은 전원 전압 레벨로 유지된다.
본 발명의 또 다른 실시 예에 따른 스태틱 랜덤 액세스 메모리 장치는, 메모리 셀; 상기 메모리 셀의 전원 공급단을 프리차지하는 프리차지 회로; 상기 메모리 셀에 연결된 비트 라인을 프리차지하는 비트 라인 프리차지 회로; 쓰기 어시스트 제어 신호에 따라 상기 프리차지 회로에 의해서 프리차지되는 상기 전원 공급단을 디스차지하거나 또는 프리차지하는 쓰기 어시스트 회로; 읽기 어시스트 제어 신호에 따라 상기 비트 라인 프리차지 회로에 의해서 프리차지되는 상기 비트 라인을 디스차지하거나 또는 프리차지하는 읽기 어시스트 회로; 그리고 쓰기 동작 시 상기 전원 공급단이 디스차지되고 상기 비트 라인이 프리차지되도록, 그리고 읽기 동작 시 상기 전원 공급단이 프리차지되고 상기 비트 라인이 디스차지도록 상기 쓰기 및 읽기 어시스트 제어 신호를 생성하는 제어 로직을 포함한다.
실시 예에 있어서, 상기 프리차지 회로는 전원 전압을 상기 전원 공급단에 전달하는 제 1 PMOS 트랜지스터를 포함하고, 상기 쓰기 어시스트 회로는 제 2 PMOS 트랜지스터를 포함하며, 상기 제 2 PMOS 트랜지스터의 게이트는 접지되되, 논리 로우인 상기 쓰기 어시스트 제어 신호가 상기 제 2 PMOS 트랜지스터의 일단에 인가되면 상기 전원 공급단은 디스차지되고, 논리 하이인 상기 쓰기 어시스트 제어 신호가 상기 제 2 PMOS 트랜지스터의 일단에 인가되면 상기 전원 공급단은 프리차지된다.
실시 예에 있어서, 상기 비트 라인 프리차지 회로는 전원 전압을 상기 비트 라인에 전달하는 제 3 PMOS 트랜지스터를 포함하고, 상기 읽기 어시스트 회로는 제 4 PMOS 트랜지스터를 포함하며, 상기 제 4 PMOS 트랜지스터의 게이트는 접지되되, 논리 로우인 상기 읽기 어시스트 제어 신호가 상기 제 4 PMOS 트랜지스터의 일단에 인가되면 상기 비트 라인은 디스차지되고, 논리 하이인 상기 읽기 어시스트 제어 신호가 상기 제 4 PMOS 트랜지스터의 일단에 인가되면 상기 비트 라인은 프리차지된다.
본 발명의 실시 예에 따른 어시스트 회로는 메모리 셀 어레이 전압과 비트 라인 전압을 안정적으로 제어할 수 있기 때문에, 스태틱 랜덤 액세스 메모리 장치가 안정적으로 동작할 수 있다.
도 1은 본 발명의 실시 예에 따른 전원 공급 회로를 예시적으로 보여주는 회로도이다.
도 2는 도 1에 도시된 전원 공급 회로의 동작을 보여주는 타이밍도이다.
도 3은 본 발명의 실시 예에 따른 쓰기 어시스트 회로를 포함하는 스태틱 랜덤 액세스 메모리 장치를 예시적으로 보여주는 회로도이다.
도 4는 도 3에 도시된 쓰기 어시스트 회로의 동작을 보여주는 타이밍도이다.
도 5는 본 발명의 다른 실시 예에 따른 읽기 어시스트 회로를 포함하는 스태틱 랜덤 액세스 메모리 장치를 예시적으로 보여주는 회로도이다.
도 6은 도 5에 도시된 읽기 어시스트 회로의 동작을 보여주는 타이밍도이다.
도 7은 본 발명의 실시 예에 따른 읽기 그리고 쓰기 어시스트 회로를 포함하는 스태틱 랜덤 액세스 메모리 장치를 예시적으로 보여주는 블럭도이다.
도 8은 본 발명의 실시 예에 따른 스태틱 랜덤 액세스 메모리 장치를 포함하는 사용자 장치를 예시적으로 보여주는 블럭도이다.
도 9는 본 발명의 실시 예에 따른 스태틱 랜덤 액세스 메모리 장치를 포함하는 컴퓨터 시스템을 예시적으로 보여주는 블럭도이다.
본 발명의 이점 그리고 특징, 그리고 그것을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시 예들을 통해 설명될 것이다. 그러나 본 발명은 여기에서 설명되는 실시 예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 단지, 본 실시 예들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여 제공되는 것이다.
도면들에 있어서, 본 발명의 실시 예들은 도시된 특정 형태로 제한되는 것이 아니며 명확성을 기하기 위하여 과장된 것이다. 본 명세서에서 특정한 용어들이 사용되었으나. 이는 본 발명을 설명하기 위한 목적에서 사용된 것이며, 의미 한정이나 특허 청구 범위에 기재된 본 발명의 권리 범위를 제한하기 위하여 사용된 것은 아니다.
본 명세서에서 ‘그리고/또는’이란 표현은 전후에 나열된 구성요소들 중 적어도 하나를 포함하는 의미로 사용된다. 또한, ‘연결되는/결합되는’이란 표현은 다른 구성요소와 직접적으로 연결되거나 다른 구성요소를 통해 간접적으로 연결되는 것을 포함하는 의미로 사용된다. 본 명세서에서 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 또한, 명세서에서 사용되는 ‘포함한다’ 또는 ‘포함하는’으로 언급된 구성요소, 단계, 동작 그리고 소자는 하나 이상의 다른 구성요소, 단계, 동작 그리고 소자의 존재 또는 추가를 의미한다.
이하, 도면들을 참조하여 본 발명의 실시 예에 대해 상세히 설명하기로 한다.
도 1은 본 발명의 실시 예에 따른 전원 공급 회로를 예시적으로 보여주는 회로도이다.
본 발명의 실시 예에 따른 전원 공급 회로(100)는 제 1 PMOS 트랜지스터(P1) 그리고 제 2 PMOS 트랜지스터(P2)를 포함한다. 제 1 PMOS 트랜지스터(P1)는 입력 전압(VIN)이 인가되는 전압 입력단과 출력 전압(VOUT)이 출력되는 전압 출력단 사이에 연결된다. 제 2 PMOS 트랜지스터(P2)는 제어 신호(CTRL)가 인가되는 제어 신호 입력단과 출력 전압(VOUT)이 출력되는 전압 출력단 사이에 연결된다. 제 1 그리고 제 2 PMOS 트랜지스터들(P1, P2) 각각의 게이트에 접지 전압이 인가될 수 있다. 필요에 따라서, 제 1 그리고 제 2 PMOS 트랜지스터들(P1, P2) 각각의 게이트들은 서로 연결될 수 있고, 연결된 게이트에 접지 전압이 인가될 수 있다.
본 발명의 실시 예에 따른 전원 공급 회로(100)는 다목적 PMOS 드라이버(multi-purpose PMOS driver)를 포함한다. 즉, 제 2 PMOS 트랜지스터(P2)는 다목적 PMOS 드라이버로서 동작한다. 제 2 PMOS 트랜지스터(P2)는 제어 신호 입력단에 인가되는 제어 신호(CTRL)에 따라 디스차져(discharger) 그리고 프리차져(precharger) 중 어느 하나로 동작할 것이다. 예를 들면, 제 2 PMOS 트랜지스터(P2)는 제어 신호(CTRL)가 논리 '로우(low)'로 인가되는 경우에 디스차져로서 동작할 것이다. 반면, 제 2 PMOS 트랜지스터(P2)는 제어 신호(CTRL)가 논리 '하이(high)'로 인가되는 경우에 프리차져로서 동작할 것이다.
전원 공급 회로(100)의 전압 출력단에서 출력되는 출력 전압(VOUT)은 제 2 PMOS 트랜지스터(P2)의 동작 방식에 따라 제어된다. 예를 들면, 앞서 설명한 바와 같이, 제 2 PMOS 트랜지스터(P2)는 제어 신호 입력단에 인가되는 제어 신호(CTRL)가 논리 '로우'인 경우에 디스차져로서 동작할 것이다. 이 경우, 전원 공급 회로(100)의 전압 출력단에서 출력되는 출력 전압(VOUT)은 제 2 PMOS 트랜지스터(P2)에 의해서 소정의 전압만큼 감소되어 출력될 것이다. 반면, 앞서 설명한 바와 같이, 제 2 PMOS 트랜지스터(P2)는 제어 신호 입력단에 인가되는 제어 신호(CTRL)가 논리 '하이'인 경우에 프리차져로서 동작할 것이다. 이 경우, 전원 공급 회로(100)의 전압 출력단에서 출력되는 출력 전압(VOUT)은 제 1 PMOS 트랜지스터(P1)를 통해 전달되는 입력 전압(VIN)뿐만 아니라 제 2 PMOS 트랜지스터(P2)를 통해 전달되는 제어 신호(CTRL)에 의해서 생성될 것이다.
도 2는 도 1에 도시된 전원 공급 회로의 동작을 보여주는 타이밍도이다. 도 1 그리고 도 2를 참조하여 도 1에 도시된 전원 공급 회로의 동작이 보다 구체적으로 설명될 것이다.
본 발명의 실시 예에 따른 전원 공급 회로(100)는 제 1 PMOS 트랜지스터(P1) 그리고 제 2 PMOS 트랜지스터(P2)로 구성된다. 제 1 그리고 제 2 PMOS 트랜지스터들(P1, P2) 각각의 게이트에 접지 전압이 인가되기 때문에, 제 1 그리고 제 2 PMOS 트랜지스터들(P1, P2)은 턴 온(turn on) 상태일 것이다. 따라서, 전원 공급 회로(100)의 전압 출력단에서 출력되는 출력 전압(VOUT)은 전압 입력단에 입력되는 입력 전압(VIN)과 제어 신호 입력단에 인가되는 제어 신호(CTRL)에 따라 제어된다. 이하의 전원 공급 회로(100)의 동작은 전원 공급 회로(100)의 전압 입력단에 입력되는 입력 전압(VIN)이 일정한 전압 레벨로 유지된다는 가정하에 설명될 것이다.
전원 공급 회로(100)의 입력 전압(VIN)이 일정한 전압 값으로 유지되기 때문에, 전원 공급 회로(100)의 출력 전압(VOUT)은 제어 신호(CTRL)에 따라 제어된다. 도 2의 t1 구간에 도시된 바와 같이, 논리 '로우'인 제어 신호(CTRL)가 제어 신호 입력단에 인가되면, 전원 공급 회로(100)의 입력 전압(VIN)은 제 1 PMOS 트랜지스터(P1)를 통해 전압 출력단으로 출력된다. 하지만, 제 2 PMOS 트랜지스터(P2)에 의해서 소정의 전압 레벨(ΔV)만큼 감소되어 출력될 것이다. 여기에서, 소정의 전압 레벨(ΔV)은 제 2 PMOS 트랜지스터(P2)의 전류 구동 특성에 따라 결정될 것이다. 따라서, 제 2 PMOS 트랜지스터(P2)는 전원 공급 회로(100)의 출력 전압(VOUT)을 소정의 전압(ΔV)만큼 감소시키는 디스차져로서 동작한다.
반면, 도 2의 t2 구간에 도시된 바와 같이, 논리 '하이'인 제어 신호(CTRL)가 인가되면, 전원 공급 회로(100)의 출력 전압(VOUT)은 제 1 PMOS 트랜지스터(P1)를 통해 전달되는 입력 전압(VIN)에 의해서 생성된다. 뿐만 아니라, 논리 '하이'인 제어 신호(CTRL)가 인가되면, 전원 공급 회로(100)의 출력 전압(VOUT)은 제 2 PMOS 트랜지스터(P2)를 통해 전달되는 제어 신호(CTRL)에 의해서도 생성된다. 즉, 전원 공급 회로(100)의 출력 전압(VOUT)은 제 1 PMOS 트랜지스터(P1)를 통해 전달되는 전압(V1)과 제 2 PMOS 트랜지스터(P2)를 통해 전달되는 전압(V2)에 의해서 생성된다. 따라서, 제 2 PMOS 트랜지스터(P2)는 전원 공급 회로(100)의 출력 전압(VOUT)이 안정되도록 서브-프리차져로서 동작한다.
한편, 제 2 PMOS 트랜지스터(P2)가 서브-프리차져로 동작할 수 있기 때문에, 제 1 PMOS 트랜지스터(P1)의 전류 구동 능력이 감소되더라도 출력 전압(VOUT)은 안정적으로 출력될 수 있을 것이다. 이는 제 1 PMOS 트랜지스터(P1)의 크기가 축소될 수 있음을 의미한다. 즉, 제 2 PMOS 트랜지스터(P2)가 서브-프리차져로 동작할 수 있기 때문에, 제 1 PMOS 트랜지스터(P1)의 크기는 축소될 수 있다.
앞서 설명한 바와 같이, 제 2 PMOS 트랜지스터(P2)는 제어 신호 입력단에 인가되는 제어 신호(CTRL)에 따라 디스차져 그리고 프리차져 중 어느 하나로 동작한다. 따라서, 제 2 PMOS 트랜지스터(P2)는 디스차져 그리고 프리차져의 두 가지 목적을 갖는 다목적 PMOS 드라이버가 된다. 제 2 PMOS 트랜지스터(P2)의 동작 방식에 따라 전원 공급 회로(100)의 전압 출력단에서 출력되는 출력 전압(VOUT)이 제어된다.
본 발명의 실시 예에 따르면 전원 공급 회로(100)의 제 1 그리고 제 2 PMOS 트랜지스터들(P1, P2) 각각의 게이트에 접지 전압이 공통으로 인가된다. 그리고, 제 2 PMOS 트랜지스터(P2)는 제어 신호 입력단에 인가되는 제어 신호에 따라 디스차져 그리고 프리차져 중 어느 하나로 동작한다. 하지만, 제 1 그리고 제 2 PMOS 트랜지스터들(P1, P2) 각각의 게이트에 인가되는 게이트 전압과, 제 2 PMOS 트랜지스터(P2)의 제어 신호 입력단에 인가되는 제어 신호에 따라 전압 출력단에서 출력되는 출력 전압(VOUT)이 제어될 수 있음은 잘 이해될 것이다.
도 3은 본 발명의 실시 예에 따른 쓰기 어시스트 회로를 포함하는 스태틱 랜덤 액세스 메모리 장치를 예시적으로 보여주는 회로도이다.
도 3을 참조하면, 본 발명의 실시 예에 따른 스태틱 랜덤 액세스 메모리 장치(200)는 쓰기 어시스트 회로(write assist(WASS) circuit, 210), WASS 제어 신호 발생 회로(220), 프리차지 회로(230), 제어 로직(240) 그리고 메모리 셀(250)을 포함한다. 스태틱 랜덤 액세스 메모리 장치(200)는 6개의 트랜지스터로 구성된 래치(latch) 형태의 메모리 셀(250)을 사용하여 데이터를 저장한다. 즉, 메모리 셀(250)은 두 개의 풀 업(pull-up) 트랜지스터들(PU 그리고 PUB), 두 개의 풀 다운(pull-down) 트랜지스터들(PD 그리고 PDB), 그리고 두 개의 패스 트랜지스터들(PG 그리고 PGB)로 구성되는 풀-씨모스(full-CMOS)형 에스램(SRAM) 셀일 것이다. 하지만, 메모리 셀(250)이 6개의 트랜지스터로 구성된 래치(latch)형태의 메모리 셀(250)로 국한되지 않음은 잘 이해될 것이다. 예를 들면, 메모리 셀(250)은 풀 업 트랜지스터들을 구성하는 소자에 따라 고부하 저항(high load resistor: LHR)형 또는 박막 트랜지스터(thin film transistor: TFT)형 에스램(SRAM) 메모리 셀일 수 있다.
메모리 셀(250)은 워드 라인(WL)과 데이터 입출력 경로인 비트 라인 쌍(BL 그리고 BLB)에 연결된다. 메모리 셀(250)은 제 1 패스 트랜지스터(PG), 제 2 패스 트랜지스터(PGB), 그리고 래치 회로(255)를 포함한다. 제 1 패스 트랜지스터(PG)의 게이트는 워드 라인(WL)에, 제 1 단자는 비트 라인(BL)에 연결된다. 제 1 패스 트랜지스터(PG)는 워드 라인(WL)이 논리 '하이'로 활성화되면 비트 라인(BL)과 제 1 데이터 저장 노드(Q)를 연결한다. 제 2 패스 트랜지스터(PGB)의 게이트는 워드 라인(WL)에, 제 1 단자는 비트바 라인(BLB)에 연결된다. 제 2 패스 트랜지스터(PGB)는 워드 라인이 논리 '하이'로 활성화되면 비트바 라인(BLB)과 제 2 데이터 저장 노드(QB)를 연결한다. 래치 회로(255)는 제 1 패스 트랜지스터(PG)와 제 2 패스 트랜지스터(PGB) 사이에 연결되며, 데이터를 저장한다.
데이터를 저장하는 래치 회로(255)는 제 1 풀 업 트랜지스터(PU), 제 2 풀 업 트랜지스터(PUB), 제 1 풀 다운 트랜지스터(PD), 그리고 제 2 풀 다운 트랜지스터(PDB)를 포함한다. 제 1 풀 업 트랜지스터(PU)의 제 1 단자에 메모리 셀의 전원 전압(VC)이 인가되고, 제 2 단자는 제 1 패스 트랜지스터(PG)의 제 2 단자에 연결된다. 제 1 풀 다운 트랜지스터(PD)의 제 1 단자는 제 1 패스 트랜지스터(PG)의 제 2 단자에 연결되고, 제 2 단자에 접지 전압이 인가된다. 제 1 풀 업 트랜지스터(PU) 그리고 제 1 풀 다운 트랜지스터(PD)는 제 2 데이터 저장 노드(QB)의 신호에 의해서 각각 제어되어 메모리 셀의 전원 전압(VC) 또는 접지 전압을 제 1 데이터 저장 노드(Q)로 공급한다.
그리고, 제 2 풀 업 트랜지스터(PUB)의 제 1 단자에 메모리 셀의 전원 전압(VC)이 인가되고, 제 2 단자는 제 2 패스 트랜지스터(PGB)의 제 2 단자에 연결된다. 제 2 풀 다운 트랜지스터(PDB)의 제 1 단자는 제 2 패스 트랜지스터(PGB)의 제 2 단자에 연결되고, 제 2 단자에 접지 전압이 인가된다. 제 2 풀 업 트랜지스터(PUB) 그리고 제 2 풀 다운 트랜지스터(PDB)는 제 1 데이터 저장 노드(Q)의 신호에 의해서 각각 제어되어 메모리 셀의 전원 전압(VC) 또는 접지 전압을 제 2 데이터 저장 노드(QB)로 공급한다.
메모리 셀(250)의 쓰기 마진(write margin)을 향상 시키기 위해서는 제 1 풀 업 트랜지스터(PU) 그리고 제 2 풀 업 트랜지스터(PUB)를 통해 흐르는 전류의 양을 감소시켜야 한다. 제 1 풀 업 트랜지스터(PU) 그리고 제 2 풀 업 트랜지스터(PUB)를 통해 흐르는 전류의 양은 메모리 셀의 전원 전압 레벨(VC)에 의해서 제어될 수 있다. 즉, 메모리 셀의 전원 전압 레벨(VC)이 감소되면, 제 1 풀 업 트랜지스터(PU) 그리고 제 2 풀 업 트랜지스터(PUB)를 통해 흐르는 전류의 양도 감소할 것이다. 본 발명의 실시 예에 따르면, 메모리 셀(250)에 데이터가 저장되는 쓰기 동작 시에, 메모리 셀(250)이 안정적으로 동작되도록 쓰기 어시스트 회로(210)에 의해서 메모리 셀(250)의 전원 전압 레벨(VC)이 제어된다. 예를 들면, 쓰기 어시스트 회로(210)는 메모리 셀의 전원 전압 레벨(VC)을 감소시킬 것이다.
프리차지 회로(230)는 메모리 셀(250)의 전원 전압 공급단을 프리차지 한다. 프리차지 회로(230)는 제 1 PMOS 트랜지스터(WAP1)를 포함한다. 제 1 PMOS 트랜지스터(WAP1)는 전원 전압(VDD) 입력단과 메모리 셀의 전원 전압(VC) 공급단 사이에 연결된다. 제 1 PMOS 트랜지스터(WAP1)의 게이트에는 접지 전압이 인가된다.
쓰기 어시스트 회로(210)는 제 2 PMOS 트랜지스터(WAP2)를 포함한다. 제 2 PMOS 트랜지스터(WARP2)는 메모리 셀의 전원 전압(VC) 공급단과 쓰기 어시스트 제어 신호(WASS_E) 입력단 사이에 연결된다. 제 2 PMOS 트랜지스터(WAP2)의 게이트에는 제 1 PMOS 트랜지스터와 동일하게 접지 전압이 인가된다.
제 2 PMOS 트랜지스터(WAP2)는 쓰기 어시스트 제어 신호(WASS_E) 입력단에 인가되는 제어 신호(WASS_E)에 따라 디스차져 그리고 프리차져 중 어느 하나로 동작할 것이다. 예를 들면, 제 2 PMOS 트랜지스터(WAP2)는 제어 신호(WASS_E)가 논리 '로우'로 인가되는 경우에 디스차져로서 동작할 것이다. 반면, 제 2 PMOS 트랜지스터(WAP2)는 제어 신호(WASS_E)가 논리 '하이'로 인가되는 경우에 프리차져로서 동작할 것이다. 이러한 제 2 PMOS 트랜지스터(WAP2)의 동작은 도 4를 참조하여 보다 구체적으로 설명될 것이다.
도 4는 도 3에 도시된 쓰기 어시스트 회로의 동작을 보여주는 타이밍도이다.
도 3 그리고 도 4를 참조하면, 제 1 그리고 제 2 PMOS 트랜지스터들(WAP1, WAP2) 각각의 게이트에 접지 전압이 인가되기 때문에, 제 1 그리고 제 2 PMOS 트랜지스터들(WAP1, WAP2)은 턴 온 상태일 것이다. 따라서, 메모리 셀(250)의 전원 전압(VC)은 프리차지 회로(230)의 전원 전압(VDD) 입력단에 입력되는 전원 전압(VDD)과 쓰기 어시스트 회로(210)의 쓰기 어시스트 제어 신호(WASS_E) 입력단에 인가되는 쓰기 어시스트 제어 신호(WASS_E)에 따라 제어된다. 이하의 쓰기 어시스트 회로(210)의 동작은 전원 전압(VDD)이 일정한 전압 레벨로 유지된다는 가정하에 설명될 것이다.
프리차지 회로(230)의 전원 전압(VDD) 입력단에 입력되는 전원 전압(VDD)이 일정한 전압 레벨로 유지되기 때문에, 메모리 셀(250)의 전원 전압(VC)은 쓰기 어시스트 제어 신호(WASS_E)에 따라 제어된다. 워드 라인(WL)이 논리 '하이'로 활성화되는 쓰기 동작 구간에서, 메모리 셀(250)의 전원 전압 공급단은 제 1 PMOS 트랜지스터(WAP1)에 의해서 전원 전압(VDD)으로 프리차지된다.
이와 동시에, 제어 로직(240)은 쓰기 어시스트 제어 신호(WASS_E)를 활성화시킨다. 쓰기 어시스트 제어 신호(WASS_E)가 활성화되면(예를 들어, 쓰기 어시스트 제어 신호 입력단에 논리 '로우'인 쓰기 어시스트 제어 신호(WASS_E)가 인가되면) 제 2 PMOS 트랜지스터(WAP2)는 디스차져로서 동작한다. 제 1 PMOS 트랜지스터(WAP1)를 통해 흐르는 전류 중 일부가 턴 온 상태인 제 2 PMOS 트랜지스터(WAP2)를 통해 분배되어 흐른다. 따라서, 메모리 셀의 전원 전압(VC)은 제 2 PMOS 트랜지스터(WAP2)에 의해서 소정의 전압 레벨(ΔVW)만큼 감소된다.
메모리 셀의 전원 전압(VC)이 감소되는 양(ΔVW)은 제 1 PMOS 트랜지스터(WAP1) 그리고 제 2 PMOS 트랜지스터(WAP2)의 전류 구동 능력에 따라 결정될 것이다. 예를 들어, 제 1 PMOS 트랜지스터(WAP1)의 전류 구동 능력은 일정하다고 가정하면, 제 2 PMOS 트랜지스터(WAP2)의 전류 구동 능력이 커질수록(예를 들면, 제 2 PMOS 트랜지스터(WAP2)의 폭(width)은 넓어지고, 길이(length)는 줄어들수록) 메모리 셀의 전원 전압(VC)이 감소되는 양(ΔVW)은 증가할 것이다.
본 발명의 실시 예에 따르면, 쓰기 동작 시에, 제 2 PMOS 트랜지스터(WAP2)는 메모리 셀의 전원 전압 레벨(VC)이 전원 전압 레벨(VDD)보다 낮아지도록 제어한다. 따라서, 본 발명의 실시 예에 따른 스태틱 랜덤 액세스 메모리 장치(200)는 단일 전원(single power)을 사용함에도 불구하고, 제 2 PMOS 트랜지스터(WAP2)를 사용하여 메모리 셀의 전원 전압 레벨(VC)을 감소시킬 수 있다. 감소된 메모리 셀의 전원 전압 레벨(VC)에 따라 제 1 풀 업 트랜지스터(PU) 그리고 제 2 풀 업 트랜지스터(PUB)를 통해 흐르는 전류의 양이 감소되기 때문에, 메모리 셀(250)의 쓰기 마진이 향상될 것이다.
쓰기 어시스트 회로(210)가 불활성화되는 구간(예를 들면, 읽기 동작, 대기 동작)에서, 제어 로직(240)은 쓰기 어시스트 제어 신호(WASS_E)를 불활성화시킨다. 쓰기 어시스트 제어 신호(WASS_E)가 불활성화되면(예를 들어, 쓰기 어시스트 제어 신호 입력단에 논리 '하이'인 쓰기 어시스트 제어 신호(WASS_E)가 인가되면), 제 2 PMOS 트랜지스터(WAP2)는 프리차져로서 동작한다. 메모리 셀(250)의 전원 전압 공급단은,제 1 PMOS 트랜지스터(WAP1)를 통해 흐르는 전류에 의해서 생성되는 전압(VWAP1)과 제 2 PMOS 트랜지스터(WAP2)를 통해 흐르는 전류에 의해서 생성되는 전압(VWAP2)에 의해서 프리차지된다. 즉, 메모리 셀(250)의 내부 전압 레벨(VC)은 제 1 PMOS 트랜지스터(WAP1) 그리고 제 2 PMOS 트랜지스터(WAP2)에 의해서 전원 전압 레벨(VDD)로 유지된다.
제 2 PMOS 트랜지스터(WAP2)가 서브-프리차져로 동작하기 때문에, 메모리 셀(250)의 전원 전압 레벨(VC)은 전원 전압 레벨(VDD)로 안정적으로 유지된다. 즉, 메모리 셀(250)의 전원 전압 레벨(VC)은 제 1 PMOS 트랜지스터(WAP1)의 전류 구동 능력이 감소되더라도 제 2 PMOS 트랜지스터(WAP2)에 의해서 안정적으로 유지될 수 있다. 제 2 PMOS 트랜지스터(WAP2)가 사용됨에 따라서 제 1 PMOS 트랜지스터(WAP1)의 크기는 감소될 것이다.
도 3에서는 설명의 간략화를 위하여 하나의 비트 라인 쌍에 연결된 메모리 셀(250)과 쓰기 어시스트 회로(210)를 예시적으로 설명하였다. 그러나, 도 3에 도시된 스태틱 랜덤 액세스 메모리 장치(200)는 복수의 비트 라인 쌍들에 연결된 복수의 메모리 셀을 포함할 것이다. 또한, 쓰기 어시스트 회로는 복수의 비트 라인 쌍들 각각에 구성될 것이다.
복수의 비트 라인 쌍들은 메모리 셀을 선택하기 위한 열 어드레스(column address)에 따라 제어된다. 예를 들면, 읽기 동작 시에 데이터를 읽어올 메모리 셀 또는 쓰기 동작 시에 데이터가 저장될 메모리 셀은 열 어드레스에 따라 해당 비트 라인이 제어된다. 또한, 앞서 설명한 바와 같이, 쓰기 동작 시에 쓰기 어시스트 회로는 활성화되고, 읽기 또는 대기 동작 시에 쓰기 어시스트 회로는 불활성화된다.
따라서, 쓰기 동작 시에만 쓰기 어시스트 회로가 활성화되도록, 제어 로직(240)은 쓰기 동작 신호(WR) 그리고 쓰기 어시스트 동작 신호(WASS)를 WASS 제어 신호 발생 회로(220)에 인가한다. 또한, 쓰기 동작이 수행되는 선택된 메모리 셀에 연결된 쓰기 어시스트 회로만이 활성화되도록, 열 어드레스에 따른 비트 라인 선택 신호(BL_SEL)가 WASS 제어 신호 발생 회로(220)에 인가된다.
쓰기 동작 신호(WR), 쓰기 어시스트 동작 신호(WASS), 그리고 비트 라인 선택 신호(BL_SEL)가 활성화 되면, WASS 제어 신호 발생 회로(220)는 해당 쓰기 어시스트 회로가 동작되도록 쓰기 어시스트 제어 신호(WASS_E)를 출력한다. 따라서, 쓰기 동작 시에, 쓰기 동작이 수행되는 선택된 메모리 셀에 연결된 쓰기 어시스트 회로만이 활성화되고, 선택되지 않은 메모리 셀에 연결된 쓰기 어시스트 회로는 불활성화된다.
도 5는 본 발명의 다른 실시 예에 따른 읽기 어시스트 회로를 포함하는 스태틱 랜덤 액세스 메모리 장치를 예시적으로 보여주는 회로도이다.
도 5를 참조하면, 본 발명의 실시 예에 따른 스태틱 랜덤 액세스 메모리 장치(300)는 읽기 어시스트 회로(read assist circuit, 310), 비트 라인 프리차지 회로(bit line precharge circuit, 330), 그리고 메모리 셀(350)을 포함한다. 메모리 셀(350)의 구성 그리고 동작은 도 3에서 설명된 바와 동일하기 때문에 생략될 것이다.
비트 라인 프리차지 회로(330)는 제 1 PMOS 트랜지스터(RPP1), 제 2 PMOS 트랜지스터(RPP2), 그리고 제 3 PMOS 트랜지스터(RPP3)를 포함한다. 비트 라인 프리차지 회로(330)는 비트 라인 쌍(BL 그리고 BLB)과 전원 전압(VDD)이 인가되는 전원 전압(VDD) 입력단 사이에 연결된다. 즉, 제 1 PMOS 그리고 제 2 PMOS 트랜지스터들(RPP1, RPP2)의 각각의 게이트 단자에는 프리차지 제어 신호(PCH)가 인가된다. 제 1 PMOS 트랜지스터(RPP1)의 제 1 단자에 전원 전압(VDD)이 인가되고, 제 2 단자는 비트 라인(BL)에 연결된다. 제 2 PMOS 트랜지스터(RPP2)의 제 1 단자에 전원 전압(VDD)이 인가되고, 제 2 단자는 비트바 라인(BLB)에 연결된다. 제 3 PMOS 트랜지스터(RPP3)의 게이트에 프리차지 제어 신호(PCH)가 인가된다. 제 3 PMOS 트랜지스터(RPP3)의 제 1 단자는 비트 라인(BL)에, 제 2 단자는 비트바 라인(BLB)에 연결된다.
제 1 PMOS 트랜지스터(RPP1)는 프리차지 제어 신호(PCH)에 응답하여 비트 라인(BL)을 소정의 전압 레벨(예를 들면, 전원 전압 레벨(VDD))로 프리차지한다. 제 2 PMOS 트랜지스터(RPP2)는 프리차지 제어 신호(PCH)에 응답하여 비트바 라인(BLB)을 소정의 전압 레벨(예를 들면, 전원 전압 레벨(VDD))로 프리차지한다. 또한, 제 3 PMOS 트랜지스터(RPP3)는 프리차지 제어 신호(PCH)에 응답하여 비트 라인(BL)과 비트바 라인(BLB)을 연결한다. 즉, 제 3 PMOS 트랜지스터(RPP3)는 프리차지 제어 신호(PCH)에 의해서 턴 온 되면, 비트 라인(BL)과 비트바 라인(BLB)이 동일한 전압 레벨로 유지되도록 한다.
읽기 어시스트 회로(310)는 제 1 PMOS 트랜지스터(RAP1) 그리고 제 2 PMOS 트랜지스터(RAP2)를 포함한다. 제 1 그리고 제 2 PMOS 트랜지스터들(RAP1, RAP2) 각각의 게이트에는 제어 신호(PCH)가 인가된다. 제 1 PMOS 트랜지스터(RAP1)의 제 1 단자는 비트 라인 프리차지 회로(330)의 제 1 PMOS 트랜지스터(RPP1)의 제 2 단자 그리고 비트 라인(BL)에 연결된다. 제 2 PMOS 트랜지스터(RAP2)의 제 1 단자는 비트 라인 프리차지 회로(330)의 제 2 PMOS 트랜지스터(RPP2)의 제 2 단자 그리고 비트바 라인(BLB)에 연결된다. 제 1 그리고 제 2 PMOS 트랜지스터들(RAP1, RAP2) 각각의 제 2 단자에 읽기 어시스트 제어 신호(RASS_E)가 인가된다.
메모리 셀(350)의 읽기 마진(read margin)을 향상 시키기 위해서는 제 1 패스 트랜지스터(PG) 그리고 제 2 패스 트랜지스터(PGB)를 통해 흐르는 전류의 양을 감소시켜야 한다. 제 1 패스 트랜지스터(PG)를 통해 흐르는 전류의 양은 비트 라인(BL)을 프리차지 하는 프리차지 전압 레벨에 의해서 제어될 수 있다. 또한, 제 2 패스 트랜지스터(PGB)를 통해 흐르는 전류의 양은 비트바 라인(BLB)을 프리차지하는 프리차지 전압 레벨에 의해서 제어될 수 있다. 즉, 비트 라인(BL) 그리고 비트바 라인(BLB)이 프리차지되는 프리차지 전압 레벨이 감소되면, 제 1 패스 트랜지스터(PG) 그리고 제 2 패스 트랜지스터(PGB)를 통해 흐르는 전류의 양도 감소할 것이다.
본 발명의 실시 예에 따르면, 메모리 셀(350)로부터 데이터를 읽는 읽기 동작 시에, 메모리 셀(350)이 안정적으로 동작하도록 비트 라인(BL) 그리고 비트바 라인(BLB)의 프리차지 전압 레벨이 읽기 어시스트 회로(310)에 의해서 제어된다. 예를 들면, 읽기 어시스트 회로(310)는 비트 라인(BL) 그리고 비트바 라인(BLB)의 프리차지 전압 레벨을 감소시킬 것이다.
읽기 어시스트 회로(310)의 제 1 그리고 제 2 PMOS 트랜지스터(RAP1, RAP2)는 읽기 어시스트 제어 신호(RASS_E) 입력단에 인가되는 제어 신호(RASS_E)에 따라 디스차져 그리고 프리차져 중 어느 하나로 동작할 것이다. 예를 들면, 제 1 그리고 제 2 PMOS 트랜지스터들(RAP1, RAP2)은 제어 신호(RASS_E)가 논리 '로우'로 인가되는 경우에 디스차져로서 동작할 것이다. 반면, 제 1 그리고 제 2 PMOS 트랜지스터들(RAP1, RAP2)은 제어 신호(RASS_E)가 논리 '하이'로 인가되는 경우에 프리차져로서 동작할 것이다. 이러한 제 1 그리고 제 2 PMOS 트랜지스터들(RAP1, RAP2)의 동작은 도 6을 참조하여 보다 구체적으로 설명될 것이다.
도 6은 도 5에 도시된 읽기 어시스트 회로의 동작을 보여주는 타이밍도이다.
도 5 그리고 도 6을 참조하면, 읽기 동작 시, 비트 라인 쌍(BL 그리고 BLB)이 프리차지되는 구간 동안, 스태틱 랜덤 액세스 메모리 장치(300)의 제어 로직(도시되지 않음)은 프리차지 제어 신호(PCH)를 활성화시킨다. 프리차지 제어 신호(PCH)가 활성화되면(예를 들면, 프리차지 에서 신호 입력단에 논리 '로우'인 프리차지 제어 신호(PCH)가 인가되면), 비트 라인 프리차지 회로(330)의 모든 트랜지스터들(RPP1~RPP3) 그리고 읽기 어시스트 회로(310)의 모든 트랜지스터들(RAP1 그리고 RAP2)은 턴 온 상태가 된다. 또한, 비트 라인 쌍(BL 그리고 BLB)이 프리차지되는 구간 동안, 제어 로직(도시되지 않음)은 읽기 어시스트 제어 신호(RASS_E)를 불활성화시킨다. 여기에서, 읽기 어시스트 제어 신호(RASS_E)는 읽기 동작 시 제어 로직이 발생하는 읽기 제어 신호의 반전된 신호일 것이다. 읽기 어시스트 제어 신호(RASS_E)가 불활성화되면(예를 들어, 읽기 어시스트 제어 신호 입력단에 논리 '하이'인 읽기 어시스트 제어 신호(RASS_E)가 인가되면), 읽기 어시스트 회로(310)의 제 1 그리고 제 2 PMOS 트랜지스터들(RAP1, RAP2)은 프리차져로서 동작한다.
비트 라인(BL)은, 비트 라인 프리차지 회로(330)의 제 1 PMOS 트랜지스터(RPP1)를 통해 흐르는 전류에 의해서 생성되는 전압(VRPP1)과 읽기 어시스트 회로(310)의 제 1 PMOS 트랜지스터(RAP1)를 통해 흐르는 전류에 의해서 생성되는 전압(VRAP1)에 의해서 프리차지된다. 비트바 라인(BLB)은, 비트 라인 프리차지 회로(330)의 제 2 PMOS 트랜지스터(RPP2)를 통해 흐르는 전류에 의해서 생성되는 전압과 읽기 어시스트 회로(310)의 제 2 PMOS 트랜지스터(RAP2)를 통해 흐르는 전류에 의해서 생성되는 전압에 의해서 프리차지된다.
비트 라인(BL) 그리고 비트바 라인(BLB)이 프리차지되는 프리차지 전압 레벨은 동일하기 때문에, 비트 라인 프리차지 회로(330)의 제 1 PMOS 트랜지스터(RPP1)를 통해 흐르는 전류에 의해서 생성되는 전압(VRPP1)과 비트 라인 프리차지 회로(330)의 제 2 PMOS 트랜지스터(RPP2)를 통해 흐르는 전류에 의해서 생성되는 전압은 동일할 것이다. 또한, 읽기 어시스트 회로(310)의 제 1 PMOS 트랜지스터(RAP1)를 통해 흐르는 전류에 의해서 생성되는 전압(VRAP1)과 읽기 어시스트 회로(310)의 제 2 PMOS 트랜지스터(RAP2)를 통해 흐르는 전류에 의해서 생성되는 전압은 동일할 것이다. 따라서, 설명의 간략화를 위해서, 이후의 설명에서는 비트 라인 프리차지 회로(330)의 제 1 PMOS 트랜지스터(RPP1) 그리고 읽기 어시스트 회로(310)의 제 1 PMOS 트랜지스터(RAP1)의 동작이 설명될 것이다.
읽기 어시스트 회로(310)의 제 1 PMOS 트랜지스터(RAP1)가 서브-프리차져로 동작하기 때문에, 비트 라인 전압 레벨(VBL)은 안정적으로 유지된다. 즉, 비트 라인 전압(VBL)은 비트 라인 프리차지 회로(330)의 제 1 PMOS 트랜지스터(RPP1)의 전류 구동 능력이 감소되더라도 읽기 어시스트 회로(310)의 제 1 PMOS 트랜지스터(RAP1)에 의해서 안정적으로 유지될 수 있다. 따라서, 읽기 어시스트 회로(310)의 제 1 PMOS 트랜지스터(RAP1)에 의해서 비트 라인 프리차지 회로(330)의 제 1 PMOS 트랜지스터(RPP1)의 크기는 감소될 것이다.
스태틱 랜덤 액세스 메모리 장치(300)의 제어 로직(도시되지 않음)은, 메모리 셀(350)의 데이터를 읽기 위해서 워드 라인(WL)을 활성화하기 전에, 비트 라인 전압을 감소시키는 동작을 수행한다. 프리차지 제어 신호(PCH)가 활성화되었기 때문에, 비트 라인 프리차지 회로(330)의 제 1 PMOS 트랜지스터(RPP1) 그리고 읽기 어시스트 회로(310)의 제 1 PMOS 트랜지스터(RAP1)는 턴 온 상태일 것이다. 따라서, 비트 라인(BL)의 프리차지 전압 레벨(VBL)은 비트 라인 프리차지 회로(330)의 전원 전압(VDD) 입력단에 입력되는 전원 전압(VDD)과 읽기 어시스트 회로(310)의 읽기 어시스트 제어 신호(WASS_E) 입력단에 인가되는 읽기 어시스트 제어 신호(RASS_E)에 따라 제어된다. 이하의 읽기 어시스트 회로(310)의 동작은 전원 전압(VDD)이 일정한 전압 레벨로 유지된다는 가정하에 설명될 것이다.
비트 라인 프리차지 회로(330)의 전원 전압(VDD) 입력단에 입력되는 전원 전압(VDD)이 일정한 전압 레벨로 유지되기 때문에, 비트 라인(BL)의 프리차지 전압 레벨(VBL)은 읽기 어시스트 제어 신호(RASS_E)에 따라 제어된다. 읽기 어시스트 제어 신호(RASS_E)가 활성화되면(예를 들어, 읽기 어시스트 제어 신호 입력단에 논리 '로우'인 읽기 어시스트 제어 신호(RASS_E)가 인가되면) 읽기 어시스트 회로(310)의 제 1 PMOS 트랜지스터(RAP1)는 디스차져로서 동작한다. 비트 라인 프리차지 회로(330)의 제 1 PMOS 트랜지스터(RPP1)를 통해 흐르는 전류 중 일부가 턴 온 상태인 읽기 어시스트 회로(310)의 제 1 PMOS 트랜지스터(RAP1)를 통해 분배되어 흐른다. 따라서, 비트 라인 전압 레벨(VBL)은 읽기 어시스트 회로(310)의 제 1 PMOS 트랜지스터(RAP1)에 의해서 소정의 전압 레벨(ΔVR)만큼 감소된다.
비트 라인 전압 레벨(VBL)이 감소되는 양(ΔVR)은 비트 라인 프리차지 회로(330)의 제 1 PMOS 트랜지스터(RPP1) 그리고 읽기 어시스트 회로(310)의 제 1 PMOS 트랜지스터(RAP1)의 전류 구동 능력에 따라 결정될 것이다. 예를 들어, 비트 라인 프리차지 회로(330)의 제 1 PMOS 트랜지스터(RPP1)의 전류 구동 능력은 일정하다고 가정하면, 읽기 어시스트 회로(310)의 제 1 PMOS 트랜지스터(RAP1)의 전류 구동 능력이 커질수록(예를 들면, 제 1 PMOS 트랜지스터(RAP1)의 폭(width)은 넓어지고, 길이(length)는 줄어들수록) 비트 라인 전압(VBL)이 감소되는 양(ΔVR)은 증가할 것이다.
본 발명의 실시 예에 따르면, 읽기 동작 시에, 읽기 어시스트 회로(310)는 비트 라인 프리차지 회로(330)가 비트 라인 쌍(BL 그리고 BLB)을 프리차지하는 프리차지 전압이 낮아 지도록 제어한다. 따라서, 본 발명의 실시 예에 따른 스태틱 랜덤 액세스 메모리 장치(300)는 단일 전원(single power)을 사용함에도 불구하고, 제 1 그리고 제 2 PMOS 트랜지스터들(RAP1 그리고 RAP2)을 사용하여 비트 라인의 프리차지 전압을 감소시킬 수 있다. 감소된 비트 라인의 프리차지 전압에 따라 제 1 패스 트랜지스터(PG) 그리고 제 2 패스 트랜지스터(PGB)를 통해 흐르는 전류의 양이 감소되기 때문에, 메모리 셀(350)의 읽기 마진이 향상될 것이다.
읽기 어시스트 회로(310)가 불활성화되는 구간(예를 들면, 쓰기 동작, 대기 동작)에서, 스태틱 랜덤 액세스 메모리 장치(300)의 제어 로직(도시되지 않음)은 읽기 어시스트 제어 회로(RASS_E)를 불활성화시킨다. 읽기 어시스트 제어 신호(RASS_E)가 불활성화되면(예를 들어, 읽기 어시스트 제어 신호 입력단에 논리 '하이'인 읽기 어시스트 제어 신호(RASS_E)가 인가되면), 읽기 어시스트 회로(310)의 제 1 그리고 제 2 PMOS 트랜지스터들(RAP1, RAP2)은 읽기 동작의 프리차지 구간과 동일하게 동작한다. 즉, 읽기 어시스트 회로(310)가 불활성화되는 구간(예를 들면, 쓰기 동작, 대기 동작)에서, 읽기 어시스트 회로(310)의 제 1 그리고 제 2 PMOS 트랜지스터들(RAP1, RAP2)은 프리차져로서 동작한다.
도 7은 본 발명의 실시 예에 따른 쓰기 어시스트 회로 그리고 읽기 어시스트 회로를 포함하는 스태틱 랜덤 액세스 메모리 장치를 예시적으로 보여주는 블럭도이다.
도 7을 참조하면, 스태틱 랜덤 액세스 메모리 장치(400)는 제어 로직(control logic, 410), 행 디코더(row decoder, 420), 열 디코더(column decoder, 425), 감지 증폭기 및 쓰기 드라이버(sense amplifier and write driver, 430), 메모리 셀 어레이(memory cell array, 450), 쓰기 어시스트 회로(write assist circuit, 460), 비트 라인 프리차지 회로(bit line precharge circuit, 470), 그리고 읽기 어시스트 회로(read assist circuit, 480)을 포함한다.
제어 로직(410)은 외부 장치(예를 들면, 호스트, 메모리 컨트롤러, 메모리 인터페이스)의 제어 신호들(/CS, /OE, /WE)과 어드레스(ADD)에 응답하여 스태틱 랜덤 액세스 메모리 장치(400)의 제반 동작을 제어한다. 예를 들면, 제어 로직(410)은 스태틱 랜덤 액세스 메모리 장치(400)의 읽기 그리고 쓰기 동작을 제어한다. 또한, 제어 로직(410)은 쓰기 동작 시에 쓰기 어시스트 회로(460)가 활성화되도록 제어한다. 또한, 제어 로직(410)은 읽기 동작 시에 읽기 어시스트 회로(480)가 활성화되도록 제어한다.
행 디코더(420)는 행 어드레스에 응답하여 복수의 워드 라인들(WL0~WLm) 중에서 하나의 워드 라인을 선택한다. 열 디코더(425)는 열 어드레스에 응답하여 복수의 비트 라인 쌍들(BL0~BLn 그리고 BLB0~BLBn) 중에서 하나의 비트 라인 쌍을 선택한다.
감지 증폭기 및 쓰기 드라이버(430)는 데이터 입출력 버퍼(도시되지 않음)를 통해 데이터를 출력하고 입력 받는다. 감지 증폭기(430)는 복수의 메모리 셀들 중 선택된 메모리 셀에 연결된 비트 라인과 비트바 라인의 전압차를 증폭하여 선택된 메모리 셀에 저장된 데이터를 읽어낸다. 읽혀진 데이터는 데이터 입출력 버퍼를 통해 스태틱 랜덤 액세스 메모리 장치의 외부로 출력된다. 또한, 쓰기 드라이버(430)는 복수의 메모리 셀들 중 선택된 메모리 셀에 데이터 입출력 버퍼를 통해 입력된 데이터를 프로그램한다. 이러한 감지 증폭기 및 쓰기 드라이버(430)의 동작은 제어 로직(410)의 제어에 따라 수행된다.
메모리 셀 어레이(450)는 데이터를 저장하기 위한 복수의 메모리 셀들을 포함한다. 메모리 셀들은 워드 라인들(WL0~WLm) 각각에 연결되고, 비트 라인들(BL0~BLn)과 비트바 라인들(BLB0~BLBn) 사이에 각각 연결된다.
쓰기 동작 시에, 쓰기 어시스트 회로(460)는 제어 로직(410)의 제어 신호(WASS_E)에 따라 활성화되어 메모리 셀의 전원 전압 레벨을 감소시킨다. 그리고, 쓰기 동작 시에, 읽기 어시스트 회로(480)는 제어 로직(410)의 제어 신호(RASS_E)에 따라 불활성화되어 선택된 비트 라인 쌍을 안정적으로 프리차지한다. 반면, 읽기 동작 시에, 쓰기 어시스트 회로(460)는 제어 로직(410)의 제어 신호(WASS_E)에 따라 불활성화되어 메모리 셀의 내부 전압 레벨을 안정적으로 프리차지한다. 그리고, 읽기 동작 시에, 읽기 어시스트 회로(480)는 제어 로직(410)의 제어 신호(RASS_E)에 따라 활성화되어 비트 라인 프리차지 회로(470)가 비트 라인 쌍을 프리차지하는 프리차지 전압을 감소시킨다. 비록 도시되지 않았지만, 쓰기 어시스트 회로(460) 그리고 읽기 어시스트 회로(480)는 복수의 비트 라인 쌍들(BL0~BLn 그리고 BLB0~BLBn) 각각에 연결될 수 있음은 잘 이해될 것이다.
도 8은 본 발명의 실시 예에 따른 스태틱 랜덤 액세스 메모리 장치를 포함하는 사용자 장치를 예시적으로 보여주는 블럭도이다.
도 8을 참조하면, 사용자 장치(2000)는 메모리 컨트롤러(2200) 및 불휘발성 메모리 장치를 포함한다. 사용자 장치(2000)는 복수의 불휘발성 메모리 장치들(2900)을 포함한다.
메모리 컨트롤러(2200)는 호스트(2100) 및 불휘발성 메모리 장치들(2900)에 연결된다. 호스트(2100)로부터의 요청에 응답하여, 메모리 컨트롤러(2200)는 불휘발성 메모리 장치들(2900)을 액세스하도록 구성된다. 예를 들면, 메모리 컨트롤러(2200)는 불휘발성 메모리 장치들(2900)의 읽기, 쓰기 그리고 소거 동작을 제어하도록 구성된다. 메모리 컨트롤러(2200)는 불휘발성 메모리 장치들(2900) 및 호스트(2100) 사이에 인터페이스를 제공하도록 구성된다. 메모리 컨트롤러(2200)는 불휘발성 메모리 장치들(2900)을 제어하기 위한 펌웨어(firmware)를 구동하도록 구성된다.
메모리 컨트롤러(2200)는 램(RAM), 중앙 처리 장치(central processing unit: CPU), 호스트 인터페이스(host interface), 에러 정정 블럭(error correcting code: ECC), 그리고 메모리 인터페이스(memory interface)와 같은 잘 알려진 구성 요소들을 포함할 수 있다. 중앙 처리 장치(2400)는 본 발명의 실시 예에 따른 스태틱 랜덤 액세스 메모리 장치(2450)를 포함할 수 있다.
램(2600)은 중앙 처리 장치(2400)의 동작 메모리(working memory)로써 이용될 수 있다. 스태틱 랜덤 액세스 메모리 장치(2450)는 중앙 처리 장치(2400)의 캐시 메모리(cache memory)로써 이용될 수 있다. 중앙 처리 장치(2400)는 메모리 컨트롤러(2200)의 제반 동작을 제어한다.
호스트 인터페이스(2300)는 호스트(2100)와 메모리 컨트롤러(2200) 사이의 데이터 교환을 수행하기 위한 프로토콜(protocol)을 포함할 수 있다. 예를 들면, 메모리 컨트롤러(2200)는 USB(Universal Serial Bus) 프로토콜, MMC(Multimedia Card) 프로토콜, PCI(Peripheral Component Interconnection) 프로토콜, PCI-E(PCI-Express) 프로토콜, ATA(Advanced Technology Attachment) 프로토콜, SATA(Serial ATA) 프로토콜, SCSI(Small Computer Small Interface) 프로토콜, ESDI(Enhanced Small Disk Interface) 프로토콜, 그리고 IDE(Integrated Drive Electronics) 프로토콜 등과 같은 다양한 인터페이스 프로토콜들 중 하나를 통해 외부(예를 들면, 호스트)와 통신하도록 구성될 수 있다.
에러 정정 블럭(2700)은 불휘발성 메모리 장치들(2900)로부터 읽어진 데이터의 오류를 검출하고, 정정하도록 구성될 수 있다. 에러 정정 블럭(2700)은 메모리 컨트롤러(2200)의 구성 요소로 제공될 수 있다. 다른 예로써, 에러 정정 블럭(2700)은 불휘발성 메모리 장치들(2900) 각각의 구성 요소로 제공될 수 있다. 메모리 인터페이스(2500)는 불휘발성 메모리 장치들(2900)과 메모리 컨트롤러(2200)를 인터페이싱(interfacing)할 수 있다.
메모리 컨트롤러(2200)의 구성 요소들이 위에서 언급된 구성 요소들에 국한되지 않음은 잘 이해될 것이다. 예를 들면, 메모리 컨트롤러(2200)는 초기 부팅 동작에 필요한 코드 데이터(code data) 그리고 호스트(2100)와의 인터페이싱을 위한 데이터를 저장하는 ROM(read only memory)을 더 포함할 수 있다.
메모리 컨트롤러(2200) 및 불휘발성 메모리 장치들(2900)은 하나의 반도체 장치로 집적되어, 메모리 카드를 구성할 수 있다. 예를 들면, 메모리 컨트롤러(2200) 및 불휘발성 메모리 장치들(2900)은 하나의 반도체 장치로 집적되어 PCMCIA(personal computer memory card international association) 카드, CF(compact flash) 카드, 스마트 미디어(smart media) 카드, 메모리 스틱(memory stick), 멀티 미디어(multi media) 카드(MMC, RS-MMC, MMC-micro), SD(secure digital) 카드(SD, Mini-SD, Micro-SD, SDHC), UFS(niversal flash storage) 등을 구성할 수 있다.
다른 예로써, 메모리 컨트롤러(2200) 그리고 불휘발성 메모리 장치들(2900)은 반도체 드라이브(solid state drive: SSD), 컴퓨터(computer), 휴대용 컴퓨터(portable computer), UMPC(ultra mobile personal computer), 워크스테이션(work station), 넷북(net book), PDA(personal digital assistant), 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 디지털 카메라(digital camera), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player), 정보를 무선 환경에서 송수신할 수 있는 장치, 홈 네트워크(home network)를 구성하는 다양한 전자 장치들 중 하나, 컴퓨터 네트워크(computer network)를 구성하는 다양한 전자 장치들 중 하나, 텔레매틱스 네트워크(telematics network)를 구성하는 다양한 전자 장치들 중 하나, 컴퓨터 시스템(computer system)을 구성하는 다양한 구성 요소들 중 하나, RFID(radio frequency identification) 장치 또는 임베디드 시스템(embedded system)에 적용될 수 있다.
본 발명의 실시 예에 따른 사용자 장치(2000)의 중앙 처리 장치(2400)는 도 7에 도시된 본 발명의 실시 예에 따른 스태틱 랜덤 액세스 메모리 장치(2450)를 포함할 수 있다. 스태틱 랜덤 액세스 메모리 장치(2450)는 쓰기 동작 시, 쓰기 어시스트 회로에 의해서 메모리 셀의 전원 공급단이 디스차지되고, 읽기 어시스트 회로에 의해서 비트 라인이 프리차지될 것이다. 이에 따라, 메모리 셀의 쓰기 마진이 향상될 수 있다. 스태틱 랜덤 액세스 메모리 장치(2450)는 읽기 동작 시, 쓰기 어시스트 회로에 의해서 메모리 셀의 전원 공급단이 프리차지되고, 읽기 어시스트 회로에 의해서 선택 비트 라인이 디스차지될 것이다. 이에 따라, 메모리 셀의 읽기 마진이 향상될 수 있다.
도 9는 본 발명의 실시 예에 따른 스태틱 랜덤 액세스 메모리 장치를 포함하는 컴퓨터 시스템을 예시적으로 보여주는 블럭도이다.
본 발명에 따른 컴퓨터 시스템(3000)은 시스템 버스(3700)에 전기적으로 연결되는 네트워크 어댑터(3100), 중앙 처리 장치(3200), 데이터 저장 장치(3300), 램(3400), 롬(3500) 그리고 사용자 인터페이스(3600)를 포함한다. 중앙 처리 장치(3200)는 본 발명의 실시 예에 따른 스태틱 랜덤 액세스 메모리 장치(3250)를 포함한다.
네트워크 어댑터(3100)는 컴퓨터 시스템(3000)과 외부의 네트워크들 간의 인터페이싱을 제공한다. 중앙 처리 장치(3200)는 램(3400)에 상주하는 운영 체제(Operating System)나 응용 프로그램(Application Program)을 구동하기 위한 제반 연산 처리를 수행한다. 이러한 연산 처리를 수행하기 위하여, 중앙 처리 장치(3200)는 스태틱 랜덤 액세스 메모리 장치(3250)를 캐시 메모리로 사용할 수 있다. 스태틱 랜덤 액세스 메모리 장치(3250)는 쓰기 및 읽기 어시스트 회로를 통해 메모리 셀 어레이 전압과 비트 라인 전압을 안정적으로 제어할 것이다. 그러므로 스태틱 랜덤 액세스 메모리 장치는 안정적으로 쓰기 및 읽기 동작을 수행할 수 있다.
데이터 저장 장치(3300)는 컴퓨터 시스템(3000)에서 필요한 제반 데이터를 저장한다. 예를 들면, 데이터 저장 장치(3300)에는 컴퓨터 시스템(3000)을 구동하기 위한 운영 체제(Operating System), 응용 프로그램(Application Program), 다양한 프로그램 모듈(Program Module), 프로그램 데이터(Program Data), 그리고 유저 데이터(User Data) 등이 저장된다.
램(3400)은 컴퓨터 시스템(3000)의 워킹 메모리로 사용될 수 있다. 부팅 시에 램(3400)에는 데이터 저장 장치(3300)로부터 읽혀진 운영 체제(Operating System), 응용 프로그램(Application Program), 다양한 프로그램 모듈(Program Module)과 프로그램들의 구동에 소요되는 프로그램 데이터(Program data)가 로드된다. 롬(3500)에는 부팅시 운영 체제(Operating System)가 구동되기 이전부터 활성화되는 기본적인 입출력 시스템인 바이오스(BIOS: Basic Input/Output System)가 저장된다. 유저 인터페이스(3600)를 통해서 컴퓨터 시스템(3000)과 사용자 사이의 정보 교환이 이루어진다.
이외에도, 컴퓨터 시스템(3000)은 배터리(Battery)나 모뎀(Modem) 등을 더 포함할 수 있다. 또한, 비록 도면에는 도시되지 않았지만, 본 발명에 따른 컴퓨터 시스템에는 응용 칩셋(Application chipset), 카메라 이미지 프로세서(Camera Image Processor: CIS), 모바일 디램(Mobile DRAM) 등이 더 제공될 수 있음은 잘 이해될 것이다.
100 : 전원 공급 회로
200, 300, 400 : 스태틱 랜덤 액세스 메모리 장치
210, 460 : 쓰기 어시스트 회로
220 : 쓰기 어시스트 제어 신호 발생 회로
230 : 프리차지 회로
240, 410 : 제어 로직
250, 350, 450 : 메모리 셀
310, 480 : 읽기 어시스트 회로
330, 470 : 비트 라인 프리차지 회로
420 : 행 디코더
425 : 열 디코더
430 : 감지 증폭기 및 쓰기 드라이버

Claims (10)

  1. 메모리 셀;
    상기 메모리 셀의 전원 공급단을 프리차지하는 프리차지 회로;
    쓰기 어시스트 제어 신호에 따라 상기 프리차지 회로에 의해서 프리차지되는 상기 전원 공급단을 디스차지하거나 또는 프리차지하기 위한 쓰기 어시스트 회로; 그리고
    쓰기 동작 시 상기 전원 공급단이 디스차지되도록, 그리고 읽기 동작 또는 대기 동작 시 상기 전원 공급단이 프리차지되도록 상기 쓰기 어시스트 제어 신호를 생성하는 제어 로직을 포함하는 스태틱 랜덤 액세스 메모리 장치.
  2. 제 1 항에 있어서,
    상기 프리차지 회로는 전원 전압을 상기 전원 공급단에 전달하는 제 1 PMOS 트랜지스터를 포함하고,
    상기 쓰기 어시스트 회로는 상기 전원 공급단을 디스차지하거나 또는 프리차지하기 위한 제 2 PMOS 트랜지스터를 포함하는 스태틱 랜덤 액세스 메모리 장치.
  3. 제 2 항에 있어서,
    상기 제 2 PMOS 트랜지스터의 게이트는 접지되고 논리 로우인 상기 쓰기 어시스트 제어 신호가 상기 제 2 PMOS 트랜지스터의 일단에 인가되면, 상기 전원 공급단은 디스차지되는 스태틱 랜덤 액세스 메모리 장치.
  4. 제 2 항에 있어서,
    상기 읽기 동작 또는 대기 동작 시 상기 제 1 PMOS 트랜지스터와 상기 제 2 PMOS 트랜지스터 각각은 상기 전원 공급단을 동시에 프리차지하는 스태틱 랜덤 액세스 메모리 장치.
  5. 제 4 항에 있어서,
    상기 제 1 PMOS 트랜지스터와 상기 제 2 PMOS 트랜지스터 각각의 게이트는 접지되고 논리 하이인 상기 쓰기 어시스트 제어 신호가 상기 제 2 PMOS 트랜지스터의 일단에 인가되면, 상기 전원 공급단은 프리차지되는 스태틱 랜덤 액세스 메모리 장치.
  6. 메모리 셀;
    상기 메모리 셀에 연결된 비트 라인을 프리차지하는 비트 라인 프리차지 회로;
    읽기 어시스트 제어 신호에 따라 상기 비트 라인 프리차지 회로에 의해서 프리차지되는 상기 비트 라인을 디스차지하거나 또는 프리차지하기 위한 읽기 어시스트 회로; 그리고
    읽기 동작 시 상기 비트 라인이 디스차지되도록, 그리고 쓰기 동작 또는 대기 동작 시 상기 비트 라인이 프리차지되도록 상기 읽기 어시스트 제어 신호를 생성하는 제어 로직을 포함하는 스태틱 랜덤 액세스 메모리 장치.
  7. 제 6 항에 있어서,
    상기 비트 라인 프리차지 회로는 전원 전압을 상기 비트 라인에 전달하는 제 1 PMOS 트랜지스터를 포함하고,
    상기 읽기 어시스트 회로는 상기 비트 라인을 디스차지하거나 또는 프리차지하기 위한 제 2 PMOS 트랜지스터를 포함하는 스태틱 랜덤 액세스 메모리 장치.
  8. 제 7 항에 있어서,
    상기 제 2 PMOS 트랜지스터의 게이트는 접지되고 논리 로우인 상기 읽기 어시스트 제어 신호가 상기 제 2 PMOS 트랜지스터의 일단에 인가되면, 상기 비트 라인은 디스차지되는 스태틱 랜덤 액세스 메모리 장치.
  9. 제 7 항에 있어서,
    상기 쓰기 동작 또는 대기 동작 시 상기 제 1 PMOS 트랜지스터와 상기 제 2 PMOS 트랜지스터 각각은 상기 비트 라인을 동시에 프리차지하는 스태틱 랜덤 액세스 메모리 장치.
  10. 제 9 항에 있어서,
    상기 제 1 PMOS 트랜지스터와 상기 제 2 PMOS 트랜지스터 각각의 게이트는 접지되고 논리 하이인 상기 읽기 어시스트 제어 신호가 상기 제 2 PMOS 트랜지스터의 일단에 인가되면, 상기 비트 라인은 프리차지되는 스태틱 랜덤 액세스 메모리 장치.
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