KR20150135031A - 휘발성 메모리 장치 및 이를 포함하는 시스템 온 칩 - Google Patents

휘발성 메모리 장치 및 이를 포함하는 시스템 온 칩 Download PDF

Info

Publication number
KR20150135031A
KR20150135031A KR1020140099854A KR20140099854A KR20150135031A KR 20150135031 A KR20150135031 A KR 20150135031A KR 1020140099854 A KR1020140099854 A KR 1020140099854A KR 20140099854 A KR20140099854 A KR 20140099854A KR 20150135031 A KR20150135031 A KR 20150135031A
Authority
KR
South Korea
Prior art keywords
power supply
voltage
supply voltage
self
internal clock
Prior art date
Application number
KR1020140099854A
Other languages
English (en)
Other versions
KR102219440B1 (ko
Inventor
서동욱
최재승
최현수
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to US14/614,504 priority Critical patent/US9595307B2/en
Publication of KR20150135031A publication Critical patent/KR20150135031A/ko
Priority to US15/428,520 priority patent/US10236056B2/en
Application granted granted Critical
Publication of KR102219440B1 publication Critical patent/KR102219440B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G11C11/412—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger using field-effect transistors only
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
    • G11C2207/22—Control and timing of internal memory operations
    • G11C2207/2227—Standby or low power modes

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Dram (AREA)
  • Static Random-Access Memory (AREA)

Abstract

휘발성 메모리 장치는, 제1 전원 전압 배선을 통하여 제1 전원 전압을 공급받고, 제1 전원 전압에 기초하여 데이터를 저장하는 메모리 셀 어레이, 및 제2 전원 전압 배선을 통하여 제2 전원 전압을 공급받고, 제2 전원 전압에 기초하여 메모리 셀 어레이를 제어하는 주변 회로부를 포함한다. 주변 회로부는, 주변 회로부의 동작 타이밍을 결정하는 셀프 타이밍 펄스 회로를 포함한다. 셀프 타이밍 펄스 회로는, 제1 전원 전압 배선을 통하여 제1 전원 전압을 공급받고, 제1 전원 전압의 전압 레벨에 따라 주변 회로부의 상기 동작 타이밍을 조절한다. 이에 따라, 휘발성 메모리 장치의 동작 성능을 유지 또는 향상시키면서 동작 안정성이 확보될 수 있다.

Description

휘발성 메모리 장치 및 이를 포함하는 시스템 온 칩{VOLATILE MEMORY DEVICE AND SYSTEM-ON-CHIP INCLUDING THE SAME}
본 발명은 반도체 장치에 관한 것으로서, 더욱 상세하게는 휘발성 메모리 장치 및 이를 포함하는 시스템-온-칩에 에 관한 것이다.
휘발성 메모리 장치는 저장된 데이터를 유지하기 위하여 전원을 공급받아야 한다. 한편, 전력 소모를 감소시키기 위하여, 휘발성 메모리 장치에 공급되는 전원 전압의 전압 레벨이 점차 감소되고 있다. 그러나, 공정 미세화로 인하여 메모리 셀의 특성 산포가 증가됨에 따라, 낮은 전원 전압에서의 메모리 셀의 동작 안정성이 보장되지 않을 수 있다.
본 발명의 일 목적은 동작 성능을 유지 또는 향상시키면서 동작 안정성을 확보할 수 있는 휘발성 메모리 장치를 제공하는 것이다.
본 발명의 다른 목적은 동작 성능을 유지 또는 향상시키면서 동작 안정성을 확보할 수 있는 휘발성 메모리 장치를 포함하는 시스템-온-칩(System-On-Chip; SOC)을 제공하는 것이다.
다만, 본 발명의 해결하고자 하는 과제는 상기 언급된 과제에 한정되는 것이 아니며, 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있을 것이다.
상기 일 목적을 달성하기 위해, 본 발명의 실시예들에 따른 휘발성 메모리 장치는, 제1 전원 전압 배선을 통하여 제1 전원 전압을 공급받고, 상기 제1 전원 전압에 기초하여 데이터를 저장하는 메모리 셀 어레이, 및 제2 전원 전압 배선을 통하여 제2 전원 전압을 공급받고, 상기 제2 전원 전압에 기초하여 상기 메모리 셀 어레이를 제어하는 주변 회로부를 포함한다. 상기 주변 회로부는, 상기 주변 회로부의 동작 타이밍을 결정하는 셀프 타이밍 펄스 회로를 포함한다. 상기 셀프 타이밍 펄스 회로는, 상기 제1 전원 전압 배선을 통하여 상기 제1 전원 전압을 공급받고, 상기 제1 전원 전압의 전압 레벨에 따라 상기 주변 회로부의 상기 동작 타이밍을 조절한다.
일 실시예에서, 상기 셀프 타이밍 펄스 회로는, 상기 제1 전원 전압의 전압 레벨이 증가될수록 상기 주변 회로부의 상기 동작 타이밍을 앞당기고, 상기 제1 전원 전압의 전압 레벨이 감소될수록 상기 주변 회로부의 상기 동작 타이밍을 지연시킬 수 있다.
일 실시예에서, 상기 셀프 타이밍 펄스 회로는, 상기 제1 전원 전압의 전압 레벨이 감소될수록, 상기 메모리 셀 어레이에 저장된 데이터를 독출하기 위한 센싱 동작의 시작 시점을 지연시킬 수 있다.
일 실시예에서, 상기 셀프 타이밍 펄스 회로는, 상기 제1 전원 전압의 전압 레벨이 감소될수록, 상기 메모리 셀 어레이에 데이터를 기입하는 기입 동작의 종료 시점을 지연시킬 수 있다.
일 실시예에서, 상기 주변 회로부는, 상기 셀프 타이밍 펄스 회로를 포함하고, 상기 제1 전원 전압의 전압 레벨에 따라 조절되는 펄스 폭을 가지는 내부 클록 신호를 생성하는 내부 클록 생성기를 포함할 수 있다.
일 실시예에서, 상기 내부 클록 생성기는, 상기 제1 전원 전압의 전압 레벨이 증가될수록 상기 내부 클록 신호의 펄스 폭을 감소시키고, 상기 제1 전원 전압의 전압 레벨이 감소될수록 상기 내부 클록 신호의 펄스 폭을 증가시킬 수 있다.
일 실시예에서, 상기 내부 클록 생성기는, 외부 클록 신호에 응답하여 상기 내부 클록 신호를 상기 제2 전원 전압의 전압 레벨로 풀-업하는 풀-업 트랜지스터, 상기 내부 클록 신호의 전압 레벨을 상기 제2 전원 전압의 전압 레벨에서 상기 제1 전원 전압의 전압 레벨로 변환하는 제1 레벨 쉬프터, 상기 제1 전원 전압 배선을 통하여 상기 제1 전원 전압을 공급받고, 상기 제1 전원 전압의 전압 레벨을 가지는 상기 내부 클록 신호를 지연시켜 셀프 타이밍 펄스를 생성하는 상기 셀프 타이밍 펄스 회로, 상기 셀프 타이밍 펄스의 전압 레벨을 상기 제1 전원 전압의 전압 레벨에서 상기 제2 전원 전압의 전압 레벨로 변환하는 제2 레벨 쉬프터, 및 상기 제2 전원 전압의 전압 레벨을 가지는 상기 셀프 타이밍 펄스에 응답하여 상기 내부 클록 신호를 접지 전압의 전압 레벨로 풀-다운하는 풀-다운 트랜지스터를 포함할 수 있다.
일 실시예에서, 상기 셀프 타이밍 펄스 회로는, 상기 제1 전원 전압 배선을 통하여 상기 제1 전원 전압을 공급받고, 상기 제1 레벨 쉬프터로부터 상기 제1 전원 전압의 전압 레벨을 가지는 상기 내부 클록 신호를 수신하며, 상기 제1 전원 전압의 전압 레벨을 가지는 상기 내부 클록 신호를 지연시켜 상기 셀프 타이밍 펄스를 생성하는 지연 라인을 포함할 수 있다.
일 실시예에서, 상기 지연 라인은, 상기 제1 전원 전압 배선을 통하여 상기 제1 전원 전압을 공급받는 복수의 직렬 연결된 버퍼들을 포함할 수 있다.
일 실시예에서, 상기 내부 클록 생성기는, 칩 인에이블 신호를 반전시키는 인버터, 및 상기 반전된 칩 인에이블 신호와 상기 외부 클록 신호에 NAND 연산을 수행하고, 출력 단자가 상기 풀-업 트랜지스터의 게이트 단자에 연결된 NAND 게이트를 더 포함할 수 있다.
일 실시예에서, 상기 내부 클록 생성기는 라이트 인에이블 신호에 응답하여 상기 내부 클록 신호의 펄스 폭을 선택적으로 조절할 수 있다.
일 실시예에서, 상기 내부 클록 생성기는, 상기 라이트 인에이블 신호가 기입 모드를 나타낼 때 상기 제2 전원 전압에 기초하여 상기 내부 클록 신호를 생성하고, 상기 라이트 인에이블 신호가 독출 모드를 나타낼 때 상기 제1 전원 전압의 전압 레벨에 따라 상기 내부 클록 신호의 펄스 폭을 조절할 수 있다.
일 실시예에서, 상기 내부 클록 생성기는, 외부 클록 신호에 응답하여 상기 내부 클록 신호를 상기 제2 전원 전압의 전압 레벨로 풀-업하는 풀-업 트랜지스터, 상기 내부 클록 신호의 전압 레벨을 상기 제2 전원 전압의 전압 레벨에서 상기 제1 전원 전압의 전압 레벨로 변환하는 제1 레벨 쉬프터, 상기 제1 전원 전압 배선을 통하여 상기 제1 전원 전압을 공급받고, 상기 제2 전원 전압 배선을 통하여 상기 제2 전원 전압을 공급받으며, 상기 제1 레벨 쉬프터로부터 수신된 상기 제1 전원 전압의 전압 레벨을 가지는 상기 내부 클록 신호를 지연시켜 제1 셀프 타이밍 펄스를 생성하고, 상기 풀-업 트랜지스터로부터 수신된 제2 전원 전압의 전압 레벨을 가지는 상기 내부 클록 신호를 지연시켜 제2 셀프 타이밍 펄스를 생성하는 상기 셀프 타이밍 펄스 회로, 상기 제1 셀프 타이밍 펄스의 전압 레벨을 상기 제1 전원 전압의 전압 레벨에서 상기 제2 전원 전압의 전압 레벨로 변환하는 제2 레벨 쉬프터, 상기 제2 레벨 쉬프터로부터 상기 제1 셀프 타이밍 펄스를 수신하고, 상기 셀프 타이밍 펄스 회로로부터 상기 제2 셀프 타이밍 펄스를 수신하며, 상기 라이트 인에이블 신호가 기입 모드를 나타낼 때 상기 제2 셀프 타이밍 펄스를 출력하고, 상기 라이트 인에이블 신호가 독출 모드를 나타낼 때 상기 제1 셀프 타이밍 펄스를 출력하는 스위치, 및 상기 스위치로부터 수신된 상기 제1 및 제2 셀프 타이밍 펄스들 중 하나에 응답하여 상기 내부 클록 신호를 접지 전압의 전압 레벨로 풀-다운하는 풀-다운 트랜지스터를 포함할 수 있다.
일 실시예에서, 상기 셀프 타이밍 펄스 회로는, 상기 제1 전원 전압 배선을 통하여 상기 제1 전원 전압을 공급받고, 상기 제1 레벨 쉬프터로부터 상기 제1 전원 전압의 전압 레벨을 가지는 상기 내부 클록 신호를 수신하며, 상기 제1 전원 전압의 전압 레벨을 가지는 상기 내부 클록 신호를 지연시켜 상기 제1 셀프 타이밍 펄스를 생성하는 제1 지연 라인, 및 상기 제2 전원 전압 배선을 통하여 상기 제2 전원 전압을 공급받고, 상기 풀-업 트랜지스터로부터 상기 제2 전원 전압의 전압 레벨을 가지는 상기 내부 클록 신호를 수신하며, 상기 제2 전원 전압의 전압 레벨을 가지는 상기 내부 클록 신호를 지연시켜 상기 제2 셀프 타이밍 펄스를 생성하는 제2 지연 라인을 포함할 수 있다.
일 실시예에서, 상기 내부 클록 생성기는 외부의 프로세싱 블록으로부터 수신된 펄스 제어 신호에 응답하여 상기 내부 클록 신호의 펄스 폭을 선택적으로 조절할 수 있다.
일 실시예에서, 상기 내부 클록 생성기는, 상기 펄스 제어 신호가 제1 로직 레벨을 가질 때 상기 제2 전원 전압에 기초하여 상기 내부 클록 신호를 생성하고, 상기 펄스 제어 신호가 제2 로직 레벨을 가질 때 상기 제1 전원 전압의 전압 레벨에 따라 상기 내부 클록 신호의 펄스 폭을 조절할 수 있다.
일 실시예에서, 상기 내부 클록 생성기는, 외부 클록 신호에 응답하여 상기 내부 클록 신호를 상기 제2 전원 전압의 전압 레벨로 풀-업하는 풀-업 트랜지스터, 상기 내부 클록 신호의 전압 레벨을 상기 제2 전원 전압의 전압 레벨에서 상기 제1 전원 전압의 전압 레벨로 변환하는 제1 레벨 쉬프터, 상기 제1 전원 전압 배선을 통하여 상기 제1 전원 전압을 공급받고, 상기 제2 전원 전압 배선을 통하여 상기 제2 전원 전압을 공급받으며, 상기 제1 레벨 쉬프터로부터 수신된 상기 제1 전원 전압의 전압 레벨을 가지는 상기 내부 클록 신호를 지연시켜 제1 셀프 타이밍 펄스를 생성하고, 상기 풀-업 트랜지스터로부터 수신된 제2 전원 전압의 전압 레벨을 가지는 상기 내부 클록 신호를 지연시켜 제2 셀프 타이밍 펄스를 생성하는 상기 셀프 타이밍 펄스 회로, 상기 제1 셀프 타이밍 펄스의 전압 레벨을 상기 제1 전원 전압의 전압 레벨에서 상기 제2 전원 전압의 전압 레벨로 변환하는 제2 레벨 쉬프터, 상기 제2 레벨 쉬프터로부터 상기 제1 셀프 타이밍 펄스를 수신하고, 상기 셀프 타이밍 펄스 회로로부터 상기 제2 셀프 타이밍 펄스를 수신하며, 상기 펄스 제어 신호가 제1 로직 레벨을 가질 때 상기 제2 셀프 타이밍 펄스를 출력하고, 상기 펄스 제어 신호가 제2 로직 레벨을 가질 때 상기 제1 셀프 타이밍 펄스를 출력하는 스위치, 및 상기 스위치로부터 수신된 상기 제1 및 제2 셀프 타이밍 펄스들 중 하나에 응답하여 상기 내부 클록 신호를 접지 전압의 전압 레벨로 풀-다운하는 풀-다운 트랜지스터를 포함할 수 있다.
일 실시예에서, 상기 내부 클록 생성기는 상기 제1 전원 전압의 전압 레벨과 상기 제2 전원 전압의 전압 레벨을 비교하고, 상기 비교의 결과에 따라 상기 내부 클록 신호의 펄스 폭을 선택적으로 조절할 수 있다.
일 실시예에서, 상기 내부 클록 생성기는, 상기 제1 전원 전압의 전압 레벨이 상기 제2 전원 전압의 전압 레벨보다 높을 때 상기 제2 전원 전압에 기초하여 상기 내부 클록 신호를 생성하고, 상기 제1 전원 전압의 전압 레벨이 상기 제2 전원 전압의 전압 레벨보다 낮을 때 상기 제1 전원 전압의 전압 레벨에 따라 상기 내부 클록 신호의 펄스 폭을 조절할 수 있다.
일 실시예에서, 상기 내부 클록 생성기는, 외부 클록 신호에 응답하여 상기 내부 클록 신호를 상기 제2 전원 전압의 전압 레벨로 풀-업하는 풀-업 트랜지스터, 상기 내부 클록 신호의 전압 레벨을 상기 제2 전원 전압의 전압 레벨에서 상기 제1 전원 전압의 전압 레벨로 변환하는 제1 레벨 쉬프터, 상기 제1 전원 전압 배선을 통하여 상기 제1 전원 전압을 공급받고, 상기 제2 전원 전압 배선을 통하여 상기 제2 전원 전압을 공급받으며, 상기 제1 레벨 쉬프터로부터 수신된 상기 제1 전원 전압의 전압 레벨을 가지는 상기 내부 클록 신호를 지연시켜 제1 셀프 타이밍 펄스를 생성하고, 상기 풀-업 트랜지스터로부터 수신된 제2 전원 전압의 전압 레벨을 가지는 상기 내부 클록 신호를 지연시켜 제2 셀프 타이밍 펄스를 생성하는 상기 셀프 타이밍 펄스 회로, 상기 제1 셀프 타이밍 펄스의 전압 레벨을 상기 제1 전원 전압의 전압 레벨에서 상기 제2 전원 전압의 전압 레벨로 변환하는 제2 레벨 쉬프터, 상기 제1 전원 전압의 전압 레벨과 상기 제2 전원 전압의 전압 레벨을 비교하는 비교기, 상기 제2 레벨 쉬프터로부터 상기 제1 셀프 타이밍 펄스를 수신하고, 상기 셀프 타이밍 펄스 회로로부터 상기 제2 셀프 타이밍 펄스를 수신하며, 상기 비교기의 출력 신호가 상기 제1 전원 전압의 전압 레벨이 상기 제2 전원 전압의 전압 레벨보다 높은 것을 나타낼 때 상기 제2 셀프 타이밍 펄스를 출력하고, 상기 비교기의 출력 신호가 상기 제1 전원 전압의 전압 레벨이 상기 제2 전원 전압의 전압 레벨보다 낮은 것을 나타낼 때 상기 제1 셀프 타이밍 펄스를 출력하는 스위치, 및 상기 스위치로부터 수신된 상기 제1 및 제2 셀프 타이밍 펄스들 중 하나에 응답하여 상기 내부 클록 신호를 접지 전압의 전압 레벨로 풀-다운하는 풀-다운 트랜지스터를 포함할 수 있다.
상기 일 목적을 달성하기 위해, 본 발명의 실시예들에 따른 휘발성 메모리 장치는 제1 전원 전압 배선을 통하여 제1 전원 전압을 공급받고, 상기 제1 전원 전압에 기초하여 데이터를 저장하는 메모리 셀 어레이, 및 제2 전원 전압 배선을 통하여 제2 전원 전압을 공급받고, 상기 제2 전원 전압에 기초하여 메모리 셀 어레이를 제어하는 주변 회로부를 포함한다. 상기 주변 회로부는, 상기 제1 전원 전압의 전압 레벨에 따라 조절되는 펄스 폭을 가지는 내부 클록 신호를 생성하는 내부 클록 생성기를 포함한다.
일 실시예에서, 상기 내부 클록 생성기는, 상기 제1 전원 전압 배선을 통하여 상기 제1 전원 전압을 공급받고, 상기 제1 전원 전압의 전압 레벨에 따라 상기 내부 클록 신호의 펄스 폭을 조절하는 셀프 타이밍 펄스 회로를 포함할 수 있다.
상기 다른 목적을 달성하기 위해, 본 발명의 실시예들에 따른 시스템-온-칩은, 데이터를 저장하는 메모리 셀 어레이, 및 상기 메모리 셀 어레이를 제어하는 주변 회로부를 포함하는 휘발성 메모리 장치, 상기 메모리 셀 어레이에 데이터가 저장되도록 상기 휘발성 메모리 장치에 데이터를 제공하고, 상기 휘발성 메모리 장치로부터 상기 메모리 셀 어레이에 저장된 데이터를 수신하는 프로세싱 블록, 제1 전원 전압 배선을 통하여 상기 휘발성 메모리 장치의 상기 메모리 셀 어레이에 제1 전원 전압을 공급하는 제1 전력 관리부, 및 제2 전원 전압 배선을 통하여 상기 프로세싱 블록 및 상기 휘발성 메모리 장치의 상기 주변 회로부에 제2 전원 전압을 공급하는 제2 전력 관리부를 포함한다. 상기 주변 회로부는, 상기 주변 회로부의 동작 타이밍을 결정하는 셀프 타이밍 펄스 회로를 포함하고, 상기 제1 전력 관리부는 상기 제1 전원 전압 배선을 통하여 상기 제1 전원 전압을 상기 셀프 타이밍 펄스 회로에 더욱 공급하며, 상기 셀프 타이밍 펄스 회로는 상기 제1 전원 전압의 전압 레벨에 따라 상기 주변 회로부의 상기 동작 타이밍을 조절한다.
일 실시예에서, 상기 휘발성 메모리 장치는 정적 랜덤 액세스 메모리(Static Random Access Memory; SRAM) 장치일 수 있다.
일 실시예에서, 상기 시스템-온-칩은 어플리케이션 프로세서(Application Processor; AP)일 수 있다.
상기 다른 목적을 달성하기 위해, 본 발명의 실시예들에 따른 시스템-온-칩은, 데이터를 저장하는 메모리 셀 어레이, 및 상기 메모리 셀 어레이를 제어하는 주변 회로부를 포함하는 휘발성 메모리 장치, 상기 메모리 셀 어레이에 데이터가 저장되도록 상기 휘발성 메모리 장치에 데이터를 제공하고, 상기 휘발성 메모리 장치로부터 상기 메모리 셀 어레이에 저장된 데이터를 수신하는 프로세싱 블록, 제1 전원 전압 배선을 통하여 상기 휘발성 메모리 장치의 상기 메모리 셀 어레이에 제1 전원 전압을 공급하는 제1 전력 관리부, 및 제2 전원 전압 배선을 통하여 상기 프로세싱 블록 및 상기 휘발성 메모리 장치의 상기 주변 회로부에 제2 전원 전압을 공급하는 제2 전력 관리부를 포함한다. 상기 주변 회로부는, 상기 제1 전원 전압의 전압 레벨에 따라 조절되는 펄스 폭을 가지는 내부 클록 신호를 생성하는 내부 클록 생성기를 포함한다.
상기와 같은 본 발명의 실시예들에 따른 휘발성 메모리 장치 및 시스템-온-칩은, 메모리 셀 어레이와 주변 회로부에 서로 다른 전원 전압을 공급하는 듀얼 파워 레일(Dual Power Rail) 구조에서, 상기 주변 회로부에 포함된 셀프 타이밍 펄스(Self Timing Pulse; STP) 회로가 상기 메모리 셀 어레이에 공급되는 전원 전압에 기초하여 동작함으로써, 동작 성능을 유지 또는 향상시키면서 동작 안정성을 확보할 수 있다.
또한, 본 발명의 실시예들에 따른 휘발성 메모리 장치 및 시스템-온-칩은, 내부 클록 생성기가 메모리 셀 어레이에 공급되는 전원 전압의 전압 레벨에 따라 내부 클록 신호의 펄스 폭을 조절함으로써, 동작 성능을 유지 또는 향상시키면서 동작 안정성을 확보할 수 있다.
다만, 본 발명의 효과는 상기 언급한 효과에 한정되는 것이 아니며, 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있을 것이다.
도 1은 본 발명의 실시예들에 따른 휘발성 메모리 장치를 나타내는 블록도이다.
도 2는 본 발명의 실시예들에 따른 휘발성 메모리 장치의 동작을 설명하기 위한 도면이다.
도 3은 본 발명의 실시예들에 따른 휘발성 메모리 장치의 일 예를 나타내는 블록도이다.
도 4는 도 3의 휘발성 메모리 장치의 독출 동작의 일 예를 설명하기 위한 타이밍도이다.
도 5는 도 3의 휘발성 메모리 장치의 기입 동작의 일 예를 설명하기 위한 타이밍도이다.
도 6은 본 발명의 일 실시예에 따른 휘발성 메모리 장치를 나타내는 블록도이다.
도 7은 도 6의 휘발성 메모리 장치에 포함된 내부 클록 생성기의 일 예를 나타내는 블록도이다.
도 8은 본 발명의 다른 실시예에 따른 휘발성 메모리 장치를 나타내는 블록도이다.
도 9는 도 8의 휘발성 메모리 장치에 포함된 내부 클록 생성기의 일 예를 나타내는 블록도이다.
도 10은 본 발명의 또 다른 실시예에 따른 휘발성 메모리 장치를 나타내는 블록도이다.
도 11은 도 10의 휘발성 메모리 장치에 포함된 내부 클록 생성기의 일 예를 나타내는 블록도이다.
도 12는 본 발명의 또 다른 실시예에 따른 휘발성 메모리 장치를 나타내는 블록도이다.
도 13은 도 12의 휘발성 메모리 장치에 포함된 내부 클록 생성기의 일 예를 나타내는 블록도이다.
도 14는 본 발명의 실시예들에 따른 휘발성 메모리 장치를 포함하는 시스템-온-칩을 나타내는 블록도이다.
도 15는 본 발명의 실시예들에 따른 시스템-온-칩을 포함하는 컴퓨팅 시스템을 나타내는 블록도이다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 아니 된다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제 1, 제 2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로 사용될 수 있다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제 1 구성요소는 제 2 구성요소로 명명될 수 있고, 유사하게 제 2 구성요소도 제 1 구성요소로 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미이다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미인 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
한편, 어떤 실시예가 달리 구현 가능한 경우에 특정 블록 내에 명기된 기능 또는 동작이 순서도에 명기된 순서와 다르게 일어날 수도 있다. 예를 들어, 연속하는 두 블록이 실제로는 실질적으로 동시에 수행될 수도 있고, 관련된 기능 또는 동작에 따라서는 상기 블록들이 거꾸로 수행될 수도 있다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.
도 1은 본 발명의 실시예들에 따른 휘발성 메모리 장치를 나타내는 블록도이고, 도 2는 본 발명의 실시예들에 따른 휘발성 메모리 장치의 동작을 설명하기 위한 도면이다.
도 1을 참조하면, 휘발성 메모리 장치(100)는 데이터를 저장하는 메모리 셀 어레이(110), 및 메모리 셀 어레이(110)를 제어하는 주변 회로부(130)를 포함한다.
메모리 셀 어레이(110) 및 주변 회로부(130)는 서로 다른 전원 전압들(VDDCE, VDDPE)을 공급받을 수 있다. 즉, 메모리 셀 어레이(110)는 제1 전력 관리부(210)로부터 제1 전원 전압 배선(215)을 통하여 제1 전원 전압(VDDCE)을 공급받고, 주변 회로부(130)는 제2 전력 관리부(230)로부터 제2 전원 전압 배선(235)을 통하여 제2 전원 전압(VDDPE)을 공급받을 수 있다. 메모리 셀 어레이(110)은 이에 공급된 제1 전원 전압(VDDCE)에 기초하여 데이터를 저장, 유지 및 변경할 수 있고, 주변 회로부(130)는 이에 공급된 제2 전원 전압 배선(235)에 기초하여 휘발성 메모리 장치(100)의 동작, 예를 들어 메모리 셀 어레이(110)에 대한 기입 동작 및 독출 동작을 수행할 수 있다.
한편, 휘발성 메모리 장치(100) 및 이를 포함하는 전자 기기의 전력 소모 감소가 요구됨에 따라, 휘발성 메모리 장치(100)에 제공되는 전원 전압의 전압 레벨이 점차 감소되고 있다. 그러나, 공정 미세화로 인하여 메모리 셀의 특성 산포가 증가됨에 따라, 낮은 전원 전압에서의 메모리 셀의 동작 안정성이 보장되지 않을 수 있다. 이를 극복하기 위하여, 본 발명의 실시예들에 따른 메모리 셀 어레이(110)에서는, 주변 회로부(130)에 상대적으로 낮은 전원 전압(VDDPE)를 공급하여 전력 소모가 감소되고, 메모리 셀 어레이(110)에 상대적으로 높은 전원 전압(VDDCE)을 공급하여 메모리 셀 어레이(110)의 동작 안정성이 확보될 수 있다. 이와 같이, 메모리 셀 어레이(110)와 주변 회로부(130)에 서로 다른 전원 전압(VDDCE, VDDPE)을 제공하는 기술은 듀얼 파워 레일(Dual Power Rail) 기술이라 불릴 수 있다.
다만, 이와 같이 듀얼 파워 레일 구조를 가지는 휘발성 메모리 장치(100)에서도, 전원 전압들(VDDCE, VDDPE)의 변동에 따라 휘발성 메모리 장치(100)의 동작 안정성이 보장되지 않을 수 있다. 예를 들어, 휘발성 메모리 장치(100)를 포함하는 시스템-온-칩(System-On-Chip; SOC)에 구동 중 전원 전압이 가변되는 DVFS(Dynamic Voltage and Frequency Scaling) 기술이 적용된 경우, 제1 및 제2 전력 관리부들(210, 230)이 메모리 셀 어레이(110)와 주변 회로부(130)에 동일한 전압 레벨을 가지는 전원 전압들(VDDCE, VDDPE)을 공급하도록 결정될 수 있다. 그러나, 이 때, 제1 및 제2 전력 관리부들(210, 230)이 허용 오차(tolerance)를 가지므로 원하는 전압 레벨과 다른 전압 레벨을 가지는 전원 전압들(VDDCE, VDDPE)을 제공할 수 있고, 제1 및 제2 전원 전압 배선들(215, 235)이 서로 다른 저항 값 및 메모리 셀 어레이(110)와 주변 회로부(130)의 서로 다른 누설 전류에 의해 제1 및 제2 전원 전압들(VDDCE, VDDPE)에 서로 다른 전압 강하(IR Drop)가 발생될 수 있으므로, 메모리 셀 어레이(110)와 주변 회로부(130)에 실제로 공급되는 제1 및 제2 전원 전압들(VDDCE, VDDPE)은 서로 다른 전압 레벨을 가질 수 있다. 특히, 메모리 셀 어레이(110)에 공급되는 제1 전원 전압(VDDCE)이 주변 회로부(130)에 공급되는 제2 전원 전압(VDDPE)보다 낮은 경우, 주변 회로부(130)의 동작 속도가 상대적으로 고속이므로 메모리 셀 어레이(110)에 대한 기입 마진(write margin), 독출 마진(read margin)이 충분히 확보되지 않고, 휘발성 메모리 장치(100)의 동작 안정성(예를 들어, 기입 안정성(write stability), 독출 안정성(read stability) 등)이 보장되지 않을 수 있다.
이를 해결하기 위하여, 본 발명의 실시예들에 따른 휘발성 메모리 장치(100)에서는, 주변 회로부(130)의 동작 타이밍(또는 동작 속도)을 결정하는 셀프 타이밍 펄스(Self Timing Pulse; STP) 회로(150)가 제1 전력 관리부(210)로부터 제1 전원 전압 배선(215)을 통하여 메모리 셀 어레이(110)에 공급되는 제1 전원 전압(VDDCE)을 공급받을 수 있다. 이에 따라, 셀프 타이밍 펄스 회로(150)는 메모리 셀 어레이(110)에 공급되는 제1 전원 전압(VDDCE)의 전압 레벨에 따라 주변 회로부(130)의 동작 타이밍(또는 동작 속도)을 조절할 수 있다. 예를 들어, 도 2에 도시된 바와 같이, 셀프 타이밍 펄스 회로(150)는, 제1 전원 전압(VDDCE)의 전압 레벨이 증가되면 주변 회로부(130)의 동작 타이밍을 앞당기고(또는 동작 속도를 증가시키고), 제1 전원 전압(VDDCE)의 전압 레벨이 감소되면 주변 회로부(130)의 동작 타이밍을 지연(또는 동작 속도를 감소)시킬 수 있다.
즉, 셀프 타이밍 펄스 회로(150)는, 메모리 셀 어레이(110)에 낮은 전압 레벨의 제1 전원 전압(VDDCE)이 공급되어 메모리 셀 어레이(110)의 동작 특성이 악화되는 경우 주변 회로부(130)의 동작 타이밍을 지연(또는 동작 속도를 감소)시킴으로써 휘발성 메모리 장치(100)의 동작 마진 및 동작 안정성을 확보할 수 있고, 메모리 셀 어레이(110)에 높은 전압 레벨의 제1 전원 전압(VDDCE)이 공급되어 메모리 셀 어레이(110)의 동작 특성이 향상되는 경우 주변 회로부(130)의 동작 타이밍을 앞당김(또는 동작 속도를 증가)으로써 휘발성 메모리 장치(100)의 동작 성능을 향상시킬 수 있다. 다시 말해서, 셀프 타이밍 펄스 회로(150)가 메모리 셀 어레이(110)의 동작 성능을 추적(track)함으로써, 휘발성 메모리 장치(100)의 동작 성능이 유지 또는 향상되면서 동작 안정성(예를 들어, 기입 안정성, 독출 안정성 등)이 확보될 수 있다.
일 실시예에서, 셀프 타이밍 펄스 회로(150)는, 제1 전원 전압(VDDCE)의 전압 레벨이 감소될수록, 메모리 셀 어레이(110)에 저장된 데이터를 독출하기 위한 센싱 동작의 시작 시점을 지연시킬 수 있다. 예를 들어, 메모리 셀 어레이(110)에 대한 독출 동작이 수행되도록 선택된 워드 라인에 워드 라인 구동 전압이 인가될 때, 더미 워드 라인 또한 선택되어 더미 비트 라인 쌍에 전위 차가 발생될 수 있고, 셀프 타이밍 펄스 회로(150)는 이러한 더미 비트 라인 쌍의 전위 차를 감지하여, 상기 선택된 워드 라인에 연결된 메모리 셀로부터 데이터를 독출하기 위한 센싱 동작을 개시하는 센스 인에이블 신호를 생성할 수 있다. 한편, 셀프 타이밍 펄스 회로(150)는 제1 전원 전압(VDDCE)을 공급받으므로, 제1 전원 전압(VDDCE)을 공급받는 메모리 셀 어레이(110)의 동작 특성에 적합한 시점에 상기 센스 인에이블 신호를 생성할 수 있다. 즉, 셀프 타이밍 펄스 회로(150)는, 제1 전원 전압(VDDCE)의 전압 레벨이 감소될수록, 상기 센스 인에이블 신호의 생성을 지연시킴으로써 상기 센싱 동작의 시작 시점을 지연시킬 수 있다. 이에 따라, 제1 전원 전압(VDDCE)이 제2 전원 전압(VDDPE)보다 낮아지더라도, 휘발성 메모리 장치(100)의 동작 안정성, 예를 들어 독출 안정성이 확보될 수 있다. 또한, 셀프 타이밍 펄스 회로(150)는, 제1 전원 전압(VDDCE)의 전압 레벨이 증가될수록, 메모리 셀 어레이(110)에 저장된 데이터를 독출하기 위한 센싱 동작의 시작 시점을 앞당길 수 있고, 이에 따라 휘발성 메모리 장치(100)의 동작 성능이 향상될 수 있다.
다른 실시예에서, 셀프 타이밍 펄스 회로(150)는, 제1 전원 전압(VDDCE)의 전압 레벨이 감소될수록, 메모리 셀 어레이(110)에 데이터를 기입하는 기입 동작의 종료 시점을 지연시킬 수 있다. 셀프 타이밍 펄스 회로(150)는 휘발성 메모리 장치(100)의 내부 클록 생성기에 포함될 수 있고, 제1 전원 전압(VDDCE)를 공급받는 셀프 타이밍 펄스 회로(150)를 포함하는 상기 내부 클록 생성기는 제1 전원 전압(VDDCE)의 전압 레벨에 따라 조절되는 펄스 폭을 가지는 내부 클록 신호를 생성할 수 있다. 예를 들어, 상기 내부 클록 생성기는, 제1 전원 전압(VDDCE)의 전압 레벨이 증가될수록 상기 내부 클록 신호의 펄스 폭을 감소시키고, 제1 전원 전압(VDDCE)의 전압 레벨이 감소될수록 상기 내부 클록 신호의 펄스 폭을 증가시킬 수 있다. 특히, 제1 전원 전압(VDDCE)의 전압 레벨이 감소된 경우, 상기 내부 클록 생성기는 증가된 펄스 폭을 가지는 내부 클록 신호를 생성할 수 있고, 주변 회로부(130)는 상기 증가된 펄스 폭을 가지는 내부 클록 신호에 기초하여 워드 라인 구동 전압의 인가 종료 시점을 지연, 즉 워드 라인 구동 전압의 펄스 폭을 증가시킬 수 있다. 즉, 셀프 타이밍 펄스 회로(150)는, 제1 전원 전압(VDDCE)의 전압 레벨이 감소될수록, 내부 클록 신호의 펄스 폭을 증가시키고, 이에 따라 워드 라인 구동 전압의 인가 종료 시점을 지연(즉, 워드 라인 구동 전압의 인가 시간을 증가)시킴으로써 상기 기입 동작의 종료 시점을 지연시킬 수 있다. 이에 따라, 제1 전원 전압(VDDCE)이 제2 전원 전압(VDDPE)보다 낮아지더라도, 휘발성 메모리 장치(100)의 동작 안정성, 예를 들어 기입 안정성이 확보될 수 있다. 또한, 셀프 타이밍 펄스 회로(150)는, 제1 전원 전압(VDDCE)의 전압 레벨이 증가될수록, 메모리 셀 어레이(110)에 데이터를 기입하는 기입 동작의 종료 시점을 앞당길 수 있고, 이에 따라 휘발성 메모리 장치(100)의 동작 성능이 향상될 수 있다.
상술한 바와 같이, 메모리 셀 어레이(110)와 주변 회로부(130)에 서로 다른 전원 전압(VDDCE, VDDPE)이 공급되는 듀얼 파워 레일 구조를 가지는 본 발명의 실시예들에 따른 휘발성 메모리 장치(100)에서, 셀프 타이밍 펄스 회로(150)에 메모리 셀 어레이(110)에 공급되는 전원 전압(VDDCE)이 공급됨으로써, 셀프 타이밍 펄스 회로(150)는 메모리 셀 어레이(110)에 공급되는 전원 전압(VDDCE)의 전압 레벨에 따라 주변 회로부(130)의 동작 타이밍(또는 동작 속도)을 조절할 수 있다. 즉, 본 발명의 실시예들에 따른 휘발성 메모리 장치(100)에서, 셀프 타이밍 펄스 회로(150)가 메모리 셀 어레이(110)의 동작 특성을 추적(track)하여 주변 회로부(130)의 동작 타이밍(또는 동작 속도)을 조절함으로써, 휘발성 메모리 장치(100)의 동작 성능이 유지 또는 향상되면서 동작 안정성이 확보될 수 있다.
도 3은 본 발명의 실시예들에 따른 휘발성 메모리 장치의 일 예를 나타내는 블록도이고, 도 4는 도 3의 휘발성 메모리 장치의 독출 동작의 일 예를 설명하기 위한 타이밍도이며, 도 5는 도 3의 휘발성 메모리 장치의 기입 동작의 일 예를 설명하기 위한 타이밍도이다.
도 3을 참조하면, 휘발성 메모리 장치(300)는 데이터를 저장하는 메모리 셀 어레이(310), 및 메모리 셀 어레이(310)를 제어하는 주변 회로부(320)를 포함한다. 메모리 셀 어레이(310)와 주변 회로부(320)에는 서로 다른 제1 및 제2 전원 전압들(VDDCE, VDDPE)이 공급될 수 있다.
메모리 셀 어레이(310)는 복수의 로우들 및 복수의 컬럼들을 가지는 매트릭스 형태로 배치된 복수의 메모리 셀들(311)을 포함할 수 있다. 일 실시예에서, 휘발성 메모리 장치(300)는 정적 랜덤 액세스 메모리(Static Random Access Memory; SRAM) 장치일 수 있고, 메모리 셀들(311)은 SRAM 메모리 셀들일 수 있다. 예를 들어, 각 메모리 셀(311)은 6 개의 트랜지스터들(312, 313, 314, 315, 316, 317)을 포함하는 구조를 가질 수 있다.
각 메모리 셀(311)은 제1 인버터(312, 313), 제2 인버터(314, 315), 제1 액세스 트랜지스터(316) 및 제2 액세스 트랜지스터(317)를 포함할 수 있다. 제1 인버터(312, 313)는, 제1 전원 전압(VDDCE)에 연결된 소스, 제2 인버터(314, 315)의 입력 단자에 연결된 드레인, 및 제2 인버터(314, 315)의 출력 단자에 연결된 게이트를 가지는 PMOS 트랜지스터(312), 및 접지 전압에 연결된 소스, 제2 인버터(314, 315)의 상기 입력 단자에 연결된 드레인, 및 제2 인버터(314, 315)의 상기 출력 단자에 연결된 게이트를 가지는 NMOS 트랜지스터(313)를 포함할 수 있다. 제2 인버터(314, 315)는, 제1 전원 전압(VDDCE)에 연결된 소스, 제1 인버터(312, 313)의 입력 단자에 연결된 드레인, 및 제1 인버터(312, 313)의 출력 단자에 연결된 게이트를 가지는 PMOS 트랜지스터(314), 및 상기 접지 전압에 연결된 소스, 제1 인버터(312, 313)의 상기 입력 단자에 연결된 드레인, 및 제1 인버터(312, 313)의 상기 출력 단자에 연결된 게이트를 가지는 NMOS 트랜지스터(315)를 포함할 수 있다. 제1 액세스 트랜지스터(316)는 제1 비트 라인(BL)에 연결된 제1 소스/드레인, 제2 인버터(314, 315)의 상기 입력 단자에 연결된 제2 소스/드레인, 및 워드 라인(WL)에 연결된 게이트를 가지는 NMOS 트랜지스터(316)를 포함하고, 제2 액세스 트랜지스터(317)는 제2 비트 라인(/BL)에 연결된 제1 소스/드레인, 제1 인버터(312, 313)의 상기 입력 단자에 연결된 제2 소스/드레인, 및 워드 라인(WL)에 연결된 게이트를 가지는 NMOS 트랜지스터(317)를 포함할 수 있다.
한편, 제1 인버터(312, 313)에서 출력된 데이터는 제2 인버터(314, 315)에 입력되고, 제2 인버터(314, 315)는 상기 데이터를 반전시켜 반전 데이터를 출력할 수 있다. 또한, 제2 인버터(314, 315)에서 출력된 상기 반전 데이터는 제1 인버터(312, 313)에 입력되고, 제1 인버터(312, 313)는 상기 반전 데이터를 반전시켜 상기 데이터를 출력할 수 있다. 이에 따라, 메모리 셀(311)에 제1 전원 전압의 공급이 차단되지 않는 한, 메모리 셀(311)은 상기 데이터를 계속적으로 저장할 수 있다.
주변 회로부(320)는 로우 디코더(330), 데이터 기입/독출부(340) 및 제어 회로(350)를 포함할 수 있다. 로우 디코더(330)는, 제어 회로(350)에 의해 제어되어, 워드 라인(WL)을 선택하기 위한 워드 라인 구동 전압을 인가할 수 있다. 데이터 기입/독출부(340)는, 제어 회로(350)에 의해 제어되어, 선택된 워드 라인(WL) 및 선택된 적어도 하나의 비트 라인 쌍(BL, /BL)에 연결된 메모리 셀(311)에 외부의 회로, 블록 또는 장치로부터 제공된 데이터(D)를 기입하거나, 메모리 셀(311)로부터 데이터(Q)를 독출하여 상기 외부 회로에 제공할 수 있다. 예를 들어, 데이터 기입/독출부(340)는 외부의 회로, 블록 또는 장치로부터 데이터(D)를 수신하는 데이터 래치(341), 데이터 래치(341)에 의해 수신된 데이터(D)를 메모리 셀(311)에 기입하는 기입 드라이버(343), 적어도 하나의 비트 라인 쌍(BL, /BL)을 선택하기 위한 컬럼 셀렉터(345), 메모리 셀(311)에 저장된 데이터(Q)를 센싱하기 위한 감지 증폭기(347), 및 감지 증폭기(347)에 의해 감지된 데이터(Q)를 상기 외부 회로, 블록 또는 장치에 제공하기 위한 데이터 드라이버(349)를 포함할 수 있다.
제어 회로(350)는 외부의 회로, 블록 또는 장치로부터 어드레스 신호(ADDR) 및 제어 신호(WEN, CEN, CLK)를 수신하여 휘발성 메모리 장치(300)의 동작을 제어할 수 있다. 예를 들어, 제어 신호(WEN, CEN, CLK)는 기입 인에이블 신호(WEN), 칩 인에이블 신호(CEN) 및 클록 신호(CLK)를 포함할 수 있다.
제어 회로(350)는 주변 회로부(320)의 동작 타이밍을 결정하는 셀프 타이밍 펄스 회로(360)를 포함할 수 있다. 셀프 타이밍 펄스 회로(360)는 메모리 셀 어레이(310)에 공급되는 제1 전원 전압(VDDCE)을 공급받고, 제1 전원 전압(VDDCE)에 기초하여 동작할 수 있다. 이에 따라, 셀프 타이밍 펄스 회로(360)는 메모리 셀 어레이(310)에 공급되는 제1 전원 전압(VDDCE)의 전압 레벨에 따라 주변 회로부(320)의 동작 타이밍을 조절할 수 있다. 즉, 셀프 타이밍 펄스 회로(360)는 메모리 셀 어레이(310)의 동작 특성을 추적하여 주변 회로부(320)의 동작 타이밍(또는 동작 속도)을 조절함으로써, 휘발성 메모리 장치(300)의 동작 성능을 유지 또는 향상시키면서 동작 안정성을 향상시킬 수 있다.
일 실시예에서, 셀프 타이밍 펄스 회로(360)는 내부 클록 신호 생성기(370)에 포함될 수 있고, 내부 클록 신호 생성기(370)는 메모리 셀 어레이(310)에 공급되는 제1 전원 전압(VDDCE)이 공급되는 셀프 타이밍 펄스 회로(360)의 셀프 타이밍 펄스에 기초하여 내부 클록 신호의 펄스 폭을 조절할 수 있다. 즉, 내부 클록 신호 생성기(370)는, 제1 전원 전압(VDDCE)이 공급되는 셀프 타이밍 펄스 회로(360)를 이용하여, 제1 전원 전압(VDDCE)의 전압 레벨에 따라 상기 내부 클록 신호의 펄스 폭을 조절할 수 있다. 이에 따라, 제어 회로(350) 및 주변 회로(320)가 제1 전원 전압(VDDCE)의 전압 레벨에 따라 펄스 폭이 조절된 상기 내부 클록 신호에 응답하여 동작함으로써, 휘발성 메모리 장치(300)의 동작 성능이 유지 또는 향상되면서 동작 안정성이 향상될 수 있다.
셀프 타이밍 펄스 회로(360) 및 내부 클록 생성기(370)는, 제1 전원 전압(VDDCE)의 전압 레벨이 감소될수록, 메모리 셀 어레이(310)에 저장된 데이터를 독출하기 위한 센싱 동작의 시작 시점을 지연시키거나, 내부 클록 신호의 펄스 폭을 증가시킬 수 있다. 예를 들어, 도 4에 도시된 바와 같이, 내부 클록 생성기(370)는 외부 클록 신호(CLK)의 상승 에지에 응답하여 내부 클록 신호(ICK)의 상승 에지를 생성할 수 있고, 셀프 타이밍 펄스 회로(360)의 셀프 타이밍 펄스에 응답하여 내부 클록 신호(ICK)의 하강 에지를 생성할 수 있다. 즉, 내부 클록 신호(ICK)의 하강 에지의 시점이 제1 전원 전압(VDDCE)을 공급받는 셀프 타이밍 펄스 회로(360)에 의해 조절됨으로써, 제1 전원 전압(VDDCE)의 전압 레벨이 감소된 경우 내부 클록 신호(ICK)의 펄스 폭이 제1 펄스 폭(CPW1)에서 제2 펄스 폭(CPW2)으로 증가될 수 있다.
또한, 독출 동작 수행 시, 내부 클록 신호(ICK)의 상승 에지에 응답하여 선택된 워드 라인(WL)에 워드 라인 구동 전압(VWL)이 인가될 수 있고, 선택된 비트 라인 쌍(BL, /BL)에는 메모리 셀(311)에 저장된 데이터에 상응하는 전압들(VBL, /VBL)이 인가, 즉 차동 전압이 성장(develop)될 수 있다. 한편, 일반적인 휘발성 메모리 장치에서는, 메모리 셀 어레이(310)에 공급되는 제1 전원 전압(VDDCE)의 전압 레벨이 감소된 경우, 선택된 비트 라인 쌍(BL, /BL)의 전압 차가 감소될 수 있고, 이에 따라, 잘못된 데이터가 감지될 수 있다. 즉, 일반적인 휘발성 메모리 장치에서의 센싱 동작의 시작 시점인 제1 시점(T1)에서 선택된 비트 라인 쌍(BL, /BL)은 정확한 센싱 동작에 충분하지 않은 전압 차(DV1)를 가질 수 있다. 그러나, 본 발명의 실시예들에 따른 휘발성 메모리 장치(300)에서는, 셀프 타이밍 펄스 회로(360)에 메모리 셀 어레이(310)에 공급되는 제1 전원 전압(VDDCE)이 공급됨으로써, 제1 전원 전압(VDDCE)의 전압 레벨이 감소된 경우, 셀프 타이밍 펄스 회로(360)는 센싱 동작을 개시하는 센스 인에이블 신호(SESNE)의 생성 시점을 제1 시점(T1)으로부터 제2 시점(T2)으로 지연시킴으로써 센싱 동작의 시작 시점을 지연시킬 수 있다. 이에 따라, 제1 전원 전압(VDDCE)의 전압 레벨이 감소되더라도, 본 발명의 실시예들에 따른 휘발성 메모리 장치(300)에서의 센싱 동작의 시작 시점(T2)에서 선택된 비트 라인 쌍(BL, /BL)은 충분한 전압 차(DV2)를 가질 수 있다. 즉, 셀프 타이밍 펄스 회로(360)는, 제1 전원 전압(VDDCE)의 전압 레벨이 감소되는 경우, 워드 라인 구동 전압(VWL)의 인가 시점(T0)으로부터 일반적인 휘발성 메모리 장치에 의한 센스 인에이블 신호(SESNE)의 생성 시점(T1)까지의 시간 구간(SEP1)을 지연된 센스 인에이블 신호(SESNE)의 생성 시점(T2)까지의 시간 구간(SEP2)으로 증가시킴으로써, 센싱 동작의 시작 시점에서 선택된 비트 라인 쌍(BL, /BL)에 충분한 전압 차(DV2)가 성장(develop)될 수 있고, 휘발성 메모리 장치(300)의 동작 안정성(예를 들어, 독출 안정성)이 향상될 수 있다.
또한, 셀프 타이밍 펄스 회로(360) 및 내부 클록 생성기(370)는, 제1 전원 전압(VDDCE)의 전압 레벨이 감소될수록, 메모리 셀 어레이(310)에 데이터를 기입하는 기입 동작의 종료 시점을 지연시킬 수 있다. 예를 들어, 도 5에 도시된 바와 같이, 내부 클록 생성기(370)는 메모리 셀 어레이(310)에 공급되는 제1 전원 전압(VDDCE)이 공급되는 셀프 타이밍 펄스 회로(360)를 이용하여, 제1 전원 전압(VDDCE)의 전압 레벨이 감소된 경우 내부 클록 신호(ICK)의 펄스 폭을 제1 펄스 폭(CPW1)에서 제2 펄스 폭(CPW2)으로 증가시킬 수 있다. 이 경우, 기입 동작 수행 시, 내부 클록 신호(ICK)의 펄스 폭이 증가되었으므로, 즉, 내부 클록 신호(ICK)의 하강 에지가 지연되었으므로, 내부 클록 신호(ICK)에 응답하여 인가되는 워드 라인 구동 전압(VWL)의 펄스 폭이 제1 펄스 폭(WPW1)에서 제2 펄스 폭(WPW2)으로 증가될 수 있다. 따라서, 메모리 셀 어레이(310)에 공급되는 제1 전원 전압(VDDCE)의 전압 레벨이 감소될수록, 워드 라인 구동 전압(VWL)의 펄스 폭이 증가되고, 메모리 셀(311)에 대한 기입 시간이 증가될 수 있다. 이에 따라, 휘발성 메모리 장치(300)의 동작 안정성(예를 들어, 기입 안정성)이 향상될 수 있다.
상술한 바와 같이, 메모리 셀 어레이(310)와 주변 회로부(330)에 서로 다른 전원 전압(VDDCE, VDDPE)이 공급되는 듀얼 파워 레일 구조를 가지는 본 발명의 실시예들에 따른 휘발성 메모리 장치(300)에서, 셀프 타이밍 펄스 회로(350)에 메모리 셀 어레이(310)에 공급되는 전원 전압(VDDCE)이 공급됨으로써, 셀프 타이밍 펄스 회로(360)는 메모리 셀 어레이(310)에 공급되는 전원 전압(VDDCE)의 전압 레벨에 따라 내부 클록 신호(ICK)의 펄스 폭 및 주변 회로부(320)의 동작 타이밍(또는 동작 속도)을 조절할 수 있다. 이에 따라, 휘발성 메모리 장치(300)의 동작 성능이 유지 또는 향상되면서 동작 안정성이 확보될 수 있다.
도 6은 본 발명의 일 실시예에 따른 휘발성 메모리 장치를 나타내는 블록도이고, 도 7은 도 6의 휘발성 메모리 장치에 포함된 내부 클록 생성기의 일 예를 나타내는 블록도이다.
도 6 및 도 7을 참조하면, 휘발성 메모리 장치(400)는 데이터를 저장하는 메모리 셀 어레이(410), 및 메모리 셀 어레이(410)를 제어하는 주변 회로부(420)를 포함한다. 메모리 셀 어레이(410)와 주변 회로부(420)에는 서로 다른 제1 및 제2 전원 전압들(VDDCE, VDDPE)이 공급될 수 있다.
주변 회로부(420)는 로우 디코더(430), 데이터 기입/독출부(440) 및 제어 회로(450)를 포함할 수 있다. 로우 디코더(430)는 워드 라인(WL)을 선택하기 위한 워드 라인 구동 전압을 인가할 수 있다. 데이터 기입/독출부(440)는 메모리 셀 어레이(410)에 외부로부터 제공된 데이터(D)를 기입하거나, 메모리 셀 어레이(410)로부터 데이터(Q)를 독출하여 외부로 출력할 수 있다. 제어 회로(450)는 휘발성 메모리 장치(400)의 동작을 제어할 수 있다.
제어 회로(450)는 내부 클록 신호(ICK)를 생성하는 내부 클록 생성기(500)를 포함할 수 있다. 내부 클록 생성기(500)는 메모리 셀 어레이(410)에 공급되는 제1 전원 전압(VDDCE)이 공급되는 셀프 타이밍 펄스 회로(530)에 의해 생성된 셀프 타이밍 펄스(STP)에 기초하여 내부 클록 신호(ICK)를 생성할 수 있다. 따라서, 내부 클록 신호(ICK)의 펄스 폭이 제1 전원 전압(VDDCE)의 전압 레벨에 따라 조절될 수 있다. 이에 따라, 이러한 내부 클록 신호(ICK)에 응답하여 동작하는 주변 회로부(420)의 동작 속도(또는 동작 타이밍)이 제1 전원 전압(VDDCE)의 전압 레벨에 따라, 즉 메모리 셀 어레이(410)의 동작 특성에 따라 조절될 수 있다.
일 실시예에서, 내부 클록 생성기(500)는, 도 7에 도시된 바와 같이, 풀-업 트랜지스터(510), 제1 레벨 쉬프터(520), 셀프 타이밍 펄스 회로(530), 제2 레벨 쉬프터(550) 및 풀-다운 트랜지스터(560)를 포함할 수 있다.
풀-업 트랜지스터(510)는 제2 전원 전압(VDDPE)을 공급받고, 외부 클록 신호(CLK)에 응답하여 내부 클록 신호(ICK)를 제2 전원 전압(VDDPE)의 전압 레벨로 풀-업할 수 있다. 제1 레벨 쉬프터(520)는 내부 클록 신호(ICK)의 전압 레벨을 제2 전원 전압(VDDPE)의 전압 레벨에서 제1 전원 전압(VDDCE)의 전압 레벨로 변환할 수 있다.
셀프 타이밍 펄스 회로(530)는 메모리 셀 어레이(410)에 공급되는 제1 전원 전압(VDDCE)을 공급받고, 제1 전원 전압(VDDCE)의 전압 레벨을 가지는 내부 클록 신호(ICK)를 지연시켜 셀프 타이밍 펄스(STP)를 생성할 수 있다. 일 실시예에서, 셀프 타이밍 펄스 회로(530)는, 제1 전원 전압(VDDCE)을 공급받고, 제1 레벨 쉬프터(520)로부터 제1 전원 전압(VDDCE)의 전압 레벨을 가지는 내부 클록 신호(ICK)를 수신하며, 제1 전원 전압(VDDCE)의 전압 레벨을 가지는 내부 클록 신호(ICK)를 지연시켜 셀프 타이밍 펄스(STP)를 생성하는 지연 라인(540)을 포함할 수 있다. 실시예에 따라, 지연 라인(540)는 제1 전원 전압(VDDCE)을 공급받는 복수의 직렬 연결된 버퍼들(545), 인버터들 또는 다른 로직 게이트들을 포함할 수 있다.
또한, 제2 레벨 쉬프터(550)는 셀프 타이밍 펄스(STP)의 전압 레벨을 제1 전원 전압(VDDCE)의 전압 레벨에서 제2 전원 전압(VDDPE)의 전압 레벨로 변환할 수 있다. 풀-다운 트랜지스터(560)는 제2 전원 전압(VDDPE)의 전압 레벨을 가지는 셀프 타이밍 펄스(STP)에 응답하여 내부 클록 신호(ICK)를 접지 전압의 전압 레벨로 풀-다운시킴으로써 내부 클록 신호(ICK)의 하강 에지를 생성할 수 있다.
일 실시예에서, 내부 클록 생성기(500)는 칩 인에이블 신호(CEN)를 반전시키는 인버터(570), 및 반전된 칩 인에이블 신호(CEN)와 외부 클록 신호(CLK)에 NAND 연산을 수행하고, 출력 단자가 풀-업 트랜지스터(510)의 게이트 단자에 연결된 NAND 게이트(580)를 더 포함할 수 있다. 이에 따라, 칩 인에이블 신호(CEN)가 활성화(예를 들어, 액티브 로우)되었을 때, 즉 휘발성 메모리 장치(400)가 선택되었을 때, 내부 클록 신호(ICK)가 생성될 수 있다.
상술한 바와 같이, 내부 클록 신호(ICK)의 하강 에지가 제1 전원 전압(VDDCE)을 공급받는 셀프 타이밍 펄스 회로(530)에 의해 생성됨으로써, 내부 클록 신호(ICK)의 펄스 폭이 제1 전원 전압(VDDCE)의 전압 레벨에 따라 조절될 수 있다. 이에 따라, 주변 회로부(320)의 동작 속도(또는 동작 타이밍)이 제1 전원 전압(VDDCE)의 전압 레벨에 따라 조절됨으로써, 휘발성 메모리 장치(400)의 동작 성능이 유지 또는 향상되면서 동작 안정성이 확보될 수 있다.
도 8은 본 발명의 다른 실시예에 따른 휘발성 메모리 장치를 나타내는 블록도이고, 도 9는 도 8의 휘발성 메모리 장치에 포함된 내부 클록 생성기의 일 예를 나타내는 블록도이다.
도 8 및 도 9를 참조하면, 휘발성 메모리 장치(600)는 데이터를 저장하는 메모리 셀 어레이(610), 및 메모리 셀 어레이(610)를 제어하는 주변 회로부(620)를 포함한다. 메모리 셀 어레이(610)와 주변 회로부(620)에는 서로 다른 제1 및 제2 전원 전압들(VDDCE, VDDPE)이 공급될 수 있다. 주변 회로부(620)는 로우 디코더(630), 데이터 기입/독출부(640) 및 제어 회로(650)를 포함할 수 있다. 도 8의 휘발성 메모리 장치(600)는, 내부 클록 생성기(700) 및 셀프 타이밍 펄스 회로(530)의 구성 및 동작을 제외하고, 도 6의 휘발성 메모리 장치(400)와 유사한 구성 및 동작을 가질 수 있다.
내부 클록 생성기(700)는 라이트 인에이블 신호(WEN)에 응답하여 내부 클록 신호(ICK)의 펄스 폭을 선택적으로 조절할 수 있다. 예를 들어, 내부 클록 생성기(700)는, 라이트 인에이블 신호(WEN)가 기입 모드를 나타낼 때 제1 전원 전압(VDDCE)의 전압 레벨에 따른 펄스 폭을 조절 없이 제2 전원 전압(VDDPE)에 기초하여 내부 클록 신호(ICK)를 생성하고, 라이트 인에이블 신호(WEN)가 독출 모드를 나타낼 때 제1 전원 전압(VDDCE)의 전압 레벨에 따라 내부 클록 신호(ICK)의 펄스 폭을 조절할 수 있다. 내부 클록 생성기(700)는, 도 9에 도시된 바와 같이, 풀-업 트랜지스터(710), 제1 레벨 쉬프터(720), 셀프 타이밍 펄스 회로(730), 제2 레벨 쉬프터(740), 스위치(750) 및 풀-다운 트랜지스터(760)를 포함할 수 있다. 실시예에 따라, 내부 클록 생성기(700)는 인버터(770) 및 NAND 게이트(780)를 더 포함할 수 있다.
풀-업 트랜지스터(710)는 외부 클록 신호(CLK)에 응답하여 내부 클록 신호(ICK)를 제2 전원 전압(VDDPE)의 전압 레벨로 풀-업할 수 있다. 제1 레벨 쉬프터(720)는 내부 클록 신호(ICK)의 전압 레벨을 제2 전원 전압(VDDPE)의 전압 레벨에서 제1 전원 전압(VDDCE)의 전압 레벨로 변환할 수 있다.
셀프 타이밍 펄스 회로(730)는 제1 전원 전압(VDDCE) 및 제2 전원 전압(VDDPE)을 모두 공급받고, 제1 레벨 쉬프터(720)으로부터 수신된 제1 전원 전압(VDDCE)의 전압 레벨을 가지는 내부 클록 신호(ICK)를 지연시켜 제1 셀프 타이밍 펄스(STP1)를 생성하고, 풀-업 트랜지스터(710)로부터 수신된 제2 전원 전압(VDDPE)의 전압 레벨을 가지는 내부 클록 신호(ICK)를 지연시켜 제2 셀프 타이밍 펄스(STP2)를 생성할 수 있다. 일 실시예에서, 셀프 타이밍 펄스 회로(730)는 제1 셀프 타이밍 펄스(STP1)를 생성하는 제1 지연 라인(731) 및 제2 셀프 타이밍 펄스(STP2)를 생성하는 제2 지연 라인(733)을 포함할 수 있다. 제1 지연 라인(731)은 제1 전원 전압(VDDCE)을 공급받고, 제1 레벨 쉬프터(720)로부터 제1 전원 전압(VDDCE)의 전압 레벨을 가지는 내부 클록 신호(ICK)를 수신하며, 제1 전원 전압(VDDCE)의 전압 레벨을 가지는 내부 클록 신호(ICK)를 지연시켜 제1 셀프 타이밍 펄스(STP1)를 생성할 수 있다. 제2 지연 라인(733)은 제2 전원 전압(VDDPE)을 공급받고, 풀-업 트랜지스터(710)로부터 제2 전원 전압(VDDPE)의 전압 레벨을 가지는 내부 클록 신호(ICK)를 수신하며, 제2 전원 전압(VDDPE)의 전압 레벨을 가지는 내부 클록 신호(ICK)를 지연시켜 제2 셀프 타이밍 펄스(STP2)를 생성할 수 있다. 제2 레벨 쉬프터(740)는 제1 셀프 타이밍 펄스(STP1)의 전압 레벨을 제1 전원 전압(VDDCE)의 전압 레벨에서 제2 전원 전압(VDDPE)의 전압 레벨로 변환할 수 있다.
스위치(750)는 제2 레벨 쉬프터(740)로부터 제1 셀프 타이밍 펄스(STP1)를 수신하고, 셀프 타이밍 펄스 회로(730)로부터 제2 셀프 타이밍 펄스(STP2)를 수신하며, 라이트 인에이블 신호(WEN)가 기입 모드를 나타낼 때 제2 셀프 타이밍 펄스(STP2)를 출력하고, 라이트 인에이블 신호(WEN)가 독출 모드를 나타낼 때 제1 셀프 타이밍 펄스(STP1)를 출력할 수 있다. 풀-다운 트랜지스터(760)는 스위치(750)로부터 수신된 제1 및 제2 셀프 타이밍 펄스들(STP1, STP2) 중 하나에 응답하여 내부 클록 신호(ICK)를 접지 전압의 전압 레벨로 풀-다운시킬 수 있다. 이에 따라, 라이트 인에이블 신호(WEN)가 나타내는 동작 모드에 따라 내부 클록 신호(ICK)의 펄스 폭이 선택적으로 조절될 수 있다.
도 10은 본 발명의 또 다른 실시예에 따른 휘발성 메모리 장치를 나타내는 블록도이고, 도 11은 도 10의 휘발성 메모리 장치에 포함된 내부 클록 생성기의 일 예를 나타내는 블록도이다.
도 10 및 도 11을 참조하면, 휘발성 메모리 장치(800)는 데이터를 저장하는 메모리 셀 어레이(810), 및 메모리 셀 어레이(810)를 제어하는 주변 회로부(820)를 포함한다. 메모리 셀 어레이(810)와 주변 회로부(820)에는 서로 다른 제1 및 제2 전원 전압들(VDDCE, VDDPE)이 공급될 수 있다. 주변 회로부(820)는 로우 디코더(830), 데이터 기입/독출부(840) 및 제어 회로(850)를 포함할 수 있다. 도 10의 휘발성 메모리 장치(800)는, 내부 클록 생성기(900) 및 셀프 타이밍 펄스 회로(930)의 구성 및 동작을 제외하고, 도 6의 휘발성 메모리 장치(400)와 유사한 구성 및 동작을 가질 수 있다.
내부 클록 생성기(900)는 외부의 회로, 블록 또는 장치로부터 수신된 펄스 제어 신호(PCS)에 응답하여 내부 클록 신호(ICK)의 펄스 폭을 선택적으로 조절할 수 있다. 예를 들어, 내부 클록 생성기(900)는, 펄스 제어 신호(PCS)가 제1 로직 레벨을 가질 때 제1 전원 전압(VDDCE)의 전압 레벨에 따른 펄스 폭을 조절 없이 제2 전원 전압(VDDPE)에 기초하여 내부 클록 신호(ICK)를 생성하고, 펄스 제어 신호(PCS)가 제2 로직 레벨을 가질 때 제1 전원 전압(VDDCE)의 전압 레벨에 따라 내부 클록 신호(ICK)의 펄스 폭을 조절할 수 있다. 이에 따라, 내부 클록 신호(ICK)의 펄스 폭 조절 또는 주변 회로부(820)의 동작 속도(또는 동작 타이밍)의 조절 여부가 외부 회로(예를 들어, 외부의 프로세싱 블록)에 의해 선택될 수 있다.
일 실시예에서, 내부 클록 생성기(900)는, 상기 외부의 프로세싱 블록이 슈퍼 언더 드라이브(Super Under Drive) 모드로 동작할 때 상기 제1 로직 레벨을 가지는 펄스 제어 신호(PCS)를 수신하고, 상기 제1 로직 레벨을 가지는 상기 펄스 제어 신호(PCS)에 응답하여 제1 전원 전압(VDDCE)의 전압 레벨에 따른 펄스 폭을 조절 없이 제2 전원 전압(VDDPE)에 기초하여 내부 클록 신호(ICK)를 생성할 수 있다. 또한, 내부 클록 생성기(900)는, 상기 외부의 프로세싱 블록이 다른 동작 모드(예를 들어, 오버 드라이브(Over Drive) 모드, 노멀 드라이브(Normal Drive) 모드 또는 언더 드라이브(Under Drive) 모드)로 동작할 때 상기 제2 로직 레벨을 가지는 펄스 제어 신호(PCS)를 수신하고, 상기 제2 로직 레벨을 가지는 상기 펄스 제어 신호(PCS)에 응답하여 제1 전원 전압(VDDCE)의 전압 레벨에 따라 내부 클록 신호(ICK)의 펄스 폭을 조절할 수 있다.
내부 클록 생성기(900)는, 도 11에 도시된 바와 같이, 풀-업 트랜지스터(910), 제1 레벨 쉬프터(920), 셀프 타이밍 펄스 회로(930), 제2 레벨 쉬프터(940), 스위치(950) 및 풀-다운 트랜지스터(960)를 포함할 수 있다. 실시예에 따라, 내부 클록 생성기(900)는 인버터(970) 및 NAND 게이트(980)를 더 포함할 수 있다. 한편, 도 11의 내부 클록 생성기(900)는, 스위치(950)가 펄스 제어 신호(PCS)에 응답하여 제1 및 제2 셀프 타이밍 펄스들(STP1, STP2) 중 하나를 선택하는 것을 제외하고, 도 9의 내부 클록 생성기(900)와 유사한 구성 및 동작을 가질 수 있다.
도 12는 본 발명의 또 다른 실시예에 따른 휘발성 메모리 장치를 나타내는 블록도이고, 도 13은 도 12의 휘발성 메모리 장치에 포함된 내부 클록 생성기의 일 예를 나타내는 블록도이다.
도 12 및 도 13을 참조하면, 휘발성 메모리 장치(1000)는 데이터를 저장하는 메모리 셀 어레이(1010), 및 메모리 셀 어레이(1010)를 제어하는 주변 회로부(1020)를 포함한다. 메모리 셀 어레이(1010)와 주변 회로부(1020)에는 서로 다른 제1 및 제2 전원 전압들(VDDCE, VDDPE)이 공급될 수 있다. 주변 회로부(1020)는 로우 디코더(1030), 데이터 기입/독출부(1040) 및 제어 회로(1050)를 포함할 수 있다. 도 12의 휘발성 메모리 장치(1000)는, 내부 클록 생성기(1100), 비교기(1190) 및 셀프 타이밍 펄스 회로(1130)의 구성 및 동작을 제외하고, 도 6의 휘발성 메모리 장치(400)와 유사한 구성 및 동작을 가질 수 있다.
내부 클록 생성기(1100)는 제1 전원 전압(VDDCE)의 전압 레벨과 제2 전원 전압(VDDPE)의 전압 레벨을 비교하고, 상기 비교의 결과에 따라 내부 클록 신호(ICK)의 펄스 폭을 선택적으로 조절할 수 있다. 예를 들어, 내부 클록 생성기(1100)는 제1 전원 전압(VDDCE)의 전압 레벨이 제2 전원 전압(VDDPE)의 전압 레벨보다 높을 때 제1 전원 전압(VDDCE)의 전압 레벨에 따른 펄스 폭을 조절 없이 제2 전원 전압(VDDPE)에 기초하여 내부 클록 신호(ICK)를 생성하고, 제1 전원 전압(VDDCE)의 전압 레벨이 제2 전원 전압(VDDPE)의 전압 레벨보다 낮을 때 제1 전원 전압(VDDCE)의 전압 레벨에 따라 내부 클록 신호(ICK)의 펄스 폭을 조절할 수 있다.
내부 클록 생성기(1100)는, 도 13에 도시된 바와 같이, 풀-업 트랜지스터(1110), 제1 레벨 쉬프터(1120), 셀프 타이밍 펄스 회로(1130), 제2 레벨 쉬프터(1140), 스위치(1150) 및 풀-다운 트랜지스터(1160)를 포함할 수 있다. 실시예에 따라, 내부 클록 생성기(1100)는 인버터(1170) 및 NAND 게이트(1180)를 더 포함할 수 있다. 한편, 도 13의 내부 클록 생성기(1100)는, 비교기(1190)를 더 포함하고, 스위치(1150)가 비교기(1190)의 출력 신호에 응답하여 제1 및 제2 셀프 타이밍 펄스들(STP1, STP2) 중 하나를 선택하는 것을 제외하고, 도 9의 내부 클록 생성기(900)와 유사한 구성 및 동작을 가질 수 있다.
비교기(1190)는 제1 전원 전압(VDDCE)의 전압 레벨과 상기 제2 전원 전압(VDDPE)의 전압 레벨을 비교할 수 있다. 예를 들어, 비교기(1190)는 제1 전원 전압(VDDCE)의 전압 레벨이 제2 전원 전압(VDDPE)의 전압 레벨보다 높을 때 제1 로직 레벨의 출력 신호를 생성하고, 제1 전원 전압(VDDCE)의 전압 레벨이 제2 전원 전압(VDDPE)의 전압 레벨보다 낮을 때 제2 로직 레벨의 출력 신호를 생성할 수 있다. 스위치(1150)는 상기 제1 로직 레벨의 비교기(1190)의 출력 신호에 응답하여 제2 셀프 타이밍 펄스(STP2)를 선택하고, 상기 제2 로직 레벨의 비교기(1190)의 출력 신호에 응답하여 제1 셀프 타이밍 펄스(STP1)를 선택할 수 있다. 이에 따라, 제1 전원 전압(VDDCE)의 전압 레벨이 제2 전원 전압(VDDPE)의 전압 레벨보다 낮을 때에, 내부 클록 신호(ICK)의 펄스 폭이 제1 전원 전압(VDDCE)의 전압 레벨에 따라 조절될 수 있다.
도 14는 본 발명의 실시예들에 따른 휘발성 메모리 장치를 포함하는 시스템-온-칩을 나타내는 블록도이다.
도 14를 참조하면, 시스템-온-칩(1200)은 휘발성 메모리 장치(1210), 프로세싱 블록(1240) 및 제1 및 제2 전력 관리부들(1250, 1260)을 포함할 수 있다. 일 실시예에서, 시스템-온-칩(1200)은 어플리케이션 프로세서(Application Processor; AP)일 수 있다.
휘발성 메모리 장치(1210)는 데이터를 저장하는 메모리 셀 어레이(1220), 및 메모리 셀 어레이(1210)를 제어하는 주변 회로부(1230)를 포함할 수 있다. 일 실시예에서, 휘발성 메모리 장치(1210)는 정적 랜덤 액세스 메모리(Static Random Access Memory; SRAM)일 수 있다. 프로세싱 블록(1240)은 메모리 셀 어레이(1220)에 데이터가 저장되도록 휘발성 메모리 장치(1210)에 데이터(D)를 제공하고, 휘발성 메모리 장치(1210)로부터 메모리 셀 어레이(12220)에 저장된 데이터(Q)를 수신할 수 있다.
제1 전력 관리부(1250)는 제1 전원 전압 배선(1255)을 통하여 휘발성 메모리 장치(1210)의 메모리 셀 어레이(1220)에 제1 전원 전압(VDDCE)을 공급할 수 있다. 또한, 제2 전력 관리부(1260)는 제2 전원 전압 배선(1265)을 통하여 프로세싱 블록(1240) 및 휘발성 메모리 장치(1210)의 주변 회로부(1230)에 제2 전원 전압(VDDPE)을 공급할 수 있다.
일 실시예에서, 주변 회로부(1230)는, 주변 회로부(1230)의 동작 타이밍(또는 동작 속도)을 결정하는 셀프 타이밍 펄스 회로(1235)를 포함할 수 있다. 셀프 타이밍 펄스 회로(1235)는 제1 전력 관리부(1250)로부터 제1 전원 전압 배선(1255)을 통하여 제1 전원 전압(VDDCE)을 공급받을 수 있다. 또한, 셀프 타이밍 펄스 회로(1235)는 제1 전원 전압(VDDCE)의 전압 레벨에 따라 주변 회로부(1230)의 동작 타이밍을 조절할 수 있다. 이와 같이, 셀프 타이밍 펄스 회로(1235)가 메모리 셀 어레이(1210)에 공급되는 제1 전원 전압(VDDCE)에 기초하여 동작함으로써, 휘발성 메모리 장치(1210)의 동작 성능이 유지 또는 향상되면서 동작 안정성이 확보될 수 있다.
다른 실시예에서, 주변 회로부(1230)는, 제1 전원 전압(VDDCE)의 전압 레벨에 따라 조절되는 펄스 폭을 가지는 내부 클록 신호를 생성하는 내부 클록 생성기를 포함할 수 있다. 상기 내부 클록 생성기는 셀프 타이밍 펄스 회로(1235)를 포함 또는 이용함으로써, 메모리 셀 어레이(1210)의 동작 특성에 상응하도록 주변 회로부(1230)의 동작 속도(또는 동작 타이밍)을 조절할 수 있다. 이와 같이, 상기 내부 클록 생성기가 메모리 셀 어레이(1210)에 공급되는 제1 전원 전압(VDDCE)에 기초하여 내부 클록 신호의 펄스 폭을 조절함으로써, 휘발성 메모리 장치(1210)의 동작 성능이 유지 또는 향상되면서 동작 안정성이 확보될 수 있다.
도 15는 본 발명의 실시예들에 따른 시스템-온-칩을 포함하는 컴퓨팅 시스템을 나타내는 블록도이다.
도 15를 참조하면, 컴퓨팅 시스템(1400)은 모바일 SOC와 같은 시스템-온-칩(1410), 메모리 장치(1420), 사용자 인터페이스(1430), 저장 장치(1440), 베이스밴드 칩 셋(baseband chipset)과 같은 모뎀(1450), 및 버스(1460)을 포함할 수 있다.
시스템-온-칩(1410)은 특정 계산들 또는 태스크들을 실행할 수 있다. 실시예에 따라, 시스템-온-칩(1410)은 어플리케이션 프로세서, 모바일 SOC, 미디어 프로세서, 마이크로프로세서, 중앙 처리 장치, 또는 이와 유사한 장치일 수 있다. 시스템-온-칩(1410)은 어드레스 버스, 제어 버스 및/또는 데이터 버스와 같은 버스(1460)를 통하여 메모리 장치(1420)에 연결될 수 있다. 예를 들어, 메모리 장치(1420)는 DRAM(Dynamic random access memory), 모바일 DRAM, SRAM(Static random access memory), PRAM(Phase random access memory), FRAM(Ferroelectric random access memory), RRAM(Resistive random access memory), 또는 MRAM(Magnetic random access memory)으로 구현될 수 있다. 또한, 시스템-온-칩(1410)은 키보드 또는 마우스와 같은 하나 이상의 입력 장치, 프린터 또는 디스플레이 장치와 같은 하나 이상의 출력 장치를 포함하는 사용자 인터페이스(1430)를 제어할 수 있다. 또한, 시스템-온-칩(1410)은 솔리드 스테이트 드라이브(solid state drive), 하드 디스크 드라이브(hard disk drive), 씨디롬(CD-ROM)와 같은 저장 장치(1440)를 제어할 수 있다. 모뎀(1450)은 외부 장치와 무선으로 데이터를 송수신할 수 있다. 컴퓨팅 시스템(1400)은 동작 전압을 공급하기 위한 파워 서플라이를 더 포함할 수 있다. 또한, 컴퓨팅 시스템(1400)은, 실시예에 따라, 응용 칩셋(application chipset), 카메라 이미지 프로세서(camera image processor, CIS) 등을 더 포함할 수 있다.
시스템-온-칩(1410)은 다양한 형태들의 패키지를 이용하여 구현될 수 있는데, 예를 들어, PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 패키지를 이용하여 구현될 수 있다.
실시예에 따라, 컴퓨팅 시스템(1400)은 핸드폰(cellular phone), 스마트 폰(smart phone), MP3 플레이어, 피디에이(Personal Digital Assistants; PDA), 피엠피(Portable Multimedia Player; PMP), 컴퓨터(computer), 노트북(laptop), 디지털 TV, 디지털 카메라, 포터블 게임 콘솔(portable game console) 등을 포함할 수 있다.
본 발명은 휘발성 메모리 장치, 및 이를 포함하는 임의의 반도체 장치, 예를 들어, 본 발명은 모바일 SoC(System-on-Chip), 어플리케이션 프로세서(Application Processor), 미디어 프로세서(Media Processor), 마이크로프로세서, 중앙 처리 장치(Central Processing Unit; CPU), 또는 이와 유사한 장치에 적용될 수 있을 것이다.
상기에서는 본 발명의 실시예들을 참조하여 설명하였지만, 해당 기술분야에서 통상의 지식을 가진 자는 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 것이다.
100, 300, 400, 600, 800, 1000: 컴퓨팅 시스템
110, 310, 410, 610, 810, 1010: 메모리 셀 어레이
130, 320, 420, 620, 820, 1120: 주변 회로부
150, 360, 530, 730, 830, 1230: 셀프 타이밍 펄스 회로
370, 500, 700, 800, 1200: 내부 클록 생성기

Claims (20)

  1. 제1 전원 전압 배선을 통하여 제1 전원 전압을 공급받고, 상기 제1 전원 전압에 기초하여 데이터를 저장하는 메모리 셀 어레이; 및
    제2 전원 전압 배선을 통하여 제2 전원 전압을 공급받고, 상기 제2 전원 전압에 기초하여 상기 메모리 셀 어레이를 제어하는 주변 회로부를 포함하고,
    상기 주변 회로부는, 상기 주변 회로부의 동작 타이밍을 결정하는 셀프 타이밍 펄스 회로를 포함하고,
    상기 셀프 타이밍 펄스 회로는, 상기 제1 전원 전압 배선을 통하여 상기 제1 전원 전압을 공급받고, 상기 제1 전원 전압의 전압 레벨에 따라 상기 주변 회로부의 상기 동작 타이밍을 조절하는 휘발성 메모리 장치.
  2. 제1 항에 있어서, 상기 셀프 타이밍 펄스 회로는, 상기 제1 전원 전압의 전압 레벨이 증가될수록 상기 주변 회로부의 상기 동작 타이밍을 앞당기고, 상기 제1 전원 전압의 전압 레벨이 감소될수록 상기 주변 회로부의 상기 동작 타이밍을 지연시키는 휘발성 메모리 장치.
  3. 제1 항에 있어서, 상기 셀프 타이밍 펄스 회로는, 상기 제1 전원 전압의 전압 레벨이 감소될수록, 상기 메모리 셀 어레이에 저장된 데이터를 독출하기 위한 센싱 동작의 시작 시점을 지연시키는 휘발성 메모리 장치.
  4. 제1 항에 있어서, 상기 셀프 타이밍 펄스 회로는, 상기 제1 전원 전압의 전압 레벨이 감소될수록, 상기 메모리 셀 어레이에 데이터를 기입하는 기입 동작의 종료 시점을 지연시키는 휘발성 메모리 장치.
  5. 제1 항에 있어서, 상기 주변 회로부는,
    상기 셀프 타이밍 펄스 회로를 포함하고, 상기 제1 전원 전압의 전압 레벨에 따라 조절되는 펄스 폭을 가지는 내부 클록 신호를 생성하는 내부 클록 생성기를 포함하는 휘발성 메모리 장치.
  6. 제5 항에 있어서, 상기 내부 클록 생성기는, 상기 제1 전원 전압의 전압 레벨이 증가될수록 상기 내부 클록 신호의 펄스 폭을 감소시키고, 상기 제1 전원 전압의 전압 레벨이 감소될수록 상기 내부 클록 신호의 펄스 폭을 증가시키는 휘발성 메모리 장치.
  7. 제5 항에 있어서, 상기 내부 클록 생성기는,
    외부 클록 신호에 응답하여 상기 내부 클록 신호를 상기 제2 전원 전압의 전압 레벨로 풀-업하는 풀-업 트랜지스터;
    상기 내부 클록 신호의 전압 레벨을 상기 제2 전원 전압의 전압 레벨에서 상기 제1 전원 전압의 전압 레벨로 변환하는 제1 레벨 쉬프터;
    상기 제1 전원 전압 배선을 통하여 상기 제1 전원 전압을 공급받고, 상기 제1 전원 전압의 전압 레벨을 가지는 상기 내부 클록 신호를 지연시켜 셀프 타이밍 펄스를 생성하는 상기 셀프 타이밍 펄스 회로;
    상기 셀프 타이밍 펄스의 전압 레벨을 상기 제1 전원 전압의 전압 레벨에서 상기 제2 전원 전압의 전압 레벨로 변환하는 제2 레벨 쉬프터; 및
    상기 제2 전원 전압의 전압 레벨을 가지는 상기 셀프 타이밍 펄스에 응답하여 상기 내부 클록 신호를 접지 전압의 전압 레벨로 풀-다운하는 풀-다운 트랜지스터를 포함하는 휘발성 메모리 장치.
  8. 제7 항에 있어서, 상기 셀프 타이밍 펄스 회로는,
    상기 제1 전원 전압 배선을 통하여 상기 제1 전원 전압을 공급받고, 상기 제1 레벨 쉬프터로부터 상기 제1 전원 전압의 전압 레벨을 가지는 상기 내부 클록 신호를 수신하며, 상기 제1 전원 전압의 전압 레벨을 가지는 상기 내부 클록 신호를 지연시켜 상기 셀프 타이밍 펄스를 생성하는 지연 라인을 포함하는 휘발성 메모리 장치.
  9. 제7 항에 있어서, 상기 내부 클록 생성기는,
    칩 인에이블 신호를 반전시키는 인버터; 및
    상기 반전된 칩 인에이블 신호와 상기 외부 클록 신호에 NAND 연산을 수행하고, 출력 단자가 상기 풀-업 트랜지스터의 게이트 단자에 연결된 NAND 게이트를 더 포함하는 휘발성 메모리 장치.
  10. 제5 항에 있어서, 상기 내부 클록 생성기는 라이트 인에이블 신호에 응답하여 상기 내부 클록 신호의 펄스 폭을 선택적으로 조절하는 휘발성 메모리 장치.
  11. 제10 항에 있어서, 상기 내부 클록 생성기는,
    외부 클록 신호에 응답하여 상기 내부 클록 신호를 상기 제2 전원 전압의 전압 레벨로 풀-업하는 풀-업 트랜지스터;
    상기 내부 클록 신호의 전압 레벨을 상기 제2 전원 전압의 전압 레벨에서 상기 제1 전원 전압의 전압 레벨로 변환하는 제1 레벨 쉬프터;
    상기 제1 전원 전압 배선을 통하여 상기 제1 전원 전압을 공급받고, 상기 제2 전원 전압 배선을 통하여 상기 제2 전원 전압을 공급받으며, 상기 제1 레벨 쉬프터로부터 수신된 상기 제1 전원 전압의 전압 레벨을 가지는 상기 내부 클록 신호를 지연시켜 제1 셀프 타이밍 펄스를 생성하고, 상기 풀-업 트랜지스터로부터 수신된 제2 전원 전압의 전압 레벨을 가지는 상기 내부 클록 신호를 지연시켜 제2 셀프 타이밍 펄스를 생성하는 상기 셀프 타이밍 펄스 회로;
    상기 제1 셀프 타이밍 펄스의 전압 레벨을 상기 제1 전원 전압의 전압 레벨에서 상기 제2 전원 전압의 전압 레벨로 변환하는 제2 레벨 쉬프터;
    상기 제2 레벨 쉬프터로부터 상기 제1 셀프 타이밍 펄스를 수신하고, 상기 셀프 타이밍 펄스 회로로부터 상기 제2 셀프 타이밍 펄스를 수신하며, 상기 라이트 인에이블 신호가 기입 모드를 나타낼 때 상기 제2 셀프 타이밍 펄스를 출력하고, 상기 라이트 인에이블 신호가 독출 모드를 나타낼 때 상기 제1 셀프 타이밍 펄스를 출력하는 스위치; 및
    상기 스위치로부터 수신된 상기 제1 및 제2 셀프 타이밍 펄스들 중 하나에 응답하여 상기 내부 클록 신호를 접지 전압의 전압 레벨로 풀-다운하는 풀-다운 트랜지스터를 포함하는 휘발성 메모리 장치.
  12. 제11 항에 있어서, 상기 셀프 타이밍 펄스 회로는,
    상기 제1 전원 전압 배선을 통하여 상기 제1 전원 전압을 공급받고, 상기 제1 레벨 쉬프터로부터 상기 제1 전원 전압의 전압 레벨을 가지는 상기 내부 클록 신호를 수신하며, 상기 제1 전원 전압의 전압 레벨을 가지는 상기 내부 클록 신호를 지연시켜 상기 제1 셀프 타이밍 펄스를 생성하는 제1 지연 라인; 및
    상기 제2 전원 전압 배선을 통하여 상기 제2 전원 전압을 공급받고, 상기 풀-업 트랜지스터로부터 상기 제2 전원 전압의 전압 레벨을 가지는 상기 내부 클록 신호를 수신하며, 상기 제2 전원 전압의 전압 레벨을 가지는 상기 내부 클록 신호를 지연시켜 상기 제2 셀프 타이밍 펄스를 생성하는 제2 지연 라인을 포함하는 휘발성 메모리 장치.
  13. 제5 항에 있어서, 상기 내부 클록 생성기는 외부의 프로세싱 블록으로부터 수신된 펄스 제어 신호에 응답하여 상기 내부 클록 신호의 펄스 폭을 선택적으로 조절하는 휘발성 메모리 장치.
  14. 제13 항에 있어서, 상기 내부 클록 생성기는,
    외부 클록 신호에 응답하여 상기 내부 클록 신호를 상기 제2 전원 전압의 전압 레벨로 풀-업하는 풀-업 트랜지스터;
    상기 내부 클록 신호의 전압 레벨을 상기 제2 전원 전압의 전압 레벨에서 상기 제1 전원 전압의 전압 레벨로 변환하는 제1 레벨 쉬프터;
    상기 제1 전원 전압 배선을 통하여 상기 제1 전원 전압을 공급받고, 상기 제2 전원 전압 배선을 통하여 상기 제2 전원 전압을 공급받으며, 상기 제1 레벨 쉬프터로부터 수신된 상기 제1 전원 전압의 전압 레벨을 가지는 상기 내부 클록 신호를 지연시켜 제1 셀프 타이밍 펄스를 생성하고, 상기 풀-업 트랜지스터로부터 수신된 제2 전원 전압의 전압 레벨을 가지는 상기 내부 클록 신호를 지연시켜 제2 셀프 타이밍 펄스를 생성하는 상기 셀프 타이밍 펄스 회로;
    상기 제1 셀프 타이밍 펄스의 전압 레벨을 상기 제1 전원 전압의 전압 레벨에서 상기 제2 전원 전압의 전압 레벨로 변환하는 제2 레벨 쉬프터;
    상기 제2 레벨 쉬프터로부터 상기 제1 셀프 타이밍 펄스를 수신하고, 상기 셀프 타이밍 펄스 회로로부터 상기 제2 셀프 타이밍 펄스를 수신하며, 상기 펄스 제어 신호가 제1 로직 레벨을 가질 때 상기 제2 셀프 타이밍 펄스를 출력하고, 상기 펄스 제어 신호가 제2 로직 레벨을 가질 때 상기 제1 셀프 타이밍 펄스를 출력하는 스위치; 및
    상기 스위치로부터 수신된 상기 제1 및 제2 셀프 타이밍 펄스들 중 하나에 응답하여 상기 내부 클록 신호를 접지 전압의 전압 레벨로 풀-다운하는 풀-다운 트랜지스터를 포함하는 휘발성 메모리 장치.
  15. 제5 항에 있어서, 상기 내부 클록 생성기는 상기 제1 전원 전압의 전압 레벨과 상기 제2 전원 전압의 전압 레벨을 비교하고, 상기 비교의 결과에 따라 상기 내부 클록 신호의 펄스 폭을 선택적으로 조절하는 휘발성 메모리 장치.
  16. 제15 항에 있어서, 상기 내부 클록 생성기는,
    외부 클록 신호에 응답하여 상기 내부 클록 신호를 상기 제2 전원 전압의 전압 레벨로 풀-업하는 풀-업 트랜지스터;
    상기 내부 클록 신호의 전압 레벨을 상기 제2 전원 전압의 전압 레벨에서 상기 제1 전원 전압의 전압 레벨로 변환하는 제1 레벨 쉬프터;
    상기 제1 전원 전압 배선을 통하여 상기 제1 전원 전압을 공급받고, 상기 제2 전원 전압 배선을 통하여 상기 제2 전원 전압을 공급받으며, 상기 제1 레벨 쉬프터로부터 수신된 상기 제1 전원 전압의 전압 레벨을 가지는 상기 내부 클록 신호를 지연시켜 제1 셀프 타이밍 펄스를 생성하고, 상기 풀-업 트랜지스터로부터 수신된 제2 전원 전압의 전압 레벨을 가지는 상기 내부 클록 신호를 지연시켜 제2 셀프 타이밍 펄스를 생성하는 상기 셀프 타이밍 펄스 회로;
    상기 제1 셀프 타이밍 펄스의 전압 레벨을 상기 제1 전원 전압의 전압 레벨에서 상기 제2 전원 전압의 전압 레벨로 변환하는 제2 레벨 쉬프터;
    상기 제1 전원 전압의 전압 레벨과 상기 제2 전원 전압의 전압 레벨을 비교하는 비교기;
    상기 제2 레벨 쉬프터로부터 상기 제1 셀프 타이밍 펄스를 수신하고, 상기 셀프 타이밍 펄스 회로로부터 상기 제2 셀프 타이밍 펄스를 수신하며, 상기 비교기의 출력 신호가 상기 제1 전원 전압의 전압 레벨이 상기 제2 전원 전압의 전압 레벨보다 높은 것을 나타낼 때 상기 제2 셀프 타이밍 펄스를 출력하고, 상기 비교기의 출력 신호가 상기 제1 전원 전압의 전압 레벨이 상기 제2 전원 전압의 전압 레벨보다 낮은 것을 나타낼 때 상기 제1 셀프 타이밍 펄스를 출력하는 스위치; 및
    상기 스위치로부터 수신된 상기 제1 및 제2 셀프 타이밍 펄스들 중 하나에 응답하여 상기 내부 클록 신호를 접지 전압의 전압 레벨로 풀-다운하는 풀-다운 트랜지스터를 포함하는 휘발성 메모리 장치.
  17. 제1 전원 전압 배선을 통하여 제1 전원 전압을 공급받고, 상기 제1 전원 전압에 기초하여 데이터를 저장하는 메모리 셀 어레이; 및
    제2 전원 전압 배선을 통하여 제2 전원 전압을 공급받고, 상기 제2 전원 전압에 기초하여 메모리 셀 어레이를 제어하는 주변 회로부를 포함하고,
    상기 주변 회로부는, 상기 제1 전원 전압의 전압 레벨에 따라 조절되는 펄스 폭을 가지는 내부 클록 신호를 생성하는 내부 클록 생성기를 포함하는 휘발성 메모리 장치.
  18. 제17 항에 있어서, 상기 내부 클록 생성기는,
    상기 제1 전원 전압 배선을 통하여 상기 제1 전원 전압을 공급받고, 상기 제1 전원 전압의 전압 레벨에 따라 상기 내부 클록 신호의 펄스 폭을 조절하는 셀프 타이밍 펄스 회로를 포함하는 휘발성 메모리 장치.
  19. 데이터를 저장하는 메모리 셀 어레이, 및 상기 메모리 셀 어레이를 제어하는 주변 회로부를 포함하는 휘발성 메모리 장치;
    상기 메모리 셀 어레이에 데이터가 저장되도록 상기 휘발성 메모리 장치에 데이터를 제공하고, 상기 휘발성 메모리 장치로부터 상기 메모리 셀 어레이에 저장된 데이터를 수신하는 프로세싱 블록;
    제1 전원 전압 배선을 통하여 상기 휘발성 메모리 장치의 상기 메모리 셀 어레이에 제1 전원 전압을 공급하는 제1 전력 관리부; 및
    제2 전원 전압 배선을 통하여 상기 프로세싱 블록 및 상기 휘발성 메모리 장치의 상기 주변 회로부에 제2 전원 전압을 공급하는 제2 전력 관리부를 포함하고,
    상기 주변 회로부는, 상기 주변 회로부의 동작 타이밍을 결정하는 셀프 타이밍 펄스 회로를 포함하고,
    상기 제1 전력 관리부는 상기 제1 전원 전압 배선을 통하여 상기 제1 전원 전압을 상기 셀프 타이밍 펄스 회로에 더욱 공급하며,
    상기 셀프 타이밍 펄스 회로는 상기 제1 전원 전압의 전압 레벨에 따라 상기 주변 회로부의 상기 동작 타이밍을 조절하는 시스템-온-칩.
  20. 데이터를 저장하는 메모리 셀 어레이, 및 상기 메모리 셀 어레이를 제어하는 주변 회로부를 포함하는 휘발성 메모리 장치;
    상기 메모리 셀 어레이에 데이터가 저장되도록 상기 휘발성 메모리 장치에 데이터를 제공하고, 상기 휘발성 메모리 장치로부터 상기 메모리 셀 어레이에 저장된 데이터를 수신하는 프로세싱 블록;
    제1 전원 전압 배선을 통하여 상기 휘발성 메모리 장치의 상기 메모리 셀 어레이에 제1 전원 전압을 공급하는 제1 전력 관리부; 및
    제2 전원 전압 배선을 통하여 상기 프로세싱 블록 및 상기 휘발성 메모리 장치의 상기 주변 회로부에 제2 전원 전압을 공급하는 제2 전력 관리부를 포함하고,
    상기 주변 회로부는, 상기 제1 전원 전압의 전압 레벨에 따라 조절되는 펄스 폭을 가지는 내부 클록 신호를 생성하는 내부 클록 생성기를 포함하는 시스템-온-칩.
KR1020140099854A 2014-05-22 2014-08-04 휘발성 메모리 장치 및 이를 포함하는 시스템 온 칩 KR102219440B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
US14/614,504 US9595307B2 (en) 2014-05-22 2015-02-05 Volatile memory device and system-on-chip including the same
US15/428,520 US10236056B2 (en) 2014-05-22 2017-02-09 Volatile memory device and system-on-chip including the same

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US201462001817P 2014-05-22 2014-05-22
US62/001,817 2014-05-22

Publications (2)

Publication Number Publication Date
KR20150135031A true KR20150135031A (ko) 2015-12-02
KR102219440B1 KR102219440B1 (ko) 2021-02-24

Family

ID=54883371

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020140099854A KR102219440B1 (ko) 2014-05-22 2014-08-04 휘발성 메모리 장치 및 이를 포함하는 시스템 온 칩

Country Status (1)

Country Link
KR (1) KR102219440B1 (ko)

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20030075579A (ko) * 2002-03-19 2003-09-26 삼성전자주식회사 반도체 메모리 장치
US20140089593A1 (en) * 2011-12-29 2014-03-27 Xavier Vera Recovering from data errors using implicit redundancy

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20030075579A (ko) * 2002-03-19 2003-09-26 삼성전자주식회사 반도체 메모리 장치
US20140089593A1 (en) * 2011-12-29 2014-03-27 Xavier Vera Recovering from data errors using implicit redundancy

Also Published As

Publication number Publication date
KR102219440B1 (ko) 2021-02-24

Similar Documents

Publication Publication Date Title
US10236056B2 (en) Volatile memory device and system-on-chip including the same
US9633716B2 (en) Methods and systems to selectively boost an operating voltage of, and controls to an 8T bit-cell array and/or other logic blocks
KR102193468B1 (ko) 타이밍 마진을 적응적으로 보정하는 메모리 장치 및 이를 포함하는 집적 회로
US10210947B2 (en) Multi-port memory, semiconductor device, and memory macro-cell capable of performing test in a distributed state
TWI523009B (zh) 產生負位元線電壓之電路
JP5621704B2 (ja) 半導体記憶装置
US8934308B2 (en) Tracking bit cell
US9286971B1 (en) Method and circuits for low latency initialization of static random access memory
US9087558B2 (en) Sense amplifier circuit and semiconductor memory device
US9071235B2 (en) Apparatuses and methods for changing signal path delay of a signal path responsive to changes in power
KR102161818B1 (ko) 메모리 장치 및 이를 포함하는 메모리 시스템
US8102728B2 (en) Cache optimizations using multiple threshold voltage transistors
US9685238B2 (en) Clock signal generation device and memory device including the same
US9542998B1 (en) Write assist circuit integrated with leakage reduction circuit of a static random access memory for increasing the low voltage supply during write operations
KR20170019227A (ko) 메모리 장치 및 메모리 장치의 동작 방법
KR100656432B1 (ko) 반도체 메모리의 컬럼 선택신호 제어장치 및 방법
US10020048B2 (en) Integrated circuit including embedded memory device for performing dual-transient word line assist using triple power source and device having the same
KR102237574B1 (ko) 시스템-온-칩 및 이를 포함하는 전자 장치
US8934317B2 (en) Semiconductor memory devices having internal clock signals and memory systems including such memory devices
US20200105321A1 (en) Technique to lower switching power of bit-lines by adiabatic charging of sram memories
KR101944964B1 (ko) 반도체 메모리 장치 및 이를 포함하는 메모리 시스템
KR102219440B1 (ko) 휘발성 메모리 장치 및 이를 포함하는 시스템 온 칩
US10535400B2 (en) Level shifting dynamic write driver
TWI791375B (zh) 記憶體裝置、功率斜變控制系統操作方法以及電子裝置
US20240176514A1 (en) Sram column sleep circuits for leakage savings with rapid wake

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant