KR101034616B1 - 센스앰프 및 반도체 메모리장치 - Google Patents

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Abstract

본 발명은 센스앰프에 관한 것으로, 본 발명에 따른 센스앰프는, 정비트라인을 입력으로 하고 부비트라인을 출력으로 하는 제1인버터; 및 상기 부비트라인을 입력으로 하고 상기 정비트라인을 출력으로 하는 제2인버터를 포함하고, 상기 제1인버터와 상기 제2인버터는 서로 분리된 풀업 전원라인으로부터 풀업 전원을 공급받는 것을 특징으로 한다.
센스앰프, 데이터 패턴, 센싱마진

Description

센스앰프 및 반도체 메모리장치{SENSE AMPLIFIER AND SEMICONDUCTOR MEMORY DEVICE}
본 발명은 센스앰프 및 이를 포함하는 반도체 메모리장치에 관한 것이다.
두 라인간의 전압차를 증폭하기 위해 래치회로가 증폭기로서 많이 이용되고 있다. 이러한 래치회로를 증폭기로 사용하는 대표적인 예로 반도체 메모리장치의 비트라인 센스앰프(BLSA: BitLine SenseAmp)가 있다.
도 1은 종래의 반도체 메모리장치에서 사용되고 있는 비트라인 센스앰프의 구성도이다.
셀 어레이(100)로부터 데이터가 독출되면, 독출된 데이터에 의해 비트라인(BL)의 전압 레벨이 변한다. 이 상태에서 비트라인(BL)의 전압 레벨의 변화는 매우 미비하기에, 비트라인 센스앰프(110, 120)를 사용하여 비트라인(BL)의 전압 레벨을 증폭시켜 준다.
비트라인 센스앰프(110, 120)는 비트라인쌍(BL0,BLB0, BL2,BLB2) 양단의 전압차를 증폭하기 위한 래치회로로 구성되며, 래치회로는 각각 2개의 인버터(111,112, 121,122)로 구성된다. 비트라인 센스앰프(110, 120)의 증폭 동작시에 SAP신호와 SAN신호가 '하이'레벨로 되어 트랜지스터(T1, T2)가 턴온되고, 그 결과 풀업 전원라인(RTO)은 전원전압(VDD)의 레벨이 되고 풀다운 전원라인(SB)은 접지전압(VSS)의 레벨이 된다. 그리고 전원라인(RTO, SB)을 통해 구동전압을 공급받은 인버터쌍(111,112, 121,122)은 비트라인쌍(BL0,BLB0, BL2,BLB2) 양단의 전압차를 증폭한다.
예를 들어, 정비트라인(BL0)의 전압레벨이 부비트라인(BLB0)의 전압레벨보다 조금만 더 높으면, 비트라인 센스앰프(110)는 정비트라인(BL0)을 전원전압(VDD)의 레벨로 만들고 부비트라인(BLB0)을 접지전압(VSS)의 레벨로 만든다. 반대로 부비트라인(BLB0)의 전압레벨이 정비트라인(BL0)의 전압레벨보다 조금만 더 높으면, 비트라인 센스앰프(110)는 부비트라인(BLB0)을 전원전압(VSS)의 레벨로 만들고 정비트라인(BL0)을 접지전압(VSS)의 레벨로 만든다.
도 2는 종래의 반도체 메모리장치에서 센싱페일(sensing fail)이 발생하는 상황을 설명하기 위한 도면이다.
특정 셀에 'H'(또는 'L')의 데이터가 쓰여져 있고 주변의 셀들에도 'H'(또는 'L')의 데이터가 쓰여진 경우, 즉 특정 셀의 데이터와 주변 셀들의 데이터가 동일한 경우,에 데이터가 솔리드 패턴(solid pattern)을 형성한다고 한다. 또한, 특정 셀에 'H'(또는 'L')의 데이터가 쓰여져 있고 주변의 셀들에는 'L'(또는 'H')의 데이터가 쓰여진 경우, 즉 특정 셀의 데이터와 주변 셀들의 데이터가 서로 다른 경우'에 데이터가 아일랜드 패턴(island pattern)을 형성한다고 한다.
도 2는 워드라인 N(WL_N)에 연결된 셀들 중 맨 우측 셀(도면의 'island pattern')의 데이터가 아일랜드 패턴을 형성하는 경우를 도시하는데, 이러한 경우에 아일랜트 패턴을 형성하는 셀('island pattern')에 저장된 데이터가 잘못 인식될 확률은 매우 높아진다. 그 이유는 다음과 같다. 워드라인N(WL_N)과 이에 연결된 셀들 사이에는 커플링(coupling)이 발생하는데, 워드라인N(WL_N)에 연결된 대부분의 셀에 'H'의 데이터가 저장되어 있으므로 워드라인N(WL_N)의 전압은 높아진다. 그리고 높아진 워드라인N(WL_N)의 전압은 아일랜드 패턴을 형성하는 셀('island pattern')에도 영향을 미쳐 아일랜드 패턴 셀('island pattern')의 전압을 높인다. 따라서 아일랜드 패턴 셀에 저장된 'L'의 데이터가 'H'로 잘못 인식될 가능성을 높인다. 즉, 아일랜드 패턴의 경우에 센싱마진(sensing margin)이 줄어든다.
도 2에서는 아일랜드 패턴 셀('island pattern')의 데이터가 'L'인 경우를 도시하였지만, 아일랜드 패턴 셀의 데이터가 'H'이고 주변에 있는 많은 셀들의 데이터가 'L'인 경우에도 아일랜트 패턴 셀의 데이터가 'H'가 아닌 'L'로 잘못 인식될 가능성이 높아진다.
반대로 데이터가 솔리드 패턴인 경우에는 커플링의 영향에 의해 서로의 데이터를 강화시켜 준다. 즉, 'H'데이터의 전위는 더 높아지고, 'L'데이터의 전위는 더 낮아지는데, 이로 인해 데이터가 솔리드 패턴을 형성하는 경우에는 센싱마진이 높 아진다.
결론적으로, 데이터가 솔리드 패턴을 형성하는 경우에는 센싱마진이 높아지며, 데이터가 아일랜드 패턴을 형성하는 경우에는 센싱마진이 낮아지는 현상 발생한다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로, 데이터가 아일랜드 패턴을 형성할 때 발생하는 센싱마진의 저하를 방지하고자 하는데 그 목적이 있다.
상기한 종래의 문제점을 해결하기 위한 본 발명에 따른 센스앰프는, 정비트라인을 입력으로 하고 부비트라인을 출력으로 하는 제1인버터; 및 상기 부비트라인을 입력으로 하고 상기 정비트라인을 출력으로 하는 제2인버터를 포함하고, 상기 제1인버터와 상기 제2인버터는 서로 분리된 풀업 전원라인으로부터 풀업 전원을 공급받는 것을 특징으로 한다.
상기 제1인버터로는 제1풀업 전원라인으로부터 상기 풀업 전원이 공급되고 상기 제2인버터로는 제2풀업 전원라인으로부터 상기 풀업 전원이 공급되며, 상기 제1풀업 전원라인과 상기 제2풀업 전원라인은 동일한 풀업 전원 공급회로에 연결되지만, 서로 다른 경로로 상기 풀업 전원을 공급하는 것을 특징으로 할 수 있다.
또한, 본 발명에 따른 센스앰프는, 정비트라인을 입력으로 하고 부비트라인을 출력으로 하는 제1인버터; 및 상기 정비트라인을 입력으로 하고 상기 부비트라인을 출력으로 하는 제2인버터를 포함하고, 상기 제1인버터와 상기 제2인버터는 서로 분리된 풀다운 전원라인으로부터 풀다운 전원을 공급받는 것을 특징으로 한다.
상기 제1인버터로는 제1풀다운 전원라인으로부터 상기 풀다운 전원이 공급되고 상기 제2인버터로는 제2풀다운 전원라인으로부터 상기 풀다운 전원이 공급되며, 상기 제1풀다운 전원라인과 상기 제2풀다운 전원라인은 동일한 풀다운 전원 공급회로에 연결되지만, 서로 다른 경로로 상기 풀업 전원을 공급하는 것을 특징으로 할 수 있다.
또한, 본 발명에 따른 반도체 메모리장치는, 제1정비트라인과 제1부비트라인 사이에서 래치를 형성하는 제1인버터와 제2인버터를 포함하는 제1센스앰프; 및 제2정비트라인과 제2부비트라인 사이에서 래치를 형성하는 제3인버터와 제4인버터를 포함하는 제2센스앰프를 포함하며, 상기 제1인버터와 상기 제2인버터는 서로 분리된 전원라인으로부터 전원을 인가받으며, 상기 제3인버터와 상기 제4인버터는 서로 분리된 전원라인으로부터 전원을 인가받는 것을 특징으로 한다.
상기 제1인버터로는 제1풀업 전원라인과 제1풀다운 전원라인으로부터 전원이 인가되고, 상기 제2인버터로는 제2풀업 전원라인과 제2풀다운 전원라인으로부터 전원이 인가되고, 상기 제3인버터로는 상기 제1풀업 전원라인과 상기 제1풀다운 전원라인으로부터 전원이 인가되고, 상기 제4인버터로는 상기 제2풀업 전원라인과 상기 제2풀다운 전원라인으로부터 전원이 인가되는 것을 특징으로 할 수 있다.
상기 반도체 메모리장치는, 풀업 전원 공급회로와 풀다운 전원 공급회로를 더 포함하고, 상기 제1풀업 전원라인과 상기 제2풀업 전원라인은 상기 풀업 전원 공급회로에 연결되지만 서로 다른 경로로 상기 풀업 전원을 공급하고, 상기 제1풀다운 전원라인과 상기 제2풀다운 전원라인은 상기 풀다운 전원 공급회로에 연결되 지만, 서로 다른 경로로 상기 풀다운 전원을 공급하는 것을 특징으로 할 수 있다.
또한, 본 발명에 따른 비트라인 센스앰프는, 정비트라인과 부비트라인 양단의 전압을 증폭하는 비트라인 센스앰프에 있어서, 상기 비트라인 센스앰프는 상기 정비트라인을 구동하기 위한 전원의 공급라인과 상기 부비트라인을 구동하기 위한 전원의 공급라인이 서로 분리된 것을 특징으로 할 수 있다.
상기 정비트라인을 구동하기 위한 전원과 상기 부비트라인을 구동하기 위한 전원은 동일한 전원이지만, 서로 다른 경로를 통해 전달되는 것을 특징으로 할 수 있다.
본 발명은 센스앰프를 구성하는 2개의 인버터에 입력되는 전원라인을 각각 분리한다. 따라서 아일랜드 패턴 데이터를 저장하는 셀의 데이터를 더욱 강하게 증폭시켜, 아일랜드 패턴 데이터의 센싱 마진을 높이게 된다.
메모리장치의 전체 센싱마진은 안좋은 경우(bad case)인 아일랜드 패턴의 센싱마진에 의해 크게 좌우되는데, 본 발명은 아일랜드 패턴의 센싱마진을 높임으로써, 메모리장치의 전체 센싱마진을 향상시키게 된다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있도록 상세히 설명하기 위하여, 본 발명의 가 장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 3은 본 발명에 따른 비트라인 센스앰프가 반도체 메모리장치에 적용된 것을 도시한 제1실시예 도면이다.
반도체 메모리장치는, 제1센스앰프(310), 제2센스앰프(320), 풀업 전원 공급회로(330) 및 풀다운 전원 공급회로(340)를 포함하여 구성된다.
제1센스앰프(310)는 정비트라인(BL0)과 부비트라인(BLB0) 사이에서 래치(latch)를 형성하는 2개의 인버터(311, 312)를 포함하여 구성된다. 그리고 인버터(311)와 인버터(312)는 서로 다른 전원라인(RTO1, SB1, RTO2, SB2)을 통해 구동전원(VDD, VSS)을 공급받는다. 제1풀업 전원라인(RTO1)과 제1풀다운 전원라인(SB1)은 인버터(311)에 전원을 공급하고, 제2풀업 전원라인(RTO2)과 제2풀다운 전원라인(SB2)은 인버터(312)에 전원을 공급한다. 즉, 부비트라인(BLB0)을 증폭하기 위한 구동전압은 제1풀업 전원라인(RTO1)과 제1풀다운 전원라인(SB1)을 통해 공급받으며, 정비트라인(BL0)을 증폭하기 위한 구동전압은 제2풀업 전원라인(RTO2)과 제2풀다운 전원라인(SB2)을 통해 공급받는다.
제2센스앰프(320)는 정비트라인(BL2)과 부비트라인(BLB2) 사이에서 래치를 형성하는 2개의 인버터(321, 322)를 포함하여 구성된다. 그리고 인버터(321)와 인버터(322)는 서로 다른 전원라인(RTO1, SB1, RTO2, SB2)을 통해 구동전압(VDD, VSS)을 공급받는다. 제1풀업 전원라인(RTO1)과 제1풀다운 전원라인(SB1)은 인버터(321)에 전원을 공급하고, 제2풀업 전원라인(RTO2)과 제2풀다운 전원라인(SB2)은 인버터(322)에 전원을 공급한다. 즉, 부비트라인(BLB2)을 증폭하기 위한 구동전압은 제1풀업 전원라인(RTO1)과 제1풀다운 전원라인(SB1)을 통해 공급받으며, 정비트라인(BL2)을 증폭하기 위한 구동전압은 제2풀업 전원라인(RTO2)과 제2풀다운 전원라인(SB2)을 통해 공급받는다.
풀업 전원 공급회로(330)는 SAP신호에 응답하여 풀업 전원라인(RTO1, RTO2)으로 풀업전원인 전원전압(VDD)을 공급한다. 제1풀업 전원라인(RTO1)과 제2풀업 전원라인(RTO2)은 모두 풀업 전원 공급회로(330)에 연결되어 풀업전원(전원전압)을 공급하지만, 서로 다른 경로로 풀업 전압을 공급한다. 풀업 전원 공급회로(330)는 도면과 같이 PMOS트랜지스터를 포함하여 구성될 수 있다.
풀다운 전원 공급회로(340)는 SAN신호에 응답하여 풀다운 전원라인(SB1, SB2)으로 접지전압(VSS)을 공급한다. 제1풀다운 전원라인(SB1)과 제2풀다운 전원라인(SB2)은 모두 풀다운 전원 공급회로(340)에 연결되어 풀다운 전압(접지전압)을 공급하지만, 서로 다른 경로로 풀다운 전압을 공급한다. 풀다운 전원 공급회로는 도면과 같이 NMOS트랜지스터를 포함하여 구성될 수 있다.
본 발명은 센스앰프(310, 320)의 인버터 쌍(311, 312, 321, 322)에 서로 다른 라인을 통해 전원이 공급되도록 한다. 즉, 정비트라인(BL0, BL2)을 증폭하기 위한 전원라인(RTO2, SB2)과 부비트라인(BLB0, BLB2)을 증폭하기 위한 전원라인(RTO1, SB1)을 서로 분리한다. 이와 같이 구성하면, 데이터가 아일랜트 패턴을 형성하는 경우의 센싱마진을 개선하는 것이 가능한데, 이하에서 그 이유를 알아본다.
비트라인0(BL0, BLB0)에만 'L'데이터(BL0='L', BLB0='H')가 실려있고, 나머지 비트라인(BL1~N, BLB1~N, 도면에는 BL2, BLB2만 도시)에는 'H'데이터(BL1~N='L', BLB1~N='H')가 실려있다고 가정하자. 이 경우에 비트라인(BL1~N, BLB1~N)을 증폭하는 센스앰프들(320 및 도면에 미도시된 센스앰프들)은 모두 제1풀다운 전원라인(SB1)과 제2풀업 전원라인(RTO2)을 통해 전원을 공급받는다. 따라서 제1풀다운 전원라인(SB1)과 제2풀업 전원라인(RTO2)에는 많은 전류가 흐르게 되고, 그 결과 상대적으로 많은 전압강하(voltage drop, IR drop)가 발생한다.
반면에 센스앰프(310)는 제2풀다운 전원라인(SB2)과 제1풀업 전원라인(RTO1)을 통해 전원을 공급받는다. 센스앰프(310)만이 제2풀다운 전원라인(SB2)과 제1풀업 전원라인(RTO1)을 통해 전원을 공급받으므로, 제2풀다운 전원라인(SB2)과 제1풀업 전원라인(RTO1)에는 많은 전류가 흐르지 않으며, 전압강하도 거의 일어나지 않는다. 즉, 센스앰프(310)는 다른 센스앰프(320 및 도면에 미도시된 센스앰프들)보다 상대적으로 강한 전원을 공급받는다.
이와 같이, 아일랜트 패턴 데이터를 증폭하는 센스앰프(310)는 상대적으로 더욱 강한 전원을 공급받으며, 나머지 데이터를 증폭하는 센스앰프(320 및 도면에 미도시된 센스앰프들)는 상대적으로 더욱 약한 전원을 공급받는다. 그 결과 아일랜드 패턴의 데이터를 증폭하는 센스앰프(310)의 센싱마진이 증대되는 효과가 발생한다. 물론, 솔리드 패턴 데이터를 증폭하는 센스앰프(320 및 도면에 미도시된 센스앰프들)의 센싱마진은 상대적으로 줄어들지만, 솔리드 패턴 데이터의 경우 이미 충분한 센싱마진이 확보되어 있으므로, 약간의 센싱마진 저하는 문제가 되지 않는다.
배경기술 부분에서 살펴본 바와 같이, 비트라인(BL, BLB)과 워드라인(WL)간의 커플링은 솔리드 패턴 데이터의 센싱마진을 증가시키고, 아일랜드 패턴 데이터의 센싱마진을 감소시킨다. 그런데, 본 발명은 전원라인을 분리시킴으로써 아일랜드 패턴 데이터의 센싱마진을 증가시키고, 솔리드 패턴 데이터의 센싱마진을 감소시킨다. 따라서 아일랜드 패턴 데이터와 솔리드 패턴 데이터의 센싱마진을 거의 동일한 수준으로 맞추는 것이 가능해진다. 메모리장치의 전체적인 센싱마진은 가장 센싱마진이 안좋은 경우에 의해서 좌우되는데, 본 발명은 센싱마진이 가장 안좋은 아일랜드 패턴 데이터의 센싱마진을 증가시킴으로써 메모리장치의 전체적인 센싱마진을 향상시킨다.
도 3에서는 센스앰프(310, 320) 내의 인버터(311, 312, 321, 322)에 인가되는 풀업 전원라인(RTO1, RTO2)과 풀다운 전원라인(SB1, SB2)이 모두 분리된 예를 도시하였지만, 설계에 따라 풀업 전원라인(RTO1, RTO2)만을 분리하거나, 풀다운 전원라인(SB1, SB2)만을 분리하는 것도 가능함은 당연하다. 또한, 상기한 실시예에서는 폴디드 비트라인(folded bitline) 구조에 본 발명이 적용된 것을 도시하였지만, 오픈 비트라인(open bitline) 구조에도 본 발명이 적용될 수 있음은 당연하다.
분리된 전원라인(RTO1, RTO2, SB1, SB2)이 하나의 전원 공급회로(330, 340)에 연결되는 방식은 여러 가지가 있을 수 있는데, 이하에서는 이에 대해 알아보기로 한다.
도 4a는 분리된 전원라인(RTO1, RTO2)이 하나의 콘택을 통하여 풀업 전원 공 급회로(330)에 연결되는 것을 도시한 도면이다. 도 4a를 참조하면, PMOS트랜지스터의 드레인 영역(D)에 하나의 콘택(ⓧ)이 형성되고, 콘택(ⓧ)을 통해 제1풀업 전원라인(RTO1)과 제2풀업 전원라인(RTO2)이 연결된 것을 확인할 수 있다. 참고로 도면의 저항기호는 드레인 영역(D)의 저항 성분을 나타낸 것이다.
도 4b는 분리된 전원라인(RTO1, RTO2)이 서로 다른 콘택을 통하여 풀업 전원 공급회로(330)에 연결되는 것을 도시한 도면이다. 도 4b를 참조하면, PMOS트랜지스터의 드레인 영역(D)에 2개의 콘택(ⓧ)이 형성된다. 하나의 콘택(ⓧ)에는 제1풀업 전원라인(RTO1)이 연결되고, 다른 하나의 콘택(ⓧ)에는 제2풀업 전원라인(RTO2)이 연결된다. 이와 같이 서로 다른 콘택(ⓧ)을 통하여 제1풀업 전원라인(RTO1)과 제2풀업 전원라인(RTO2)을 PMOS트랜지스터의 드레인 영역(D)에 연결하면, 제1풀업 전원라인(RTO1)과 제2풀업 전원라인(RTO2) 간의 전압강하의 차이를 더욱 크게 유도할 수 있다. 비록 동일한 드레인 영역(D) 상에 형성되는 콘택(ⓧ)이지만 두 콘택(ⓧ)의 위치가 서로 다르기에 드레인 영역(D) 내에서도 전류 패스가 다르게 형성되기에 전압강하의 차이가 더욱 극대화되는 것이다.
즉, 하나의 콘택(ⓧ)을 통해 분리된 전원라인(RTO1, RTO2)을 연결하는 경우보다, 서로 다른 콘택(ⓧ)을 통해 분리된 전원라인(RTO1, RTO2)을 풀업 전원 공급회로(330)에 연결하면, 아일랜드 패턴 데이터의 센싱마진이 더욱 크게 늘어날 수 있다.
도 4c는 풀업 전원 공급회로(330)를 형성하는 PMOS트랜지스터가 핑거링(fingering) 구조로 형성되고, 분리된 전원라인(RTO1, RTO2)이 서로 다른 콘택을 통하여 풀업 전원 공급회로(330)에 연결되는 것을 도시한 도면이다. 도 4c를 참조하면, PMOS트랜지스터가 핑거링 구조로 형성된다. 그리고 핑거링 구조로 나뉘어진 각각의 드레인 영역(D)에 각각 2개씩의 콘택(ⓧ)이 형성된다. 상단의 콘택(ⓧ)들에는 제1풀업 전원라인(RTO1)이 연결되고, 하단의 콘택(ⓧ)들에는 제2풀업 전원라인(RTO2)이 연결된다. PMOS트랜지스터를 핑거링 구조로 형성하는 경우에는 핑거링 개수를 조절하여 제1풀업 전원라인(RTO1)과 제2풀업 전원라인(RTO2)간의 전압강하 차이의 정도를 조절하는 것이 가능하다는 장점이 있다.
도 4a 내지 도 4c에서는 다양한 방식으로 분리된 풀업 전원라인(RTO1, RTO2)이 풀업 전원 공급회로(330)를 구성하는 PMOS트랜지스터에 연결되는 방식에 대해 알아보았다. 풀업 전원 공급회로(330)는 복수개의 PMOS트랜지스터가 병렬로 연결되어 구성될 수도 있다. 이 경우에, 일부의 PMOS트랜지스터는 도 4a와 같은 방식으로 풀업 전원라인(RTO1, RTO2)과 연결되고, 나머지 PMOS트랜지스터는 도 4b 또는 도 4c와 같은 방식으로 풀업 전원라인(RTO1, RTO2)과 연결될 수 있다. 다양한 조합을 통하여 제1풀업 전원라인(RTO1)과 제2풀업 전원라인(RTO2) 간의 전압강하의 차이를 조절하는 것이 가능해진다.
도 4a 내지 도 4c에서는 풀업 전원 공급회로(330)에 풀업 전원라인(RTO1, RTO2)이 연결되는 방식에 대해 알아보았는데, 풀다운 전원 공급회로(340)에 풀다운 전원라인(SB1, SB2)이 연결되는 것도 동일한 방식으로 이루어질 수 있다. 단지 풀다운 전원 공급회로(340)에서는 PMOS트랜지스터 대신에 NMOS트랜지스터가 사용된다는 차이만을 가진다.
도 5는 본 발명에 따른 비트라인 센스앰프가 반도체 메모리장치에 적용된 것을 도시한 제2실시예 도면이다.
제2실시예(도 5)에서도 제1실시예(도 3)에서와 마찬가지로 센스앰프(510, 520)를 구성하는 2개의 인버터(511,512, 521,522)는 서로 분리된 전원라인(RTO1, RTO2, SB1, SB2)으로부터 구동전압을 공급받는다. 다만, 인접한 센스앰프(510, 520)끼리 서로 엇갈리는 방식으로 전원을 공급받는다는 차이점을 갖는다.
제1센스앰프(510)를 살펴보면, 제1풀업 전원라인(RTO1)과 제1풀다운 전원라인(SB1)은 인버터(511)에 전원을 공급하고, 제2풀업 전원라인(RTO2)과 제2풀다운 전원라인(SB2)은 인버터(512)에 전원을 공급한다. 즉, 부비트라인(BLB0)을 증폭하기 위한 구동전압은 제1풀업 전원라인(RTO1)과 제1풀다운 전원라인(SB1)을 통해 공급받으며, 정비트라인(BL0)을 증폭하기 위한 구동전압은 제2풀업 전원라인(RTO2)과 제2풀다운 전원라인(SB2)을 통해 공급받는다.
제2센스앰프(520)를 살펴보면, 제1풀업 전원라인(RTO1)과 제1풀다운 전원라인(SB1)은 인버터(522)에 전원을 공급하고, 제2풀다운 전원라인(RTO2)과 제2풀다운 전원라인(SB2)은 인버터(521)에 전원을 공급한다. 즉, 정비트라인(BL2)을 증폭하기 위한 구동전압은 제1풀업 전원라인(RTO1)과 제1풀다운 전원라인(SB1)을 통해 공급 받으며, 부비트라인(BLB2)을 증폭하기 위한 구동전압은 제2풀업 전원라인(RTO2)과 제2풀다운 전원라인(SB2)을 통해 공급받는다.
제1센스앰프(510)에서는 제1풀업 전원라인(RTO1)과 제1풀다운 전원라인(SB1)이 부비트라인(BLB0)을 증폭하는데 사용되지만, 제2센스앰프(520)에서는 제2풀업 전원라인(RTO2)과 제2풀다운 전원라인(SB2)이 부비트라인(BLB2)을 증폭하는데 사용되는 것이다. 마찬가지로 제1센스앰프(510)에서는 제2풀업 전원라인(RTO2)과 제2풀다운 전원라인(SB2)이 정비트라인(BL0)을 증폭하는데 사용되지만, 제2센스앰프(520)에서는 제1풀업 전원라인(RTO1)과 제1풀다운 전원라인(SB1)이 정비트라인(BL2)을 증폭하는데 사용된다.
이렇게, 인접한 센스앰프(510, 520)끼리 서로 엇갈리는 방식으로 전원을 공급받는 경우에도, 전원라인(RTO1, RTO2, SB1, SB2)의 분리로 인하여 아일랜드 패턴 데이터의 센싱마진을 향상시키는 것이 가능하다.
도 6은 도 5의 센스앰프(510, 520) 내부의 구성을 도시한 도면이다.
도 6에 도시된 바와 같이, 센스앰프(510, 520)를 구성하는 인버터(511, 512, 521, 522) 하나는 PMOS트랜지스터(P00, P01, P02, P03)와 NMOS트랜지스터(N00, N01, N02, N03)를 하나씩 포함하여 구성된다.
상기한 실시예들에서는 센스앰프의 풀업 전압으로 전원전압(VDD)이 사용되는 것을 예시하였지만, 센스앰프의 풀업 전압으로 코어전압(VCORE)이 사용될 수도 있 다. 또한, 잘 알려진 바와 같이, 오버드라이빙 스킴(overdriving scheme)이 적용되는 경우에는 센스앰프의 풀업 전압으로 전원전압(VDD)과 코어전압(VCORE)이 번갈아가며 사용될 수 있다. 어떠한 경우에도 센스앰프 내의 인버터 쌍에 인가되는 전원의 공급라인을 서로 분리함으로써, 노이즈 저하 및 전압강하의 저하라는 효과를 가져올 수 있으며, 그 결과 센스앰프의 특성을 향상시킬 수 있다.
본 발명의 기술사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술분야의 통상의 전문가라면 본 발명의 기술사상의 범위 내에서 다양한 실시예가 가능함을 알 수 있을 것이다.
도 1은 종래의 반도체 메모리장치에서 사용되고 있는 비트라인 센스앰프의 구성도.
도 2는 종래의 반도체 메모리장치에서 센싱페일(sensing fail)이 발생하는 상황을 설명하기 위한 도면
도 3은 본 발명에 따른 비트라인 센스앰프가 반도체 메모리장치에 적용된 것을 도시한 제1실시예 도면.
도 4a는 분리된 전원라인(RTO1, RTO2)이 하나의 콘택을 통하여 풀업 전원 공급회로(330)에 연결되는 것을 도시한 도면.
도 4b는 분리된 전원라인(RTO1, RTO2)이 서로 다른 콘택을 통하여 풀업 전원 공급회로(330)에 연결되는 것을 도시한 도면.
도 4c는 풀업 전원 공급회로(330)를 형성하는 PMOS트랜지스터가 핑거링(fingering) 구조로 형성되고, 분리된 전원라인(RTO1, RTO2)이 서로 다른 콘택을 통하여 풀업 전원 공급회로(330)에 연결되는 것을 도시한 도면.
도 5는 본 발명에 따른 비트라인 센스앰프가 반도체 메모리장치에 적용된 것을 도시한 제2실시예 도면.
도 6는 도 5의 센스앰프(510, 520) 내부의 구성을 도시한 도면.

Claims (26)

  1. 풀업 전원이 공급되는 풀업 전원 공급단;
    정비트라인을 입력으로 하고 부비트라인을 출력으로 하는 제1인버터; 및
    상기 부비트라인을 입력으로 하고 상기 정비트라인을 출력으로 하는 제2인버터를 포함하고,
    상기 제1인버터와 상기 제2인버터는 상기 풀업 전원 공급단으로부터 서로 분리된 풀업 전원라인을 통해 상기 풀업 전원을 공급받는 것을 특징으로 하는 센스앰프.
  2. 정비트라인을 입력으로 하고 부비트라인을 출력으로 하는 제1인버터; 및
    상기 부비트라인을 입력으로 하고 상기 정비트라인을 출력으로 하는 제2인버터를 포함하고,
    상기 제1인버터와 상기 제2인버터는 서로 분리된 풀업 전원라인으로부터 풀업 전원을 공급받고,
    상기 제1인버터와 상기 제2인버터는 서로 분리된 풀다운 전원라인으로부터 풀다운 전원을 공급받는 것을 특징으로 하는 센스앰프.
  3. 제 1항에 있어서,
    상기 제1인버터로는 제1풀업 전원라인으로부터 상기 풀업 전원이 공급되고 상기 제2인버터로는 제2풀업 전원라인으로부터 상기 풀업 전원이 공급되며,
    상기 제1풀업 전원라인과 상기 제2풀업 전원라인은 동일한 풀업 전원 공급회로에 연결되지만, 서로 다른 경로로 상기 풀업 전원을 공급하는 것을 특징으로 하는 센스앰프.
  4. 제 2항에 있어서,
    상기 제1인버터로는 제1풀다운 전원라인으로부터 상기 풀다운 전원이 공급되고 상기 제2인버터로는 제2풀다운 전원라인으로부터 상기 풀다운 전원이 공급되며,
    상기 제1풀다운 전원라인과 상기 제2풀다운 전원라인은 동일한 풀다운 전원 공급회로에 연결되지만, 서로 다른 경로로 상기 풀다운 전압을 공급하는 것을 특징으로 하는 센스앰프.
  5. 제 2항에 있어서,
    상기 제1인버터로는 제1풀업 전원라인으로부터 상기 풀업 전원이 공급되고 상기 제2인버터로는 제2풀업 전원라인으로부터 상기 풀업 전원이 공급되며,
    상기 제1풀업 전원라인과 상기 제2풀업 전원라인은 동일한 풀업 전원 공급회로에 연결되지만, 서로 다른 경로로 상기 풀업 전압을 공급하고,
    상기 제1인버터로는 제1풀다운 전원라인으로부터 상기 풀다운 전원이 공급되고 상기 제2인버터로는 제2풀다운 전원라인으로부터 상기 풀다운 전원이 공급되며,
    상기 제1풀다운 전원라인과 상기 제2풀다운 전원라인은 동일한 풀다운 전원 공급회로에 연결되지만, 서로 다른 경로로 상기 풀다운 전압을 공급하는 것을 특징으로 하는 센스앰프.
  6. 제 3항에 있어서,
    상기 제1풀업 전원라인과 상기 제2풀업 전원라인은,
    서로 다른 콘택을 통해 상기 풀업 전원 공급회로에 연결되는 것을 특징으로 하는 센스앰프.
  7. 정비트라인을 입력으로 하고 부비트라인을 출력으로 하는 제1인버터; 및
    상기 부비트라인을 입력으로 하고 상기 정비트라인을 출력으로 하는 제2인버터를 포함하고,
    상기 제1인버터와 상기 제2인버터는 서로 분리된 풀업 전원라인으로부터 풀업 전원을 공급받고,
    상기 제1인버터로는 제1풀업 전원라인으로부터 상기 풀업 전원이 공급되고 상기 제2인버터로는 제2풀업 전원라인으로부터 상기 풀업 전원이 공급되며,
    상기 제1풀업 전원라인과 상기 제2풀업 전원라인은 동일한 풀업 전원 공급회로에 연결되지만, 서로 다른 경로로 상기 풀업 전원을 공급하고,
    상기 풀업 전원 공급회로는,
    상기 제1풀업 전원라인과 상기 제2풀업 전원라인에 상기 풀업 전원을 공급하기 위한 PMOS트랜지스터를 포함하고,
    상기 제1풀업 전원라인과 상기 제2풀업 전원라인은 서로 다른 콘택을 통해 상기 PMOS트랜지스터의 드레인에 연결되는 것을 특징으로 하는 센스앰프.
  8. 제 7항에 있어서,
    상기 PMOS트랜지스터는 핑거링 구조로 형성되고,
    상기 제1풀업 전원라인은 다수의 제1콘택을 통해 상기 PMOS트랜지스터의 드레인에 연결되고,
    상기 제2풀업 전원라인은 다수의 제2콘택을 통해 상기 PMOS트랜지스터의 드 레인에 연결되는 것을 특징으로 하는 센스앰프.
  9. 정비트라인을 입력으로 하고 부비트라인을 출력으로 하는 제1인버터; 및
    상기 부비트라인을 입력으로 하고 상기 정비트라인을 출력으로 하는 제2인버터를 포함하고,
    상기 제1인버터와 상기 제2인버터는 서로 분리된 풀업 전원라인으로부터 풀업 전원을 공급받고,
    상기 제1인버터로는 제1풀업 전원라인으로부터 상기 풀업 전원이 공급되고 상기 제2인버터로는 제2풀업 전원라인으로부터 상기 풀업 전원이 공급되며,
    상기 제1풀업 전원라인과 상기 제2풀업 전원라인은 동일한 풀업 전원 공급회로에 연결되지만, 서로 다른 경로로 상기 풀업 전원을 공급하고,
    상기 풀업 전원 공급회로는,
    상기 제1풀업 전원라인과 상기 제2풀업 전원라인에 상기 풀업 전원을 공급하기 위한 다수의 PMOS트랜지스터를 포함하고,
    상기 다수의 PMOS트랜지스터 중 일부 PMOS트랜지스터의 드레인에는 서로 다른 콘택을 통해 상기 제1풀업 전원라인과 상기 제2풀업 전원라인이 연결되고,
    상기 다수의 PMOS트랜지스터 중 나머지 PMOS트랜지스터의 드레인에는 동일한 콘택을 통해 상기 제1풀업 전원라인과 상기 제2풀업 전원라인이 연결되는 것을 특징으로 하는 센스앰프.
  10. 제 4항에 있어서,
    상기 제1풀다운 전원라인과 상기 제2풀다운 전원라인은,
    서로 다른 콘택을 통해 상기 풀다운 전원 공급회로에 연결되는 것을 특징으로 하는 센스앰프.
  11. 제 4항에 있어서,
    상기 풀다운 전원 공급회로는,
    상기 제1풀다운 전원라인과 상기 제2풀다운 전원라인에 상기 풀다운 전원을 공급하기 위한 NMOS트랜지스터를 포함하고,
    상기 제1풀다운 전원라인과 상기 제2풀다운 전원라인은 서로 다른 콘택을 통해 상기 NMOS트랜지스터의 드레인에 연결되는 것을 특징으로 하는 센스앰프.
  12. 제 11항에 있어서,
    상기 NMOS트랜지스터는 핑거링 구조로 형성되고,
    상기 제1풀다운 전원라인은 다수의 제3콘택을 통해 상기 NMOS트랜지스터의 드레인에 연결되고,
    상기 제2풀다운 전원라인은 다수의 제4콘택을 통해 상기 NMOS트랜지스터의 드레인에 연결되는 것을 특징으로 하는 센스앰프.
  13. 제 4항에 있어서,
    상기 풀다운 전원 공급회로는,
    상기 제1풀다운 전원라인과 상기 제2풀다운 전원라인에 상기 풀다운 전원을 공급하기 위한 다수의 NMOS트랜지스터를 포함하고,
    상기 다수의 NMOS트랜지스터 중 일부 NMOS트랜지스터의 드레인에는 서로 다른 콘택을 통해 상기 제1풀다운 전원라인과 상기 제2풀다운 전원라인이 연결되고,
    상기 다수의 NMOS트랜지스터 중 나머지 NMOS트랜지스터의 드레인에는 동일한 콘택을 통해 상기 제1풀다운 전원라인과 상기 제2풀다운 전원라인이 연결되는 것을 특징으로 하는 센스앰프.
  14. 정비트라인을 입력으로 하고 부비트라인을 출력으로 하는 제1인버터; 및
    상기 정비트라인을 입력으로 하고 상기 부비트라인을 출력으로 하는 제2인버터를 포함하고,
    상기 제1인버터와 상기 제2인버터는 서로 분리된 풀다운 전원라인으로부터 풀다운 전원을 공급받는 것을 특징으로 하는 센스앰프.
  15. 제 14항에 있어서,
    상기 제1인버터로는 제1풀다운 전원라인으로부터 상기 풀다운 전원이 공급되고 상기 제2인버터로는 제2풀다운 전원라인으로부터 상기 풀다운 전원이 공급되며,
    상기 제1풀다운 전원라인과 상기 제2풀다운 전원라인은 동일한 풀다운 전원 공급회로에 연결되지만, 서로 다른 경로로 상기 풀다운 전원을 공급하는 것을 특징으로 하는 센스앰프.
  16. 제 15항에 있어서,
    상기 제1풀다운 전원라인과 상기 제2풀다운 전원라인은,
    서로 다른 콘택을 통해 상기 풀다운 전원 공급회로에 연결되는 것을 특징으로 하는 센스앰프.
  17. 제1정비트라인과 제1부비트라인 사이에서 래치를 형성하는 제1인버터와 제2인버터를 포함하는 제1센스앰프; 및
    제2정비트라인과 제2부비트라인 사이에서 래치를 형성하는 제3인버터와 제4인버터를 포함하는 제2센스앰프를 포함하며,
    상기 제1인버터와 상기 제2인버터는 서로 분리된 전원라인으로부터 풀업 전원과 풀다운 전원을 인가받으며, 상기 제3인버터와 상기 제4인버터는 서로 분리된 전원라인으로부터 상기 풀업 전원과 상기 풀다운 전원을 인가받는 것을 특징으로 하는 반도체 메모리장치.
  18. 제 17항에 있어서,
    상기 제1센스앰프와 상기 제2센스앰프는 서로 인접하여 배치되는 것을 특징으로 하는 반도체 메모리장치.
  19. 제 18항에 있어서,
    상기 제1인버터는 상기 제1정비트라인을 입력으로 하고 상기 제1부비트라인을 출력으로 하며,
    상기 제2인버터는 상기 제1부비트라인을 입력으로 하고 상기 제1정비트라인을 출력으로 하는 것을 특징으로 하는 반도체 메모리장치.
  20. 제 19항에 있어서,
    상기 제3인버터는 상기 제2정비트라인을 입력으로 하고 상기 제2부비트라인을 출력으로 하며,
    상기 제4인버터는 상기 제2부비트라인을 입력으로 하고 상기 제2정비트라인을 출력으로 하는 것을 특징으로 하는 반도체 메모리장치.
  21. 제1정비트라인과 제1부비트라인 사이에서 래치를 형성하는 제1인버터와 제2인버터를 포함하는 제1센스앰프; 및
    제2정비트라인과 제2부비트라인 사이에서 래치를 형성하는 제3인버터와 제4인버터를 포함하는 제2센스앰프를 포함하며,
    상기 제1인버터와 상기 제2인버터는 서로 분리된 전원라인으로부터 전원을 인가받으며, 상기 제3인버터와 상기 제4인버터는 서로 분리된 전원라인으로부터 전원을 인가받고,
    상기 제1센스앰프와 상기 제2센스앰프는 서로 인접하여 배치되며,
    상기 제1인버터는 상기 제1정비트라인을 입력으로 하고 상기 제1부비트라인을 출력으로 하며,
    상기 제2인버터는 상기 제1부비트라인을 입력으로 하고 상기 제1정비트라인을 출력으로 하며,
    상기 제3인버터는 상기 제2정비트라인을 입력으로 하고 상기 제2부비트라인을 출력으로 하며,
    상기 제4인버터는 상기 제2부비트라인을 입력으로 하고 상기 제2정비트라인을 출력으로 하며,
    상기 제1인버터로는 제1풀업 전원라인과 제1풀다운 전원라인으로부터 전원이 인가되고,
    상기 제2인버터로는 제2풀업 전원라인과 제2풀다운 전원라인으로부터 전원이 인가되고,
    상기 제3인버터로는 상기 제1풀업 전원라인과 상기 제1풀다운 전원라인으로부터 전원이 인가되고,
    상기 제4인버터로는 상기 제2풀업 전원라인과 상기 제2풀다운 전원라인으로부터 전원이 인가되는 것을 특징으로 하는 반도체 메모리장치.
  22. 제1정비트라인과 제1부비트라인 사이에서 래치를 형성하는 제1인버터와 제2인버터를 포함하는 제1센스앰프; 및
    제2정비트라인과 제2부비트라인 사이에서 래치를 형성하는 제3인버터와 제4인버터를 포함하는 제2센스앰프를 포함하며,
    상기 제1인버터와 상기 제2인버터는 서로 분리된 전원라인으로부터 전원을 인가받으며, 상기 제3인버터와 상기 제4인버터는 서로 분리된 전원라인으로부터 전원을 인가받고,
    상기 제1센스앰프와 상기 제2센스앰프는 서로 인접하여 배치되며,
    상기 제1인버터는 상기 제1정비트라인을 입력으로 하고 상기 제1부비트라인을 출력으로 하며,
    상기 제2인버터는 상기 제1부비트라인을 입력으로 하고 상기 제1정비트라인을 출력으로 하며,
    상기 제3인버터는 상기 제2정비트라인을 입력으로 하고 상기 제2부비트라인을 출력으로 하며,
    상기 제4인버터는 상기 제2부비트라인을 입력으로 하고 상기 제2정비트라인을 출력으로 하며,
    상기 제1인버터로는 제1풀업 전원라인과 제1풀다운 전원라인으로부터 전원이 인가되고,
    상기 제2인버터로는 제2풀업 전원라인과 제2풀다운 전원라인으로부터 전원이 인가되고,
    상기 제3인버터로는 상기 제2풀업 전원라인과 상기 제2풀다운 전원라인으로부터 전원이 인가되고,
    상기 제4인버터로는 상기 제1풀업 전원라인과 상기 제1풀다운 전원라인으로부터 전원이 인가되는 것을 특징으로 하는 반도체 메모리장치
  23. 제 21항 또는 22항에 있어서,
    상기 반도체 메모리장치는,
    풀업 전원 공급회로와 풀다운 전원 공급회로를 더 포함하고,
    상기 제1풀업 전원라인과 상기 제2풀업 전원라인은 상기 풀업 전원 공급회로에 연결되지만 서로 다른 경로로 상기 풀업 전원을 공급하고,
    상기 제1풀다운 전원라인과 상기 제2풀다운 전원라인은 상기 풀다운 전원 공급회로에 연결되지만, 서로 다른 경로로 상기 풀다운 전원을 공급하는 것을 특징으로 하는 반도체 메모리장치.
  24. 제 23항에 있어서,
    상기 제1풀업 전원라인과 상기 제2풀업 전원라인은 서로 다른 콘택을 통해 상기 풀업 전원 공급회로에 연결되고,
    상기 제1풀다운 전원라인과 상기 제2풀다운 전원라인은 서로 다른 콘택을 통해 상기 풀다운 전원 공급회로에 연결되는 것을 특징으로 하는 반도체 메모리장치.
  25. 정비트라인과 부비트라인 양단의 전압을 증폭하는 비트라인 센스앰프에 있어서,
    상기 비트라인 센스앰프는 상기 정비트라인을 구동하기 위한 전원의 공급라인과 상기 부비트라인을 구동하기 위한 전원의 공급라인이 서로 분리된 것을 특징으로 하는 비트라인 센스앰프.
  26. 제 25항에 있어서,
    상기 정비트라인을 구동하기 위한 전원과 상기 부비트라인을 구동하기 위한 전원은 동일한 전원이지만, 서로 다른 경로를 통해 전달되는 것을 특징으로 하는 비트라인 센스앰프.
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