KR20090113560A - 안정적인 동작을 보장하는 반도체 장치 - Google Patents

안정적인 동작을 보장하는 반도체 장치 Download PDF

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KR20090113560A
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Abstract

본 발명의 실시예에 따른 반도체 장치는, 데이터 라인과 상보 데이터 라인을 포함하는 데이터 라인 쌍; 상기 데이터 라인과 상기 상보 데이터 라인에 크로스 커플드(cross-coupled) 되는 제1감지 증폭기와 제2감지 증폭기를 포함하는 제1감지 증폭부; 상기 제1감지 증폭기에 제1가변 전류를 공급 또는 유출하는 제1가변 전류원; 및 상기 제2감지 증폭기에 제2가변 전류를 공급 또는 유출하는 제2가변 전류원을 구비한다. 상기 제1가변 전류의 전류량은 상기 제2가변 전류의 전류량과 다르다.

Description

안정적인 동작을 보장하는 반도체 장치{Semiconductor device guaranteeing stable operation}
본 발명은 반도체 장치에 관한 것으로써, 동작의 안정성을 보장할 수 있는 반도체 장치에 관한 것이다.
종래에는 반도체 장치에서 비트 라인 쌍을 프리차지 하기 위하여, 하프(half) VDD 프라차지 방식이 이용되었다. 하프 VDD 프리차지 방식은, 비트 라인과 상보 비트 라인을 VDD 전압의 절반 레벨로 프리차지 하는 방식이다.
그러나, 반도체 장치의 동작 전압이 낮아지면서, 하프 VDD 프리차지 방식의 동작 안정도는 점점 떨어지는 문제가 생긴다.
본 발명의 실시예가 이루고자 하는 기술적 과제는, 안정적인 동작을 보장하는 반도체 장치를 제공하는 데 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 실시예에 따른 반도체 장치는, 데이터 라인과 상보 데이터 라인을 포함하는 데이터 라인 쌍; 상기 데이터 라인과 상기 상보 데이터 라인에 크로스 커플드(cross-coupled) 되는 제1감지 증폭기와 제2감지 증폭기를 포함하는 제1감지 증폭부; 상기 제1감지 증폭기에 제1가변 전류를 공급 또는 유출하는 제1가변 전류원; 및 상기 제2감지 증폭기에 제2가변 전류를 공급 또는 유출하는 제2가변 전류원을 구비한다. 상기 제1가변 전류의 전류량은 상기 제2가변 전류의 전류량과 다르다.
상기 제1가변 전류원과 상기 제2가변 전류원은, 상기 데이터 라인 쌍이 접지 전압(VSS를 의미함)으로 프리차지 되는 경우, 상기 제1 및 제2감지 증폭기로 상기 제1 및 제2가변 전류를 각각 공급한다.
상기 제1가변 전류원과 상기 제2가변 전류원은, 상기 데이터 라인 쌍이 전원 전압(VDD를 의미함)으로 프리차지 되는 경우, 상기 제1 및 제2감지 증폭기로부터 상기 제1 및 제2가변 전류를 각각 유출시킨다.
상기 데이터 라인에 연결된 제1메모리 셀이 선택되면 상기 제2가변 전류가 상기 제1가변 전류보다 크도록 하고, 상기 상보 데이터 라인에 연결된 제2메모리 셀이 선택되면 상기 제2가변 전류가 상기 제1가변 전류보다 작도록 한다.
상기 제1가변 전류원과 상기 제2가변 전류원은, 다른 제1 및 제2감지 증폭기에 의하여 공유될 수 있다.
본 발명의 실시예에 따른 반도체 장치는, 상기 제1메모리 셀과 상기 데이터 라인 사이에 배치되고, 상기 제1메모리 셀을 상기 데이터 라인에 연결하거나 또는 차단하는 제1분리부; 및 상기 제2메모리 셀과 상기 상보 데이터 라인 사이에 배치되고, 상기 제2메모리 셀을 상기 상보 데이터 라인에 연결하거나 또는 차단하는 제2분리부를 더 구비할 수 있다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 도면에 기재된 내용을 참조하여야 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 1은 본 발명의 실시예에 따른 반도체 장치의 블록도이다.
도 1을 참조하면, 본 발명의 실시예에 따른 반도체 장치는, 데이터 라인 쌍(140), 제1감지 증폭부(110), 제1가변 전류원(130), 및 제2가변 전류원(140)을 구비한다.
데이터 라인 쌍(140)은 데이터 라인(142)과 상보 데이터 라인(144)을 포함할 수 있다. 예를 들어, 데이터 라인(142)과 상보 데이터 라인(144)을 포함하는 데이터 라인 쌍(140)은, 비트 라인과 상보 비트 라인을 포함하는 비트 라인 쌍일 수 있다. 다만, 비트 라인 쌍은 단순한 예시일 뿐이고, 본 명세서에 기재된 내용은, 비트 라인과 상보 비트 라인 이외의 다른 데이터 라인 쌍에도 적용될 수 있다.
제1감지 증폭부(110)는 제1감지 증폭기(112)와 제2감지 증폭기(114)를 구비한다. 제1감지 증폭기(112)와 제2감지 증폭기(114)는, 데이터 라인(142)과 상보 데이터 라인(144)에 크로스-커플드(cross-coupled) 된다. 제1가변 전류원(130)은 제1감지 증폭기(112)에 제1가변 전류를 공급하거나 또는 유출하고, 제2가변 전류원(140)은 제2감지 증폭기(114)에 제2가변 전류를 공급하거나 또는 유출한다.
제1감지 증폭기(112)와 제2감지 증폭기(114)는 데이터 라인 쌍(140)의 전압 레벨을 감지하고, 소정의 전류를 데이터 라인 쌍(140)에 공급/유출 함으로써 데이터 라인 쌍(140)의 전압 레벨을 증폭한다. 상보 데이터 라인(144)의 전압 레벨에 따라 제1감지 증폭기(112)가 데이터 라인(142)에 공급/유출하는 전류량이 달라질 수 있고, 데이터 라인(142)의 전압 레벨에 따라 제2감지 증폭기(114)가 상보 데이터 라인(144)에 공급/유출하는 전류량이 달라질 수 있다. 예를 들어, 데이터 라인(142)의 전압 레벨이 높아지면 제2감지 증폭기(114)가 공급/유출하는 전류량이 작아질 수도 있고, 반대로 데이터 라인(142)의 전압 레벨이 높아지면 제2감지 증폭기(114)가 공급/유출하는 전류량이 커질 수도 있다. 또한, 제1감지 증폭기(112)로 공급/유출되는 제1가변 전류(I1)와 제2감지 증폭기(114)로 공급/유출되는 제2가변 전류(I2)의 전류량에 따라, 제1 및 제2감지 증폭기(112, 114)가 데이터 라인 쌍(140)에 공급/유출하는 전류량이 달라질 수 있다. 예를 들어, 데이터 라인(142)의 전압 레벨과 상보 데이터 라인(144)의 전압 레벨이 동일하고 제1가변 전류(I1)가 제2가변 전류(I2)보다 큰 경우, 제1가변 전류를 공급/유출받은 제1감지 증폭기(112)는 데이터 라인(142)에 전류를 공급/유출하는 반면에, 제1가변 전류(I1)보다 작은 제2가변 전류(I2)를 공급/유출받은 제2감지 증폭기(114)는 상보 데이터 라인(144)에 전류를 공급/유출하지 않을 수도 있다.
만약, 제1감지 증폭기(112)에 공급/유출되는 전류량과 제2감지 증폭기(114)에 공급/유출되는 전류량이 동일하다고 가정하면, 데이터 라인(142)과 상보 데이터 라인(144)의 전압 레벨이 다른 경우에는 제1감지 증폭기(112)와 제2감지 증폭기(114)가 데이터 라인(142)과 상보 데이터 라인(144)에 각각 공급/유출하는 전류량이 달라지기 때문에, 제1 및 제2감지 증폭기(112, 114)의 감지 증폭 동작이 정상적으로 수행될 수 있다. 반면에, 데이터 라인(142)과 상보 데이터 라인(144)의 전압 레벨이 동일한 경우에는 제1감지 증폭기(112)와 제2감지 증폭기(114)가 데이터 라인(142)과 상보 데이터 라인(144)으로 공급/유출하는 전류량이 동일하기 때문에, 감지 증폭 동작이 정상적으로 수행되기 어려울 것이다.
그러나, 본 발명의 실시예에 따른 반도체 장치에서는, 제1가변 전류원(130)이 공급/유출하는 제1가변 전류(I1)의 전류량과 제2가변 전류원(140)이 공급/유출하는 제2가변 전류(I2)의 전류량은 서로 다르다. 제1감지 증폭기(112)와 제2감지 증폭기(114)로 서로 다른 전류량을 공급/유출 함으로써, 데이터 라인(142)과 상보 데이터 라인(144)의 전압 레벨이 동일하더라도, 제1감지 증폭기(112)와 제2감지 증 폭기(114)가 데이터 라인(142)과 상보 데이터 라인(144)으로 공급/유출하는 전류량을 다르게 한다. 그에 따라, 데이터 라인(142)과 상보 데이터 라인(144)의 전압 레벨이 동일한 경우와 다른 경우에 감지 증폭 동작이 정상적으로 수행될 수 있다.
본 발명의 실시예에 따른 반도체 장치에 포함되는 제1감지 증폭기(112)와 제2감지 증폭기(114)는, 동일한 조건 하에서 동일한 전류를 공급/유출하도록 설계될 수 있다. 즉, 제1감지 증폭기(112)와 제2감지 증폭기(114)는 동일한 구동 능력을 가지도록 설계될 수 있다. 한편, 본 발명의 실시예에 따른 반도체 장치는 제1감지 증폭기(112)와 제2감지 증폭기(114)로 서로 다른 전류량을 공급/유출하기 때문에, 제1감지 증폭기(112)와 제2감지 증폭기(114)의 구동 능력이 동일하게 설계되더라도, 실제로는 제1감지 증폭기(112)와 제2감지 증폭기(114)는 서로 다른 양의 전류를 데이터 라인(142)과 상보 데이터 라인(144)으로 각각 공급/유출한다.
제1 및 제2감지 증폭기(112, 114)의 구동 능력을 서로 다르게 설계하고 제1 및 제2감지 증폭기(112, 114)로 동일한 전류를 공급/유출한다고 가정하면, 제1 및 제2감지 증폭기(112, 114)가 데이터 라인 쌍(140)으로 서로 다른 양의 전류를 공급/유출할 수 있을 것이다. 그러나, 하나의 레이아웃 상에서 제1 및 제2감지 증폭기(112, 114)의 구동 능력을 다르게 설계하는 것은 공정에서의 어려움을 발생시킨다. 반면에, 본 발명의 실시예에 따른 반도체 장치에서는, 제1 및 제2감지 증폭기(112, 114)로 서로 다른 전류를 공급/유출하기 때문에, 하나의 레이아웃 상에서 제1 및 제2감지 증폭기(112, 114)를 동일하게 설계할 수 있고 공정에서의 어려움이 발생되지 않는다.
한편, 제1 및 제2감지 증폭기(112, 114)의 구동 능력을 서로 다르게 설계하고 제1 및 제2감지 증폭기(112, 114)로 서로 다른 크기의 전류를 공급/유출하는 것도 본 발명의 실시예가 될 수 있다. 이 경우, 데이터 라인 쌍(140)으로 서로 다른 양의 전류를 공급/유출하기 위하여, 제1 및 제2감지 증폭기(112, 114)의 구동 능력의 차이 또는 제1 및 제2감지 증폭기(112, 114)로 공급/유출되는 전류의 크기 조절을 선택적으로 이용할 수 있다.
데이터 라인(142)에 연결된 제1메모리 셀(172)과 상보 데이터 라인(144)에 연결된 제2메모리 셀(174) 중에 어떤 메모리 셀이 선택되는가에 따라, 제1가변 전류(I1)의 전류량과 제2가변 전류(I2)의 전류량을 변화시킬 수 있다. 데이터 라인(142)에 연결된 제1메모리 셀(172)이 선택되면 제2가변 전류(I2)가 제1가변 전류(I1)보다 크도록 할 수 있고, 상보 데이터 라인(144)에 연결된 제2메모리 셀(174)이 선택되면 제2가변 전류(I2)가 제1가변 전류(I1)보다 작도록 할 수 있다. 즉, 제1메모리 셀(172)이 선택되면 제1감지 증폭기(112)보다 제2감지 증폭기(114)로 큰 전류가 공급/유출되고, 제2메모리 셀(174)이 선택되면 제2감지 증폭기(114)보다 제1감지 증폭기(112)로 더 큰 전류가 공급/유출된다. 이처럼, 제1 및 제2감지 증폭기(112, 114) 중에 하나로 더 큰 전류를 공급/유출하기 때문에, 데이터 라인(142)과 상보 데이터 라인(144)의 전압 레벨이 동일한 경우에도, 데이터 라인(142)과 상보 데이터 라인(144) 중에 하나의 전압 레벨을 변화시킬 수 있다.
데이터 라인 쌍(140)을 감지 증폭하기 이전에, 데이터 라인 쌍(140)을 소정의 전압 레벨로 프리차지 할 수 있다. 예를 들어, 데이터 라인 쌍(140)은 접지 전 압 또는 전원 전압으로 프리차지 될 수 있다. 데이터 라인 쌍(140)이 접지 전압으로 프리차지 되는 경우, 제1 및 제2가변 전류원(130, 140)은 제1 및 제2감지 증폭기(112, 114)로 제1 및 제2가변 전류(I1, I2)를 각각 공급한다. 제1 및 제2감지 증폭기(112, 114)는 데이터 라인 쌍(140)으로 소정의 전류를 공급하여 데이터 라인 쌍(140)의 전압 레벨을 높인다. 데이터 라인 쌍(140)이 전원 전압으로 프리차지 되는 경우, 제1 및 제2가변 전류원(130, 140)은 제1 및 제2감지 증폭기(112, 114)로부터 제1 및 제2가변 전류(I1, I2)를 유출시킨다. 제1 및 제2감지 증폭기(112, 114)는 데이터 라인 쌍(140)으로부터 소정의 전류를 유출시켜 데이터 라인 쌍(140)의 전압 레벨을 낮춘다.
데이터 라인 쌍(140)이 접지 전압으로 프리차지 되어 있는 상태에서 데이터 '0'을 가지는 제1메모리 셀(172)이 선택되면, 제1메모리 셀(172)에 연결된 데이터 라인(142)의 전압 레벨은 상보 데이터 라인(144)의 전압 레벨과 동일하다. 데이터 라인 쌍(140)이 접지 전압으로 프리차지 된 상태이기 때문에, 제1 및 제2가변 전류원(130, 140)은 제1 및 제2가변 전류(I1, I2)를 공급한다. 또한, 제1메모리 셀(172)이 선택되었기 때문에, 제2감지 증폭기(114)에 공급되는 제2가변 전류(I2)가 제1감지 증폭기(112)에 공급되는 제1가변 전류(I1)보다 크다. 그에 따라, 상보 데이터 라인(144)의 전압 레벨이 상승한다.
또한, 데이터 라인 쌍(140)이 접지 전압으로 프리차지 되어 있는 상태에서 데이터 '1'을 가지는 제1메모리 셀(172)이 선택되면, 데이터 라인(142)의 전압 레벨은 상보 데이터 라인(144)의 전압 레벨보다 높다. 데이터 라인 쌍(140)이 접지 전압으로 프리차지 되었기 때문에, 제1 및 제2가변 전류원(130, 140)은 제1 및 제2가변 전류(I1, I2)를 공급한다. 또한, 데이터 라인(142)의 전압 레벨이 높기 때문에 제1감지 증폭기(112)가 공급하는 전류량이 커지고, 그에 따라 데이터 라인(142)의 전압 레벨이 상승한다.
한편, 데이터 라인 쌍(140)이 전원 전압으로 프리차지 된 이후의 데이터 라인 쌍(140)의 감지 증폭 동작은, 제1 및 제2감지 증폭기(112, 114)로부터 제1 및 제2가변 전류(I1, I2)가 유출되는 점을 제외하면, 데이터 라인 쌍(140)이 접지 전압으로 프리차지 되는 경우에 대응되므로, 그에 관한 상세한 설명은 생략된다.
도 2는 도 1의 제1가변 전류원과 제2가변 전류원의 세부 블록도이다.
도 2를 참조하면, 제1 및 제2가변 전류원(130, 140)은 각각 2개의 서브 전류원들(132, 134 및 142, 144)을 구비할 수 있다. 제1가변 전류원(130)에 구비되는 제1서브 전류원(132)과 제2서브 전류원(134)은 병렬로 연결되고, 제2가변 전류원에 구비되는 제3서브 전류원(142)과 제4서브 전류원(144)은 병렬로 연결된다.
제1서브 전류원(132)과 제3서브 전류원(142)은 항상 활성화되는 반면에, 제2서브 전류원(134)과 제4서브 전류원(144)은 선택적으로 활성화된다. 그에 따라, 제1가변 전류원(132)이 공급하는 제1가변 전류(I1)의 전류량과 제2가변 전류원(134)이 공급/유출하는 제2가변 전류(I2)의 전류량을 가변시킬 수 있다. 예를 들어, 데이터 라인(142)에 연결된 제1메모리 셀(172)이 선택되면 제2서브 전류원(134)은 비활성화 되고 제4서브 전류원(144)은 활성화 될 수 있다. 이 경우, 제1가변 전류(I1)의 전류량은 제2가변 전류(I2)의 전류량보다 커진다. 반면에, 상보 데이터 라인(144)에 연결된 제2메모리 셀(174)이 선택되면 제2서브 전류원(134)은 활성화 되고 제4서브 전류원(144)은 비활성화 될 수 있다. 이 경우, 제2가변 전류(I2)의 전류량은 제1가변 전류(I1)의 전류량보다 커진다.
제1 내지 제4서브 전류원(132, 134, 142, 144)은 동일한 전류량을 공급/유출하도록 제작될 수 있다.
도 3은 도 1에 도시된 반도체 장치의 예시 회로도이다.
도 3의 반도체 장치는 접지 전압으로 프리차지 되는 구조를 가진다.
도 3을 참조하면, 제1 및 제2가변 전류원은 데이터 라인 쌍(140)으로 제1 및 제2가변 전류(I1, I2)를 공급함으로써, 접지 전압으로 프리차지 되어 있는 데이터 라인 쌍(140)의 전압 레벨을 상승시킨다.
제1 및 제2가변 전류원(130, 140)은, 각각 2개의 PMOS 트랜지스터들(P132, P134, P142, P144)을 포함할 수 있다. 4개의 PMOS 트랜지스터들(P132, P134, P142, P144)은 제1 내지 제4서브 전류원(132, 134, 142, 144) 역할을 할 수 있다. 제1 및 제2감지 증폭기(112, 114)는 각각 PMOS 트랜지스터(P112, P114)를 포함할 수 있다.
제1PMOS 트랜지스터(P132)와 제3PMOS 트랜지스터(P142)는 제1제어 신호(LAPG)에 응답하여 전류를 공급한다. 제2PMOS 트랜지스터(P134)는 제2제어 신호(LACPG)에 응답하여 제1감지 증폭 트랜지스터(P112)로 전류를 공급하고, 제4PMOS 트랜지스터(P144)는 제4제어 신호(LATPG)에 응답하여 제2감지 증폭 트랜지스터(P114)로 전류를 공급한다.
제1 내지 제4PMOS 트랜지스터들(P132, P134, P142, P144)은 동일한 크기를 가지도록 설계될 수 있다. 또한, 제1감지 증폭 트랜지스터(P112)와 제2감지 증폭 트랜지스터(P114)는 동일한 크기를 가지도록 설계될 수 있다. 그럼으로써, 하나의 레이아웃에서 서로 다른 크기의 트랜지스터를 제작하는 경우 발생하는 공정상의 어려움을 피할 수 있다. 물론, 제1 내지 제4PMOS 트랜지스터들(P132, P134, P142, P144)은 서로 다른 크기를 가지도록 설계될 수도 있다. 또한, 제1감지 증폭 트랜지스터(P112)와 제2감지 증폭 트랜지스터(P114)는 서로 다른 크기를 가지도록 설계될 수도 있다.
도 4는 도 3의 제1메모리 셀(172)이 선택된 경우를 설명하기 위한 타이밍도이다.
도 3과 도 4를 참조하여, 제1메모리 셀(172)이 선택된 경우를 설명한다. 제1메모리 셀 제어 신호(WLT)가 논리 하이로 천이되면 제1메모리 셀(172)이 선택된다. 만약, 제1메모리 셀(172)의 데이터가 '1'이면, 즉 제1캐패시터(C172)에 전하가 충전되어 있다면, 제1캐패시터(C172)의 전하는 데이터 라인(142)에 차지-쉐어링(charge-sharing) 된다. 그에 따라, 데이터 라인(142)의 전압 레벨은 상보 데이터 라인(144)의 전압 레벨보다 높아진다. 반대로, 제1메모리 셀(172)의 데이터가 '0'이면, 즉 제1캐패시터(C172)에 전하가 충전되어 있지 않다면, 데이터 라인(142)의 전압 레벨은 상보 데이터 라인(144)의 전압 레벨과 동일한 상태를 유지한다.
제1메모리 셀 제어 신호(WLT)가 논리 하이로 천이되어 제1메모리 셀(172)이 선택된 이후에, 제1제어 신호(LAPG)와 제3제어 신호(LATPG)는 논리 로우로 천이되고 제2제어 신호(LACPG)는 논리 하이를 유지한다. 그에 따라, 제1PMOS 트랜지스 터(P132), 제3PMOS 트랜지스터(P142), 및 제4PMOS 트랜지스터(P144)는 턴-온 되고, 제2PMOS 트랜지스터(P134)는 턴-오프 된다. 이 경우, 제1가변 전류(I1)는 제1PMOS 트랜지스터(P132)에 흐르는 전류이고, 제2가변 전류(I2)는 제3PMOS 트랜지스터(P142)와 제4PMOS 트랜지스터(P144)에 흐르는 전류의 합이다. 즉, 제2가변 전류(I2)는 제1가변 전류(I1)보다 크다.
제1메모리 셀(172)의 데이터가 '1'이고 제1메모리 셀(172)과의 차지-쉐어링에 기인하여 데이터 라인(142)의 전압 레벨이 상보 데이터 라인(144)의 전압 레벨보다 높아진 경우, 제2감지 증폭 트랜지스터(P114)의 게이트에 인가되는 전압 레벨이 제1감지 증폭 트랜지스터(P112)의 게이트에 인가되는 전압 레벨보다 높아진다. 그에 따라, 제1감지 증폭 트랜지스터(P112)의 구동 능력이 제2감지 증폭 트랜지스터(P114)의 구동 능력보다 커지고, 제1감지 증폭 트랜지스터(P112)는 제1가변 전류원(130)으로부터 공급받은 제1가변 전류(I1)를 데이터 라인(142)으로 공급하여, 데이터 라인(142)의 전압 레벨을 상승시킨다. 그에 따라, 데이터 라인(142)과 상보 데이터 라인(144)의 전압 레벨 차이는 커진다.
제1메모리 셀(172)의 데이터가 '0'인 것에 기인하여, 데이터 라인(142)의 전압 레벨과 상보 데이터 라인(144)의 전압 레벨이 동일한 경우, 제2감지 증폭 트랜지스터(P114)의 게이트에 인가되는 전압 레벨이 제1감지 증폭 트랜지스터(P112)의 게이트에 인가되는 전압 레벨과 동일해진다. 그러나, 제1메모리 셀(172)이 선택되면 제2가변 전류(I2)가 제1가변 전류(I1)보다 크기 때문에, 제2감지 증폭 트랜지스터(P114)의 구동 능력은 제1감지 증폭 트랜지스터(P112)의 구동 능력보다 커진다. 그에 따라, 제2감지 증폭 트랜지스터(P114)는 제2가변 전류원(140)으로부터 공급받은 제2가변 전류(I2)를 데이터 라인(142)으로 공급하여, 상보 데이터 라인(144)의 전압 레벨을 상승시킨다. 한편, 상보 데이터 라인(144)의 전압 레벨은 전원 전압 레벨로 유지되므로, 데이터 라인(142)과 상보 데이터 라인(144)의 전압 레벨 차이는 커진다.
도 5는 도 3의 제2메모리 셀(174)이 선택된 경우를 설명하기 위한 타이밍도이다.
도 3과 도 5를 참조하여, 제2메모리 셀(174)이 선택된 경우를 설명한다. 제2메모리 셀 제어 신호(WLC)가 논리 하이로 천이되면 제2메모리 셀(174)이 선택된다. 만약, 제2메모리 셀(174)의 데이터가 '1'이면, 즉 제2캐패시터(C174)에 전하가 충전되어 있다면, 제2캐패시터(C174)의 전하는 상보 데이터 라인(144)에 차지-쉐어링(charge-sharing) 된다. 그에 따라, 상보 데이터 라인(144)의 전압 레벨은 데이터 라인(142)의 전압 레벨보다 높아진다. 반대로, 제2메모리 셀(174)의 데이터가 '0'이면, 즉 제2캐패시터(C174)에 전하가 충전되어 있지 않다면, 상보 데이터 라인(144)의 전압 레벨은 데이터 라인(142)의 전압 레벨과 동일한 상태를 유지한다.
제2메모리 셀 제어 신호(WLC)가 논리 하이로 천이되어 제2메모리 셀(174)이 선택된 이후에, 제1제어 신호(LAPG)와 제2제어 신호(LACPG)는 논리 로우로 천이되고 제3제어 신호(LATPG)는 논리 하이를 유지한다. 그에 따라, 제1PMOS 트랜지스터(P132), 제2PMOS 트랜지스터(P134), 및 제3PMOS 트랜지스터(P142)는 턴-온 되고, 제4PMOS 트랜지스터(P144)는 턴-오프 된다. 이 경우, 제1가변 전류(I1)는 제1PMOS 트랜지스터(P132)와 제2PMOS 트랜지스터(P134)에 흐르는 전류의 합이고, 제2가변 전류(I2)는 제4PMOS 트랜지스터(P144)에 흐르는 전류이다. 즉, 제1가변 전류(I1)는 제2가변 전류(I2)보다 크다.
제2메모리 셀(174)의 데이터가 '1'이고 제2메모리 셀(174)과의 차지-쉐어링에 기인하여 상보 데이터 라인(144)의 전압 레벨이 데이터 라인(142)의 전압 레벨보다 높아진 경우, 제1감지 증폭 트랜지스터(P112)의 게이트에 인가되는 전압 레벨이 제2감지 증폭 트랜지스터(P114)의 게이트에 인가되는 전압 레벨보다 높아진다. 그에 따라, 제2감지 증폭 트랜지스터(P114)의 구동 능력이 제1감지 증폭 트랜지스터(P112)의 구동 능력보다 커지고, 제2감지 증폭 트랜지스터(P114)는 제2가변 전류원(140)으로부터 공급받은 제2가변 전류(I2)를 상보 데이터 라인(144)으로 공급하여, 상보 데이터 라인(144)의 전압 레벨을 상승시킨다. 한편, 데이터 라인(142)의 전압 레벨은 접지 전압 레벨로 유지되므로, 데이터 라인(142)과 상보 데이터 라인(144)의 전압 레벨 차이는 커진다.
제2메모리 셀(174)의 데이터가 '0'인 것에 기인하여, 상보 데이터 라인(144)의 전압 레벨과 데이터 라인(142)의 전압 레벨이 동일한 경우, 제1감지 증폭 트랜지스터(P112)의 게이트에 인가되는 전압 레벨이 제2감지 증폭 트랜지스터(P114)의 게이트에 인가되는 전압 레벨과 동일해진다. 그러나, 제2메모리 셀(174)이 선택되면 제1가변 전류(I1)가 제2가변 전류(I2)보다 크기 때문에, 제1감지 증폭 트랜지스터(P112)의 구동 능력은 제2감지 증폭 트랜지스터(P114)의 구동 능력보다 커진다. 그에 따라, 제1감지 증폭 트랜지스터(P112)는 제1가변 전류원(130)으로부터 공급받 은 제1가변 전류(I1)를 데이터 라인(142)으로 공급하여, 데이터 라인(142)의 전압 레벨을 상승시킨다. 한편, 상보 데이터 라인(144)의 전압 레벨은 접지 전압 레벨로 유지되므로, 데이터 라인(142)과 상보 데이터 라인(144)의 전압 레벨 차이는 커진다.
도 6은 도 1의 반도체 장치의 다른 예시 회로도이다.
도 6의 반도체 장치는 전원 전압으로 프리차지 되는 구조를 가진다.
도 6을 참조하면, 제1 및 제2가변 전류원은 데이터 라인 쌍(140)으로부터 제1 및 제2가변 전류(I1, I2)를 유출 시킴으로써, 전원 전압으로 프리차지 되어 있는 데이터 라인 쌍(140)의 전압 레벨을 하강시킨다.
제1 및 제2가변 전류원(130, 140)은, 각각 2개의 NMOS 트랜지스터들(N132, N134, N142, N144)을 포함한다. 4개의 NMOS 트랜지스터(N132, N134, N142, N144)는 제1 내지 제4서브 전류원(132, 134, 142, 144) 역할을 할 수 있다. 제1 및 제2감지 증폭기(112, 114)는 각각 NMOS 트랜지스터(N112, N114)를 포함할 수 있다.
제1NMOS 트랜지스터(N132)와 제3NMOS 트랜지스터(N142)는 제1제어 신호(LANG)에 응답하여 전류를 유출 시킨다. 제2NMOS 트랜지스터(N134)는 제2제어 신호(LACNG)에 응답하여 제1감지 증폭 트랜지스터(N112)로 전류를 유출 시키고, 제4NMOS 트랜지스터(N144)는 제4제어 신호(LATNG)에 응답하여 제2감지 증폭 트랜지스터(N114)로부터 전류를 유출 시킨다.
도 7은 도 6의 제1메모리 셀(172)이 선택된 경우를 설명하기 위한 타이밍도이다.
도 6과 도 7을 참조하여, 제1메모리 셀(172)이 선택된 경우를 설명한다. 제1메모리 셀 제어 신호(WLT)가 논리 하이로 천이되면 제1메모리 셀(172)이 선택된다. 만약, 제1메모리 셀(172)의 데이터가 '0'이면, 데이터 라인(142)과 제1캐패시터(C172) 사이에는 차지-쉐어링이 발생한다. 그에 따라, 데이터 라인(142)의 전압 레벨은 상보 데이터 라인(144)의 전압 레벨보다 낮아진다. 반대로, 제1메모리 셀(172)의 데이터가 '1'이면, 데이터 라인(142)의 전압 레벨은 상보 데이터 라인(144)의 전압 레벨과 동일한 상태를 유지한다.
제1메모리 셀 제어 신호(WLT)가 논리 하이로 천이되어 제1메모리 셀(172)이 선택된 이후에, 제1제어 신호(LANG)와 제3제어 신호(LATNG)는 논리 하이로 천이되고 제2제어 신호(LACNG)는 논리 로우를 유지한다. 그에 따라, 제1NMOS 트랜지스터(N132), 제3NMOS 트랜지스터(N142), 및 제4NMOS 트랜지스터(N144)는 턴-온 되고, 제2NMOS 트랜지스터(N134)는 턴-오프 된다. 이 경우, 제1가변 전류(I1)는 제1NMOS 트랜지스터(N132)에 흐르는 전류이고, 제2가변 전류(I2)는 제3NMOS 트랜지스터(N142)와 제4NMOS 트랜지스터(N144)에 흐르는 전류의 합이다. 즉, 제2가변 전류(I2)는 제1가변 전류(I1)보다 크다.
제1메모리 셀(172)의 데이터가 '0'이고 데이터 라인(142)과 제1캐패시터(C172) 사이의 차지-쉐어링에 기인하여 데이터 라인(142)의 전압 레벨이 상보 데이터 라인(144)의 전압 레벨보다 낮아진 경우, 제2감지 증폭 트랜지스터(N114)의 게이트에 인가되는 전압 레벨이 제1감지 증폭 트랜지스터(N112)의 게이트에 인가되는 전압 레벨보다 낮아진다. 그에 따라, 제2감지 증폭 트랜지스터(N114)의 구동 능 력이 제1감지 증폭 트랜지스터(N112)의 구동 능력보다 커지고, 제2감지 증폭 트랜지스터(N114)는 제2가변 전류를 제3NMOS 트랜지스터(N142)와 제4NMOS 트랜지스터(N144)로 유출시켜서, 데이터 라인(142)의 전압 레벨을 하강시킨다. 한편, 상보 데이터 라인(144)의 전압 레벨은 전원 전압 레벨로 유지되므로, 데이터 라인(142)과 상보 데이터 라인(144)의 전압 레벨 차이는 커진다.
제1메모리 셀(172)의 데이터가 '1'인 것에 기인하여, 데이터 라인(142)의 전압 레벨과 상보 데이터 라인(144)의 전압 레벨이 전원 전압 레벨(프리차지 된 전압 레벨)로 동일한 경우, 제2감지 증폭 트랜지스터(N114)의 게이트에 인가되는 전압 레벨이 제1감지 증폭 트랜지스터(N112)의 게이트에 인가되는 전압 레벨과 동일해진다. 그러나, 제1메모리 셀(172)이 선택되면 제2가변 전류(I2)가 제1가변 전류(I1)보다 크기 때문에, 제2감지 증폭 트랜지스터(N114)의 구동 능력은 제1감지 증폭 트랜지스터(N112)의 구동 능력보다 커진다. 그에 따라, 제2감지 증폭 트랜지스터(N114)는 제2가변 전류(I2)를 제3NMOS 트랜지스터(N142)와 제4NMOS 트랜지스터(N144)로 유출시켜서, 상보 데이터 라인(144)의 전압 레벨을 하강시킨다. 한편, 데이터 라인(142)의 전압 레벨은 전원 전압 레벨로 유지되므로, 데이터 라인(142)과 상보 데이터 라인(144)의 전압 레벨 차이는 커진다.
도 8은 도 6의 제2메모리 셀(174)이 선택된 경우를 설명하기 위한 타이밍도이다.
도 6과 도 8을 참조하여, 제2메모리 셀(174)이 선택된 경우를 설명한다. 만약, 제2메모리 셀(174)의 데이터가 '0'이면, 상보 데이터 라인(144)과 제2캐패시 터(C174) 사이에는 차지-쉐어링이 발생한다. 그에 따라, 상보 데이터 라인(144)의 전압 레벨은 데이터 라인(142)의 전압 레벨보다 낮아진다. 반대로, 제2메모리 셀(174)의 데이터가 '1'이면, 상보 데이터 라인(144)의 전압 레벨은 데이터 라인(142)의 전압 레벨과 동일한 상태를 유지한다.
제2메모리 셀 제어 신호(WLC)가 논리 하이로 천이되어 제2메모리 셀(174)이 선택된 이후에, 제1제어 신호(LANG)와 제2제어 신호(LACNG)는 논리 하이로 천이되고 제3제어 신호(LATNG)는 논리 로우를 유지한다. 그에 따라, 제1NMOS 트랜지스터(N132), 제2NMOS 트랜지스터(N134), 및 제3NMOS 트랜지스터(N142)는 턴-온 되고, 제4NMOS 트랜지스터(N144)는 턴-오프 된다. 이 경우, 제1가변 전류(I1)는 제1NMOS 트랜지스터(N132)와 제2NMOS 트랜지스터(N134)에 흐르는 전류의 합이고, 제2가변 전류(I2)는 제3NMOS 트랜지스터(N142)에 흐르는 전류이다. 즉, 제1가변 전류(I1)는 제2가변 전류(I2)보다 크다.
제2메모리 셀(174)의 데이터가 '0'이고 상보 데이터 라인(144)과 제2캐패시터(C174) 사이의 차지-쉐어링에 기인하여 상보 데이터 라인(144)의 전압 레벨이 데이터 라인(142)의 전압 레벨보다 낮아진 경우, 제1감지 증폭 트랜지스터(N112)의 게이트에 인가되는 전압 레벨이 제2감지 증폭 트랜지스터(N114)의 게이트에 인가되는 전압 레벨보다 낮아진다. 그에 따라, 제2감지 증폭 트랜지스터(N114)의 구동 능력이 제1감지 증폭 트랜지스터(N112)의 구동 능력보다 커지고, 제2감지 증폭 트랜지스터(N114)는 제2가변 전류(I2)를 제3NMOS 트랜지스터(N142)로 유출시켜서, 상보 데이터 라인(144)의 전압 레벨을 하강시킨다. 한편, 데이터 라인(142)의 전압 레벨 은 전원 전압 레벨로 유지되므로, 데이터 라인(142)과 상보 데이터 라인(144)의 전압 레벨 차이는 커진다.
제1메모리 셀(172)의 데이터가 '1'인 것에 기인하여, 데이터 라인(142)의 전압 레벨과 상보 데이터 라인(144)의 전압 레벨이 전원 전압 레벨(프리차지 된 전압 레벨)로 동일한 경우, 제2감지 증폭 트랜지스터(N114)의 게이트에 인가되는 전압 레벨이 제1감지 증폭 트랜지스터(N112)의 게이트에 인가되는 전압 레벨과 동일해진다. 그러나, 제2메모리 셀(174)이 선택되면 제1가변 전류(I1)가 제2가변 전류(I2)보다 크기 때문에, 제1감지 증폭 트랜지스터(N112)의 구동 능력은 제2감지 증폭 트랜지스터(N114)의 구동 능력보다 커진다. 그에 따라, 제1감지 증폭 트랜지스터(N112)는 제1가변 전류(I1)를 제1NMOS 트랜지스터(N132)와 제2NMOS 트랜지스터(N134)로 유출시켜서, 데이터 라인(142)의 전압 레벨을 하강시킨다. 한편, 상보 데이터 라인(144)의 전압 레벨은 전원 전압 레벨로 유지되므로, 데이터 라인(142)과 상보 데이터 라인(144)의 전압 레벨 차이는 커진다.
한편, 도 3에는 제1가변 전류원(130)과 제2가변 전류원(140)에 PMOS 트랜지스터들이 포함되는 것으로 도시되었으나, PMOS 트랜지스터들은 NMOS 트랜지스터들로 대체될 수 있다. 또한, 모든 PMOS 트랜지스터들이 NMOS 트랜지스터들로 대체될 수도 있고, 일부 PMOS 트랜지스터들만이 NMOS 트랜지스터들로 대체될 수도 있다. 또한, 도 3에는 제1감지 증폭기(112)와 제2감지 증폭기(114)에 PMOS 트랜지스터가 각각 포함되는 것으로 도시되었으나, PMOS 트랜지스터는 NMOS 트랜지스터로 대체될 수도 있다.
또한, 도 6에는 제1가변 전류원(130), 제2가변 전류원(140), 제1감지 증폭기(112)와 제2감지 증폭기(114)에 NMOS 트랜지스터들이 포함되는 것으로 도시되었으나, NMOS 트랜지스터들 중 일부는 PMOS 트랜지스터로 대체될 수도 있다.
도 9는 본 발명의 다른 실시예에 따른 반도체 장치의 블록도이다.
도 9에 도시된 본 발명의 다른 실시예에 따른 반도체 장치는, 도 1에 도시된 본 발명의 실시예에 따른 반도체 장치에 비하여, 프리차지 부(990)를 더 구비할 수 있다. 프리차지 부(990)는 데이터 라인쌍(940)을 전원 전압 레벨 또는 접지 전압 레벨로 프리차지 한다.
도 9에 도시된 본 발명의 다른 실시예에 따른 반도체 장치는, 도 1에 도시된 본 발명의 실시예에 따른 반도체 장치에 비하여, 제2감지 증폭부(980)를 더 구비할 수 있다. 제2감지 증폭부(980)는 제3감지 증폭기(982)와 제4감지 증폭기(984)를 포함할 수 있고, 제3감지 증폭기(982)와 제4감지 증폭기(984)는 데이터 라인(942)과 상보 데이터 라인(944)에 크로스-커플드 될 수 있다.
제3감지 증폭기(982)와 제4감지 증폭기(984)는 제1감지 증폭부(910)보다 소정의 시간 이후에 활성화되어, 제1감지 증폭기(912)와 제2감지 증폭기(914) 중에서 구동 능력이 낮은 감지 증폭기에 의한 영향을 제거한다. 예를 들어, 제1가변 전류(I1)가 제2가변 전류(I2)보다 크다고 가정하면, 제1감지 증폭기(912)의 구동 능력은 제2감지 증폭기(914)의 구동 능력보다 크다. 이 경우, 제1감지 증폭기(912)에 의하여 데이터 라인(942)의 전압 레벨이 변화하는 것은 앞서 설명된 바 있다. 그런데, 제2감지 증폭기(914)도 상보 데이터 라인(944)의 전압 레벨을 약간 변화시킨 다. 물론, 상보 데이터 라인(944)의 전압 레벨의 변화폭은 데이터 라인(942)의 전압 레벨의 변화폭보다 작다. 또한, 제1감지 증폭기(912)와 제2감지 증폭기(914)는 데이터 라인 쌍(940)의 전압 레벨을 높이는 방향으로 변화시키거나 낮추는 방향으로 변화시킨다. 제2감지 증폭기(914)에 의하여 상보 데이터 라인(9442)의 전압 레벨이 변하면, 데이터 라인(942)과 상보 데이터 라인(944)의 전압 레벨 차이는 줄어든다. 이러한 문제를 해결하기 위하여, 제3감지 증폭기(982)와 제4감지 증폭기(984)는 제4제어 신호(LAB)의 논리 상태가 변경된 이후에, 제2감지 증폭기(914)에 의하여 높아진(또는 낮아진) 상보 데이터 라인(944)의 전압 레벨을 다시 낮춘다(또는 높인다).
도 10은 도 9에 도시된 반도체 장치의 예시 회로도이다.
도 10을 참조하면, 프리차지 부(990)는 제1프리차지 NMOS 트랜지스터(N992)와 제2프리차지 NMOS 트랜지스터(N994)를 포함한다. 제1프리차지 NMOS 트랜지스터(N992)와 제2프리차지 NMOS 트랜지스터(N994)가 연결되는 단에는 접지 전압이 인가된다. 제1프리차지 NMOS 트랜지스터(N992)와 제2프리차지 NMOS 트랜지스터(N994)는 프리차지 제어 신호(PRE)에 응답하여 턴-온 되고, 데이터 라인 쌍(940)을 접지 전압으로 프리차지 한다.
제2감지 증폭부(980)는 제3감지 증폭 트랜지스터(N982)와 제4감지 증폭 트랜지스터(N984)를 포함한다. 제3감지 증폭 트랜지스터(N982)와 제4감지 증폭 트랜지스터(N984)는 데이터 라인(942)과 상보 데이터 라인(944)에 크로스-커플드 된다.
도 11은 도 10에 도시된 반도체 장치의 동작을 설명하기 위한 타이밍도이다.
도 11을 참조하면, 제1제어 신호(LAPG)와 제3제어 신호(LATPG)가 논리 로우로 천이된 시점부터 소정의 시간이 경과한 이후에, 제4제어 신호(LAB)가 논리 로우로 천이된다.
도 11에는 제1메모리 셀(972)이 선택된 경우의 동작이 도시된다.
제1메모리 셀(972)의 데이터가 '1'인 경우, A-B 구간에서 제1메모리 셀 제어 신호(WLT)가 논리 하이로 천이하면 제1메모리 셀(972)이 선택되고, 제1캐패시터(C972)의 전하는 데이터 라인(942)에 차지-쉐어링 된다. 그 결과, 데이터 라인(942)의 전압 레벨은 약간 상승한다. 한편, 상보 데이터 라인(944)의 전압 레벨은 접지 전압 레벨(프리차지 된 전압 레벨)로 유지된다. 다음으로, B-C 구간에서 제1제어 신호(LAPG)와 제3제어 신호(LATPG)가 논리-로우로 천이하면, 제1감지 증폭 트랜지스터(P912)와 제2감지 증폭 트랜지스터(P914)는 데이터 라인(942)과 상보 데이터 라인(944)으로 전류를 공급하여, 전압 레벨을 상승시킨다. B-C 구간에서, 데이터 라인(942)의 전압 레벨이 상보 데이터 라인(944)의 전압 레벨보다 높기 때문에, 제2감지 증폭 트랜지스터(P914)에 인가되는 전압 레벨은 제1감지 증폭 트랜지스터(P912)의 게이트에 인가되는 전압 레벨보다 높다. 그러므로, 제2감지 증폭 트랜지스터(P914)에 의한 상보 데이터 라인(944)의 전압 레벨의 상승폭은 제1감지 증폭 트랜지스터(P912)에 의한 데이터 라인(942)의 전압 레벨의 상승폭보다 작다.
다음으로, C-D 구간에서 제4제어 신호(LAB)가 논리-로우로 천이한다. C-D 구간에서 제3감지 증폭 트랜지스터(N982)와 제4감지 증폭 트랜지스터(N984)는 데이터 라인(942)과 상보 데이터 라인(944)으로부터 전류를 유출시킨다. C-D 구간에서 데 이터 라인(942)의 전압 레벨이 상보 데이터 라인(944)의 전압 레벨보다 높기 때문에, 제4감지 증폭 트랜지스터(N984)의 게이트에 인가되는 전압 레벨이 제3감지 증폭 트랜지스터(N982)의 게이트에 인가되는 전압 레벨보다 높다. 그러므로, 제4감지 증폭 트랜지스터(N984)의 구동 능력이 강하고, 데이터 라인(942)의 전압 레벨은 거의 낮아지지 않고 상보 데이터 라인(944)의 전압 레벨이 낮아진다. 그에 따라, B-C 구간에서 제1감지 증폭 트랜지스터(P912)에 의하여 상승된 상보 데이터 라인(944)의 전압 레벨을 다시 하강시킬 수 있다.
제1메모리 셀(972)의 데이터가 '0'인 경우, A-B 구간에서 데이터 라인(942)와 상보 데이터 라인(944)의 전압 레벨은 동일한 레벨을 유지한다. 다음으로, B-C 구간에서 제1제어 신호(LAPG)와 제3제어 신호(LATPG)가 논리-로우로 천이하면, 제1감지 증폭 트랜지스터(P912)와 제2감지 증폭 트랜지스터(P914)는 데이터 라인(942)과 상보 데이터 라인(944)으로 전류를 공급하여, 전압 레벨을 상승시킨다. B-C 구간에서, 데이터 라인(942)의 전압 레벨이 상보 데이터 라인(944)의 전압 레벨은 동일하고, 제2감지 증폭 트랜지스터(P914)에 공급되는 제2가변 전류가 제1감지 증폭 트랜지스터(P912)에 공급되는 제1가변 전류보다 크다. 그러므로, 제2감지 증폭 트랜지스터(P914)에 의한 상보 데이터 라인(944)의 전압 레벨의 상승폭은 제1감지 증폭 트랜지스터(P912)에 의한 데이터 라인(942)의 전압 레벨의 상승폭보다 크다.
다음으로, C-D 구간에서 제4제어 신호(LAB)가 논리-로우로 천이한다. C-D 구간에서 제3감지 증폭 트랜지스터(N982)와 제4감지 증폭 트랜지스터(N984)는 데이터 라인(942)과 상보 데이터 라인(944)으로부터 전류를 유출시킨다. C-D 구간에서 상 보 데이터 라인(944)의 전압 레벨이 데이터 라인(942)의 전압 레벨보다 높기 때문에, 제3감지 증폭 트랜지스터(N982)의 게이트에 인가되는 전압 레벨이 제4감지 증폭 트랜지스터(N984)의 게이트에 인가되는 전압 레벨보다 높다. 그러므로, 제2감지 증폭 트랜지스터(N982)의 구동 능력이 강하고, 상보 데이터 라인(944)의 전압 레벨은 거의 낮아지지 않고 데이터 라인(942)의 전압 레벨이 낮아진다. 그에 따라, B-C 구간에서 제2감지 증폭 트랜지스터(P914)에 의하여 상승된 데이터 라인(942)의 전압 레벨을 다시 하강시킬 수 있다.
이상에서는 제4제어 신호(LAB)가 논리 하이에서 논리-로우로 천이되는 것으로 설명되었다. 그러나, 제4제어 신호(LAB)는 논리-로우 레벨을 계속 유지할 수 있다. 이 경우, 제3감지 증폭 트랜지스터(N982)와 제4감지 증폭 트랜지스터(N984)는 데이터 라인(942)과 상보 데이터 라인(944)으로부터 전류를 유출시킬 수 있고, 그에 따라, 제4제어 신호(LAB)가 논리 하이에서 논리-로우로 천이되는 경우와 유사한 동작을 할 수 있다.
한편, 본 명세서에는 도 10에서 제2메모리 셀(942)이 선택된 경우를 설명하지 않았으나, 당업자라면 앞서의 설명을 참조하여 제2메모리 셀(942)이 선택된 경우를 파악할 수 있을 것이므로, 그에 관한 자세한 설명은 생략된다.
도 12는 도 9에 도시된 반도체 장치의 다른 예시 회로도이다.
도 10에 도시된 반도체 장치는 접지 전압으로 프리차지 되는 구조를 가지는 반면에, 도 12에 도시된 반도체 장치는 전원 전압으로 프리차지 되는 구조를 가진다. 그리고, 도 10에서는 제1 및 제2가변 전류원이 데이터 라인 쌍으로 전류를 공 급하는 반면에, 도 12에서는 제1 및 제2가변 전류원이 데이터 라인 쌍으로부터 전류를 유출시킨다. 상기 차이점을 제외하면, 도 12에 도시된 반도체 장치의 구성요소들은 도 10에 도시된 반도체 장치의 구성요소들에 각각 대응되고, 그 동작도 서로 대응된다. 그러므로, 도 12에 도시된 반도체 장치의 자세한 동작에 관한 설명은 생략된다.
다만, 도 12의 제5제어 신호(LA)는 논리 로우에서 논리 하이로 천이될 수도 있고, 논리 하이 레벨을 계속 유지할 수도 있다.
도 13은 본 발명의 또 다른 실시예에 따른 반도체 장치의 회로도이다.
도 13을 참조하면, 본 발명의 또 다른 실시예에 따른 반도체 장치는, 제1가변 전류원, 제2가변 전류원 및 복수개의 제1감지 증폭부들을 구비한다. 복수개의 제1감지 증폭부들은 제1가변 전류원과 제2가변 전류원을 공유한다. 즉, 제1가변 전류원과 제2가변 전류원은 복수개의 제1감지 증폭부들로 전류를 공급 또는 유출한다.
도 13에는 본 발명의 또 다른 실시예에 따른 반도체 장치가 하나의 제1가변 전류원과 하나의 제2가변 전류원을 구비하는 것으로 도시되어 있으나, 본 발명의 또 다른 실시예에 따른 반도체 장치는 2개 이상의 제1가변 전류원과 제2가변 전류원을 구비할 수도 있다. 이 경우, 복수개의 제1감지 증폭부들을 2개 이상의 그룹으로 나누어서, 각각의 그룹들이 하나의 제1 및 제2가변 전류원을 공유할 수도 있다.
도 14는 본 발명의 또 다른 실시예에 따른 반도체 장치의 회로도이다.
도 10에 도시된 반도체 장치에 비하여, 도 14에 도시된 반도체 장치는 제1분 리부(1462)와 제2분리부(1464)를 더 구비한다.
제1분리부(1462)는 제1메모리 셀과 데이터 라인 사이에 배치되고, 제1메모리 셀을 데이터 라인에 연결하거나 또는 차단한다. 제2분리부(1464)는 제2메모리 셀과 상보 데이터 라인 사이에 배치되고, 제2메모리 셀을 상보 데이터 라인에 연결하거나 또는 차단한다. 이처럼, 제1분리부(1462)와 제2분리부(1464)를 이용하여 제1 및 제2메모리 셀을 데이터 라인 쌍으로부터 차단함으로써, 데이터 라인 쌍에 가해지는 로드(load)를 줄일 수 있다.
제1분리부(1462)는 제1메모리 셀의 데이터가 데이터 라인에 전달되는 동안에는 제1메모리 셀을 데이터 라인에 연결하고, 제1메모리 셀의 데이터가 데이터 라인에 전달된 이후에는 제1메모리 셀을 데이터 라인으로부터 차단할 수 있다. 제2분리부(1464)는 제2메모리 셀의 데이터가 상보 데이터 라인에 전달되는 동안에는 제2메모리 셀을 상보 데이터 라인에 연결하고, 제2메모리 셀의 데이터가 상보 데이터 라인에 전달된 이후에는 제2메모리 셀을 상보 데이터 라인으로부터 차단할 수 있다.
도 14에는 제1분리부(1462)와 제2분리부(1464)가 제1분리 트랜지스터(N1462)와 제2분리 트랜지스터(N1464)를 각각 포함하는 것으로 도시되었으나, 이는 단순한 예시일 뿐이다. 제1분리 트랜지스터(N1462)와 제2분리 트랜지스터(N1464)는 스위치 역할을 하는 구성요소로 대체될 수 있다.
이상에서는 제1감지 증폭기와 제2감지 증폭기가 데이터 라인과 상보 데이터 라인에 크로스-커플드 되는 것으로 설명되었다. 그러나, 본 발명은 제1 및 제2감지 증폭기가 크로스-커플드 방식으로 연결되는 구성에 한정되는 것이 아니라, 제1 및 제2감지 증폭기가 데이터 라인과 상보 데이터 라인에 다른 방식으로 연결되는 구성에도 적용될 수 있다.
또한, 이상에서는 제1 및 제2가변 전류원의 제1 및 제2가변 전류가 모두 가변 전류인 것으로 설명되었다. 그러나, 제1가변 전류원와 제2가변 전류원 중의 하나는 가변 전류를 공급하고 다른 하나는 일정한 전류를 공급할 수도 있다. 그럼으로써, 제1감지 증폭기와 제2감지 증폭기에 서로 다른 양의 전류를 공급할 수 있다.
도 15는 본 발명의 또 다른 실시예에 따른 반도체 장치의 회로도이다.
도 15를 참조하면, 본 발명의 또 다른 실시예에 따른 반도체 장치는, 데이터 라인 쌍, 제1감지 증폭부, 제1전류원, 및 제2전류원을 구비한다.
데이터 라인 쌍은 데이터 라인과 상보 데이터 라인을 구비한다. 제1감지 증폭부는 제1감지 증폭기와 제2감지 증폭기를 구비한다. 제1감지 증폭기와 제2감지 증폭기는 데이터 라인과 상보 데이터 라인에 크로스-커플드 된다. 상기 구성요소들은 도 3에 도시된 구성요소들에 대응되므로, 그에 관한 자세한 설명은 생략된다.
제1전류원은 제1감지 증폭기에 제1전류를 공급하고, 제2전류원은 제2감지 증폭기에 제2전류를 공급한다. 도 3에서는 제1 및 제2가변 전류원이 제1가변 전류와 제2가변 전류를 공급하였으나, 도 15의 제1전류와 제2전류는 일정한 전류를 공급하는 것이 바람직하다. 물론, 제1전류와 제2전류는 가변 전류일 수도 있다.
제1전류원이 제1전류를 공급하는 타이밍과 제2전류원이 제2전류를 공급하는 타이밍은 서로 다르다. 예를 들어, 데이터 라인에 연결된 제1메모리 셀이 선택되면 제2전류가 제1전류보다 먼저 공급될 수 있다. 또한, 상보 데이터 라인에 연결된 제 2메모리 셀이 선택되면, 제1전류가 제2전류보다 먼저 공급될 수 있다.
도 16은 도 15에 도시된 반도체 장치의 동작을 설명하기 위한 타이밍도이다.
도 16을 참조하면, 데이터 라인 쌍(1540)이 접지 전압으로 충전된 상태에서, 제1메모리 셀 제어 신호(WLT)가 논리 하이로 천이되면 제1메모리 셀(1572)이 선택된다.
만약, 제1메모리 셀(172)의 데이터가 '0'이면, 데이터 라인(1542)의 전압 레벨은 상보 데이터 라인(1544)의 전압 레벨과 동일하다. 다음으로, 제2제어 신호(LATPG)가 논리 로우로 천이되면, 제2전류가 제2감지 증폭 트랜지스터(P1514)로 공급되고, 그에 따라 제2감지 증폭 트랜지스터(P1514)는 상보 데이터 라인(1544)의 전압 레벨을 상승시킨다(B-C 구간 참조). 다음으로, C 시점에서 제1제어 신호(LACPG)가 논리 로우로 천이되더라도, C 시점에서는 상보 데이터 라인(1544)의 전압 레벨이 데이터 라인(1542)의 전압 레벨보다 높아진 상태이다. 그러므로, 제1감지 증폭 트랜지스터(P1512)의 게이트에 인가되는 전압 레벨이 제2감지 증폭 트랜지스터(P1514)의 게이트에 인가되는 전압 레벨보다 높은 상태이고, 그에 따라 제1감지 증폭 트랜지스터(P1512)는 데이터 라인(1542)의 전압 레벨을 상승시키지 못한다.
만약, 제1메모리 셀(172)의 데이터가 '1'이면, 데이터 라인(1542)의 전압 레벨은 상보 데이터 라인(1544)의 전압 레벨보다 높아진다. 다음으로, 제2제어 신호(LATPG)가 논리 로우로 천이되면, 제2전류가 제2감지 증폭 트랜지스터(P1514)로 공급되고, 그에 따라 제2감지 증폭 트랜지스터(P1514)는 상보 데이터 라인(1544)의 전압 레벨을 약간 상승시킨다(B-C 구간 참조). 한편, 데이터 라인(1542)의 전압 레벨은 상보 데이터 라인(1544)의 전압 레벨보다 높기 때문에, 제2감지 증폭 트랜지스터(P1514)의 게이트에 인가되는 전압 레벨은 제1감지 증폭 트랜지스터(P1512)의 게이트에 인가되는 전압 레벨보다 높다. 그러므로, 제1감지 증폭 트랜지스터(P1512)가 제2감지 증폭 트랜지스터(P1514)보다 더 큰 전류를 공급할 구동 능력을 가지고 있다. 그러나, B-C 구간에서는, 제1감지 증폭 트랜지스터(P1512)로 제1전류가 공급되지 않기 때문에, 제1감지 증폭 트랜지스터(P1512)는 데이터 라인(1542)의 전압 레벨을 상승시키지 못한다.
다음으로, C 시점에서, 제1제어 신호(LACPG)가 논리 로우로 천이되면, 제1감지 증폭 트랜지스터(P1512)는 제1전류를 공급받아서, 데이터 라인(1542)의 전압 레벨을 상승시킨다. C 시점 이후에는 제1감지 증폭 트랜지스터(P1512)가 동작하기 때문에, 제2감지 증폭 트랜지스터(P1514)는 더 이상 상보 데이터 라인(1544)의 전압 레벨을 끌어올리지 못한다.
한편, 도 15와 도 16에서는 제1 및 제2전류원이 제1 및 제2전류를 데이터 라인 쌍으로 공급하는 것으로 설명되었으나, 제1 및 제2전류원은 제1 및 제2전류를 데이터 라인 쌍으로부터 유출시킬 수 있다. 이러한 구성과 동작은 도 15와 도 6 등을 참조하여, 당업자라면 이해할 수 있을 것이므로 그에 관한 상세한 설명은 생략된다.
본 발명의 실시예에 따른 데이터 감지 방법은, 제1감지 증폭기와 제2감지 증폭기를 이용하여 데이터 라인과 상보 데이터 라인을 포함하는 데이터 라인 쌍의 데 이터 감지 방법이다. 본 발명의 실시예에 따른 데이터 감지 방법은, 프리차지 단계와 전류 제어 단계를 구비한다. 프리차지 단계는, 데이터 라인 쌍을 제1전압 레벨 또는 제2전압 레벨로 프리차지 한다. 전류 제어 단계는, 제1감지 증폭기에 제1가변 전류를 공급 또는 유출하고, 제2감지 증폭기에 제2가변 전류를 공급 또는 유출한다. 제1가변 전류의 전류량은 제2가변 전류의 전류량과 다르다.
프리차지 단계는, 데이터 라인 쌍을 접지 전압으로 프리차지 할 수 있다. 이 경우, 전류 제어 단계는, 제1 및 제2감지 증폭기로 제1 및 제2가변 전류를 각각 공급할 수 있다. 프리차지 단계는, 데이터 라인 쌍을 전원 전압으로 프리차지 할 수 있다. 이 경우, 전류 제어 단계는, 제1 및 제2감지 증폭기로부터 제1 및 제2가변 전류를 각각 유출할 수 있다.
데이터 라인에 연결된 제1메모리 셀이 선택되면, 제2가변 전류가 제1가변 전류보다 크도록 할 수 있다. 상보 데이터 라인에 연결된 제2메모리 셀이 선택되면, 제2가변 전류가 제1가변 전류보다 작도록 할 수 있다.
이상에서와 같이 도면과 명세서에서 최적 실시예가 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.
도 1은 본 발명의 실시예에 따른 반도체 장치의 블록도이다.
도 2는 도 1의 제1가변 전류원과 제2가변 전류원의 세부 블록도이다.
도 3은 도 1에 도시된 반도체 장치의 예시 회로도이다.
도 4는 도 3에서 제1메모리 셀이 선택된 경우를 설명하기 위한 타이밍도이다.
도 5는 도 3에서 제2메모리 셀이 선택된 경우를 설명하기 위한 타이밍도이다.
도 6은 도 1의 반도체 장치의 다른 예시 회로도이다.
도 7은 도 6에서 제1메모리 셀이 선택된 경우를 설명하기 위한 타이밍도이다.
도 8은 도 6에서 제2메모리 셀이 선택된 경우를 설명하기 위한 타이밍도이다.
도 9는 본 발명의 다른 실시예에 따른 반도체 장치의 블록도이다.
도 10은 도 9에 도시된 반도체 장치의 예시 회로도이다.
도 11은 도 10에 도시된 반도체 장치의 동작을 설명하기 위한 타이밍도이다.
도 12는 도 9에 도시된 반도체 장치의 다른 예시 회로도이다.
도 13은 본 발명의 또 다른 실시예에 따른 반도체 장치의 회로도이다.
도 14는 본 발명의 또 다른 실시예에 따른 반도체 장치의 회로도이다.
도 15는 본 발명의 또 다른 실시예에 따른 반도체 장치의 회로도이다.
도 16은 도 15에 도시된 반도체 장치의 동작을 설명하기 위한 타이밍도이다.

Claims (28)

  1. 데이터 라인과 상보 데이터 라인을 포함하는 데이터 라인 쌍;
    상기 데이터 라인과 상기 상보 데이터 라인에 크로스 커플드(cross-coupled) 되는 제1감지 증폭기와 제2감지 증폭기를 포함하는 제1감지 증폭부;
    상기 제1감지 증폭기에 제1가변 전류를 공급 또는 유출하는 제1가변 전류원; 및
    상기 제2감지 증폭기에 제2가변 전류를 공급 또는 유출하는 제2가변 전류원을 구비하고,
    상기 제1가변 전류의 전류량은 상기 제2가변 전류의 전류량과 다른 것을 특징으로 하는 반도체 장치.
  2. 제1항에 있어서, 상기 제1가변 전류원과 상기 제2가변 전류원은,
    상기 데이터 라인 쌍이 접지 전압으로 프리차지 되는 경우, 상기 제1 및 제2감지 증폭기로 상기 제1 및 제2가변 전류를 각각 공급하는 것을 특징으로 하는 반도체 장치.
  3. 제1항에 있어서, 상기 제1가변 전류원과 상기 제2가변 전류원은,
    상기 데이터 라인 쌍이 전원 전압으로 프리차지 되는 경우, 상기 제1 및 제2감지 증폭기로부터 상기 제1 및 제2가변 전류를 각각 유출시키는 것을 특징으로 하 는 반도체 장치.
  4. 제1항에 있어서,
    상기 데이터 라인에 연결된 제1메모리 셀이 선택되면, 상기 제2가변 전류가 상기 제1가변 전류보다 크도록 하고,
    상기 상보 데이터 라인에 연결된 제2메모리 셀이 선택되면, 상기 제2가변 전류가 상기 제1가변 전류보다 작도록 하는 것을 특징으로 하는 반도체 장치.
  5. 제1항에 있어서,
    상기 제1가변 전류원은, 서로 병렬로 연결되는 제1서브 전류원과 제2서브 전류원을 구비하고,
    상기 제2가변 전류원은, 서로 병렬로 연결되는 제3서브 전류원과 제4서브 전류원을 구비하고,
    상기 데이터 라인에 연결된 제1메모리 셀이 선택되면, 상기 제2서브 전류원은 비활성화되고,
    상기 상보 데이터 라인에 연결된 제2메모리 셀이 선택되면, 상기 제4서브 전류원은 비활성화되는 것을 특징으로 하는 반도체 장치.
  6. 제1항에 있어서, 상기 제1감지 증폭기는,
    상기 상보 데이터 라인에 연결되는 게이트를 포함하는 제1MOS 트랜지스터를 구비하고,
    상기 제2감지 증폭기는,
    상기 데이터 라인에 연결되는 게이트를 포함하는 제2MOS 트랜지스터를 구비하는 것을 특징으로 하는 반도체 장치.
  7. 제6항에 있어서,
    상기 제1MOS 트랜지스터의 제1단은 상기 데이터 라인에 연결되고 제2단은 상기 제1가변 전류원에 연결되고,
    상기 제2MOS 트랜지스터의 제1단은 상기 상보 데이터 라인에 연결되고 제2단은 상기 제2가변 전류원에 연결되는 것을 특징으로 하는 반도체 장치.
  8. 제6항에 있어서, 상기 제1MOS 트랜지스터와 상기 제2MOS 트랜지스터는,
    동일한 크기를 가지는 것을 특징으로 하는 반도체 장치.
  9. 제6항에 있어서, 상기 제1MOS 트랜지스터와 상기 제2MOS 트랜지스터는,
    서로 다른 크기를 가지는 것을 특징으로 하는 반도체 장치.
  10. 제1항에 있어서, 상기 제1감지 증폭기와 상기 제2감지 증폭기는,
    동일한 전류 구동 능력을 가지는 것을 특징으로 하는 반도체 장치.
  11. 제1항에 있어서, 상기 반도체 장치는,
    제1메모리 셀;
    제2메모리 셀;
    상기 제1메모리 셀과 상기 데이터 라인 사이에 배치되고, 상기 제1메모리 셀을 상기 데이터 라인에 연결하거나 또는 차단하는 제1분리부; 및
    상기 제2메모리 셀과 상기 상보 데이터 라인 사이에 배치되고, 상기 제2메모리 셀을 상기 상보 데이터 라인에 연결하거나 또는 차단하는 제2분리부를 더 구비하는 것을 특징으로 하는 반도체 장치.
  12. 제11항에 있어서, 상기 제1분리부는,
    상기 제1메모리 셀의 데이터가 상기 데이터 라인에 전달되는 동안에는 상기 제1메모리 셀을 상기 데이터 라인에 연결하고,
    상기 제1메모리 셀의 데이터가 상기 데이터 라인에 전달된 이후에는 상기 제1메모리 셀을 상기 데이터 라인으로부터 차단하고,
    상기 제2분리부는,
    상기 제2메모리 셀의 데이터가 상기 상보 데이터 라인에 전달되는 동안에는 상기 제2메모리 셀을 상기 상보 데이터 라인에 연결하고,
    상기 제2메모리 셀의 데이터가 상기 상보 데이터 라인에 전달된 이후에는 상기 제2메모리 셀을 상기 상보 데이터 라인으로부터 차단하는 것을 특징으로 하는 반도체 장치.
  13. 제1항에 있어서,
    상기 데이터 라인은, 비트 라인이고,
    상기 상보 데이터 라인은, 상보 비트 라인 인 것을 특징으로 하는 반도체 장치.
  14. 제1항에 있어서, 상기 반도체 장치는,
    상기 데이터 라인과 상기 상보 데이터 라인을 전원 전압 레벨 또는 접지 전압 레벨로 프리차지 하는 프리차지 부를 더 구비하는 것을 특징으로 하는 반도체 장치.
  15. 제1항에 있어서, 상기 반도체 장치는,
    상기 데이터 라인과 상기 상보 데이터 라인에 크로스 커플드(cross-coupled) 되는 제3감지 증폭기와 제4감지 증폭기를 포함하는 제2감지 증폭부를 더 구비하고,
    상기 제3감지 증폭기와 상기 제4감지 증폭기 사이 노드로 제어 신호가 인가되고, 상기 제어 신호는 상기 제1 및 제2가변 전류원이 상기 제1 및 제2가변 전류를 공급한 시점부터 소정의 시간이 경과한 이후에 인에이블 되는 것을 특징으로 하는 반도체 장치.
  16. 데이터 라인과 상보 데이터 라인을 각각 포함하는 복수개의 데이터 라인 쌍 들;
    상기 데이터 라인 쌍들 각각에 대응되고, 상기 대응되는 데이터 라인 쌍의 상기 데이터 라인과 상기 상보 데이터 라인에 크로스 커플드(cross-coupled) 되는 제1감지 증폭기와 제2감지 증폭기를 각각 포함하는 복수개의 제1감지 증폭부들;
    상기 제1감지 증폭기들에 제1가변 전류를 공급 또는 유출하는 제1가변 전류원; 및
    상기 제2감지 증폭기들에 제2가변 전류를 공급 또는 유출하는 제2가변 전류원을 구비하는 것을 특징으로 하는 반도체 장치.
  17. 제16항에 있어서, 상기 반도체 장치는,
    하나 이상의 제1가변 전류원과 하나 이상의 제2가변 전류원을 더 구비하는 것을 특징으로 하는 반도체 장치.
  18. 제16항에 있어서, 상기 제1가변 전류의 전류량은,
    상기 제2가변 전류의 전류량과 다른 것을 특징으로 하는 반도체 장치.
  19. 제16항에 있어서,
    상기 데이터 라인에 연결된 제1메모리 셀이 선택되면, 상기 제2가변 전류가 상기 제1가변 전류보다 크도록 하고,
    상기 상보 데이터 라인에 연결된 제2메모리 셀이 선택되면, 상기 제2가변 전 류가 상기 제1가변 전류보다 작도록 하는 것을 특징으로 하는 반도체 장치.
  20. 제16항에 있어서, 상기 제1가변 전류원과 상기 제2가변 전류원은,
    상기 데이터 라인 쌍이 접지 전압으로 프리차지 되는 경우, 상기 제1 및 제2감지 증폭기로 상기 제1 및 제2가변 전류를 각각 공급하고,
    상기 데이터 라인 쌍이 전원 전압으로 프리차지 되는 경우, 상기 제1 및 제2감지 증폭기로부터 상기 제1 및 제2가변 전류를 각각 유출시키는 것을 특징으로 하는 반도체 장치.
  21. 제16항에 있어서, 상기 반도체 장치는,
    제1메모리 셀;
    제2메모리 셀;
    상기 제1메모리 셀과 상기 데이터 라인 사이에 배치되고, 상기 제1메모리 셀을 상기 데이터 라인에 연결하거나 또는 차단하는 제1분리부; 및
    상기 제2메모리 셀과 상기 상보 데이터 라인 사이에 배치되고, 상기 제2메모리 셀을 상기 상보 데이터 라인에 연결하거나 또는 차단하는 제2분리부를 더 구비하는 것을 특징으로 하는 반도체 장치.
  22. 데이터 라인과 상보 데이터 라인을 포함하는 데이터 라인 쌍;
    상기 데이터 라인과 상기 상보 데이터 라인에 크로스 커플드(cross-coupled) 되는 제1감지 증폭기와 제2감지 증폭기를 포함하는 제1감지 증폭부;
    상기 제1감지 증폭기에 제1전류를 공급 또는 유출하는 제1전류원; 및
    상기 제2감지 증폭기에 제2전류를 공급 또는 유출하는 제2전류원을 구비하고,
    상기 데이터 라인에 연결된 제1메모리 셀이 선택되면, 상기 제2전류가 상기 제1전류보다 먼저 공급 또는 유출되고,
    상기 상보 데이터 라인에 연결된 제2메모리 셀이 선택되면, 상기 제1전류가 상기 제2전류보다 먼저 공급 또는 유출되는 것을 특징으로 하는 반도체 장치.
  23. 제22항에 있어서, 상기 제1전류의 전류량과 상기 제2전류의 전류량은,
    서로 동일한 것을 특징으로 하는 반도체 장치.
  24. 제22항에 있어서, 상기 제1감지 증폭기와 상기 제2감지 증폭기는,
    동일한 구동 능력을 가지는 것을 특징으로 하는 반도체 장치.
  25. 제1감지 증폭기와 제2감지 증폭기를 이용하여 데이터 라인과 상보 데이터 라인을 포함하는 데이터 라인 쌍의 데이터 감지 방법에 있어서,
    상기 데이터 라인 쌍을 제1전압 레벨 또는 제2전압 레벨로 프리차지 하는, 프리차지 단계; 및
    상기 제1감지 증폭기에 제1가변 전류를 공급 또는 유출하고, 상기 제2감지 증폭기에 제2가변 전류를 공급 또는 유출하는, 전류 제어 단계를 구비하고,
    상기 제1가변 전류의 전류량은 상기 제2가변 전류의 전류량과 다른 것을 특징으로 하는 데이터 감지 방법.
  26. 제25항에 있어서, 상기 프리차지 단계는,
    상기 데이터 라인 쌍을 접지 전압으로 프리차지 하고,
    상기 전류 제어 단계는,상기 제1 및 제2감지 증폭기로 상기 제1 및 제2가변 전류를 각각 공급하는 것을 특징으로 하는 데이터 감지 방법.
  27. 제25항에 있어서, 상기 프리차지 단계는,
    상기 데이터 라인 쌍을 전원 전압으로 프리차지 하고,
    상기 전류 제어 단계는,
    상기 제1 및 제2감지 증폭기로부터 상기 제1 및 제2가변 전류를 각각 유출하는 것을 특징으로 하는 데이터 감지 방법.
  28. 제25항에 있어서,
    상기 데이터 라인에 연결된 제1메모리 셀이 선택되면, 상기 제2가변 전류가 상기 제1가변 전류보다 크도록 하고,
    상기 상보 데이터 라인에 연결된 제2메모리 셀이 선택되면, 상기 제2가변 전 류가 상기 제1가변 전류보다 작도록 하는 것을 특징으로 하는 데이터 감지 방법.
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