KR100240874B1

KR100240874B1 - 반도체장치의내부전압발생회로

Info

Publication number: KR100240874B1
Application number: KR1019970009189A
Authority: KR
Inventors: 임종형; 강상석; 주재훈; 최창주
Original assignee: 윤종용; 삼성전자주식회사
Priority date: 1997-03-18
Filing date: 1997-03-18
Publication date: 2000-01-15
Also published as: KR19980073724A; JP3919323B2; US6111457A; JPH10283786A

Abstract

클램프 회로를 포함하는 반도체 장치 내에서 사용되는 내부 전압 공급 회로가 개시된다. 상기 클램프 회로는 내부 전압 VCCint를 일정한 레벨로 클램프하기 위해서 그리고 클램프된 내부 전압을 출력 노드를 통해 상기 반도체 장치의 내부 회로들로 전달하기 위해서 제공된다. 정상적인 동작 동안에 상기 내부 전압 공급 회로에서 노이즈가 유발함으로써 또는 비교적 높은 전압들을 상기 내부 전압으로 전달하기 위한 내부 회로 라인들 사이의 단락 현상(short-circuited phenomenon)이 발생함으로써 상기 내부 전압 VCCint가 순간적으로 상승할 때, 상승하는 내부 전압 VCCint는 상기 클램프 회로부(60)를 통해 방전되고, 그 결과 내부 전압은 항상 일정하게 유지된다.

Description

반도체 장치의 내부 전압 공급 회로(INTERNAL POWER SUPPLY CIRCUIT FOR USE IN A SEMICONDUCTOR DEVICE)

본 발명은 반도체 장치에 관한 것으로서, 더 구체적으로는 반도체 장치의 내부 전압 발생 회로에 관한 것이다.

최근 고밀도 반도체 메모리에서는, 노멀 동작 모드시, 고속 동작과 동작 전류 감소 등의 반도체 특성 개선을 위해 3V - 6V의 동작 영역에서는 외부 공급 전압(external power voltage)에 관계없이 일정한 레벨을 유지시키는 내부 전압 발생 회로를 채용하고 있다. 또한, EVC(external VCC, 외부 공급 전압)를 사용하도록 설계된 3.3볼트의 낮은 전원전압에서 동작하는 제품은 고 전원전압에서의 VIH 레벨의 취약과 동작 전류 증대 등의 문제가 있으므로 내부 전압 발생 회로를 사용하여 이러한 단점을 없앤 제품이 각광받고 있다.

최근 반도체 메모리 제품의 집적도 향상을 위한 소자의 극소형화와 낮은 동작 전력을 요구하는 추세에 따라 외부 공급 전압이 강압된 내부 공급 전압의 사용은 제품 특성적인 관점에서 많은 도움을 주고 있는 상황이다. 초소형화와 얇은 산화막층(gate oxide, cell cap의 산화막)의 구조에 대한 높은 외부 인가 전원에 의한 소자의 스트레스(stress) 감소를 도모할 수 있다. 그리고, 안정된 일정 전위의 전원 공급으로 제품 동작시 잡음에 대한 대책, 낮은 동작 소모 전력 등의 입장에서 강압된 내부 공급 전압의 사용은 상당한 장점을 가진 것으로 평가되고 있으며, 이러한 이유로 실제 제품에 적용되고 있다.

도 1에는 종래 기술에 따른 반도체 장치의 내부 전압 발생 회로를 보여주는 회로도가 도시되어 있다. 도 1에서, 비교 회로(20)는 기준 전압(VREFP) 레벨과 내부 공급 전압(VIVC) 레벨을 비교하고, 비교된 결과에 따른 비교 신호(S_COMP)를 발생한다. 상기 비교 회로(20)는 상기 기준 전압(VREFP)이 인가되는 반전 입력 단자(-)와 상기 내부 공급 전압(VIVC)이 인가되는 비반전 입력 단자(+)와 상기 비교 신호(S_COMP)의 출력을 위한 출력 단자를 갖는 차동 증폭기 (differential amplifier) (C1)로 구성되어 있다. 상기 기준 전압(VREFP) 레벨이 상기 내부 공급 전압(VIVC) 레벨보다 높을 때, 상기 비교 회로(20)는 상기 내부 공급 전압(VIVC) 레벨이 상기 기준 전압(VREFP) 레벨로 상승할 때까지 상기 비교 신호(S_COMP)를 접지 전압(VSS) 레벨로 유지한다. 그리고, 상기 접지 전압(VSS) 레벨의 상기 비교 신호(S_COMP)가 인가되는 챠지 펌프 회로(40)는 활성화되어 외부 공급 전압(EVC)이 인가되는 전원 단자(3)로부터 출력 노드(1)로 전하를 공급한다. 이에 따라, 상기 내부 공급 전압(VIVC) 레벨이 상기 기준 전압(VREFP) 레벨로 상승하게 됨과 아울러 상기 비교 회로(20)는 외부 공급 전압(EVC) 레벨의 상기 비교 신호(S_COMP)를 발생한다. 이로써, 상기 챠지 펌프 회로(40)는 비활성화되어 상기 전원 단자(3)로부터 상기 출력 노드(1)로 공급되던 전하를 차단하게 된다. 상기 챠지 펌프 회로(40)는 상기 외부 공급 전압(EVC)이 인가되는 소오스와 상기 출력 노드(1)에 접속되는 드레인과 상기 비교 신호(S_COMP)가 인가되는 게이트를 갖는 PMOS 트랜지스터(MP1)로 구성되어 있다. 도 2에는 도 1의 비교 회로(20)의 상세 회로로서 차동 증폭기의 내부 회로가 도시되어 있다. 도 3에는 비교 회로(20)의 출력 파형을 보여주는 파형도가 도시되어 있다.

그러나, 상술한 바와같은 종래 반도체 장치의 내부 전압 발생 회로에 의하면, 제품 동작시 잡음과 같은 요인에 의해서 감압된 내부 공급 전압(VIVC)이 순간적으로 상승(shooting)하거나 상기 내부 공급 전압(VIVC)보다 높은 전압들[예를들면, 부스팅 레벨(boosting level), 외부 공급 전압] 간의 단락 불량에 의해서 상기 내부 공급 전압(VIVC)이 상승할 수 있다. 이러한 경우, 순간적으로 상승된 상기 내부 공급 전압(VIVC)에 의해서, 반도체 장치의 소모 전력이 증가하고 사용 소자에 대한 스트레스가 가해지며 내부 회로단의 동작 특성의 변경[예를들면, 인버터의 트립 포인트(trip_point) 상승]과 같은 문제점들이 발생하게 되었다.

따라서 본 발명의 목적은 상술한 제반 문제점을 해결하기 위해 제안된 것으로서, 내부 공급 전압이 여러 가지 요인에 의해서 순간적으로 상승할 경우 이를 미리 설정된 레벨로 클램프하여 일정하게 유지시키기 위한 반도체 장치의 내부 전압 발생 회로를 제공하는 데 있다.

도 1은 종래 기술에 따른 반도체 장치의 내부 전압 발생 회로를 보여주는 회로도;

도 2는 도 1의 비교기의 상세 회로를 보여주는 회로도;

도 3은 도 2의 비교기의 출력 파형을 보여주는 파형도;

도 4는 본 발명의 실시예에 따른 반도체 장치의 내부 전압 발생 회로를 보여주는 회로도;

도 5A 내지 도 5B는 도 4의 클램프 회로의 또 다른 실시예에 따른 회로들을 보여주는 회로도;

도 6는 본 발명에 따른 내부 전원 전압의 출력 파형과 종래의 내부 전원 전압의 출력 파형을 비교하기 위한 파형도,

*도면의 주요 부분에 대한 부호 설명

20 : 비교 회로40 : 챠지 펌프 회로

60 : 클램프 회로

상술한 바와같은 목적을 달성하기 위한 본 발명의 일특징에 의하면, 외부 공급 전압을 받아들여서, 일정한 내부 공급 전압을 발생하는 반도체 장치의 내부 전압 발생 회로에 있어서: 상기 내부 공급 전압의 출력을 위한 출력 노드와; 소정의 기준 전압의 레벨과 상기 내부 공급 전압의 레벨을 비교하고, 비교된 결과에 따른 비교 신호를 발생하는 비교 수단과; 상기 비교 신호가 활성화될 때 상기 출력 노드로 전하를 공급하는 챠지 펌프 수단 및; 상기 출력 노드 상의 상기 내부 공급 전압 레벨이 상기 기준 전압 레벨보다 높을 때 상기 출력 노드를 방전시켜서 상기 출력 노드의 전압 레벨이 상기 기준 전압 레벨과 동일해지도록 하는 클램프 수단을 포함한다.

이 실시예에 있어서, 상기 비교 수단은; 상기 기준 전압이 인가되는 반전 입력 단자와, 상기 내부 공급 전압이 인가되는 비반전 입력 단자 및, 상기 비교 신호의 출력을 위한 출력 단자를 갖는 차동 증폭기를 포함한다.

이 실시예에 있어서, 상기 챠지 펌프 수단은; 상기 외부 공급 전압이 인가되는 소오스와, 상기 출력 노드에 접속되는 드레인 및, 상기 비교 신호가 인가되는 게이트를 갖는 제 1 PMOS 트랜지스터를 포함한다.

이 실시예에 있어서, 상기 클램프 수단은; 제 1 노드와, 상기 기준 전압이 인가되며 상호 접속된 드레인 및 게이트와, 상기 제 1 노드에 접속되는 소오스를 갖는 NMOS 트랜지스터와, 접지 전압이 인가되는 접지 단자와, 상기 제 1 노드에 접속되는 드레인과, 상기 접지 단자에 접속되는 소오스 및, 상기 제 1 노드에 접속되는 게이트를 갖는 제 2 PMOS 트랜지스터를 포함한다.

이 실시예에 있어서, 상기 NMOS 트랜지스터는; 상기 제 2 PMOS 트랜지스터의 문턱전압과 동일하거나, 낮은 문턱전압 조정 공정에 의해서 상기 제 2 PMOS 트랜지스터의 문턱전압보다 낮은 문턱전압을 갖는 NMOS 트랜지스터로 구성된다.

이 실시예에 있어서, 상기 클램프 수단은; 상기 기준 전압이 인가되는 소오스와, 상기 제 1 노드에 상호 접속되는 게이트 및 드레인을 갖는 제 3 PMOS 트랜지스터와, 상기 제 1 노드에 접속되는 드레인과, 상기 접지 단자에 접속되는 소오스 및, 상기 제 1 노드에 접속되는 게이트를 갖는 제 4 PMOS 트랜지스터를 포함한다.

이 실시예에 있어서, 상기 제 3 PMOS 트랜지스터는; 상기 제 4 PMOS 트랜지스터의 문턱전압과 동일하거나, 낮은 문턱전압 조정 공정에 의해서 상기 제 4 PMOS 트랜지스터의 문턱전압보다 낮은 문턱전압을 갖는 PMOS 트랜지스터로 구성된다.

이 실시예에 있어서, 상기 클램프 수단은; 상기 기준 전압이 인가되는 애노드 및, 상기 제 1 노드에 접속되는 캐소드를 갖는 다이오드와, 상기 제 1 노드에 접속되는 드레인과, 상기 접지 단자에 접속되는 소오스 및, 상기 제 1 노드에 접속되는 게이트를 갖는 제 5 PMOS 트랜지스터를 포함한다.

이 실시예에 있어서, 상기 다이오드는; 상기 제 5 PMOS 트랜지스터의 문턱전압과 동일하거나, 낮은 문턱전압 조정 공정에 의해서 상기 제 5 PMOS 트랜지스터의 문턱전압보다 낮은 문턱전압을 갖는 PN접합 다이오드로 구성된다.

이 실시예에 있어서, 상기 클램프 수단은; 상기 제 1 노드와 상기 접지 단자 사이에 접속되며, 상기 제 1 노드에 챠지되는 소정 레벨의 전압을 안정적으로 보장하기 위한 바이어스를 부가적으로 포함한다.

이 실시예에 있어서, 상기 바이어스는 저항으로 구성된다.

이와같은 회로에 의해서, 내부 공급 전압이 순간적으로 상승되는 것을 방지할 수 있다.

이하 본 발명의 실시예에 따른 참조도면 도 4 내지 도 6에 의거하여 상세히 설명한다.

도 4 내지 도 6에 있어서, 도 1 내지 도 3의 구성요소와 동일한 기능을 갖는 구성요소에 대해서 동일한 참조 번호를 병기한다.

도 4에는 본 발명의 바람직한 실시예에 따른 반도체 장치의 내부 전압 발생 회로를 보여주는 회로도가 도시되어 있다.

도 4에서, 비교 회로(20)는 기준 전압(VREFP) 레벨과 내부 공급 전압(VIVC) 레벨을 비교하고, 비교된 결과에 따른 비교 신호(S_COMP)를 발생한다. 상기 비교 회로(20)는 상기 기준 전압(VREFP)이 인가되는 반전 입력 단자(-)와 상기 내부 공급 전압(VIVC)이 인가되는 비반전 입력 단자(+)와 상기 비교 신호(S_COMP)의 출력을 위한 출력 단자를 갖는 차동 증폭기(C1)로 구성되어 있다. 상기 기준 전압(VREFP) 레벨이 상기 내부 공급 전압(VIVC) 레벨보다 높을 때, 상기 비교 회로(20)는 상기 내부 공급 전압(VIVC) 레벨이 상기 기준 전압(VREFP) 레벨로 상승할 때까지 상기 비교 신호(S_COMP)를 접지 전압(VSS) 레벨로 유지한다. 그리고, 상기 접지 전압(VSS) 레벨의 상기 비교 신호(S_COMP)가 인가되는 챠지 펌프 회로(40)는 활성화되어 외부 공급 전압(EVC)이 인가되는 전원 단자(3)로부터 출력 노드(1)로 전하를 공급한다. 이에 따라 상기 내부 공급 전압(VIVC) 레벨이 상기 기준 전압(VREFP) 레벨로 상승하게 됨과 아울러 상기 비교 회로(20)는 외부 공급 전압(EVC) 레벨의 상기 비교 신호(S_COMP)를 발생한다. 이로써, 상기 챠지 펌프 회로(40)는 비활성화되어 상기 전원 단자(3)로부터 상기 출력 노드(1)로 공급되던 전하를 차단하게 된다. 상기 챠지 펌프 회로(40)는 상기 외부 공급 전압(EVC)이 인가되는 소오스와 상기 출력 노드(1)에 접속되는 드레인과 상기 비교 신호(S_COMP)가 인가되는 게이트를 갖는 PMOS 트랜지스터(MP1)로 구성되어 있다.

이때, 반도체 장치의 내부 동작에 의해서 전력 소모가 발생되면, 그에 해당되는 소모분 만큼의 상기 내부 공급 전압(VIVC)이 상기한 동작을 반복하여 반도체 장치의 내부로 공급됨으로써 반도체 장치는 정상적으로 동작하게 된다. 그러나, 반도체 장치가 정상적으로 동작할 때 잡음과 같은 요인에 의해서 감압된 상기 내부 공급 전압(VIVC)이 순간적으로 상승(shooting)하거나 상기 내부 공급 전압(VIVC)보다 높은 전압들(예를들면, 부스팅 전압, 외부 공급 전압) 간의 단락 불량에 의해서 상기 내부 공급 전압(VIVC)이 순간적으로 상승하게 된다. 이러한 경우, 클램프 회로(60)는 상기 내부 공급 전압(VIVC)이 순간적으로 상승하는 것을 미리 설정된 레벨 또는 그 이하의 레벨로 제한하게 된다. 구체적으로, 상기 클램프 회로(60)는 상기 출력 노드(1) 상의 상기 내부 공급 전압(VIVC) 레벨이 상기 기준 전압(VREFP) 레벨보다 높을 때 상기 출력 노드(1)를 방전시켜서 상기 출력 노드(1)의 전압 레벨이 상기 기준 전압(VREFP) 레벨과 동일해지도록 한다. 상기 클램프 회로(60)는 NMOS 트랜지스터(MN1), 저항(R), 그리고 PMOS 트랜지스터(MP2)로 구성되어 있다. 상기 NMOS 트랜지스터(MN1)는 상기 기준 전압(VREFP)이 인가되며 상호 접속된 게이트 및 드레인과 제 1 노드(4)에 접속된 소오스를 갖는다. 상기 PMOS 트랜지스터(MP2)는 상기 출력 노드(1)에 접속되는 소오스와 접지전압(VSS)이 인가되는 접지단자(5)에 접속되는 드레인과 상기 제 1 노드(4)에 접속되는 게이트를 갖는다. 상기 저항(R)은, 상기 제 1 노드(4)에 챠지되는 소정의 전압을 안정적으로 보장하기 위한 것으로서, 상기 제 1 노드(4)와 상기 접지 단자(5) 사이에 접속되어 있다.

상기 PMOS 트랜지스터(MP2)의 게이트 입력 전압을 조정하기 위한 상기 NMOS 트랜지스터(MN1)를 사용함으로써, 상기 제 1 노드(4)는 상기 기준 전압(VREFP) 레벨에서 상기 NMOS 트랜지스터(MN1)의 문턱 전압(V_tn1)만큼 감압된 전압 레벨로 항상 제한되게 된다. 상기 PMOS 트랜지스터(MP2)의 문턱 전압을 (V_tp2)라고 하면, 상기 출력 노드(1) 상의 상기 내부 공급 전압(VIVC) 레벨이 {VREFP + (V_tp2- V_tn1)} 레벨 이상이 될 때, 상기 PMOS 트랜지스터(MP2)는 턴-온된다. 이로써, 상기 내부 공급 전압(VIVC)이 여러 가지 요인에 의해 순간적으로 상승하더라도, 상기 클램프 회로(60)를 통해 상기 내부 공급 전압(VIVC)은 상기 {VREFP + (V_tp2- V_tn1)} 레벨로 일정하게 클램프된다.

가장 이상적인 본 발명의 실현 방법의 하나로 상기 PMOS 트랜지스터(MP2)의 게이트 입력 전위를 조정하기 위한 상기 NMOS 트랜지스터(MN1)를 상기 PMOS 트랜지스터(MP2)의 문턱전압과 동일하게 설정하거나 그것보다 낮은 문턱전압을 갖는 트랜지스터로 대체함으로써, 상기 내부 공급 전압(VIVC)의 레벨을 상기 기준 전압(VREFP)의 레벨로 클램프할 수 있다. 그러나, 이는 실제 공정 진행시 동일 크기와 동일 제작 환경을 갖는 트랜지스터라도 서로 다른 문턱전압을 가질 수 있다. 이로인해, 상기 NMOS 트랜지스터(MN1)의 문턱전압이 상기 PMOS 트랜지스터(MP2)의 문턱 전압보다 높은 문턱전압을 갖게되면, 상기 PMOS 트랜지스트(MP2)가 항상 턴-온될 것이다.

그러므로, 본 발명의 가장 현실적인 실현의 예로서, 게이트 입력 전위를 조정하기 위한 상기 NMOS 트랜지스터(MN1)의 문턱 전압을 상기 PMOS 트랜지스터(MP2)의 문턱 전압보다 항상 낮게 가져갈 수 있는 낮은 문턱 전압 조정 공정(예를들면, Low_vtn implantation 공정)을 적용함으로써 실현할 수 있다. 또한, 상기 PMOS 트랜지스터(MP2)의 게이트 입력 전위를 조정하기 위한 상기 NMOS 트랜지스터(MN1) 대신에, 도 5A와 도 5B에 도시된 바와같이, PMOS 트랜지스터(MP3)와 PN접합 다이오드(D1) 중 어느 하나를 사용할 수 있다. 상기 PMOS 트랜지스터(MP3)와 상기 PN접합 다이오드(D1) 역시 상기 PMOS 트랜지스터(MP2)의 문턱전압과 동일하거나 낮은 문턱전압을 가짐을 주의하여야 한다. 도 6에는 본 발명의 바람직한 실시예에 따른 내부 공급 전압의 파형과 종래 기술에 따른 내부 공급 전압의 파형을 비교하기 위한 파형도가 도시되어 있다.

상기한 바와같이, 내부 공급 전압이 여러 가지 요인에 의해서 순간적으로 상승할 경우 본 발명에 따른 클램프 회로를 통해 {VREFP + (V_tp2- V_tn1)} 레벨로 일정하게 클램프된다. 이로써, 순간적인 내부 공급 전압의 상승에 따른 반도체 장치의 소모 전력이 증가, 사용 소자에 대한 스트레스, 그리고 내부 회로단의 동작 특성의 변경(예를들면, 인버터의 트립 포인트 상승)과 같은 문제점들을 개선할 수 있다.

Claims

내부 전압을 출력하기 위한 출력노드와; 상기 내부 전압과 기준 전압을 비교하고 그 결과에 따른 비교 신호를 발생하는 수단과; 상기 비교 신호에 응답하여 상기 출력 노드에 전하를 공급하기 위한 수단과; 상기 내부 전압이 상기 기준 전압보다 작은 경우, 상기 내부 전압이 상기 기준 전압과 동일할 때까지 상기 출력 노드를 방전시키기 위한 수단을 포함하는 반도체 장치의 내부 전압 공급 회로.
제1항에 있어서, 상기 출력 노드를 방전시키기 위한 수단은 제1노드와; 드레인과 상기 드레인에 접속되는 게이트와 그리고 상기 제1노드에 접속되는 소오스를 갖는 N채널 트랜지스터와; 접지와; 상기 제1노드와 접지사이에 접속되는 저항과; 그리고 상기 출력 노드에 접속되는 소오스와 상기 접지에 접속되는 드레인과 그리고 상기 제1노드에 접속되는 게이트를 갖는 제1P채널 트랜지스터를 포함하는 반도체 장치의 내부 전압 공급 회로.
제2항에 있어서, 상기 N채널 트랜지스터의 드레솔드 전압은 상기 제1P채널 트랜지스터의 드레솔드 전압과 동일하거나 높은 반도체 장치의 내부 전압 공급 회로.
제2항에 있어서, 상기 출력 노드를 방전시키기 위한 수단은 상기 기준 전압을 인가받는 소오스와 드레인과 상기 드레인에 접속되는 게이트를 갖는 제2P채널 트랜지스터와; 상기 제1노드와 접지사이에 접속되는 저항과; 상기 출력 노드에 접속되는 소오스와 상기 접지에 접속되는 드레인과 상기 제2P채널 트랜지스터의 드레인에 접속되는 게이트를 갖는 제3P채널 트랜지스터를 포함하는 반도체 장치의 내부 전압 공급 회로.
제4항에 있어서, 상기 제2P채널 트랜지스터의 드레솔드 전압은 상기 제3P채널 트랜지스터의 드레솔드 전압과 동일하거나 작은 반도체 장치의 내부 전압 공급 회로.
제1항에 있어서, 상기 출력 노드를 방전시키기 위한 수단은 상기 기준 전압을 인가받는 애노드와 상기 제1노드에 접속되는 캐소드를 갖는 다이오드와; 상기 제1노드와 접지사이에 접속되는 저항과; 그리고 상기 출력 노드에 접속되는 소오스와 상기 접지에 접속되는 드레인과 상기 다이오드의 캐소드에 접속되는 게이트를 갖는 제4P채널 트랜지스터를 포함하는 반도체 장치의 내부 전압 공급 회로.
제6항에 있어서, 상기 다이오드의 드레솔드 전압은 상기 제4P채널 트랜지스터의 드레솔드 전압과 동일하거나 낮은 반도체 장치의 내부 전압 공급 회로.
제6항에 있어서, 상기 내부 전압과 상기 기준 전압을 비교하기 위한 수단은 차동 증폭기를 포함하는 반도체 장치의 내부 전압 공급 회로.