KR101405415B1 - 클럭 타이밍 조정장치 및 이를 이용하는 연속시간 델타-시그마 변조기 - Google Patents

클럭 타이밍 조정장치 및 이를 이용하는 연속시간 델타-시그마 변조기 Download PDF

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Abstract

본 발명은 델타-시그마 변조기에 사용되는 클럭들의 시간차를 조정하는 클럭 타이밍 조정장치 및 델타-시그마 변조기에 관한 것이다. 본 발명의 실시 예에 따른 클럭 타이밍 조정장치는 전력검출부 및 타이밍조정부를 포함한다. 상기 전력검출부는 복수의 클럭시간차들을 가지는 제1 및 제2 클럭의 쌍들을 이용하여 발생되며 상기 클럭시간차들에 대응하는 입력신호들을 수신하고, 상기 입력신호들의 전력들을 검출하고, 상기 전력이 최소가 되는 클럭시간차에 대응하는 제어신호를 출력하고, 상기 타이밍조정부는 기준클럭 및 상기 제어신호를 수신하고, 상기 제어신호에 따라 상기 전력이 최소가 되는 상기 클럭시간차를 가지는 상기 제1 및 제2 클럭을 출력한다.

Description

클럭 타이밍 조정장치 및 이를 이용하는 연속시간 델타-시그마 변조기{CLOCK TIMING ADJUSTMENT DEVICE AND CONTINUOUS TIME DELTA-SIGMA MODULATOR USING THE SAME}
본 발명은 델타-시그마 변조기에 관한 것으로, 보다 상세하게는 델타-시그마 변조기에 사용되는 클럭들의 시간차를 조정하는 클럭 타이밍 조정장치 및 델타-시그마 변조기에 관한 것이다.
델타-시그마 변조기는 델타 변조방식으로부터 파생된 아날로그 대 디지털 또는 디지털 대 아날로그 변조방식을 이용하는 신호변환기이다. 이 방식은 1960년대 초기에 이미 제시되었으나 반도체 기술의 발달에 따라 최근에는 유무선 통신시스템에 널리 쓰이게 되었다. 유무선 통신시스템에서 델타-시그마 변조기를 사용하는 이유는 다중 통신에 용이하고, 저전력 시스템 구현이 가능하기 때문이다.
일반적으로 델타-시그마 변조기는 연속시간(Continuous Time, CT)-적분기, 디지털 대 아날로그 변환기(Digital to Analog Converter, DAC) 및 양자화기 등의 회로 블록을 포함하고, 각각의 회로블록은 입출력 신호 사이에 시간지연을 발생시킨다. 각 회로블록의 시간지연은 델타-시그마 변조기의 안정성을 크게 저하시킨다. 특히, CT-적분기 및 DAC가 발생시키는 시간지연을 보상하는 것은 델타-시그마 변조기의 안정성 및 성능 저하를 방지하기 위해서 중요하다.
본 발명이 해결하고자 하는 기술적 과제는, 기준클럭을 제어하여 일정한 시간차를 가지는 제1 및 제2 클럭을 출력하는 클럭 타이밍 조정장치를 제공함에 있다.
본 발명이 해결하고자 하는 다른 기술적 과제는, 델타-시그마 변조된 출력의 전력을 검출하는 클럭 타이밍 조정장치 및 델타-시그마 변조기를 제공함에 있다.
본 발명이 해결하고자 하는 또 다른 기술적 과제는, CT-적분기 및 DAC의 시간지연을 보상하기 위해서 양자화기 클럭 및 DAC 클럭의 시간차를 조정하는 델타-시그마 변조기를 제공함에 있다.
본 발명이 해결하고자 하는 또 다른 기술적 과제는, 하드웨어의 큰 부담없이 저비용으로 시간지연으로 인한 델타-시그마 변조기의 안정성 및 성능 저하를 방지하는 클럭 타이밍 조정장치 및 델타-시그마 변조기를 제공함에 있다.
상기 목적들을 달성하기 위한 본 발명의 실시 예에 따른 클럭 타이밍 조정장치는 복수의 클럭시간차들을 가지는 제1 및 제2 클럭의 쌍들을 이용하여 발생되며 상기 클럭시간차들에 대응하는 입력신호들을 수신하고, 상기 입력신호들의 전력들을 검출하고, 상기 전력이 최소가 되는 클럭시간차에 대응하는 제어신호를 출력하는 전력검출부 및 기준클럭 및 상기 제어신호를 수신하고, 상기 제어신호에 따라 상기 기준클럭으로부터 상기 전력이 최소가 되는 상기 클럭시간차를 가지는 상기 제1 및 제2 클럭을 출력하는 타이밍조정부를 포함한다.
상기 목적들을 달성하기 위한 본 발명의 다른 실시 예에 따른 델타-시그마 변조기는 입력신호 및 복수의 클럭시간차들을 가지는 제1 및 제2 클럭의 쌍들을 수신하고, 상기 입력신호를 상기 클럭시간차들에 대응하여 각각 델타-시그마 변조방식으로 변조한 출력신호들을 출력하는 델타-시그마 변조부, 상기 클럭시간차들에 대응하는 상기 출력신호들의 전력들을 검출하고, 상기 전력이 최소가 되는 클럭시간차에 대응하는 제어신호를 출력하는 전력검출부 및 기준클럭 및 상기 제어신호를 수신하고, 상기 제어신호에 따라 상기 기준클럭으로부터 상기 전력이 최소가 되는 상기 클럭시간차를 가지는 상기 제1 및 제2 클럭을 출력하는 타이밍조정부를 포함한다.
위와 같은 본 발명 실시 예적 구성들에 따르면, 기준클럭을 제어하여 일정한 시간차를 가지는 제1 및 제2 클럭이 출력된다.
또한, 델타-시그마 변조된 출력의 전력이 검출된다.
또한, CT-적분기 및 DAC의 시간지연을 보상하기 위해서 양자화기 클럭 및 DAC 클럭의 시간차가 조정된다.
또한, 하드웨어의 큰 부담없이 저비용으로 시간지연으로 인한 델타-시그마 변조기의 안정성 및 성능 저하가 방지된다.
도 1은 본 발명의 제 1 실시 예에 따른 클럭 타이밍 조정장치를 나타내는 블록도;
도 2는 도 1의 전력검출부를 나타내는 블록도;
도 3은 도 1의 타이밍조절부를 나타내는 블록도;
도 4는 도 3의 가변지연기를 나타내는 블록도;
도 5는 도 3의 다른 가변지연기 나타내는 블록도;
도 6은 본 발명의 제 2 실시 예에 따른 델타-시그마 변조기를 보여주는 블록도; 및
도 7은 본 발명의 제 2 실시 예에 따른 델타-시그마 변조기의 작동을 보여주는 순서도이다.
앞의 일반적인 설명 및 다음의 상세한 설명 모두 예시적이라는 것이 이해되어야 하며, 청구된 발명의 부가적인 설명이 제공되는 것으로 여겨져야 한다. 참조 부호들이 본 발명의 바람직한 실시 예들에 상세히 표시되어 있으며, 그것의 예들이 참조 도면들에 표시되어 있다. 가능한 어떤 경우에도, 동일한 참조 번호들이 동일한 또는 유사한 부분을 참조하기 위해서 설명 및 도면들에 사용된다. 이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있도록 본 발명의 실시 예를 첨부된 도면을 참조하여 설명한다.
명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
또한, 명세서에 기재된 "...부", "...기", "장치" 등의 용어는 적어도 하나의 기능이나 동작을 처리하는 단위를 의미하며, 이는 하드웨어나 소프트웨어 또는 하드웨어 및 소프트웨어의 결합으로 구현될 수 있다.
델타-시그마 변조기에 포함된 양자화기는 큰 시간지연을 발생시키지만 이를 보상하는 방법은 이미 제안되었다. 그러나 이미 제안된 방법을 사용하더라도 DAC 및 CT-적분기의 시간지연에 의한 안정성 저하는 보상되지 않는다.
델타-시그마 변조기의 양자화기 클럭(샘플링 타이밍) 및 DAC 클럭(스위칭 타이밍)의 타이밍이 정확히 일치하고, DAC 및 CT-적분기의 시간지연이 없다면 델타-시그마 변조기는 설계목표와 동일한 안정성 및 성능을 가진다. 하지만 각 회로블록은 유한한 속도를 가지므로 각각의 DAC 및 CT-적분기에서 시간지연이 발생하게 되고, 델타-시그마 변조기의 안정성 및 성능이 저하된다. 어떤 시스템의 안정성이 저하된다는 것은 해당 시스템의 전달함수 극점이 불안정한 영역(제1 및 제 4 사분면)으로 이동함을 의미하고, 델타- 시그마 변조기의 잡음전달특성(Noise Transfer Function, NTF) 상에서 에너지가 높아지는 부분이 발생하게 한다. 그 결과 고주파 양자화 잡음이 증가한다. 즉, 입력신호를 인가하지 않았을 때 출력의 전력이 높다면 델타-시그마 변조기의 안정성이 낮다고 볼 수 있다. 결국 입력신호를 인가하지 않았을 때 델타-시그마 변조기의 출력신호의 전력을 검출하여 델타-시그마 변조기의 안정성 여부를 측정할 수 있고, 양자화기 클럭 및 DAC 클럭의 시간차를 조정하여 DAC 및 CT-적분기의 시간지연을 보상할 수 있다.
제 1 실시 예
도 1은 본 발명의 제 1 실시 예에 따른 클럭 타이밍 조정장치를 보여주는 블록도이다. 도 1을 참조하면, 클럭 타이밍 조정장치(100)는 전력검출부(110) 및 타이밍조정부(120)를 포함한다.
도 1에서, 전력검출부(110)는 입력신호를 수신하고, 입력신호의 전력을 검출하고, 제어신호를 출력한다. 수신된 입력신호는 일정한 클럭시간차를 가지는 복수의 클럭(일반적으로 두 개의 클럭)에 의해서 본 발명의 제 1 실시 예의 외부장치(미도시)에서 발생되어 전력검출부(110)로 전달된 신호이다. 각각의 입력신호는 각각의 클럭시간차에 대응한다. 전력검출부(110)는 적어도 둘 이상의 클럭시간차들에 각각 대응하는 입력신호들의 전력들을 검출한다. 입력신호에서 검출된 전력은 잡음전달특성 상의 에너지와 비례한다. 따라서 전력검출부(110)는 이들을 상호 비교하여 입력신호의 잡음전달특성을 판단한다. 전력검출부(110)는 검출된 전력이 최소가 되는 클럭시간차를 특정하는 제어신호 발생시키고, 발생된 제어신호를 타이밍조정부(120)로 전달한다.
도 1에서, 타이밍조정부(120)는 기준클럭 및 제어신호를 수신하고, 제어신호에 따라 전력이 최소가 되는 클럭시간차를 가지는 제1 및 제2 클럭을 출력한다. 제어신호는 입력신호의 잡음전달특성이 가장 좋은 경우의 클럭시간차에 대한 정보로서 타이밍조정부(120)에 전달된다. 타이밍조정부(120)는 수신된 제어신호에 따라 기준클럭을 기반으로 전력이 최소가 되는 클럭시간차를 가지는 제1 및 제2 클럭을 생성하여 출력한다.
전력검출부
도 2는 본 발명의 제 1 실시 예에 따른 클럭 타이밍 조정장치에 포함된 전력검출부의 구제적 구성을 보여주는 블록도이다. 도 2를 참조하면, 전력검출부(110)는 미분기(111), 절대값누적기(112) 및 제어기(113)를 포함한다.
신호의 잡음전달특성을 판단하기 위해서, 신호에서 전력을 검출하는 방법의 다양한 예가 있을 수 있다. 특히 정확한 신호의 전력은 수학식(1)과 같다.
Figure 112010068377815-pat00001
여기서, N은 신호의 개수를 나타내고 D(i)는 디지털 신호를 나타낸다. 그러나 수학식(1)과 같이 제곱연산 후 합을 수행하는 것은 매우 정확한 전력을 검출할 수 있으나, 이를 구현하기 위한 회로의 구성 등은 복잡하거나 커지게 된다. 본 발명의 주된 목적은 신호의 전력을 정확하게 검출하는 것이 목적이 아니고, 검출된 전력의 크기를 상호 비교하여 잡음전달특성을 판단하는 것이 주된 목적이다. 따라서 수학식(1)을 정확히 구현하기보다 이를 간소화하여 전력 검출을 위한 하드웨어 및/또는 소프트의 구성을 간소화할 필요가 있다. 신호의 전력은 수학식(2)와 같이 미분 절대값 합(Power_das)을 이용할 수 있다.
Figure 112010068377815-pat00002
여기서, 미분 절대값의 합(Power_das)은 수학식(2)에 보이는 바와 같이 근사적으로 수학식(1)의 전력에 비례하기 때문에, 전력의 크기를 상호 비교하는 것은 수학식(2)의 미분 절대값의 합(Power_das)을 통해서도 충분히 가능해진다. 결국 수학식(2)를 사용하여 신호의 전력을 검출할 수 있다.
도 2에서, 미분기(111)는 입력신호를 수신하고, 수신된 입력신호를 미분한 미분값을 절대값누적기(112)로 출력한다.
도 2에서, 절대값누적기(112)는 미분기(111)의 출력인 미분값을 수신하고, 수신된 미분값을 절대값으로 누적한 누적값을 출력한다.
도 2에서, 제어기(113)는 절대값누적기(112)의 출력인 누적값을 수신하고, 누적값을 수신한 후 각각의 클럭시간차에 대응하여 절대값누적기를 초기화하고, 수신된 누적값들을 상호 비교하여 크기가 최소가 되는 경우의 클럭시간차를 특정하는 제어신호 발생시키고, 발생된 제어신호를 타이밍조정부(120)로 전달한다.
미분기(111), 절대값누적기(112) 및 제어기(113)는 기술분야의 통상의 당업자가 다양한 방법으로 구성할 수 있으므로 자세한 설명은 생각한다.
또한, 전력검출부(110)는 수학식(1)을 통해서 구현될 수도 있다. 이 경우에는 전력검출부(110)는 곱셈기(미도시), 누적기(미도시) 및 제어기(미도시)를 포함한다. 곱셈기는 입력신호를 수신하고, 수신된 입력신호를 제곱한 제곱값을 누적기로 출력한다. 누적기는 제곱값을 수신하고, 수신된 제곱값을 누적한 누적값을 출력한다. 제어기는 누적값을 수신하고, 누적값을 수신한 후 각각의 클럭시간차에 대응하여 누적기를 초기화하고, 수신된 누적값들을 상호 비교하여 크기가 최소가 되는 경우의 클럭시간차를 특정하는 제어신호를 발생시키고, 발생된 제어신호를 타이밍조정부로 전달한다.
타이밍조정부
도 3은 본 발명의 제 1 실시 예에 따른 타이밍 조정장치에 포함된 타이밍조정부의 구체적 구성을 보여주는 블록도이다. 도 2를 참조하면, 타이밍조정부(120)는 고정지연기(121) 및 가변지연기(122)를 포함한다.
도 3에서, 고정지연기(121)는 기준클럭을 수신하고, 제1 클럭을 출력한다. 고정지연기(121)는 수신된 기준클럭을 초기에 설정되는 일정한 시간만큼 지연시키고, 이를 제1 클럭으로 출력한다.
도 3에서, 가변지연기(122)는 기준클럭 및 제어신호를 수신하고, 제2 클럭을 출력한다. 가변지연기는(122)는 수신된 기준클럭을 제어신호에 따라 가변되는 시간만큼 지연시키고, 이를 제2 클럭으로 출력한다.
결국, 타이밍조정부(120)는 제1 및 제2 클럭을 출력하고, 제어신호에 따라 제1 클럭과 제2 클럭 사이의 시간차를 입력신호의 전력이 최소가 되는 클럭시간차로 조정할 수 있다.
가변지연기
도 4는 본 발명의 제 1 실시 예에 따른 타이밍 조정장치에 포함된 가변지연기의 구체적 구성을 보여주는 블록도이다. 도 4를 참조하면, 가변지연기(122a)는 적어도 둘 이상의 지연셀(123)들 및 지연선택셀(124)을 포함한다.
도 4에서, 각각의 지연셀(123)은 서로 직렬로 연결되고, 셀입력 신호를 수신하고, 수신된 셀입력 신호를 초기에 설정된 일정한 시간만큼 지연시키고, 이를 셀출력 신호로서 출력한다.
직렬연결의 첫 번째 지연셀(123)의 셀입력 신호는 기준클럭이다. 각각의 지연셀(123)의 셀출력 신호는 직렬연결의 다음 지연셀(123)의 셀입력 신호가 된다. 또한 각각의 셀출력 신호는 지연선택셀(124)에 전달된다.
도 4에서, 지연선택셀(124)은 지연셀(123)들의 셀출력 신호들 및 제어신호를 수신하고, 제2 클럭을 출력한다. 지연선택셀(124)은 수신된 제어신호에 따라 지연셀들의 셀출력 신호들 중에서 어느 하나를 제2 클럭으로 출력한다. 따라서 가변지연기(122a)는 제어신호에 따라 기준클럭을 원하는 시간만큼 지연시킨 제2 클럭을 출력할 수 있다.
결국 타이밍조정부(120)는 도 4의 가변지연기(122a)의 출력인 제2 클럭과 도 3의 고정지연기(121)의 출력인 제1 클럭 사이의 클럭시간차를 원하는 만큼 가변적으로 조정할 수 있다.
도 5는 본 발명의 제 1 실시 예에 따른 타이밍 조정장치에 포함된 가변지연기의 다른 구체적 구성을 보여주는 블록도이다. 도 5를 참조하면, 가변지연기(122b)는 둘 이상의 지연셀(125)들을 포함한다.
도 5에서, 각각의 지연셀(125)은 서로 직렬로 연결되고, 셀입력 신호 및 제어신호를 수신하고, 수신된 셀입력 신호를 수신된 제어신호에 따라 가변되는 시간만큼 지연시키고, 이를 셀출력 신호로 출력한다. 직렬연결의 첫 번째 지연셀(125)의 셀입력 신호는 기준클럭이다. 각각의 지연셀(125)의 셀출력 신호는 직렬연결의 다음 지연셀(125)의 셀입력 신호가 된다. 직렬연결의 마지막 지연셀(125)의 셀출력 신호는 제2 클럭이 된다. 따라서 가변지연기(122b)는 제어신호에 따라 기준클럭을 원하는 시간만큼 지연시킨 제2 클럭을 출력할 수 있다.
결국 타이밍조정부(120)는 도 4의 가변지연기(122b)의 출력인 제2 클럭과 도 3의 고정지연기(121)의 출력인 제1 클럭 사이의 클럭시간차를 원하는 만큼 가변적으로 조정할 수 있다.
제 2 실시 예
도 6은 본 발명의 제 2 실시 예에 따른 델타-시그마 변조기를 보여주는 블록도이다. 도 6을 참조하면, 델타-시그마 변조기(200)는 델타-시그마 변조부(210) 및 클럭 타이밍 조정장치(100)를 포함하고, 클럭 타이밍 조정장치(100)는 전력검출부(110) 및 타이밍조정부(120)를 포함한다.
도 6에서, 델타-시그마 변조부(210)는 입력신호 및 제1 및 제2 클럭을 수신하고, 수신한 입력신호를 델타-시그마 변조 방식으로 변조한 출력신호를 출력한다. 제1 및 제2 클럭은 적어도 둘 이상의 클럭시간차들을 가진다. 델타-시그마 변조부(210)가 델타-시그마 ADC(Analog to Digital Converter)인 경우, 입력신호는 아날로그 신호이고 출력신호는 디지털 신호이다. 반대로 델타-시그마 변조부(210)가 델타-시그마 DAC인 경우, 입력신호는 디지털 신호이고 출력신호는 아날로그 신호이다. 출력신호(디지털 또는 아날로그 신호)는 클럭 타이밍 조정장치(100)에 전달된다.
구체적으로 델타-시그마 변조부(210)가 델타-시그마 ADC인 경우를 살펴보면, 제1 및 제2 클럭은 각각 양자화기 클럭 및 DAC 클럭이거나 또는 각각 DAC 클럭 및 양자화기 클럭이 된다. 각각의 디지털 신호는 특정한 클럭시간차에 각각 대응되고, 클럭 타이밍 조정장치(100)에 전달된다.
도 6에서, 클럭 타이밍 조정장치(100)에 포함된 전력검출부(110)는 델타-시그마 변조부(210)의 디지털 신호를 수신하고, 수신된 디지털 신호의 전력을 각각의 클럭시간차에 대응하여 검출하고, 전력이 최소가 되는 클럭시간차에 대응하는 제어신호를 출력하여 타이밍조정부(120)로 전달한다.
도 6에서, 타이밍조정부(120)는 제어신호 및 기준클럭을 수신하고, 제어신호에 따라 기준클럭을 지연시켜 전력이 최소가 되는 클럭시간차를 가지는 제1 및 제2 클럭을 출력한다.
델타-시그마 변조부(210)가 델타-시그마 DAC인 경우는 앞서 설명한 델타-시그마 ADC인 경우를 통해 쉽게 이해할 수 있으므로 자세한 설명은 생략한다.
도 6에서, 전력검출부(110) 및 타이밍조정부(120)의 구체적 구성 및 상세한 설명은 앞서 도 1 내지 도 5에서 살펴본 바와 같다.
결국 델타-시그마 변조기(200)는 출력신호의 전력을 검출하여 델타-시그마 변조기(200)의 잡음전달특성이 가장 좋은 클럭시간차를 가지는 양자화기 클럭 및 DAC 클럭으로 동작하게 된다. 즉, 본 발명의 일 실시 예에 따른 델타-시그마 변조기(200)는 일반적인 델타-시그마 변조기와 달리 CT-적분기(미도시) 및 DAC(미도시)에서 발생되는 시간지연에 의한 안정성 및 성능 저하문제를 해결할 수 있다. 또한 본 발명의 일 실시 예에 따른 델타-시그마 변조기(200)의 양자화기 클럭 및 DAC 클럭의 시간차는 기설정된 고정된 값이 아니라, 변조 과정에서 조정되는 가변된 값이다. 양자화기 클럭 및 DAC 클럭의 시간차는 변조 과정을 통해서 자동으로 조정된다.
또한 도 6에서, 입력신호는 특정한 신호가 될 수도 있지만, 특정한 신호에 한정되지 않는다. 델타-시그마 변조기(200)의 잡음전달특성을 분석하기 위해서 입력신호를 제거한 경우에는, 도 6의 출력신호는 특정한 입력신호에 응답하는 출력신호가 아닌 잡음신호에 응답하는 출력신호가 될 것이다.
도 7은 잡음전달특성을 분석하기 위해서 입력신호를 제거한 경우, 본 발명의 제 2 실시 예에 따른 델타-시그마 변조기의 작동을 보여주는 순서도이다. 도 7을 참조하면, 위의 경우 델타-시그마 변조기의 작동은 인력신호 제거단계(S310a), 출력신호의 전력검출단계(S310b), 전력 최소여부 판단단계(S320), 제어신호 제공단계(S330), 제1 및 제2 클럭 제공단계(S340), 입력신호 제거해제단계(S350) 및 델타-시그마 변조기 작동단계(S360)를 포함한다.
한편, 본 발명의 상세한 설명에서는 구체적인 실시 예에 관하여 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도 내에서 여러 가지로 변형할 수 있다. 예를 들어, 대역 통과 필터의 세부적 회로 구성이나 전 후단의 연결 관계는 사용 환경이나 용도에 따라 다양하게 변화 또는 변경될 수 있을 것이다. 그러므로 본 발명의 범위는 상술한 실시 예에 국한되어 정해져서는 아니 되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.

Claims (14)

  1. 삭제
  2. 복수의 클럭시간차들을 가지는 제1 및 제2 클럭의 쌍들을 이용하여 발생되며 상기 클럭시간차들에 각각 대응하는 입력신호들을 수신하고, 상기 입력신호들의 전력들을 검출하고, 상기 전력이 최소가 되는 클럭시간차에 대응하는 제어신호를 출력하는 전력검출부; 및
    기준클럭 및 상기 제어신호를 수신하고, 상기 제어신호에 따라 상기 기준클럭으로부터 상기 전력이 최소가 되는 상기 클럭시간차를 가지는 상기 제1 및 제2 클럭을 출력하는 타이밍조정부를 포함하되,
    상기 전력검출부는,
    상기 입력신호들을 미분하고, 미분값들을 출력하는 미분기;
    상기 미분값들을 수신하고, 상기 미분값들을 절대값으로 누적하고, 상기 클럭시간차들에 대응하는 누적값들을 출력하는 절대값누적기; 및
    상기 누적값들을 수신하고, 상기 절대값누적기를 초기화하고, 상기 누적값이 최소가 되는 상기 클럭시간차에 대응하는 제어신호를 출력하는 제어기를 포함하는 클럭 타이밍 조정장치.
  3. 복수의 클럭시간차들을 가지는 제1 및 제2 클럭의 쌍들을 이용하여 발생되며 상기 클럭시간차들에 각각 대응하는 입력신호들을 수신하고, 상기 입력신호들의 전력들을 검출하고, 상기 전력이 최소가 되는 클럭시간차에 대응하는 제어신호를 출력하는 전력검출부; 및
    기준클럭 및 상기 제어신호를 수신하고, 상기 제어신호에 따라 상기 기준클럭으로부터 상기 전력이 최소가 되는 상기 클럭시간차를 가지는 상기 제1 및 제2 클럭을 출력하는 타이밍조정부를 포함하되,
    상기 전력검출부는,
    상기 입력신호들을 제곱하고, 제곱값들을 출력하는 곱셈기;
    상기 제곱값들을 수신하고, 상기 제곱값들을 누적하고, 상기 클럭시간차들에 대응하는 누적값들을 출력하는 누적기; 및
    상기 누적값들을 수신하고, 상기 누적기를 초기화하고, 상기 누적값이 최소가 되는 상기 클럭시간차에 대응하는 제어신호를 출력하는 제어기를 포함하는 클럭 타이밍 조정장치.
  4. 제 2 항 또는 제 3 항에 있어서,
    상기 타이밍조정부는,
    상기 기준클럭을 수신하고, 상기 기준클럭을 고정된 시간만큼 지연시킨 상기 제1 클럭을 출력하는 고정지연기; 및
    상기 기준클럭 및 상기 제어신호를 수신하고, 상기 기준클럭을 상기 제어신호에 따라 가변되는 시간만큼 지연시킨 상기 제2 클럭을 출력하는 가변지연기를 포함하는 클럭 타이밍 조정장치.
  5. 제 4 항에 있어서,
    상기 가변지연기는,
    셀입력 신호를 수신하고, 상기 셀입력 신호를 일정한 시간만큼 지연시킨 셀출력 신호를 출력하는 적어도 둘 이상의 지연셀들; 및
    상기 셀출력 신호들 및 상기 제어신호를 수신하고, 상기 제어신호에 따라 상기 셀출력 신호들 중 어느 하나를 출력하는 지연선택셀을 포함하고,
    상기 지연셀들은 서로 직렬로 연결되고, 상기 직렬연결의 첫 번째 지연셀의 상기 셀입력 신호는 상기 기준클럭이고, 상기 지연선택셀이 출력하는 신호는 상기 제2 클럭인 클럭 타이밍 조정장치.
  6. 제 4 항에 있어서,
    상기 가변지연기는,
    셀입력 신호 및 상기 제어신호를 수신하고, 상기 셀입력 신호를 상기 제어신호에 따라 가변되는 시간만큼 지연시킨 셀출력 신호를 출력하는 적어도 둘 이상의 지연셀들을 포함하고,
    상기 지연셀들은 서로 직렬로 연결되고, 상기 직렬연결의 첫 번째 지연셀의 상기 셀입력 신호는 상기 기준클럭이고, 상기 직렬연결의 마지막 지연셀의 상기 셀출력 신호는 상기 제2 클럭인 클럭 타이밍 조정장치.
  7. 삭제
  8. 입력신호 및 복수의 클럭시간차들을 가지는 제1 및 제2 클럭의 쌍들을 수신하고, 상기 입력신호를 상기 클럭시간차들에 대응하여 각각 델타-시그마 변조방식으로 변조한 출력신호들을 출력하는 델타-시그마 변조부;
    상기 출력신호들을 수신하고, 상기 출력신호들의 전력들을 검출하고, 상기 전력이 최소가 되는 클럭시간차에 대응하는 제어신호를 출력하는 전력검출부; 및
    기준클럭 및 상기 제어신호를 수신하고, 상기 제어신호에 따라 상기 기준클럭으로부터 상기 전력이 최소가 되는 상기 클럭시간차를 가지는 상기 제1 및 제2 클럭을 출력하는 타이밍조정부를 포함하되,
    상기 전력검출부는,
    상기 출력신호들을 미분하고, 미분값들을 출력하는 미분기;
    상기 미분값들을 수신하고, 상기 미분값들을 절대값으로 누적하고, 상기 클럭시간차들에 대응하는 누적값들을 출력하는 절대값누적기; 및
    상기 누적값들을 수신하고, 상기 절대값누적기를 초기화하고, 상기 누적값이 최소가 되는 상기 클럭시간차에 대응하는 제어신호를 출력하는 제어기를 포함하는 델타-시그마 변조기.
  9. 입력신호 및 복수의 클럭시간차들을 가지는 제1 및 제2 클럭의 쌍들을 수신하고, 상기 입력신호를 상기 클럭시간차들에 대응하여 각각 델타-시그마 변조방식으로 변조한 출력신호들을 출력하는 델타-시그마 변조부;
    상기 출력신호들을 수신하고, 상기 출력신호들의 전력들을 검출하고, 상기 전력이 최소가 되는 클럭시간차에 대응하는 제어신호를 출력하는 전력검출부; 및
    기준클럭 및 상기 제어신호를 수신하고, 상기 제어신호에 따라 상기 기준클럭으로부터 상기 전력이 최소가 되는 상기 클럭시간차를 가지는 상기 제1 및 제2 클럭을 출력하는 타이밍조정부를 포함하되,
    상기 전력검출부는,
    상기 출력신호들을 제곱하고, 제곱값들을 출력하는 곱셈기;
    상기 제곱값들을 수신하고, 상기 제곱값들을 누적하고, 상기 클럭시간차들에 대응하는 누적값들을 출력하는 누적기; 및
    상기 누적값들을 수신하고, 상기 누적기를 초기화하고, 상기 누적값이 최소가 되는 상기 클럭시간차에 대응하는 제어신호를 출력하는 제어기를 포함하는 델타-시그마 변조기.
  10. 제 8 항 또는 제 9 항에 있어서,
    상기 타이밍조정부는,
    상기 기준클럭을 수신하고, 상기 기준클럭을 고정된 시간만큼 지연시킨 상기 제1 클럭을 출력하는 고정지연기; 및
    상기 기준클럭 및 상기 제어신호를 수신하고, 상기 기준클럭을 상기 제어신호에 따라 가변되는 시간만큼 지연시킨 상기 제2 클럭을 출력하는 가변지연기를 포함하는 델타-시그마 변조기.
  11. 제 10 항에 있어서,
    상기 가변지연기는,
    셀입력 신호를 수신하고, 상기 셀입력 신호를 일정한 시간만큼 지연시킨 셀출력 신호를 출력하는 적어도 둘 이상의 지연셀들; 및
    상기 셀출력 신호들 및 상기 제어신호를 수신하고, 상기 제어신호에 따라 상기 셀출력 신호들 중 어느 하나를 출력하는 지연선택셀을 포함하고,
    상기 지연셀들은 서로 직렬로 연결되고, 상기 직렬연결의 첫 번째 지연셀의 상기 셀입력 신호는 상기 기준클럭이고, 상기 지연선택셀이 출력하는 신호는 상기 제2 클럭인 델타-시그마 변조기.
  12. 제 10 항에 있어서,
    상기 가변지연기는,
    셀입력 신호 및 상기 제어신호를 수신하고, 상기 셀입력 신호를 상기 제어신호에 따라 가변되는 시간만큼 지연시킨 셀출력 신호를 출력하는 적어도 둘 이상의 지연셀들을 포함하고,
    상기 지연셀들은 서로 직렬로 연결되고, 상기 직렬연결의 첫 번째 지연셀의 상기 셀입력 신호는 상기 기준클럭이고, 상기 직렬연결의 마지막 지연셀의 상기 셀출력 신호는 상기 제2 클럭인 델타-시그마 변조기.
  13. 제 8 항 또는 제 9 항에 있어서,
    상기 제1 및 제2 클럭은 각각 양자화기 클럭 및 DAC 클럭이거나 또는 각각 DAC 클럭 및 양자화기 클럭인 델타-시그마 변조기.
  14. 제 8 항 또는 제 9 항에 있어서,
    상기 델타-시그마 변조부가 수신하는 상기 입력신호의 입력여부를 제어하는 입력제어부를 더 포함하는 델타-시그마 변조기.
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