CN104270124B - 基于边沿相加的时钟延迟调节电路及其集成芯片 - Google Patents

基于边沿相加的时钟延迟调节电路及其集成芯片 Download PDF

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Abstract

本发明提供一种基于边沿相加的时钟延迟调节电路及其集成芯片，其中，时钟延迟调节电路包括时钟延迟单元，用于对从其输入端输入的时钟信号做相等间隔延迟，以得到至少三个间隔相等时间的延迟时钟信号并予以输出；权系数单元，用于根据其输入端输入的数字码生成与延迟时钟信号个数相同的权重信号并予以输出；边沿相加单元，用于接收延迟时钟信号和权重信号，并依据权重信号将延迟时钟信号做加权求和处理后予以输出，以得到具有与延迟时钟信号个数相同的连续时钟上升沿/连续时钟下降沿的新时钟信号；另外，还可将时钟延迟调节电路做成一种集成芯片。本发明很好地解决了现有时钟延迟调节电路调节精确低而无法满足高精确分时采样要求的问题。

Description

基于边沿相加的时钟延迟调节电路及其集成芯片
技术领域
本发明涉及一种集成电路领域，特别是涉及一种时钟延迟的调节电路。
背景技术
在分时采样ADC中，需要精确控制采样发生时刻。其中，采样电路由采样时钟来控制，通过调节采样时钟发生时间可以来控制采样发生时刻，而采样时钟发生时间可以通过调节采样时钟传输路径延迟来实现。
在现有的采样发生时刻控制技术中，主要是通过采用基于延迟单元选择方法的时钟延迟调节电路来实现对采样发生时刻的控制。例如，参见图1，示出了一种基于延迟单元选择的时钟延迟调节电路，包括多个依次串联连接的延迟单元和一个选择电路，所述多个延迟单元的输出端分别连接至所述选择电路。其时钟延迟调节原理为：输入时钟信号Kin依次经过多个延迟单元后得到多个延迟不同的时钟信号K1、K2、K3、K4，它们相对于原输入时钟信号Kin依次增加一个延迟单元延迟，之后所述时钟K1、K2、K3、K4被送入所述选择电路，根据数字码S0和S1的不同取值选择其中一个延迟时钟信号予以输出Kout。
由上述可知，现有的基于延迟单元选择的时钟延迟调节电路调节精度为一个延迟单元延迟时间。就目前的半导体工艺来说，延迟单元的延迟时间只能达到10-12秒的量级，远远不能满足高速、高精确分时采样ADC对于精确时钟延迟调节的要求。
所以，如何进一步提高时钟传输路径延迟的精度以满足分时采样ADC的要求就成了本技术领域亟待解决的问题。
发明内容
鉴于以上所述现有技术的缺点，本发明的目的在于提供一种基于边沿相加的时钟延迟调节电路，用于解决现有时钟传输路径延迟调节的精确度不高而难以满足高速、高精确分时采样ADC技术要求的问题。
为实现上述目的及其它相关目的，本发明提供以下技术方案：
一种基于边沿相加的时钟延迟调节电路，包括：时钟延迟单元，用于对从其输入端输入的时钟信号做相等间隔延迟，以得到至少三个间隔相等时间的延迟时钟信号并予以输出；权系数单元，用于根据其输入端输入的数字码生成与所述延迟时钟信号个数相同的权重信号并予以输出；边沿相加单元，用于接收所述延迟时钟信号和所述权重信号，并依据所述权重信号将所述延迟时钟信号做加权求和处理后予以输出，以得到具有与所述延迟时钟信号个数相同的连续时钟上升沿/与所述延迟时钟信号个数相同的连续时钟下降沿的新时钟信号。
优选地，在上述基于边沿相加的时钟延迟调节电路中，所述三个权重信号中的其中一权重信号为其它所有权重信号的平均值。
优选地，在上述基于边沿相加的时钟延迟调节电路中，所述三个延迟时钟信号包括第一延迟时钟信号、第二延迟时钟信号及第三延迟时钟信号。
作为上述优选方案的进一步优化，所述三个权重信号依次为第一权重信号、第三权重信号及第二权重信号，且所述第二权重信号为第一权重信号和第三权重信号的平均值。
优选地，在上述基于边沿相加的时钟延迟调节电路中，所述时钟延迟单元包括四个具有相同结构的延迟电路，分别为第一延迟电路、第二延迟电路、第三延迟电路及第四延迟电路，所述第一延迟电路的输入端用于接收所述时钟信号，且所述第一延迟电路的输出端输出所述第一延迟时钟信号并连接所述第二延迟电路的输入端，所述第二延迟电路的输出端输出所述第二延迟时钟信号并连接所述第三延迟电路的输入端，所述第三延迟电路的输出端输出所述第三延迟时钟信号并连接所述第四延迟电路的输入端，所述第四延迟电路的输出端悬空。
作为上述优选方案的进一步优化，所述权系数单元包括：数模转换器，用于将自权系数单元输入端输入的数字码转换成一对差分模拟信号并予以输出；放大器，用于接收所述差分模拟信号并予以放大后输出；驱动电路，用于接收经所述放大器放大后的差分模拟信号并将其分成三个权重信号并予以输出。
作为上述优选方案的更进一步优化，所述驱动电路包括所述驱动电路包括第一射极跟随器、第二射极跟随器、以及第一电阻和第二电阻，其中，所述第一电阻和第二电阻的阻值相等，并且：所述第一射极跟随器由第三电阻、第一三极管及第一直流电流源和源电压构成，其中，所述第一三极管的基极为所述驱动电路的输入端，所述第一三极管的发射极连接所述第一直流电流源的一端，所述第一直流电流源的另一端连接源电压的负极，所述第一三极管的集电极连接第三电阻的一端，所述第三电阻的另一端连接源电压的正极；所述第二射极跟随器由第四电阻、第二三极管及第二直流电流源和源电压构成，其中，所述第二三极管的基极为所述驱动电路的输入端，所述第二三极管的发射极连接所述第二直流电流源的一端，所述第二直流电流源的另一端连接源电压的负极，所述第二三极管的集电极连接第四电阻的一端，所述第四电阻的另一端连接源电压的正极；所述第一电阻的一端连接所述第一三极管的发射极，所述第一电阻的另一端连接所述第二电阻的一端，所述第二电阻的另一端连接所述第二三极管的发射极，所述第一三极管和第二三极管的基极用于接收所述经所述放大器放大后的差分模拟信号，所述第一三极管和第二三极管的发射极、及所述第一电阻和第二电阻之间用于输出所述权重信号。
作为上述优选方案的再进一步优化，所述边沿相加单元由第五电阻和第六电阻、第三直流电流源、源电压、以及与所述延迟时钟信号个数相同的差分对电路构成，所述差分对电路包括第一差分对电路、第二差分对电路、第三差分对电路，并且：所述第一差分对电路由第三三极管、第四三极管、及第九三极管构成，所述第三三极管和所述第四三极管的基极作为第一差分对电路的第一输入端，所述第三三极管和所述第四三极管的集电极作为所述第一差分对电路的输出端，所述第三三极管和所述第四三极管的发射极共同连接到所述第九三极管的集电极，所述第九三极管的基极作为所述第一差分对电路的第二输入端；所述第二差分对电路由第五三极管、第六三极管、及第十三极管构成，所述第五三极管和所述第六三极管的基极作为第二差分对电路的第一输入端，所述第五三极管和所述第六三极管的集电极作为所述第二差分对电路的输出端，所述第五三极管和所述第六三极管的发射极共同连接到所述第十三极管的集电极，所述第十三极管的基极作为所述第二差分对电路的第二输入端；所述第三差分对电路由第七三极管、第八三极管、及第十一三极管构成，所述第七三极管和所述第八三极管的基极作为所述第三差分对电路的第一输入端，所述第七三极管和所述第八三极管的集电极作为所述第三差分对电路的输出端，所述第七三极管和所述第八三极管的发射极共同连接到所述第十一三极管的集电极，所述第十一三极管的基极作为所述第三差分对电路的第二输入端；所述第九三极管、所述第十三极管及所述第十一三极管的发射极分别共同连接至所述第三直流电流源的一端，所述第三直流电流源的另一端连接至所述源电压的负极；所述第五电阻的一端共同连接至所述第三三极管、第五三极管及第七三极管的集电极，所述第五电阻的另一端连接至所述源电压的正极，所述第六电阻的一端共同连接至所述第四三极管、第六三极管及第八三极管的集电极，所述第六电阻的另一端分别连接至所述源电压的正极。
优选地，在上述基于边沿相加的时钟延迟调节电路中，所述时钟单元为一差分信号。
如上所述，本发明具有以下有益效果：通过把时钟信号的进行等间隔延得到多个延迟时钟信号，并利用数字码生成与所述多个延迟时钟信号数量相同的权重信号，从而将所述多个延迟时钟信号根据所述权重信号进行加权求和，以得到与时钟信号幅度相同的但具有多段连续的上升沿/下降沿的新时钟信号，那么只需要改变数字码即可实现整体抬升或者下降新时钟信号的上升沿/下降沿，从而来实现转换电平发生时间的提前或者延迟，从而实现时钟传输路径延迟的增加或减少，本发明相对现有的通过延迟单元选择的方法，其调节精确可达10-15(fs)秒数量级，远远高于现有的延迟调节精度，从而很好地解决了传统时钟延迟调节方法和电路调节精确低而不能满足高速、高精确分时采样ADC对精确时钟延迟调节要求的问题。
附图说明
图1显示为现有技术中一种基于延迟单元选择的时钟延迟调节电路原理图。
图2显示为本发明基于边沿相加的时钟延迟调节电路的原理图。
图3显示为基于边沿相加的时钟延迟调节电路的原理说明图。
图4为本发明基于边沿相加的时钟延迟调节电路中时钟延迟单元在实施例中的原理图。
图5为本发明基于边沿相加的时钟延迟调节电路中权系数单元在一实施例的原理图。
图6为图5权系数单元中的驱动电路的原理图。
图7为本发明基于边沿相加的时钟延迟调节电路中边沿相加单元在一实施例的原理图。
图8a为时钟延迟单元输出的三个延迟时钟信号。
图8b为边沿相加单元在没有延迟调节的情况下所输出的新时钟信号。
图8c为边沿相加单元在延迟调节的情况下和没有延迟调节的情况下输出的新时钟信号对比图。
附图标号说明
1 时钟延迟单元
11a 第一延迟电路
11b 第二延迟电路
11c 第三延迟电路
11d 第四延迟电路
2 权系数单元
21 数模转换器
22 放大器
23 驱动电路
231 第一射极跟随器
233 第二射极跟随器
3 边沿相加单元
31a 第一差分对电路
31b 第二差分对电路
31c 第三差分对电路
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其它优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。需说明的是，在不冲突的情况下，以下实施例及实施例中的特征可以相互组合。
需要说明的是，以下实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图式中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。
请参阅图2，示出了本发明基于边沿相加的时钟延迟调节电路的原理图，在本发明中，所述基于边沿相加的时钟延迟调节电路包括时钟延迟单元1、权系数单元2及边沿相加单元3，其中，时钟延迟单元1用于对从其输入端输入的时钟信号做相等间隔延迟，以得到至少三个间隔相等时间的延迟时钟信号并予以输出；权系数单元2用于根据其输入端输入的数字码生成与所述延迟时钟信号个数相同的权重信号并予以输出；边沿相加单元3用于接收所述延迟时钟信号和所述权重信号，并依据所述权重信号将所述延迟时钟信号做加权求和处理后予以输出，以得到具有与所述延迟时钟信号个数相同的连续时钟上升沿/与所述延迟时钟信号个数相同的连续时钟下降沿的新时钟信号。
在以上所述技术方案中，通过权系数单元2产生的至少三个权重信号来对应调节所述至少三个延迟时钟信号的幅值，以保证边沿相加单元3输出的所述新时钟信号的幅度与输入所述时钟延迟单元1的时钟信号的幅度相同，那么只要改变输入权系数单元2的数字码即可得到不同的权重信号，即可抬高或降低所述至少三段连续时钟上升沿或者三段连续时钟下降沿中某一段的幅度，以改变转换电平的发生时刻，从而达到时钟延迟或提前调节的目的。
进一步地，这里将对上述基于边沿相加的时钟延迟调节电路实现时钟传输路径延迟的增加或减少的原理做详细说明。见图3，图中的横轴表示时间，纵轴表示电压，其中V0表示转换电平。为了说明方便，这里以时钟信号的上升沿调节为例进行说明(本发明对于下降沿也具有同样的调节效果，这对于本领域技术人员是很容易理解的，故下文将默认以时钟信号的上升沿为例进行说明)。据图3可知，当时钟信号K1整体垂直上升得到时钟信号K1'，转换电平V0的发生时刻由To变成Te，相当于时钟信号K1'相对时钟信号K1提前了To-Te的时间，或者说整个时钟路径延迟减少了To-Te的时间。基于这种方式的时钟延迟调节，调节步长可以远远低于时钟信号上升沿/下降沿，达到10-15秒的精度。而基于边沿相加的时钟延迟调节电路所改变的只是时钟信号的上升沿或下降沿，从而在保持时钟信号整体幅度不变的情况下改变该时钟信号的上升沿或下降沿的部分沿段的整体抬升或下降，以实现时钟的延迟调节。所以，相对于现有的基于延迟单元选择方法，本发明中时钟延迟调节的精度得到很大的提高。
为了使本领域的技术人员更加清楚的了解本发明的技术方案，下面将对所述基于边沿相加的时钟延迟调节电路的技术方案作详细的说明。在下文中，将对所述时钟延迟单元1产生三个延迟时钟信号和所述权系数单元2产生三个权重信号的情况为例进行技术实现说明，对应地，所述边沿相加单元3将生成三段连续时钟上升沿，本领域的技术人员可以依据该技术实现说明，在不付出创造性劳动的情况下而得到大于三个延迟时钟信号的实现方案。另外，为便于叙述，令三个延迟时钟信号为：第一延迟时钟信号、第二延迟时钟信号、第三延迟时钟信号；令三个权重信号为：第一权重信号、第二权重信号、第三权重信号；令三段连续时钟上升沿包括：第一段、第二段、第三段。
具体地，请参见图4，示出了本发明基于边沿相加的时钟延迟调节电路中时钟延迟单元1在一实施例的原理图，所述时钟延迟单元1包括了四个相同结构的延迟电路，分别为：第一延迟电路11a、第二延迟电路11b、第三延迟电路11c及第四延迟电路11d，其中，第一延迟电路11a、第二延迟电路11b、第三延迟电路11c及第四延迟电路11d依次按照输出端连接输入端的方式串联连接，即时钟信号由第一延迟电路11a的输入端输入，第一延迟电路11a的输出端输出第一延迟时钟信号并连接第二延迟电路11b的输入端，第二延迟电路11b的输出端输出第二延迟时钟信号并连接第三延迟电路11c的输入端，第三延迟电路11c的输出端输出第三延迟时钟信号并连接第四延迟电路11d的输入端，而第四延迟电路11d的输出悬空不做处理。这里，第四延迟电路11d相当于第三延迟电路11c的负载，从而保证了第一延迟电路11a、第二延迟电路11b及第三延迟电路11c的负载相同，也即保证了第一延迟时钟信号、第二延迟时钟信号、第三延迟时钟信号依次间隔相等时间延迟。
更具体地，在图4中的四个延迟电路采用差分电路来实现，那么输入时钟延迟单元1的时钟信号应当为一对差分信号，相应地，所述第一延迟时钟信号、第二延迟时钟信号、第三延迟时钟信号也均为一对差分信号。对于延迟时钟信号的获取在现有技术中是常见的技术，而且差分电路也是本领域公知的电路结构，对于本领域技术人员而言，通过上述示例说明，完全可以利用公知知识和上述技术说明来实现三个延迟时钟信号的获取，故不再赘述。
进一步地，见图5，示出了本发明基于边沿相加的时钟延迟调节电路中权系数单元2在一实施例的原理图，所述权系数单元2包括数模转换器21(英文Digital to analogconverter，简称DAC)、放大器22、驱动电路23三部分，其中，数模转换器21用于将自权系数单元2输入端输入的数字码转换成一对差分模拟信号并予以输出；所述放大器22用于接收所述差分模拟信号并予以放大后输出；所述驱动电路23，用于接收经所述放大器22放大后的差分模拟信号并将其分成三个权重信号并予以输出。
具体地，在上述权系数单元2中，所述数模转换器21可以是采用常用的数模转换电路，也可以是各种标准的数模转换器21芯片。同样，放大器22也是一样，只要满足可以对所述差分模拟信号进行线性放大即可，例如可以采用一般差分放大器22电路等。另外，所述驱动电路23可以采用两个射极跟随器及两个阻值相等的第一电阻(即图示中的电阻R1，下同)和第二电阻(即图示中的电阻R2，下同)来予以实现，请参见图6，两个射极跟随器包括第一射极跟随器231和第二射极跟随器233，第一射极跟随器231和第二射极跟随器233的射极通过第一电阻和第二电阻来予以串联连接，所述第一电阻和第二电阻的阻值相等。所述第一射极跟随器231和第二射极跟随器233的基极用于接收所述经所述放大器22放大后的差分模拟信号，并由所述第一射极跟随器231和第二射极跟随器233的射极和所述第一电阻和第二电阻之间输出所述三个权重信号，即所述第一电阻和第二电阻之间输出第二权重信号，所述第一射极跟随器231和第二射极跟随器233输出所述第一权重信号和第三权重信号，从而保证了第二权重信号不变并为所述第一权重信号和第三权重信号平均值。
更具体地，所述第一射极跟随器231和第二射极跟随器233可以采用图6所示结构，即所述第一射极跟随器231由第三电阻(即图示中的电阻R3，下同)、第一三极管(即示图中三极管Q1，下同)及第一直流电流源(即示图中直流电流源i1，下同)和源电压构成，其中，所述第一三极管的基极为所述驱动电路23的输入端，所述第一三极管的发射极连接所述第一直流电流源的一端，所述第一三极管的集电极连接第三电阻的一端，所述第一直流电流源的另一端连接源电压的负极，所述第三电阻的另一端连接源电压的正极；同样，所述第二射极跟随器233由第四电阻(即图示中的电阻R4，下同)、第二三极管(即示图中三极管Q2，下同)及第二直流电流源(即示图中直流电流源i2，下同)和源电压构成，其中，所述第二三极管的基极为所述驱动电路23的输入端，所述第二三极管的发射极连接所述第二直流电流源的一端，所述第二三极管的集电极连接第四电阻的一端，所述直流电流源的另一端连接源电压的负极，所述第四电阻的另一端连接源电压的正极。
应当理解，权系数单元2中数模转换器21(DAC)、放大器22及驱动电路23是本技术领域的常用电路，通过上述技术方案的公开，本领域的技术人员可以在不付出创造性劳动的情况来实现上述技术方案，故不再赘述。
进一步地，见图7并结合图4和图5，示出了本发明基于边沿相加的时钟延迟调节电路中边沿相加单元3在一实施例的原理图，从图来看，所述边沿相加单元3包括一对求和第五电阻(即示图中电阻R5，下同)和第六电阻(即示图中电阻R6，下同)、第三直流电流源(即示图中直流电流源I，下同)、源电压构成、以及与所述延迟时钟信号个数相同的三个差分对电路；其中，所述三个差分对电路具体分为第一差分对电路31a、第二差分对电路31b及第三差分对电路31c，所述第一差分对电路31a由第三三极管(即示图中三极管Q3，下同)、第四三极管(即示图中三极管Q4，下同)、及第九三极管(即示图中三极管Q9，下同)构成，第三三极管和第四三极管的基极作为第一差分对电路31a的第一输入端，第三三极管和第四三极管的集电极作为第一差分对电路31a的输出端，第三三极管和第四三极管的发射极共同连接到第九三极管的集电极，第九三极管的基极作为第一差分对电路31a的第二输入端；同理，所述第二差分对电路31b由第五三极管(即示图中三极管Q5，下同)、第六三极管(即示图中三极管Q6，下同)、及第十三极管(即示图中三极管Q10，下同)构成，第五三极管和第六三极管的基极作为第二差分对电路31b的第一输入端，第五三极管和第六三极管的集电极作为第二差分对电路31b的输出端，第五三极管和第六三极管的发射极共同连接到第十三极管的集电极，第十三极管的基极作为第二差分对电路31b的第二输入端；所述第三差分对电路31c由第七三极管(即示图中三极管Q7，下同)、第八三极管(即示图中三极管Q8，下同)、及第十一三极管(即示图中三极管Q11，下同)构成，第七三极管和第八三极管的基极作为第三差分对电路31c的第一输入端，第七三极管和第八三极管的集电极作为第三差分对电路31c的输出端，第七三极管和第八三极管的发射极共同连接到第十一三极管的集电极，第十一三极管的基极作为第三差分对电路31c的第二输入端；所述第九三极管、第十三极管及第十一三极管的发射极分别共同连接至所述第三直流电流源的一端，所述第三直流电流源的另一端连接至所述源电压的负极；所述第五电阻的一端共同连接至所述第三三极管、第五三极管及第七三极管的集电极，所述第五电阻的另一端连接至所述源电压的正极，所述第六电阻的一端共同连接至所述第四三极管、第六三极管及第八三极管的集电极，所述第六电阻的另一端分别连接至所述源电压的正极。
具体地，在工作时，所述第一差分对电路31a、第二差分对电路31b及第三差分对电路31c的第一输入端用于分别对应接收所述第一延迟时钟信号、第二延迟时钟信号及第三延迟时钟信号，而所述第一差分对电路31a、第二差分对电路31b及第三差分对电路31c的第二输入端用于对应所述第一权重信号、第二权重信号及第三权重信号，最后由第一差分对电路31a、第二差分对电路31b及第三差分对电路31c的输出端共同连接后予以输出所述新时钟信号。
更具体地，在上述边沿相加单元3中，通过调节第九三极管、第十三极管及第一三极管的基极电压可实现第三直流电流源在三个差分对电路中的分配比例，所述边沿相加单元3的具体工作原理分以下两步：第一步，第一延迟时钟信号、第二延迟时钟信号及第三延迟时钟信号分别被第一差分对电路31a、第二差分对电路31b、第三差分对电路31c放大(或缩小)，放大(或缩小)倍数(即权重)分别由第一权重信号、第二权重信号、第三权重信号予以调节；第二步，第一差分对电路31a、第二差分对电路31b及第三差分对电路31c输出通过求和第五电阻和第六电阻实现加权求和。由于第一差分对电路31a、第二差分对电路31b及第三差分对电路31c的第一输入端输入的分别为间隔相等时间的第一延迟时钟信号、第二延迟时钟信号及第三延迟时钟信号，由后面的分析可知，从而实现了时钟信号上升沿的相加和调节。
进一步地，下面将对上述边沿相加单元3如何实现时钟信号上升沿的相加和调节进行详细的原理说明，请见图8a-8b并结合图4-7。具体地，可以分在没有延迟调节的情况下和在延迟调节的情况下两种情况来详细说明所述边沿相加单元3的工作原理。
第一，在没有延迟调节的情况下。
在没有延迟调节的情况下，权系数单元2输出的权重信号为cl–cr＝0，cl＝cr＝cm。这时，图7中的第三直流电流源均匀的流过三个差分对电路。如图8a，当延迟时钟信号kl+-kl-的(即时钟延迟单元1输出的第一延迟时钟信号)上升沿到来时，边沿相加单元3的输出端输出的时钟信号ko+-ko-从0上升到(图8b中的新时钟信号的第一段)；当延迟时钟信号km+-km-(即时钟延迟单元1输出的第二延迟时钟信号)的上升沿到来时，边沿相加单元3的输出端输出的时钟信号ko+-ko-从上升到(图8b中的新时钟信号的第二段)；当延迟时钟信号kr+-kr-(即时钟延迟单元1输出的第三延迟时钟信号)的上升沿到来时，边沿相加单元3的输出端输出的时钟信号ko+-ko-从上升到IR(图8b中的新时钟信号的第三段)。也即是所述新时钟信号的时钟上升沿是由所述第一段、第二段及第三段组成。
第二，在延迟调节的情况下。
在延迟调节的情况下，假设权系数单元2输出的权重信号为Δv，也就是说 图7中第三直流电流源流向左边差分对电路(即第一差分对电路31a)的尾电流将增加同时流向右边差分对电路(即第二差分对电路31b)的尾电流将减少这里gm是第九三极管或者第十三极管、第十一三极管的跨导(它们具有相同的尺寸，故跨导相同)。在这种情况下，当延迟时钟信号kl+-kl-(即时钟延迟单元1输出的第一延迟时钟信号)的上升沿到来时，边沿相加单元3的输出端输出的时钟信号ko+-ko-从0上升到(如图8c中的新时钟信号的第一段)，且上升时间与图8b中的新时钟信号的第一段相同；当延迟时钟信号km+-km-(即时钟延迟单元1输出的第二延迟时钟信号)的上升沿到来时，输出时钟信号上升到(如图8c中新时钟信号的的第二段)，且该段与图8b中新时钟信号的的第二段完全相同，只是整体垂直上升了高度，这样转换电平的发生时间提前了秒，或者说时钟延迟减少了秒，这里a为新时钟信号的第二段的斜率；当延迟时钟信号kr+-kr-(即时钟延迟单元1输出的第三延迟时钟信号)的上升沿到来时，边沿相加单元3的输出端输出的时钟信号ko+-ko-从上升到(图8c中新时钟信号的的第三段)，同理在延迟调节情况下所述边沿相加单元3所输出的所述第一段、第二段及第三段也是构成了所述新时钟信号的时钟上升沿，从上述整个调节过程来看，在延迟调节情况下输出的新时钟信号和在没有延迟调节的情况下输出的新时钟信号在总高度上是保持不变，即新时钟信号的幅值是保持不变的。
进一步地，在上述延迟调节的情况中，
上式中τ为图8c中新时钟信号的的第二段上升时间，那么将(2)代入上述中，即可得到：
另外，
上式中Vt为一正比于绝对温度的物理常数，把(4)代入(3)有
由于Δv是权系数单元2输出的权重信号，所以
Δv＝N*LSB (6)
上式中N是输入权系数单元2的数字码，LSB是DAC电路的步长，把(6)代入(5)有
由上式可以看出时钟延迟时间可以用数字码来控制，而且从上面的分析可以看出这种调节方式，调节步长远远低于时钟的上升/下降沿，可以达到10-15秒(fs)的量级。
另外，在实际应用过程中，可以将本发明基于边沿相加的时钟延迟调节电路做成集成电路芯片，从而提供一种具有时钟延迟调节的集成芯片。
综上所述，本发明通过把时钟上升沿整体抬升或者下降来实现转换电平发生时间的提前或者延迟，从而实现时钟传输路径延迟的增加或减少，且调节精确可达10-15(fs)秒数量级，从而很好地解决了传统时钟延迟调节方法和电路调节精确低而不能满足高速、高精确分时采样ADC对精确时钟延迟调节要求的问题。所以，本发明有效克服了现有技术中的种种缺点而具高度产业利用价值。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。

Claims (9)

1.一种基于边沿相加的时钟延迟调节电路，其特征在于，包括：
时钟延迟单元，用于对从其输入端输入的时钟信号做相等间隔延迟，以得到至少三个间隔相等时间的延迟时钟信号并予以输出；
权系数单元，用于根据其输入端输入的数字码生成与所述延迟时钟信号个数相同的权重信号并予以输出，其中，所述权重信号中的其中一权重信号为其它所有权重信号的平均值；
边沿相加单元，用于接收所述延迟时钟信号和所述权重信号，并依据所述权重信号将所述延迟时钟信号做加权求和处理后予以输出，以得到具有与所述延迟时钟信号个数相同的连续时钟上升沿/与所述延迟时钟信号个数相同的连续时钟下降沿的新时钟信号。
2.根据权利要求1所述的基于边沿相加的时钟延迟调节电路，其特征在于，所述三个延迟时钟信号包括第一延迟时钟信号、第二延迟时钟信号及第三延迟时钟信号。
3.根据权利要求2所述的基于边沿相加的时钟延迟调节电路，其特征在于，所述时钟延迟单元包括四个具有相同结构的延迟电路，分别为第一延迟电路、第二延迟电路、第三延迟电路及第四延迟电路，所述第一延迟电路的输入端用于接收所述时钟信号，且所述第一延迟电路的输出端输出所述第一延迟时钟信号并连接所述第二延迟电路的输入端，所述第二延迟电路的输出端输出所述第二延迟时钟信号并连接所述第三延迟电路的输入端，所述第三延迟电路的输出端输出所述第三延迟时钟信号并连接所述第四延迟电路的输入端，所述第四延迟电路的输出端悬空。
4.根据权利要求3所述的基于边沿相加的时钟延迟调节电路，其特征在于，所述第一延迟电路、第二延迟电路、第三延迟电路及第四延迟电路分别为一差分电路，且输入所述第一延迟电路的时钟信号为一对差分信号。
5.根据权利要求1或2所述的基于边沿相加的时钟延迟调节电路，其特征在于，所述权系数单元包括：
数模转换器，用于将自所述权系数单元的输入端接收的数字码转换成一对差分模拟信号并予以输出；
放大器，用于接收所述差分模拟信号并予以放大后输出；
驱动电路，用于接收经所述放大器放大后的差分模拟信号并将其分成与所述延迟时钟信号个数相同的权重信号并予以输出。
6.根据权利要求5所述的基于边沿相加的时钟延迟调节电路，其特征在于，所述驱动电路包括第一射极跟随器、第二射极跟随器、第一电阻及第二电阻，其中，所述第一电阻和第二电阻的阻值相同，并且：
所述第一射极跟随器由第三电阻、第一三极管、及第一直流电流源和源电压构成，其中，所述第一三极管的基极为所述驱动电路的输入端，所述第一三极管的发射极连接所述第一直流电流源的一端，所述第一直流电流源的另一端连接源电压的负极，所述第一三极管的集电极连接第三电阻的一端，所述第三电阻的另一端连接源电压的正极；
所述第二射极跟随器由第四电阻、第二三极管、及第二直流电流源和源电压构成，其中，所述第二三极管的基极为所述驱动电路的输入端，所述第二三极管的发射极连接所述第二直流电流源的一端，所述第二直流电流源的另一端连接源电压的负极，所述第二三极管的集电极连接第四电阻的一端，所述第四电阻的另一端连接源电压的正极；
所述第一电阻的一端连接所述第一三极管的发射极，所述第一电阻的另一端连接所述第二电阻的一端，所述第二电阻的另一端连接所述第二三极管的发射极，所述第一三极管和第二三极管的基极用于接收所述经所述放大器放大后的差分模拟信号，所述第一三极管和第二三极管的发射极、及所述第一电阻和第二电阻之间用于输出所述权重信号。
7.根据权利要求6所述的基于边沿相加的时钟延迟调节电路，其特征在于，所述权重信号依次为第一权重信号、第三权重信号及第二权重信号，且所述第二权重信号为第一权重信号和第三权重信号的平均值。
8.根据权利要求5所述的基于边沿相加的时钟延迟调节电路，其特征在于，所述边沿相加单元由第五电阻、第六电阻、第三直流电流源、源电压以及与所述延迟时钟信号个数相同的差分对电路构成，其中，所述差分对电路分别为第一差分对电路、第二差分对电路、第三差分对电路：
所述第一差分对电路由第三三极管、第四三极管、及第九三极管构成，所述第三三极管和所述第四三极管的基极作为第一差分对电路的第一输入端，所述第三三极管和所述第四三极管的集电极作为所述第一差分对电路的输出端，所述第三三极管和所述第四三极管的发射极共同连接到所述第九三极管的集电极，所述第九三极管的基极作为所述第一差分对电路的第二输入端；
所述第二差分对电路由第五三极管、第六三极管、及第十三极管构成，所述第五三极管和所述第六三极管的基极作为第二差分对电路的第一输入端，所述第五三极管和所述第六三极管的集电极作为所述第二差分对电路的输出端，所述第五三极管和所述第六三极管的发射极共同连接到所述第十三极管的集电极，所述第十三极管的基极作为所述第二差分对电路的第二输入端；
所述第三差分对电路由第七三极管、第八三极管、及第十一三极管构成，所述第七三极管和所述第八三极管的基极作为所述第三差分对电路的第一输入端，所述第七三极管和所述第八三极管的集电极作为所述第三差分对电路的输出端，所述第七三极管和所述第八三极管的发射极共同连接到所述第十一三极管的集电极，所述第十一三极管的基极作为所述第三差分对电路的第二输入端；
所述第九三极管、所述第十三极管及所述第十一三极管的发射极分别共同连接至所述第三直流电流源的一端，所述第三直流电流源的另一端连接至所述源电压的负极；所述第五电阻的一端共同连接至所述第三三极管、第五三极管及第七三极管的集电极，所述第五电阻的另一端连接至所述源电压的正极，所述第六电阻的一端共同连接至所述第四三极管、第六三极管及第八三极管的集电极，所述第六电阻的另一端分别连接至所述源电压的正极。
9.一种基于边沿相加的时钟延迟调节集成芯片，其特征在于，所述集成芯片包括权利要求1-8中任一项所述的基于边沿相加的时钟延迟调节电路。
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