JP3656350B2 - 位相調整回路 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は位相調整回路に係り、特に、調整対象の装置を制御するクロック周波数によらず、調整範囲及び調整感度が一定で、調整の直線性及び安定度の良好な位相調整回路に関する。
【０００３】
【従来の技術】
近年、パーソナルコンピュータやワークステーション等の電子機器において、表示手段としてのディスプレイをＣＲＴ（Cathode Ray Tube：ブラウン管）からＬＣＤ（Liquid Crystal Device ：液晶表示装置）に代表される平面パネルディスプレイに置き換えようとする流れがある。また、従来のＯＨＰ（Over Head Projector ）によるプレゼンテーションに代えて、パーソナルコンピュータのディスプレイとして直接接続可能な投写型プロジェクタも一般的になりつつある。このようなプロジェクタにおいてもＬＣＤを用いたものが多い。
【０００４】
これらのディスプレイは、ＣＲＴディスプレイと同一のインタフェース及び接続方法を用いるため、現在の使用形態では、アナログＲＧＢによる信号の伝送がなされている。将来的には、デジタル伝送ということも当然考えられるが、ＣＲＴディスプレイが主流である間は、アナログＲＧＢによる伝送を前提とせざるを得ない。
【０００５】
一方、ＬＣＤに代表される平面パネルディスプレイは、ＣＲＴディスプレイとは異なり、画素が独立したユニットから構成され、離散的な構造を持つため、アナログで伝送された信号を再びサンプリングして、離散的な信号に変換してやる必要がある。元々パーソナルコンピュータからの信号は離散的な信号であり、これを連続信号に変換し、またサンプリングするということは非常に無駄なことであるが、ＣＲＴディスプレイのインタフェースを借用する前提がある限り避けられない。
【０００６】
図１４には、パーソナルコンピュータ５００からの表示出力データをＬＣＤディスプレイ６００に出力する場合のシステム（第１従来例）の構成図を示す。パーソナルコンピュータ５００内のビデオＲＡＭ（Video RAM ）５０１に保持されている表示出力ディジタルデータを、ＤＡＣ（Digial to Analog Converter：Ｄ／Ａ変換器）５０２によりアナログＲＧＢ信号に変換して、アナログＲＧＢケーブル５１０を介してＬＣＤディスプレイ６００に伝送する。
【０００７】
ＬＣＤディスプレイ６００では、受信したアナログＲＧＢ信号を、第１信号処理部６０１により、ＬＣＤ素子の非線形特性を補正するγ補正処理や、輝度及びコントラスト等の処理を行い、サンプルホールド回路（Ｓ／Ｈ）６０２によりサンプリングした後、第２信号処理部６０３により並列信号に変換してＬＣＤパネル６０４を駆動している。
【０００８】
ここで、１画素に対応する時間は画素クロックと呼ばれ、２０〜１００［ＭＨｚ］程度である。また、ＬＣＤパネル６０４を構成する素子にも幾つかの構造がある。例えば、ＳＴＮ（Super Twisted Nematic）型、或いは、個々の液晶素子に薄膜トランジスタを設けたＴＦＴ（Thin Film Transistor）型があり、更に、ＴＦＴ型の中にもアモルファスシリコンを用いたものと多結晶シリコンを用いたもの等がある。
【０００９】
多結晶シリコンを用いたＴＦＴ型においては比較的高速動作が可能なので、例えば、ビデオカムコーダに付属するビューファインダ、或いは、小型の液晶モニタのようなせいぜい２０万［画素］程度のＬＣＤパネルの場合には、画素クロックに基づきそのまま信号を読み込むことが可能である。しかしながら、パーソナルコンピュータ５００のモニタとなると、最低でも３０万［画素］もあり、フレーム周波数もテレビ信号よりもかなり高い。従って、何れの構造を採るにせよ、このような高速のクロックに基づいてそのまま信号を入力し、ＬＣＤパネル６０４に表示することはできない。例えば、アモルファスシリコンを用いたＴＦＴ型では、１水平走査線分の信号を一旦パラレル信号に変換し、１行毎に信号を書き込むようにしている。
【００１０】
また、比較的高速動作が可能な多結晶シリコンを用いたＴＦＴ型では、画素クロック周波数で送られてきた信号を、例えば２〜１２個の並列信号に変換し、読み込みに使用するクロック周波数を落として液晶パネル６０４に入力している。尚、これらの処理は、サンプルホールド回路６０２及び第２信号処理部６０３で行われている。
【００１１】
また図１５には、パーソナルコンピュータ５００からの表示出力データをＬＣＤディスプレイ７００に出力する場合の別構成によるシステム（第２従来例）の構成図を示す。本従来例は、パーソナルコンピュータ５００からアナログＲＧＢケーブル５１０を介して伝送されたアナログＲＧＢ信号を、ＡＤＣ（Analog to Digital Converter ：Ａ／Ｄ変換器）７０１により再度ディジタル信号に変換し、第１信号処理部７０２によるγ補正等の処理を施した後、複数個のＤＡＣ７０３−１〜７０３−ｎによりクロック周波数を落とした並列信号を得て、ＬＣＤパネル７０４を駆動するものである。
【００１２】
次に、第１従来例のサンプルホールド（Ｓ／Ｈ）回路６０２におけるサンプリング動作／ホールディング動作のタイミングの重要性について説明する。図１６に、第１従来例のシステムにおける各信号のタイミングチャートを示す。
【００１３】
パーソナルコンピュータ５００のＤＡＣ５０２の出力は、図１６（ａ）及び（ｂ）に示すように、画素クロックの立ち上がりで出力が変化するものとする。ここで、ＤＡＣ５０２の出力は図１６（ｂ）の点線で示すように、段階状の波形出力となるのが理想的であるが、ＤＡＣ５０２の性能並びに入出力回路やインタフェースケーブル等の影響により、例えば図１６（ｂ）の実線で示すような、なまった波形となる。同図におけるなまりは、１次の時定数による単純なものであるが、実際にはオーバーシュートを伴った波形となる等、もっと複雑な波形となる。また、このなまり等による波形歪みは、画素クロックの高い、より高精細度のモニタほど相対的に厳しいものとなる。
【００１４】
さて、このＤＡＣ５０２の出力を、サンプルホールド回路６０１（第２従来例ではＡＤＣ７０１）により再標本化するわけであるが、例えば、図１６（ｃ）に第１Ｓ／Ｈパルス（第１サンプルホールドパルス）として示すタイミングにより、ＤＡＣ５０２の出力データの後縁部をうまく標本化できれば、その出力は元の信号に比較的忠実なものとなる。ところが、図１６（ｄ）の第２Ｓ／Ｈパルス（第２サンプルホールドパルス）に示すようなタイミングで、ＤＡＣ５０２の出力データの前縁部を標本化したりすると、その出力は元の波形と著しく異なったものとなる。
【００１５】
このような現象は、コンピュータ画像出力に特有のものである。即ち、白地に黒１画素の点や細線、或いはそれを反転したような画像が、テキスト画像やグラフィック画面において極めてありふれたものであるからである。尚、カメラから取り込んだ画像では、このような現象は起こらない。
【００１６】
ところで、図１６に示したようなタイミングをうまく管理することは、実際問題としてできない。というのは、パーソナルコンピュータ５００側からは画素クロックが供給されないため、ＬＣＤディスプレイ６００において、通常、水平同期信号を基に画素クロックを再生する。一方、パーソナルコンピュータ５００側は、ＤＡＣ５０２の画素クロックと水平同期信号の位相を管理していないので、パーソナルコンピュータ５００側とＬＣＤディスプレイ６００側の画素クロックは、互いに独立して生成されたものとなる。たとえ管理しようとしても、例えば画素クロックが１００［ＭＨｚ］に近いような場合に、要求される精度を時間で表せば１〜２［ｎｓ］程度のものとなる。従って、その管理は非常に難しいものとなるし、仮にそれが可能になったとしても、今度はＬＣＤディスプレイ６００側で、数１０［ｋＨｚ］程度の水平同期信号から、１〜２［ｎｓ］の精度で画素クロックを再生することについてかなりの困難を伴う。
【００１７】
結局現在のところ、ＬＣＤディスプレイ６００側にマニュアルの位相調整を設けて、画質を見ながら位相を適当に調整している。位相を可変する手段としては、従来は、極性反転回路及び可変遅延回路により構成される手段が用いられた。非常に簡便な装置では、極性反転のみで行うというものもあるが、画質的に満足できるものではない。
【００１８】
図１７に、バイポーラトランジスタ回路による代表的な可変遅延回路の一例を示す。基本的には、差動型のＣＭＬ（Current Mode Logic）論理回路によるバッファの構成である。エミッタフォロワＱ１及びＱ２のエミッタ間に容量素子Ｃを挿入して、電流Ｉｃを制御電圧Ｖｃにより制御することにより遅延時間を制御するものである。この回路により得られる遅延の最大値は、位相に換算して理論限界が１８０［°］である。従って、調整範囲を１８０［°］確保するには最低でも２段直列接続した構成が必要である。画素クロックが変わること、並びに制御電流Ｉｃの変化幅をあまり広くとれないこと等の理由から、調整範囲は以外と狭い。従って、実際には、少なくとも４段〜８段直列接続した構成が必要となる。
【００１９】
【発明が解決しようとする課題】
しかしながら、このような従来の可変遅延回路による位相調整には、何つかの課題がある。第１に、マルチスキャンディスプレイのように何種類かの表示モードに対応するには、画素クロックが広範囲で変化する必要があるが、変化幅が広がると必要段数がより多くなる。
【００２０】
第２に、制御特性の線形性が非常に悪い。例えば図１７の可変遅延回路では、基本的には遅延時間が制御電流Ｉｃに反比例する回路であることが、線形性を悪くする理由の１つであり、また、トランジスタの周波数特性、特にＮＰＮトランジスタＱ３及びＱ４の差動バッファの遅延時間があるため、制御電流Ｉｃを増やしても遅延時間はそれに反比例して小さくはならない。尚、この現象は、特に画素クロックが高くなると著しくなる。
【００２１】
第３に、位相調整回路の目的は高精度な位相調整にあるが、その構成要素である可変遅延回路は遅延時間を設定するものである。このことは、画素クロックが変わると位相やその調整範囲が大きく変化することを意味する。即ち、調整感度が大きく変化するということは、例えば、位相調整データをディジタルデータとして与えようとした場合に、分解能を本来の調整精度からいって不必要までに上げておかなければならないという事情がある。
【００２２】
更に第４には、従来の位相調整回路では、電源電圧依存性や温度依存性という観点でも、安定な特性を得ることが難しいという事情がある。
【００２３】
本発明は、上記従来の事情に鑑みてなされたものであって、調整対象の装置を制御するクロック周波数（画素クロック周波数）によらず調整範囲、調整感度が一定で、調整の直線性、安定度の良好な位相調整回路を提供することを目的としている。
【００２５】
【課題を解決するための手段】
上記課題を解決するために、本発明の位相調整回路は、直列接続されるｎ段（ｎは正整数）の可変遅延回路を備え、最終段の可変遅延回路の出力を初段の可変遅延回路の入力に負帰還する電圧制御発振回路と、前記電圧制御発振回路の出力と外部より供給されるクロックとの位相を比較し、遅延制御信号を出力して前記電圧制御発振回路の各段の可変遅延回路における遅延時間を制御し、位相をロックさせる位相同期ループ手段と、外部より供給される位相制御信号に基づいてｋ個（ｋは少なくとも３以上の整数）の加重係数信号を出力するものであって、前記加重係数信号は、前記位相制御信号に対して概略等間隔で最大係数を与えられ、該加重係数の総和は概略一定であるよう途中区間を補間する制御信号発生回路と、前記電圧制御発振回路における各段の可変遅延回路から取り出されたｋ個の概略等位相差の信号と、前記制御信号発生回路が出力するｋ個の加重係数信号とをそれぞれ加重して当該位相調整回路の出力信号として出力する加重手段とを具備するものである。
【００２６】
また、本発明の位相調整回路は、前記制御信号発生回路を、第１及び第２のトランジスタのエミッタを接続したエミッタ共通差動トランジスタ対と、前記エミッタ共通差動トランジスタ対の共通エミッタに接続される電流源と、の組をｋ−１組具備して構成し、第１番目のエミッタ共通差動トランジスタ対の第１のトランジスタのコレクタから第１番目の加重係数信号出力が取り出され、第ｋ−１番目のエミッタ共通差動トランジスタ対の第２のトランジスタのコレクタから第ｋ番目の加重係数信号出力が取り出され、第ｉ番目（ｉは１以上で、ｋ−２以下）のエミッタ共通差動トランジスタ対の第２のトランジスタのコレクタが第ｉ＋１番目のエミッタ共通差動トランジスタ対の第１のトランジスタのコレクタと接続され、該第ｉ番目のエミッタ共通差動トランジスタ対の第２のトランジスタのコレクタから第ｉ＋１番目の加重係数信号出力が取り出され、前記ｋ−１個のエミッタ共通差動トランジスタ対の第１及び第２のトランジスタの一方のトランジスタのベースに前記位相制御信号が供給され、他方のトランジスタのベースに第１及び第２の基準電位をｋ−１個に概略等分割した電圧が供給されるものである。
【００２７】
また、本発明の位相調整回路は、前記可変遅延回路を、トランジスタと、前記トランジスタのエミッタに接続され、前記位相同期ループ手段からの遅延制御信号により制御される電流源と、を備えたエミッタフォロワ回路を２個と、第２及び第３のトランジスタのエミッタを接続したエミッタ共通差動トランジスタ対を備えたＣＭＬバッファ回路と、前記２個のエミッタフォロワ回路のそれぞれのトランジスタのエミッタ間に接続される容量素子と、を具備して構成したものである。
【００２８】
また、本発明の位相調整回路は、前記加重係数信号数または前記電圧制御発振回路から取り出される概略等位相差信号数であるｋは、ｎ＋１と等しく、第１番目から第ｎ番目までの概略等位相差信号の位相を１８０°をｎ等分するように配置し、第ｎ＋１番目の概略等位相差信号を第１番目の概略等位相差信号と逆相としたものである。
【００２９】
更に、本発明の位相調整回路は、前記加重係数信号数または前記電圧制御発振回路から取り出される概略等位相差信号数であるｋは、２・ｎ＋１と等しく、第１番目から第２・ｎ番目までの概略等位相差信号の位相を３６０°をｎ等分するように配置し、第２・ｎ＋１番目の概略等位相差信号を第１番目の概略等位相差信号と同相としたものである。
【００３０】
また、本発明の制御信号発生回路は、第１及び第２のトランジスタのエミッタを接続したエミッタ共通差動トランジスタ対と、前記エミッタ共通差動トランジスタ対の共通エミッタに接続される電流源と、の組をｋ−１組（ｋは正整数）具備し、第１番目のエミッタ共通差動トランジスタ対の第１のトランジスタのコレクタから第１番目の加重係数信号出力が取り出され、第ｋ−１番目のエミッタ共通差動トランジスタ対の第２のトランジスタのコレクタから第ｋ番目の加重係数信号出力が取り出され、第ｉ番目（ｉは１以上で、ｋ−２以下）のエミッタ共通差動トランジスタ対の第２のトランジスタのコレクタが第ｉ＋１番目のエミッタ共通差動トランジスタ対の第１のトランジスタのコレクタと接続され、該第ｉ番目のエミッタ共通差動トランジスタ対の第２のトランジスタのコレクタから第ｉ＋１番目の加重係数信号出力が取り出され、前記ｋ−１個のエミッタ共通差動トランジスタ対の第１及び第２のトランジスタの一方のトランジスタのベースに位相制御信号が供給され、他方のトランジスタのベースに第１及び第２の基準電位をｋ−１個に概略等分割した電圧が供給されるものである。
【００３１】
また、本発明の制御信号発生回路は、第２番目から第ｋ−１番目の加重係数信号出力にそれぞれ接続されるｋ−２個の電流源を具備し、前記ｋ−１個のエミッタ共通差動トランジスタ対それぞれについて、前記第１のトランジスタのベースに第１及び第２の基準電位をｋ−１個に概略等分割した電圧が供給され、前記第２のトランジスタのベースに前記位相制御信号が供給されるものである。
【００３２】
更に、本発明の制御信号発生回路は、ｋ個全ての加重係数信号出力にそれぞれ接続されるｋ個の電流源を具備し、前記ｋ−１個のエミッタ共通差動トランジスタ対それぞれについて、前記第１のトランジスタのベースに前記位相制御信号が供給され、前記第２のトランジスタのベースに第１及び第２の基準電位をｋ−１個に概略等分割した電圧が供給されるものである。
【００３３】
例えばＬＣＤ表示装置の駆動回路において、パーソナルコンピュータからの画像信号のような離散的な信号を入力とする場合、該信号の何処をサンプリングするかが非常に重要で、そのためには、入力信号とサンプルパルスの位相を調整することが不可欠である。本発明の制御信号発生回路並びにそれを用いた位相調整回路では、リング型の電圧制御発振回路により複数の概略等位相差の信号を生成し、該概略等位相差信号に対して、外部位相制御信号により制御される加重係数信号を重み付けし、重み付けされた結果によって位相調整することとしたので、画素クロック周波数によらず、調整感度及び調整範囲を一定に保つことができ、調整の直線性及び安定度を良好にすることが可能となる。
【００３４】
即ち、本発明の位相調整回路では、画素クロックに何ら関わりなく常に０〜３６０［°］の調整範囲を得ることができ、画素クロックが広範囲で変化しても、従来技術のように可変遅延回路の必要段数が増加することもないので、特に、マルチスキャンディスプレイのように何種類かの表示モードに対応する場合等に最適である。
【００３５】
また、本発明の制御信号発生回路並びにそれを用いた位相調整回路では、制御特性の直線性が良い。これは、位相制御信号に対して、概略等間隔で最大係数を与えられ、その総和が概略一定であるよう途中区間を補間して加重係数信号を生成しながらも、基本的には該加重係数信号を切り替えているためである。
【００３６】
また、本発明の位相調整回路では、遅延時間ではなく位相を制御するので、画素クロック周波数が変化しても、制御感度は変化しない、従って、直線性が良好なことと相まって、調整データをディジタルデータとして渡す場合に、分解能は最小で済むこととなる。
【００３７】
更に、本発明の位相調整回路では、温度や電源電圧変動に対して安定である。これは、可変遅延回路の遅延時間が画素クロックの位相（外部クロック）に対応するように、位相同期ループ（ＰＬＬ）手段によって自動調整されるからである。
【００３８】
【発明の実施の形態】
以下、本発明の位相調整回路及び制御信号発生回路の実施形態について、〔発明の概要〕，〔位相調整回路の実施形態１〕，〔位相調整回路の実施形態２〕，〔制御信号発生回路の実施形態〕の順に図面を参照して詳細に説明する。
【００３９】
〔発明の概要〕
図１に本発明に係る位相調整回路の概略的な構成図を示す。本発明の位相調整回路は３つの主要な要素から構成されている。即ち、ｎ段（図１では、ｎ＝４）の可変遅延回路からなるリング型の電圧制御発振回路と、リング型の電圧制御発振回路より取り出されたｎ＋１個の出力（ｖ１〜ｖ５）に位相制御信号電圧Ｖｃｐによる加重をなし、位相制御をするところの制御信号発生回路１０２と、リング型の電圧制御発振回路の出力（ｖ５）と外部画素クロックＰＣＬＫ１とを比較して位相をロックを行う位相同期ループ（ＰＬＬ）手段とを備えた構成である。
【００４０】
先ず、電圧制御発振回路は、可変遅延回路ＶＤ１〜ＶＤ４をｎ段直列に接続し、最終段の可変遅延回路ＶＤ４の出力ｖ５をインバータ１１１により位相反転して初段の可変遅延回路ＶＤ１の入力ｖ１として負帰還することにより構成することができる。可変遅延回路ＶＤ１〜ＶＤ４としては、図１７に示したようなＣＭＬ論理回路のバッファを用いた構成が、高速動作に適し、回路構成がシンプルである等の理由により、最も適した実現手段の１つである。
【００４１】
また、段数ｎは、可変遅延回路として図１７に示すようなＣＭＬ論理回路のバッファを用いた場合、少なくとも３段或いは４段を選ぶのが適当である。２段では時定数が２個しかないため、安全な発振ができないからである。尚、図１の構成例では４段に設定されている。
【００４２】
また、位相同期ループ手段（図中、Phase Det LPF ）１０１は、電圧制御発振回路の出力ｖ５と外部より供給される外部画素クロックＰＣＬＫ１との位相を比較する位相比較器と、該比較結果に基づく遅延制御信号Ｖｃｆを出力するローパスフィルタとを少なくとも具備して、電圧制御発振回路の各段の可変遅延回路ＶＤ１〜ＶＤ４における遅延時間を制御し、位相をロックさせる。
【００４３】
図１の構成の位相調整回路が外部の画素クロックＰＣＬＫ１に位相同期したとき、可変遅延回路の各段における出力の位相を考えてみる。先ず、第１段目の入力ｖ１と第４段目の出力ｖ５は逆相でなければならない。また第１段目の出力ｖ１から第４段目の出力ｖ４までの間は、それぞれτ（Ｖｃｆ）に対応する一定の位相推移がなければならないので、図２に示すような位相配置となる。即ち、０〜１８０［°］の位相面をｎ分割したような位相配置である。
【００４４】
任意のｎ段の可変遅延回路に対しては、０〜１８０［°］の位相面をｎ分割したようになる。ｎ段の可変遅延回路に対し加重のための出力点は（ｎ＋１）個、即ち、図１の構成例の場合には、出力ｖ１〜ｖ５が得られなければならず、且つ、出力ｖ１と出力ｖ（ｎ＋１）が逆相になることが必要である。さもないと、０〜１８０［°］の調整範囲が確保できない。
【００４５】
次に制御信号発生回路１０２について説明する。制御信号発生回路１０２は、位相制御電圧Ｖｃｐに対して、図３に示すような重みを持つ加重係数を発生させ、加重回路Ｗ１〜Ｗ５に供給すべきｋ個（図１では、ｋ＝ｎ＋１＝５）の加重係数信号Ｋ１〜Ｋ５を設定する。即ち、位相制御電圧Ｖｃｐに対して、加重係数信号Ｋ１から加重係数信号Ｋ５まで概略等間隔で最大係数を与えられ該加重係数の総和が概略一定となるよう、途中区間をアナログ的に補間しながら切り替えていく。
【００４６】
その結果、図１の構成において、加重回路Ｗ１〜Ｗ５により、電圧制御発振回路における各段の可変遅延回路ＶＤ１〜ＶＤ４から取り出されたｋ個の概略等位相差の信号ｖ１〜ｖ５と、制御信号発生回路１０２が出力するｋ個の加重係数信号Ｋ１〜Ｋ５とをそれぞれ加重して当該位相調整回路の出力信号として出力される内部クロックＰＣＬＫ２は、０〜１８０［°］で位相を任意に変えることができる。実際には、０〜３６０［°］の調整範囲が必要であるが、図１において、反転回路を例えば外部画素クロックＰＣＬＫ１の入力端子位置或いは内部クロックＰＣＬＫ２の出力端子位置等に挿入して、その切り替えを併用すればよい。
【００４７】
〔位相調整回路の実施形態１〕
次に、本発明の位相調整回路のより具体的な実施形態１に係る構成例について説明する。その基本的な構成は、図１に示されるものであり、各主要な構成要素として、可変遅延回路及び加重回路の回路構成を図４に、制御信号発生回路１０２の回路構成を図６にそれぞれ示す。
【００４８】
図４は、リング型の電圧制御発振回路を構成する可変遅延回路及び加重回路の回路構成図である。図４において、可変遅延回路は２段の可変遅延回路からなり、３つの出力を備えている。第１段目の可変遅延回路は、ＮＰＮトランジスタ（エミッタフォロワ）Ｑ１及びＱ２並びに容量素子Ｃ１を備えて構成されている。その出力には、加重機能を備えた出力取り出し回路（加重回路）となるエミッタ共通差動ＮＰＮトランジスタ対Ｑ３及びＱ４と、次段の可変遅延回路を駆動するＣＭＬゲート回路Ｑ５及びＱ６が接続されている。出力取り出し回路（加重回路）となるエミッタ共通差動ＮＰＮトランジスタ対Ｑ３及びＱ４は、制御信号発生回路１０２から供給される加重電流Ｉｗ１により加重され、出力Ｉｏ１及びＩｏ１Ｘとして取り出される。
【００４９】
第２段目の可変遅延回路も基本的には第１段目の可変遅延回路と同一構成であるが、相違点は、２組の出力取り出し回路（加重回路）を具備する点である。即ち、２組のエミッタ共通差動ＮＰＮトランジスタ対Ｑ９及びＱ１０とＱ１１及びＱ１２において、それぞれ加重電流Ｉｗ２とＩｗ３により加重された２組の出力Ｉｏ２及びＩｏ２ＸとＩｏ３及びＩｏ３Ｘがそれぞれ取り出される。
【００５０】
図５は、図４の可変遅延回路及び加重回路の構成を２回路用いてリング型の電圧制御発振回路及び加重回路を構成した場合の構成図である。可変遅延回路ＶＤ１〜ＶＤ４は、図４に示したように差動入出力構成なので、最終段の可変遅延回路ＶＤ４から初段の可変遅延回路ＶＤ１への帰還には、図１に示したインバータ１１１は不要で、単に差動出力を入れ替えて帰還すればよい。
【００５１】
左側のブロック２０１において、図４におけるエミッタ共通差動ＮＰＮトランジスタ対Ｑ３及びＱ４による出力取り出し回路は加重回路Ｗ２に該当する。同様に、エミッタ共通差動ＮＰＮトランジスタ対Ｑ９及びＱ１０による出力取り出し回路は加重回路Ｗ３に該当する。また、第２段目に備えられたもう１つの出力取り出し回路Ｑ１３及びＱ１４は、位相同期ループ（ＰＬＬ）手段のループを構成するための比較出力として利用されている。
【００５２】
右側のブロック２０２において、図４におけるエミッタ共通差動ＮＰＮトランジスタ対Ｑ３及びＱ４による出力取り出し回路は加重回路Ｗ４に該当する。第２段目の備えられた２組の出力取り出し回路Ｑ９及びＱ１０とＱ１１及びＱ１２は、それぞれ加重回路Ｗ１，Ｗ５として用いられる。加重回路Ｗ１及びＷ５の入力は、単に位相が反転しているのみである。そのため、出力Ｉｏ３及びＩｏ３Ｘについてのみ他の出力と反転して内部画素クロックの出力端子ＰＣＬＫ２及びＰＣＬＫ２Ｘに接続されている。
【００５３】
次に、制御信号発生回路１０２の具体的な回路構成について説明する。図６は制御信号発生回路１０２の具体的な回路構成図である。図６において、制御信号発生回路１０２は、４組のエミッタ共通差動ＮＰＮトランジスタ対Ｐ１及びＰ２，Ｐ３及びＰ４，Ｐ５及びＰ６，並びに，Ｐ７及びＰ８を備えている。各々のエミッタ共通差動ＮＰＮトランジスタ対の第１のトランジスタＰ１，Ｐ３，Ｐ５及びＰ７のベースには、高電位側の基準電圧ＶＨ及び低電位側の基準電圧ＶＬの２つの基準電圧を、３個の抵抗ＲＤ１，ＲＤ２及びＲＤ３により等分割した電圧が供給されている。また、第２のトランジスタＰ２，Ｐ４，Ｐ６及びＰ８のベースには、位相制御電圧Ｖｃｐが印加されている。
【００５４】
第１番目のエミッタ共通差動ＮＰＮトランジスタ対の第１のトランジスタＰ１のコレクタから第１番目の加重係数信号出力ＩＫ１が取り出され、第４番目のエミッタ共通差動ＮＰＮトランジスタ対の第２のトランジスタＰ８のコレクタから第５番目の加重係数信号出力ＩＫ５が取り出され、第ｉ番目（ｉは１以上で、３以下）のエミッタ共通差動ＮＰＮトランジスタ対の第２のトランジスタＰ２，Ｐ４及びＰ６のコレクタが第ｉ＋１番目のエミッタ共通差動ＮＰＮトランジスタ対の第１のトランジスタＰ３，Ｐ５及びＰ７のコレクタとそれぞれ接続され、該第ｉ番目のエミッタ共通差動ＮＰＮトランジスタ対の第２のトランジスタＰ２，Ｐ４及びＰ６のコレクタから第ｉ＋１番目の加重係数信号出力ＩＫ２，ＩＫ３及びＩＫ４がそれぞれ取り出される。
【００５５】
ここで、２つの基準電位ＶＬ及びＶＨ間を３分割した電位差をΔＶとする。これにより、各エミッタ共通差動ＮＰＮトランジスタ対の第１のトランジスタと第２のトランジスタのコレクタ電流が交差するしきい値は電位差ΔＶずつシフトする。各トランジスタのコレクタ電流をＩＱ１〜ＩＱ８とすると、それらは位相制御電圧Ｖｃｐに対して図７のような特性を示す。尚、図中のＩ２は、各電流源ＪＳ１〜ＪＳ７により供給される電流である。
【００５６】
更に、図６の回路構成に示したように、トランジスタＰ２とＰ３、Ｐ４とＰ５、Ｐ６とＰ７をそれぞれ結び、電流源による電流Ｉ２のオフセットを差し引くようにすると各加重係数信号ＩＫ１〜ＩＫ５に流れ込む電流は、図８に示すような特性となり、図１の構成例において図３の特性を持って説明したところの所望の特性が実現できることがわかる。例えば、トランジスタＰ２のコレクタＩＱ２とトランジスタＰ３のコレクタ電流ＩＱ３は差動的に動くが、電位差ΔＶだけしきい値をずらすことにより、ほぼ電位差ΔＶの間だけ加重係数信号ＩＫ２を生成することができる。
【００５７】
次に、本実施形態の位相調整回路の変形例について説明する。上記説明した実施形態１では、可変遅延回路ＶＤ１〜ＶＤ４のある段より位相同期ループ（ＰＬＬ）手段への比較出力を抽出し、各段の出力取り出し回路による重み付けをなし、合成した出力を第２の画素クロックＰＣＬＫ２として用いているが、これは取り替えても全くその機能に変わるところはない。
【００５８】
また実施形態１では、位相制御電圧Ｖｃｐによる調整範囲を０〜１８０［°］とし、位相切り替え回路を併用して０〜３６０［°］の調整範囲を得るものであったが、０〜３６０［°］の調整範囲を連続して得るように構成することもできる。図９にその原理を示す。ｖ６〜ｖ９の位相を持つ信号を備え、これに対して９出力を備える制御信号発生回路を用意すれば、０〜３６０［°］の調整範囲を連続して得ることができる。ｖ６〜ｖ９の位相を持つ信号は、ｖ１〜ｖ４の信号を用いて簡単に作ることができる。但し、この構成では、０〜３６０［°］が連続して得られるという特徴はあるものの、回路規模がそれなりに増加する。
【００５９】
また、実施形態１において、図４及び図５を用いて説明したリング型電圧制御発振回路は、エミッタ間に容量を配置した２組のエミッタフォロワによる可変遅延回路を４段用いたものであるが、最低３段あれば電圧制御発振回路はうまく発振動作をなす。即ち、可変遅延回路を３段とし、図２における信号の位相配置を４５［°］刻みではなく６０［°］刻みとすることにより、回路規模の削減を図ることができる。
【００６０】
〔位相調整回路の実施形態２〕
また、可変遅延回路段数をそのままに、図２における第１段の可変遅延回路の出力ｖ２と第３段の可変遅延回路の出力ｖ４の信号を間引き、９０［°］刻みの信号によって位相合成を行うこともできる。本発明の実施形態２に係る位相制御回路は、このことを実現した構成である。
【００６１】
図１０は、実施形態２におけるリング型電圧制御発振回路を構成する可変遅延回路及び加重回路の回路構成図である。実施形態１（図４）におけるエミッタ共通差動ＮＰＮトランジスタ対Ｑ３及びＱ４による出力取り出し回路を削除した構成である。また、リング型電圧制御発振回路及び加重回路の全体構成は図１１に示すようになる。即ち、エミッタ共通差動ＮＰＮトランジスタ対Ｑ３及びＱ４による出力取り出し回路の削除に伴い、制御信号発生回路が５個の出力から３個の出力となるため、図１２のように簡略化することが可能となる。尚、図１０、図１１及び図１２中において、図４、図５及び図６（実施形態１）と重複する部分には同一の符号を附して説明を省略する。
【００６２】
加重回路の段数が多いことの利点は、図３に示した各制御出力（加重係数信号Ｋ１〜Ｋ５）の互いのオーバーラップ特性が、制御特性の直線性や出力振幅に与える影響が小さいことである。しかしながら、それらは本質的な問題ではなく、オーバーラップ特性が注意深く設計されるならば、本実施形態のような９０［°］刻みの位相配置でも、何ら問題のない特性を実現することが可能である。
【００６３】
次に、可変遅延回路の段数（ｎ：ｎは正整数）、並びに、電圧制御発振回路から取り出される概略等位相差信号数または加重係数信号数（ｋ：ｋは正整数）について一般化する。
【００６４】
連続調整範囲を１８０［°］とした場合には、ｋ＝ｎ＋１の関係を持ち、位相の刻みは１８０／ｎ［°］刻みで、第１番目の可変遅延回路の出力位相と第ｋ番目の可変遅延回路の出力位相は逆相となる。また、連続調整範囲を３６０［°］とした場合には、ｋ＝２・ｎ＋１の関係を持ち、位相の刻みは３６０／ｎ［°］刻みで、第１番目の可変遅延回路の出力位相と第ｋ番目の可変遅延回路の出力位相は同相となる。
【００６５】
以上のように、実施形態１及び実施形態２の位相調整回路では、リング型電圧制御発振回路（ＶＤ１〜ＶＤ４）により複数の概略等位相差の信号ｖ１〜ｖ５を生成し、該概略等位相差信号ｖ１〜ｖ５に対して、外部位相制御信号Ｖｃｐにより制御される加重係数信号Ｋ１〜Ｋ５を重み付けし、重み付けされた結果ＰＣＬＫ２によって位相調整することとしたので、画素クロック周波数によらず、調整感度及び調整範囲を一定に保つことができ、調整の直線性及び安定度を良好にすることが可能となる。
【００６６】
即ち、画素クロックに何ら関わりなく常に０〜３６０［°］の調整範囲を得ることができ、画素クロックが広範囲で変化しても、従来技術のように可変遅延回路の必要段数が増加することもないので、特に、マルチスキャンディスプレイのように何種類かの表示モードに対応する場合等に最適である。また、本実施形態の位相調整回路及び制御信号発生回路では、制御特性の直線性が良い。これは、位相制御信号Ｖｃｐに対して、概略等間隔で最大係数を与えられ、その総和が概略一定であるよう途中区間を補間して加重係数信号Ｋ１〜Ｋ５を生成しながらも、基本的には該加重係数信号Ｋ１〜Ｋ５を切り替えているためである。また、本実施形態の位相調整回路では、遅延時間ではなく位相を制御するので、画素クロック周波数が変化しても、制御感度は変化しない、従って、直線性が良好なことと相まって、調整データをディジタルデータとして渡す場合に、分解能は最小で済むこととなる。更に、本実施形態の位相調整回路では、温度や電源電圧変動に対して安定である。これは、可変遅延回路の遅延時間が画素クロックの位相（外部クロックＰＣＬＫ１）に対応するように、位相同期ループ（ＰＬＬ）手段によって自動調整されるからである。
【００６７】
〔制御信号発生回路の実施形態〕
本発明に係る制御信号発生回路の実施形態は、上記位相調整回路の実施形態の説明で詳細の説明したように、例えば図６に示すような構成である。尚、本発明の制御信号発生回路は、特にＬＣＤディスプレイの画素クロックの位相調整に限らず、アナログ的に補間しながら複数個の信号を選択する種々の用途に応用可能である。
【００６８】
また、図６に示した制御信号発生回路は、当該制御信号発生回路に吸い込む方向に制御電流ＩＫ１〜ＩＫ５を発生するが、用途によっては、当該制御信号発生回路から流し出す方向の制御電流の方が都合が良い場合がある。図１３は、当該制御信号発生回路から流し出す方向に制御電流ＩＫ１〜ＩＫ５を発生する信号発生回路の回路構成図である。図中、図６（実施形態１）と重複する部分には同一の符号を附して説明を省略する。
【００６９】
図１３における図６との相違点は、各エミッタ結合差動ＮＰＮトランジスタ対の第１及び第２のトランジスタＴ１及びＴ２、Ｔ３及びＴ４、Ｔ５及びＴ６、Ｔ７及びＴ８のベースに印加される電圧が逆になっていること、並びに、全ての制御信号出力ＩＫ１〜ＩＫ５に電流Ｉ２を供給する電流源が接続されていることである。
【００７０】
即ち、図１３において、ｋ個（ｋ＝５）全ての制御信号出力ＩＫ１〜ＩＫ５にそれぞれ接続されるｋ個の電流源ＫＳ０，ＫＳ２，ＫＳ４，ＫＳ６及びＫＳ８を有し、ｋ−１個のエミッタ共通差動ＮＰＮトランジスタ対それぞれについて、第１のトランジスタＴ１，Ｔ３，Ｔ５及びＴ７のベースに位相制御信号Ｖｃｐが供給され、第２のトランジスタＴ２，Ｔ４，Ｔ６及びＴ８のベースには、抵抗ＲＶ１，ＲＶ２及びＲＶ３により第１の基準電位ＶＨ及び第２の基準電位ＶＬをｋ−１個に概略等分割した電圧が供給される。
【００７１】
【発明の効果】
以上説明したように、本発明の制御信号発生回路並びにそれを用いた位相調整回路によれば、電圧制御発振回路により複数の概略等位相差の信号を生成し、該概略等位相差信号に対して、外部位相制御信号により制御される加重係数信号を重み付けし、重み付けされた結果によって位相調整することとしたので、画素クロック周波数によらず、調整感度及び調整範囲を一定に保つことができ、調整の直線性及び安定度を良好にすることが可能となる。
【図面の簡単な説明】
【図１】本発明に係る位相調整回路の概略的な構成図である。
【図２】可変遅延回路の各段における出力の位相配置を説明する説明図である。
【図３】加重係数信号Ｋ１〜Ｋ５の位相制御電圧Ｖｃｐに対する特性を示す説明図である。
【図４】実施形態１のリング型電圧制御発振回路を構成する可変遅延回路及び加重回路の回路構成図である。
【図５】図４の構成を２回路用いてリング型電圧制御発振回路及び加重回路を構成した場合の構成図である。
【図６】実施形態１の制御信号発生回路の具体的な回路構成図である。
【図７】制御信号発生回路における各トランジスタのコレクタ電流ＩＱ１〜ＩＱ８の位相制御電圧Ｖｃｐに対する特性を示す説明図である。
【図８】電流源によるオフセットを差し引いた各加重係数信号ＩＫ１〜ＩＫ５に流れ込む電流の位相制御電圧Ｖｃｐに対する特性を示す説明図である。
【図９】０〜３６０［°］の調整範囲を連続して得る場合の可変遅延回路の各段における出力の位相配置を説明する説明図である。
【図１０】実施形態２のリング型電圧制御発振回路を構成する可変遅延回路及び加重回路の回路構成図である。
【図１１】図１０の構成を２回路用いてリング型電圧制御発振回路及び加重回路を構成した場合の構成図である。
【図１２】実施形態２の制御信号発生回路の具体的な回路構成図である。
【図１３】当該制御信号発生回路から流し出す方向に制御電流ＩＫ１〜ＩＫ５を発生する信号発生回路の回路構成図である。
【図１４】パーソナルコンピュータからの表示出力データをＬＣＤディスプレイに出力する場合のシステム（第１従来例）の構成図である。
【図１５】パーソナルコンピュータからの表示出力データをＬＣＤディスプレイに出力する場合のシステム（第２従来例）の構成図である。
【図１６】第１従来例のシステムにおける各信号のタイミングチャートである。
【図１７】バイポーラトランジスタ回路による代表的な可変遅延回路の回路図である。
【符号の説明】
ＶＤ１〜ＶＤ４…可変遅延回路、１０１…位相同期ループ手段、１０２…制御信号発生回路、Ｗ１〜Ｗ５…加重回路、１１１…インバータ、ＰＣＬＫ１…外部画素クロック（外部クロック）、ＰＣＬＫ２…位相調整回路の出力（内部クロック）、Ｖｃｆ…遅延制御信号、ｖ１〜ｖ５…可変遅延回路の出力（概略等位相差の信号）、Ｖｃｐ…位相制御電圧、Ｑ１〜Ｑ１４…ＮＰＮトランジスタ、Ｃ１，Ｃ２…容量素子、ＩＳ１〜ＩＳ７…電流源、Ｒ１〜Ｒ４…抵抗、Ｒ１１〜Ｒ１４…抵抗、Ｉｗ１〜Ｉｗ３…加重電流、Ｉｏ１〜Ｉｏ３，Ｉｏ１Ｘ〜Ｉｏ３Ｘ…加重出力、Ｖｃｃ…電源（電位）、ＧＮＤ…接地電位、ＩＮ，ＩＮＸ…前段からの可変遅延回路入力、ＯＵＴ，ＯＵＴＸ…次段への可変遅延回路出力、Ｐ１〜Ｐ８…ＮＰＮトランジスタ、ＪＳ１〜ＪＳ７…電流源、ＲＤ１〜ＲＤ３…抵抗、ＶＨ…高電位の基準電位（第１の基準電位）、ＶＬ…低電位の基準電位（第２の基準電位）、２０１，２０２，２１１，２１２…可変遅延回路及び加重回路のブロック、Ｔ１〜Ｔ８…ＮＰＮトランジスタ、ＫＳ０〜ＫＳ８…電流源、ＲＶ１〜ＲＶ３…抵抗。
【発明の属する技術分野】
本発明は位相調整回路に係り、特に、調整対象の装置を制御するクロック周波数によらず、調整範囲及び調整感度が一定で、調整の直線性及び安定度の良好な位相調整回路に関する。
【０００３】
【従来の技術】
近年、パーソナルコンピュータやワークステーション等の電子機器において、表示手段としてのディスプレイをＣＲＴ（Cathode Ray Tube：ブラウン管）からＬＣＤ（Liquid Crystal Device ：液晶表示装置）に代表される平面パネルディスプレイに置き換えようとする流れがある。また、従来のＯＨＰ（Over Head Projector ）によるプレゼンテーションに代えて、パーソナルコンピュータのディスプレイとして直接接続可能な投写型プロジェクタも一般的になりつつある。このようなプロジェクタにおいてもＬＣＤを用いたものが多い。
【０００４】
これらのディスプレイは、ＣＲＴディスプレイと同一のインタフェース及び接続方法を用いるため、現在の使用形態では、アナログＲＧＢによる信号の伝送がなされている。将来的には、デジタル伝送ということも当然考えられるが、ＣＲＴディスプレイが主流である間は、アナログＲＧＢによる伝送を前提とせざるを得ない。
【０００５】
一方、ＬＣＤに代表される平面パネルディスプレイは、ＣＲＴディスプレイとは異なり、画素が独立したユニットから構成され、離散的な構造を持つため、アナログで伝送された信号を再びサンプリングして、離散的な信号に変換してやる必要がある。元々パーソナルコンピュータからの信号は離散的な信号であり、これを連続信号に変換し、またサンプリングするということは非常に無駄なことであるが、ＣＲＴディスプレイのインタフェースを借用する前提がある限り避けられない。
【０００６】
図１４には、パーソナルコンピュータ５００からの表示出力データをＬＣＤディスプレイ６００に出力する場合のシステム（第１従来例）の構成図を示す。パーソナルコンピュータ５００内のビデオＲＡＭ（Video RAM ）５０１に保持されている表示出力ディジタルデータを、ＤＡＣ（Digial to Analog Converter：Ｄ／Ａ変換器）５０２によりアナログＲＧＢ信号に変換して、アナログＲＧＢケーブル５１０を介してＬＣＤディスプレイ６００に伝送する。
【０００７】
ＬＣＤディスプレイ６００では、受信したアナログＲＧＢ信号を、第１信号処理部６０１により、ＬＣＤ素子の非線形特性を補正するγ補正処理や、輝度及びコントラスト等の処理を行い、サンプルホールド回路（Ｓ／Ｈ）６０２によりサンプリングした後、第２信号処理部６０３により並列信号に変換してＬＣＤパネル６０４を駆動している。
【０００８】
ここで、１画素に対応する時間は画素クロックと呼ばれ、２０〜１００［ＭＨｚ］程度である。また、ＬＣＤパネル６０４を構成する素子にも幾つかの構造がある。例えば、ＳＴＮ（Super Twisted Nematic）型、或いは、個々の液晶素子に薄膜トランジスタを設けたＴＦＴ（Thin Film Transistor）型があり、更に、ＴＦＴ型の中にもアモルファスシリコンを用いたものと多結晶シリコンを用いたもの等がある。
【０００９】
多結晶シリコンを用いたＴＦＴ型においては比較的高速動作が可能なので、例えば、ビデオカムコーダに付属するビューファインダ、或いは、小型の液晶モニタのようなせいぜい２０万［画素］程度のＬＣＤパネルの場合には、画素クロックに基づきそのまま信号を読み込むことが可能である。しかしながら、パーソナルコンピュータ５００のモニタとなると、最低でも３０万［画素］もあり、フレーム周波数もテレビ信号よりもかなり高い。従って、何れの構造を採るにせよ、このような高速のクロックに基づいてそのまま信号を入力し、ＬＣＤパネル６０４に表示することはできない。例えば、アモルファスシリコンを用いたＴＦＴ型では、１水平走査線分の信号を一旦パラレル信号に変換し、１行毎に信号を書き込むようにしている。
【００１０】
また、比較的高速動作が可能な多結晶シリコンを用いたＴＦＴ型では、画素クロック周波数で送られてきた信号を、例えば２〜１２個の並列信号に変換し、読み込みに使用するクロック周波数を落として液晶パネル６０４に入力している。尚、これらの処理は、サンプルホールド回路６０２及び第２信号処理部６０３で行われている。
【００１１】
また図１５には、パーソナルコンピュータ５００からの表示出力データをＬＣＤディスプレイ７００に出力する場合の別構成によるシステム（第２従来例）の構成図を示す。本従来例は、パーソナルコンピュータ５００からアナログＲＧＢケーブル５１０を介して伝送されたアナログＲＧＢ信号を、ＡＤＣ（Analog to Digital Converter ：Ａ／Ｄ変換器）７０１により再度ディジタル信号に変換し、第１信号処理部７０２によるγ補正等の処理を施した後、複数個のＤＡＣ７０３−１〜７０３−ｎによりクロック周波数を落とした並列信号を得て、ＬＣＤパネル７０４を駆動するものである。
【００１２】
次に、第１従来例のサンプルホールド（Ｓ／Ｈ）回路６０２におけるサンプリング動作／ホールディング動作のタイミングの重要性について説明する。図１６に、第１従来例のシステムにおける各信号のタイミングチャートを示す。
【００１３】
パーソナルコンピュータ５００のＤＡＣ５０２の出力は、図１６（ａ）及び（ｂ）に示すように、画素クロックの立ち上がりで出力が変化するものとする。ここで、ＤＡＣ５０２の出力は図１６（ｂ）の点線で示すように、段階状の波形出力となるのが理想的であるが、ＤＡＣ５０２の性能並びに入出力回路やインタフェースケーブル等の影響により、例えば図１６（ｂ）の実線で示すような、なまった波形となる。同図におけるなまりは、１次の時定数による単純なものであるが、実際にはオーバーシュートを伴った波形となる等、もっと複雑な波形となる。また、このなまり等による波形歪みは、画素クロックの高い、より高精細度のモニタほど相対的に厳しいものとなる。
【００１４】
さて、このＤＡＣ５０２の出力を、サンプルホールド回路６０１（第２従来例ではＡＤＣ７０１）により再標本化するわけであるが、例えば、図１６（ｃ）に第１Ｓ／Ｈパルス（第１サンプルホールドパルス）として示すタイミングにより、ＤＡＣ５０２の出力データの後縁部をうまく標本化できれば、その出力は元の信号に比較的忠実なものとなる。ところが、図１６（ｄ）の第２Ｓ／Ｈパルス（第２サンプルホールドパルス）に示すようなタイミングで、ＤＡＣ５０２の出力データの前縁部を標本化したりすると、その出力は元の波形と著しく異なったものとなる。
【００１５】
このような現象は、コンピュータ画像出力に特有のものである。即ち、白地に黒１画素の点や細線、或いはそれを反転したような画像が、テキスト画像やグラフィック画面において極めてありふれたものであるからである。尚、カメラから取り込んだ画像では、このような現象は起こらない。
【００１６】
ところで、図１６に示したようなタイミングをうまく管理することは、実際問題としてできない。というのは、パーソナルコンピュータ５００側からは画素クロックが供給されないため、ＬＣＤディスプレイ６００において、通常、水平同期信号を基に画素クロックを再生する。一方、パーソナルコンピュータ５００側は、ＤＡＣ５０２の画素クロックと水平同期信号の位相を管理していないので、パーソナルコンピュータ５００側とＬＣＤディスプレイ６００側の画素クロックは、互いに独立して生成されたものとなる。たとえ管理しようとしても、例えば画素クロックが１００［ＭＨｚ］に近いような場合に、要求される精度を時間で表せば１〜２［ｎｓ］程度のものとなる。従って、その管理は非常に難しいものとなるし、仮にそれが可能になったとしても、今度はＬＣＤディスプレイ６００側で、数１０［ｋＨｚ］程度の水平同期信号から、１〜２［ｎｓ］の精度で画素クロックを再生することについてかなりの困難を伴う。
【００１７】
結局現在のところ、ＬＣＤディスプレイ６００側にマニュアルの位相調整を設けて、画質を見ながら位相を適当に調整している。位相を可変する手段としては、従来は、極性反転回路及び可変遅延回路により構成される手段が用いられた。非常に簡便な装置では、極性反転のみで行うというものもあるが、画質的に満足できるものではない。
【００１８】
図１７に、バイポーラトランジスタ回路による代表的な可変遅延回路の一例を示す。基本的には、差動型のＣＭＬ（Current Mode Logic）論理回路によるバッファの構成である。エミッタフォロワＱ１及びＱ２のエミッタ間に容量素子Ｃを挿入して、電流Ｉｃを制御電圧Ｖｃにより制御することにより遅延時間を制御するものである。この回路により得られる遅延の最大値は、位相に換算して理論限界が１８０［°］である。従って、調整範囲を１８０［°］確保するには最低でも２段直列接続した構成が必要である。画素クロックが変わること、並びに制御電流Ｉｃの変化幅をあまり広くとれないこと等の理由から、調整範囲は以外と狭い。従って、実際には、少なくとも４段〜８段直列接続した構成が必要となる。
【００１９】
【発明が解決しようとする課題】
しかしながら、このような従来の可変遅延回路による位相調整には、何つかの課題がある。第１に、マルチスキャンディスプレイのように何種類かの表示モードに対応するには、画素クロックが広範囲で変化する必要があるが、変化幅が広がると必要段数がより多くなる。
【００２０】
第２に、制御特性の線形性が非常に悪い。例えば図１７の可変遅延回路では、基本的には遅延時間が制御電流Ｉｃに反比例する回路であることが、線形性を悪くする理由の１つであり、また、トランジスタの周波数特性、特にＮＰＮトランジスタＱ３及びＱ４の差動バッファの遅延時間があるため、制御電流Ｉｃを増やしても遅延時間はそれに反比例して小さくはならない。尚、この現象は、特に画素クロックが高くなると著しくなる。
【００２１】
第３に、位相調整回路の目的は高精度な位相調整にあるが、その構成要素である可変遅延回路は遅延時間を設定するものである。このことは、画素クロックが変わると位相やその調整範囲が大きく変化することを意味する。即ち、調整感度が大きく変化するということは、例えば、位相調整データをディジタルデータとして与えようとした場合に、分解能を本来の調整精度からいって不必要までに上げておかなければならないという事情がある。
【００２２】
更に第４には、従来の位相調整回路では、電源電圧依存性や温度依存性という観点でも、安定な特性を得ることが難しいという事情がある。
【００２３】
本発明は、上記従来の事情に鑑みてなされたものであって、調整対象の装置を制御するクロック周波数（画素クロック周波数）によらず調整範囲、調整感度が一定で、調整の直線性、安定度の良好な位相調整回路を提供することを目的としている。
【００２５】
【課題を解決するための手段】
上記課題を解決するために、本発明の位相調整回路は、直列接続されるｎ段（ｎは正整数）の可変遅延回路を備え、最終段の可変遅延回路の出力を初段の可変遅延回路の入力に負帰還する電圧制御発振回路と、前記電圧制御発振回路の出力と外部より供給されるクロックとの位相を比較し、遅延制御信号を出力して前記電圧制御発振回路の各段の可変遅延回路における遅延時間を制御し、位相をロックさせる位相同期ループ手段と、外部より供給される位相制御信号に基づいてｋ個（ｋは少なくとも３以上の整数）の加重係数信号を出力するものであって、前記加重係数信号は、前記位相制御信号に対して概略等間隔で最大係数を与えられ、該加重係数の総和は概略一定であるよう途中区間を補間する制御信号発生回路と、前記電圧制御発振回路における各段の可変遅延回路から取り出されたｋ個の概略等位相差の信号と、前記制御信号発生回路が出力するｋ個の加重係数信号とをそれぞれ加重して当該位相調整回路の出力信号として出力する加重手段とを具備するものである。
【００２６】
また、本発明の位相調整回路は、前記制御信号発生回路を、第１及び第２のトランジスタのエミッタを接続したエミッタ共通差動トランジスタ対と、前記エミッタ共通差動トランジスタ対の共通エミッタに接続される電流源と、の組をｋ−１組具備して構成し、第１番目のエミッタ共通差動トランジスタ対の第１のトランジスタのコレクタから第１番目の加重係数信号出力が取り出され、第ｋ−１番目のエミッタ共通差動トランジスタ対の第２のトランジスタのコレクタから第ｋ番目の加重係数信号出力が取り出され、第ｉ番目（ｉは１以上で、ｋ−２以下）のエミッタ共通差動トランジスタ対の第２のトランジスタのコレクタが第ｉ＋１番目のエミッタ共通差動トランジスタ対の第１のトランジスタのコレクタと接続され、該第ｉ番目のエミッタ共通差動トランジスタ対の第２のトランジスタのコレクタから第ｉ＋１番目の加重係数信号出力が取り出され、前記ｋ−１個のエミッタ共通差動トランジスタ対の第１及び第２のトランジスタの一方のトランジスタのベースに前記位相制御信号が供給され、他方のトランジスタのベースに第１及び第２の基準電位をｋ−１個に概略等分割した電圧が供給されるものである。
【００２７】
また、本発明の位相調整回路は、前記可変遅延回路を、トランジスタと、前記トランジスタのエミッタに接続され、前記位相同期ループ手段からの遅延制御信号により制御される電流源と、を備えたエミッタフォロワ回路を２個と、第２及び第３のトランジスタのエミッタを接続したエミッタ共通差動トランジスタ対を備えたＣＭＬバッファ回路と、前記２個のエミッタフォロワ回路のそれぞれのトランジスタのエミッタ間に接続される容量素子と、を具備して構成したものである。
【００２８】
また、本発明の位相調整回路は、前記加重係数信号数または前記電圧制御発振回路から取り出される概略等位相差信号数であるｋは、ｎ＋１と等しく、第１番目から第ｎ番目までの概略等位相差信号の位相を１８０°をｎ等分するように配置し、第ｎ＋１番目の概略等位相差信号を第１番目の概略等位相差信号と逆相としたものである。
【００２９】
更に、本発明の位相調整回路は、前記加重係数信号数または前記電圧制御発振回路から取り出される概略等位相差信号数であるｋは、２・ｎ＋１と等しく、第１番目から第２・ｎ番目までの概略等位相差信号の位相を３６０°をｎ等分するように配置し、第２・ｎ＋１番目の概略等位相差信号を第１番目の概略等位相差信号と同相としたものである。
【００３０】
また、本発明の制御信号発生回路は、第１及び第２のトランジスタのエミッタを接続したエミッタ共通差動トランジスタ対と、前記エミッタ共通差動トランジスタ対の共通エミッタに接続される電流源と、の組をｋ−１組（ｋは正整数）具備し、第１番目のエミッタ共通差動トランジスタ対の第１のトランジスタのコレクタから第１番目の加重係数信号出力が取り出され、第ｋ−１番目のエミッタ共通差動トランジスタ対の第２のトランジスタのコレクタから第ｋ番目の加重係数信号出力が取り出され、第ｉ番目（ｉは１以上で、ｋ−２以下）のエミッタ共通差動トランジスタ対の第２のトランジスタのコレクタが第ｉ＋１番目のエミッタ共通差動トランジスタ対の第１のトランジスタのコレクタと接続され、該第ｉ番目のエミッタ共通差動トランジスタ対の第２のトランジスタのコレクタから第ｉ＋１番目の加重係数信号出力が取り出され、前記ｋ−１個のエミッタ共通差動トランジスタ対の第１及び第２のトランジスタの一方のトランジスタのベースに位相制御信号が供給され、他方のトランジスタのベースに第１及び第２の基準電位をｋ−１個に概略等分割した電圧が供給されるものである。
【００３１】
また、本発明の制御信号発生回路は、第２番目から第ｋ−１番目の加重係数信号出力にそれぞれ接続されるｋ−２個の電流源を具備し、前記ｋ−１個のエミッタ共通差動トランジスタ対それぞれについて、前記第１のトランジスタのベースに第１及び第２の基準電位をｋ−１個に概略等分割した電圧が供給され、前記第２のトランジスタのベースに前記位相制御信号が供給されるものである。
【００３２】
更に、本発明の制御信号発生回路は、ｋ個全ての加重係数信号出力にそれぞれ接続されるｋ個の電流源を具備し、前記ｋ−１個のエミッタ共通差動トランジスタ対それぞれについて、前記第１のトランジスタのベースに前記位相制御信号が供給され、前記第２のトランジスタのベースに第１及び第２の基準電位をｋ−１個に概略等分割した電圧が供給されるものである。
【００３３】
例えばＬＣＤ表示装置の駆動回路において、パーソナルコンピュータからの画像信号のような離散的な信号を入力とする場合、該信号の何処をサンプリングするかが非常に重要で、そのためには、入力信号とサンプルパルスの位相を調整することが不可欠である。本発明の制御信号発生回路並びにそれを用いた位相調整回路では、リング型の電圧制御発振回路により複数の概略等位相差の信号を生成し、該概略等位相差信号に対して、外部位相制御信号により制御される加重係数信号を重み付けし、重み付けされた結果によって位相調整することとしたので、画素クロック周波数によらず、調整感度及び調整範囲を一定に保つことができ、調整の直線性及び安定度を良好にすることが可能となる。
【００３４】
即ち、本発明の位相調整回路では、画素クロックに何ら関わりなく常に０〜３６０［°］の調整範囲を得ることができ、画素クロックが広範囲で変化しても、従来技術のように可変遅延回路の必要段数が増加することもないので、特に、マルチスキャンディスプレイのように何種類かの表示モードに対応する場合等に最適である。
【００３５】
また、本発明の制御信号発生回路並びにそれを用いた位相調整回路では、制御特性の直線性が良い。これは、位相制御信号に対して、概略等間隔で最大係数を与えられ、その総和が概略一定であるよう途中区間を補間して加重係数信号を生成しながらも、基本的には該加重係数信号を切り替えているためである。
【００３６】
また、本発明の位相調整回路では、遅延時間ではなく位相を制御するので、画素クロック周波数が変化しても、制御感度は変化しない、従って、直線性が良好なことと相まって、調整データをディジタルデータとして渡す場合に、分解能は最小で済むこととなる。
【００３７】
更に、本発明の位相調整回路では、温度や電源電圧変動に対して安定である。これは、可変遅延回路の遅延時間が画素クロックの位相（外部クロック）に対応するように、位相同期ループ（ＰＬＬ）手段によって自動調整されるからである。
【００３８】
【発明の実施の形態】
以下、本発明の位相調整回路及び制御信号発生回路の実施形態について、〔発明の概要〕，〔位相調整回路の実施形態１〕，〔位相調整回路の実施形態２〕，〔制御信号発生回路の実施形態〕の順に図面を参照して詳細に説明する。
【００３９】
〔発明の概要〕
図１に本発明に係る位相調整回路の概略的な構成図を示す。本発明の位相調整回路は３つの主要な要素から構成されている。即ち、ｎ段（図１では、ｎ＝４）の可変遅延回路からなるリング型の電圧制御発振回路と、リング型の電圧制御発振回路より取り出されたｎ＋１個の出力（ｖ１〜ｖ５）に位相制御信号電圧Ｖｃｐによる加重をなし、位相制御をするところの制御信号発生回路１０２と、リング型の電圧制御発振回路の出力（ｖ５）と外部画素クロックＰＣＬＫ１とを比較して位相をロックを行う位相同期ループ（ＰＬＬ）手段とを備えた構成である。
【００４０】
先ず、電圧制御発振回路は、可変遅延回路ＶＤ１〜ＶＤ４をｎ段直列に接続し、最終段の可変遅延回路ＶＤ４の出力ｖ５をインバータ１１１により位相反転して初段の可変遅延回路ＶＤ１の入力ｖ１として負帰還することにより構成することができる。可変遅延回路ＶＤ１〜ＶＤ４としては、図１７に示したようなＣＭＬ論理回路のバッファを用いた構成が、高速動作に適し、回路構成がシンプルである等の理由により、最も適した実現手段の１つである。
【００４１】
また、段数ｎは、可変遅延回路として図１７に示すようなＣＭＬ論理回路のバッファを用いた場合、少なくとも３段或いは４段を選ぶのが適当である。２段では時定数が２個しかないため、安全な発振ができないからである。尚、図１の構成例では４段に設定されている。
【００４２】
また、位相同期ループ手段（図中、Phase Det LPF ）１０１は、電圧制御発振回路の出力ｖ５と外部より供給される外部画素クロックＰＣＬＫ１との位相を比較する位相比較器と、該比較結果に基づく遅延制御信号Ｖｃｆを出力するローパスフィルタとを少なくとも具備して、電圧制御発振回路の各段の可変遅延回路ＶＤ１〜ＶＤ４における遅延時間を制御し、位相をロックさせる。
【００４３】
図１の構成の位相調整回路が外部の画素クロックＰＣＬＫ１に位相同期したとき、可変遅延回路の各段における出力の位相を考えてみる。先ず、第１段目の入力ｖ１と第４段目の出力ｖ５は逆相でなければならない。また第１段目の出力ｖ１から第４段目の出力ｖ４までの間は、それぞれτ（Ｖｃｆ）に対応する一定の位相推移がなければならないので、図２に示すような位相配置となる。即ち、０〜１８０［°］の位相面をｎ分割したような位相配置である。
【００４４】
任意のｎ段の可変遅延回路に対しては、０〜１８０［°］の位相面をｎ分割したようになる。ｎ段の可変遅延回路に対し加重のための出力点は（ｎ＋１）個、即ち、図１の構成例の場合には、出力ｖ１〜ｖ５が得られなければならず、且つ、出力ｖ１と出力ｖ（ｎ＋１）が逆相になることが必要である。さもないと、０〜１８０［°］の調整範囲が確保できない。
【００４５】
次に制御信号発生回路１０２について説明する。制御信号発生回路１０２は、位相制御電圧Ｖｃｐに対して、図３に示すような重みを持つ加重係数を発生させ、加重回路Ｗ１〜Ｗ５に供給すべきｋ個（図１では、ｋ＝ｎ＋１＝５）の加重係数信号Ｋ１〜Ｋ５を設定する。即ち、位相制御電圧Ｖｃｐに対して、加重係数信号Ｋ１から加重係数信号Ｋ５まで概略等間隔で最大係数を与えられ該加重係数の総和が概略一定となるよう、途中区間をアナログ的に補間しながら切り替えていく。
【００４６】
その結果、図１の構成において、加重回路Ｗ１〜Ｗ５により、電圧制御発振回路における各段の可変遅延回路ＶＤ１〜ＶＤ４から取り出されたｋ個の概略等位相差の信号ｖ１〜ｖ５と、制御信号発生回路１０２が出力するｋ個の加重係数信号Ｋ１〜Ｋ５とをそれぞれ加重して当該位相調整回路の出力信号として出力される内部クロックＰＣＬＫ２は、０〜１８０［°］で位相を任意に変えることができる。実際には、０〜３６０［°］の調整範囲が必要であるが、図１において、反転回路を例えば外部画素クロックＰＣＬＫ１の入力端子位置或いは内部クロックＰＣＬＫ２の出力端子位置等に挿入して、その切り替えを併用すればよい。
【００４７】
〔位相調整回路の実施形態１〕
次に、本発明の位相調整回路のより具体的な実施形態１に係る構成例について説明する。その基本的な構成は、図１に示されるものであり、各主要な構成要素として、可変遅延回路及び加重回路の回路構成を図４に、制御信号発生回路１０２の回路構成を図６にそれぞれ示す。
【００４８】
図４は、リング型の電圧制御発振回路を構成する可変遅延回路及び加重回路の回路構成図である。図４において、可変遅延回路は２段の可変遅延回路からなり、３つの出力を備えている。第１段目の可変遅延回路は、ＮＰＮトランジスタ（エミッタフォロワ）Ｑ１及びＱ２並びに容量素子Ｃ１を備えて構成されている。その出力には、加重機能を備えた出力取り出し回路（加重回路）となるエミッタ共通差動ＮＰＮトランジスタ対Ｑ３及びＱ４と、次段の可変遅延回路を駆動するＣＭＬゲート回路Ｑ５及びＱ６が接続されている。出力取り出し回路（加重回路）となるエミッタ共通差動ＮＰＮトランジスタ対Ｑ３及びＱ４は、制御信号発生回路１０２から供給される加重電流Ｉｗ１により加重され、出力Ｉｏ１及びＩｏ１Ｘとして取り出される。
【００４９】
第２段目の可変遅延回路も基本的には第１段目の可変遅延回路と同一構成であるが、相違点は、２組の出力取り出し回路（加重回路）を具備する点である。即ち、２組のエミッタ共通差動ＮＰＮトランジスタ対Ｑ９及びＱ１０とＱ１１及びＱ１２において、それぞれ加重電流Ｉｗ２とＩｗ３により加重された２組の出力Ｉｏ２及びＩｏ２ＸとＩｏ３及びＩｏ３Ｘがそれぞれ取り出される。
【００５０】
図５は、図４の可変遅延回路及び加重回路の構成を２回路用いてリング型の電圧制御発振回路及び加重回路を構成した場合の構成図である。可変遅延回路ＶＤ１〜ＶＤ４は、図４に示したように差動入出力構成なので、最終段の可変遅延回路ＶＤ４から初段の可変遅延回路ＶＤ１への帰還には、図１に示したインバータ１１１は不要で、単に差動出力を入れ替えて帰還すればよい。
【００５１】
左側のブロック２０１において、図４におけるエミッタ共通差動ＮＰＮトランジスタ対Ｑ３及びＱ４による出力取り出し回路は加重回路Ｗ２に該当する。同様に、エミッタ共通差動ＮＰＮトランジスタ対Ｑ９及びＱ１０による出力取り出し回路は加重回路Ｗ３に該当する。また、第２段目に備えられたもう１つの出力取り出し回路Ｑ１３及びＱ１４は、位相同期ループ（ＰＬＬ）手段のループを構成するための比較出力として利用されている。
【００５２】
右側のブロック２０２において、図４におけるエミッタ共通差動ＮＰＮトランジスタ対Ｑ３及びＱ４による出力取り出し回路は加重回路Ｗ４に該当する。第２段目の備えられた２組の出力取り出し回路Ｑ９及びＱ１０とＱ１１及びＱ１２は、それぞれ加重回路Ｗ１，Ｗ５として用いられる。加重回路Ｗ１及びＷ５の入力は、単に位相が反転しているのみである。そのため、出力Ｉｏ３及びＩｏ３Ｘについてのみ他の出力と反転して内部画素クロックの出力端子ＰＣＬＫ２及びＰＣＬＫ２Ｘに接続されている。
【００５３】
次に、制御信号発生回路１０２の具体的な回路構成について説明する。図６は制御信号発生回路１０２の具体的な回路構成図である。図６において、制御信号発生回路１０２は、４組のエミッタ共通差動ＮＰＮトランジスタ対Ｐ１及びＰ２，Ｐ３及びＰ４，Ｐ５及びＰ６，並びに，Ｐ７及びＰ８を備えている。各々のエミッタ共通差動ＮＰＮトランジスタ対の第１のトランジスタＰ１，Ｐ３，Ｐ５及びＰ７のベースには、高電位側の基準電圧ＶＨ及び低電位側の基準電圧ＶＬの２つの基準電圧を、３個の抵抗ＲＤ１，ＲＤ２及びＲＤ３により等分割した電圧が供給されている。また、第２のトランジスタＰ２，Ｐ４，Ｐ６及びＰ８のベースには、位相制御電圧Ｖｃｐが印加されている。
【００５４】
第１番目のエミッタ共通差動ＮＰＮトランジスタ対の第１のトランジスタＰ１のコレクタから第１番目の加重係数信号出力ＩＫ１が取り出され、第４番目のエミッタ共通差動ＮＰＮトランジスタ対の第２のトランジスタＰ８のコレクタから第５番目の加重係数信号出力ＩＫ５が取り出され、第ｉ番目（ｉは１以上で、３以下）のエミッタ共通差動ＮＰＮトランジスタ対の第２のトランジスタＰ２，Ｐ４及びＰ６のコレクタが第ｉ＋１番目のエミッタ共通差動ＮＰＮトランジスタ対の第１のトランジスタＰ３，Ｐ５及びＰ７のコレクタとそれぞれ接続され、該第ｉ番目のエミッタ共通差動ＮＰＮトランジスタ対の第２のトランジスタＰ２，Ｐ４及びＰ６のコレクタから第ｉ＋１番目の加重係数信号出力ＩＫ２，ＩＫ３及びＩＫ４がそれぞれ取り出される。
【００５５】
ここで、２つの基準電位ＶＬ及びＶＨ間を３分割した電位差をΔＶとする。これにより、各エミッタ共通差動ＮＰＮトランジスタ対の第１のトランジスタと第２のトランジスタのコレクタ電流が交差するしきい値は電位差ΔＶずつシフトする。各トランジスタのコレクタ電流をＩＱ１〜ＩＱ８とすると、それらは位相制御電圧Ｖｃｐに対して図７のような特性を示す。尚、図中のＩ２は、各電流源ＪＳ１〜ＪＳ７により供給される電流である。
【００５６】
更に、図６の回路構成に示したように、トランジスタＰ２とＰ３、Ｐ４とＰ５、Ｐ６とＰ７をそれぞれ結び、電流源による電流Ｉ２のオフセットを差し引くようにすると各加重係数信号ＩＫ１〜ＩＫ５に流れ込む電流は、図８に示すような特性となり、図１の構成例において図３の特性を持って説明したところの所望の特性が実現できることがわかる。例えば、トランジスタＰ２のコレクタＩＱ２とトランジスタＰ３のコレクタ電流ＩＱ３は差動的に動くが、電位差ΔＶだけしきい値をずらすことにより、ほぼ電位差ΔＶの間だけ加重係数信号ＩＫ２を生成することができる。
【００５７】
次に、本実施形態の位相調整回路の変形例について説明する。上記説明した実施形態１では、可変遅延回路ＶＤ１〜ＶＤ４のある段より位相同期ループ（ＰＬＬ）手段への比較出力を抽出し、各段の出力取り出し回路による重み付けをなし、合成した出力を第２の画素クロックＰＣＬＫ２として用いているが、これは取り替えても全くその機能に変わるところはない。
【００５８】
また実施形態１では、位相制御電圧Ｖｃｐによる調整範囲を０〜１８０［°］とし、位相切り替え回路を併用して０〜３６０［°］の調整範囲を得るものであったが、０〜３６０［°］の調整範囲を連続して得るように構成することもできる。図９にその原理を示す。ｖ６〜ｖ９の位相を持つ信号を備え、これに対して９出力を備える制御信号発生回路を用意すれば、０〜３６０［°］の調整範囲を連続して得ることができる。ｖ６〜ｖ９の位相を持つ信号は、ｖ１〜ｖ４の信号を用いて簡単に作ることができる。但し、この構成では、０〜３６０［°］が連続して得られるという特徴はあるものの、回路規模がそれなりに増加する。
【００５９】
また、実施形態１において、図４及び図５を用いて説明したリング型電圧制御発振回路は、エミッタ間に容量を配置した２組のエミッタフォロワによる可変遅延回路を４段用いたものであるが、最低３段あれば電圧制御発振回路はうまく発振動作をなす。即ち、可変遅延回路を３段とし、図２における信号の位相配置を４５［°］刻みではなく６０［°］刻みとすることにより、回路規模の削減を図ることができる。
【００６０】
〔位相調整回路の実施形態２〕
また、可変遅延回路段数をそのままに、図２における第１段の可変遅延回路の出力ｖ２と第３段の可変遅延回路の出力ｖ４の信号を間引き、９０［°］刻みの信号によって位相合成を行うこともできる。本発明の実施形態２に係る位相制御回路は、このことを実現した構成である。
【００６１】
図１０は、実施形態２におけるリング型電圧制御発振回路を構成する可変遅延回路及び加重回路の回路構成図である。実施形態１（図４）におけるエミッタ共通差動ＮＰＮトランジスタ対Ｑ３及びＱ４による出力取り出し回路を削除した構成である。また、リング型電圧制御発振回路及び加重回路の全体構成は図１１に示すようになる。即ち、エミッタ共通差動ＮＰＮトランジスタ対Ｑ３及びＱ４による出力取り出し回路の削除に伴い、制御信号発生回路が５個の出力から３個の出力となるため、図１２のように簡略化することが可能となる。尚、図１０、図１１及び図１２中において、図４、図５及び図６（実施形態１）と重複する部分には同一の符号を附して説明を省略する。
【００６２】
加重回路の段数が多いことの利点は、図３に示した各制御出力（加重係数信号Ｋ１〜Ｋ５）の互いのオーバーラップ特性が、制御特性の直線性や出力振幅に与える影響が小さいことである。しかしながら、それらは本質的な問題ではなく、オーバーラップ特性が注意深く設計されるならば、本実施形態のような９０［°］刻みの位相配置でも、何ら問題のない特性を実現することが可能である。
【００６３】
次に、可変遅延回路の段数（ｎ：ｎは正整数）、並びに、電圧制御発振回路から取り出される概略等位相差信号数または加重係数信号数（ｋ：ｋは正整数）について一般化する。
【００６４】
連続調整範囲を１８０［°］とした場合には、ｋ＝ｎ＋１の関係を持ち、位相の刻みは１８０／ｎ［°］刻みで、第１番目の可変遅延回路の出力位相と第ｋ番目の可変遅延回路の出力位相は逆相となる。また、連続調整範囲を３６０［°］とした場合には、ｋ＝２・ｎ＋１の関係を持ち、位相の刻みは３６０／ｎ［°］刻みで、第１番目の可変遅延回路の出力位相と第ｋ番目の可変遅延回路の出力位相は同相となる。
【００６５】
以上のように、実施形態１及び実施形態２の位相調整回路では、リング型電圧制御発振回路（ＶＤ１〜ＶＤ４）により複数の概略等位相差の信号ｖ１〜ｖ５を生成し、該概略等位相差信号ｖ１〜ｖ５に対して、外部位相制御信号Ｖｃｐにより制御される加重係数信号Ｋ１〜Ｋ５を重み付けし、重み付けされた結果ＰＣＬＫ２によって位相調整することとしたので、画素クロック周波数によらず、調整感度及び調整範囲を一定に保つことができ、調整の直線性及び安定度を良好にすることが可能となる。
【００６６】
即ち、画素クロックに何ら関わりなく常に０〜３６０［°］の調整範囲を得ることができ、画素クロックが広範囲で変化しても、従来技術のように可変遅延回路の必要段数が増加することもないので、特に、マルチスキャンディスプレイのように何種類かの表示モードに対応する場合等に最適である。また、本実施形態の位相調整回路及び制御信号発生回路では、制御特性の直線性が良い。これは、位相制御信号Ｖｃｐに対して、概略等間隔で最大係数を与えられ、その総和が概略一定であるよう途中区間を補間して加重係数信号Ｋ１〜Ｋ５を生成しながらも、基本的には該加重係数信号Ｋ１〜Ｋ５を切り替えているためである。また、本実施形態の位相調整回路では、遅延時間ではなく位相を制御するので、画素クロック周波数が変化しても、制御感度は変化しない、従って、直線性が良好なことと相まって、調整データをディジタルデータとして渡す場合に、分解能は最小で済むこととなる。更に、本実施形態の位相調整回路では、温度や電源電圧変動に対して安定である。これは、可変遅延回路の遅延時間が画素クロックの位相（外部クロックＰＣＬＫ１）に対応するように、位相同期ループ（ＰＬＬ）手段によって自動調整されるからである。
【００６７】
〔制御信号発生回路の実施形態〕
本発明に係る制御信号発生回路の実施形態は、上記位相調整回路の実施形態の説明で詳細の説明したように、例えば図６に示すような構成である。尚、本発明の制御信号発生回路は、特にＬＣＤディスプレイの画素クロックの位相調整に限らず、アナログ的に補間しながら複数個の信号を選択する種々の用途に応用可能である。
【００６８】
また、図６に示した制御信号発生回路は、当該制御信号発生回路に吸い込む方向に制御電流ＩＫ１〜ＩＫ５を発生するが、用途によっては、当該制御信号発生回路から流し出す方向の制御電流の方が都合が良い場合がある。図１３は、当該制御信号発生回路から流し出す方向に制御電流ＩＫ１〜ＩＫ５を発生する信号発生回路の回路構成図である。図中、図６（実施形態１）と重複する部分には同一の符号を附して説明を省略する。
【００６９】
図１３における図６との相違点は、各エミッタ結合差動ＮＰＮトランジスタ対の第１及び第２のトランジスタＴ１及びＴ２、Ｔ３及びＴ４、Ｔ５及びＴ６、Ｔ７及びＴ８のベースに印加される電圧が逆になっていること、並びに、全ての制御信号出力ＩＫ１〜ＩＫ５に電流Ｉ２を供給する電流源が接続されていることである。
【００７０】
即ち、図１３において、ｋ個（ｋ＝５）全ての制御信号出力ＩＫ１〜ＩＫ５にそれぞれ接続されるｋ個の電流源ＫＳ０，ＫＳ２，ＫＳ４，ＫＳ６及びＫＳ８を有し、ｋ−１個のエミッタ共通差動ＮＰＮトランジスタ対それぞれについて、第１のトランジスタＴ１，Ｔ３，Ｔ５及びＴ７のベースに位相制御信号Ｖｃｐが供給され、第２のトランジスタＴ２，Ｔ４，Ｔ６及びＴ８のベースには、抵抗ＲＶ１，ＲＶ２及びＲＶ３により第１の基準電位ＶＨ及び第２の基準電位ＶＬをｋ−１個に概略等分割した電圧が供給される。
【００７１】
【発明の効果】
以上説明したように、本発明の制御信号発生回路並びにそれを用いた位相調整回路によれば、電圧制御発振回路により複数の概略等位相差の信号を生成し、該概略等位相差信号に対して、外部位相制御信号により制御される加重係数信号を重み付けし、重み付けされた結果によって位相調整することとしたので、画素クロック周波数によらず、調整感度及び調整範囲を一定に保つことができ、調整の直線性及び安定度を良好にすることが可能となる。
【図面の簡単な説明】
【図１】本発明に係る位相調整回路の概略的な構成図である。
【図２】可変遅延回路の各段における出力の位相配置を説明する説明図である。
【図３】加重係数信号Ｋ１〜Ｋ５の位相制御電圧Ｖｃｐに対する特性を示す説明図である。
【図４】実施形態１のリング型電圧制御発振回路を構成する可変遅延回路及び加重回路の回路構成図である。
【図５】図４の構成を２回路用いてリング型電圧制御発振回路及び加重回路を構成した場合の構成図である。
【図６】実施形態１の制御信号発生回路の具体的な回路構成図である。
【図７】制御信号発生回路における各トランジスタのコレクタ電流ＩＱ１〜ＩＱ８の位相制御電圧Ｖｃｐに対する特性を示す説明図である。
【図８】電流源によるオフセットを差し引いた各加重係数信号ＩＫ１〜ＩＫ５に流れ込む電流の位相制御電圧Ｖｃｐに対する特性を示す説明図である。
【図９】０〜３６０［°］の調整範囲を連続して得る場合の可変遅延回路の各段における出力の位相配置を説明する説明図である。
【図１０】実施形態２のリング型電圧制御発振回路を構成する可変遅延回路及び加重回路の回路構成図である。
【図１１】図１０の構成を２回路用いてリング型電圧制御発振回路及び加重回路を構成した場合の構成図である。
【図１２】実施形態２の制御信号発生回路の具体的な回路構成図である。
【図１３】当該制御信号発生回路から流し出す方向に制御電流ＩＫ１〜ＩＫ５を発生する信号発生回路の回路構成図である。
【図１４】パーソナルコンピュータからの表示出力データをＬＣＤディスプレイに出力する場合のシステム（第１従来例）の構成図である。
【図１５】パーソナルコンピュータからの表示出力データをＬＣＤディスプレイに出力する場合のシステム（第２従来例）の構成図である。
【図１６】第１従来例のシステムにおける各信号のタイミングチャートである。
【図１７】バイポーラトランジスタ回路による代表的な可変遅延回路の回路図である。
【符号の説明】
ＶＤ１〜ＶＤ４…可変遅延回路、１０１…位相同期ループ手段、１０２…制御信号発生回路、Ｗ１〜Ｗ５…加重回路、１１１…インバータ、ＰＣＬＫ１…外部画素クロック（外部クロック）、ＰＣＬＫ２…位相調整回路の出力（内部クロック）、Ｖｃｆ…遅延制御信号、ｖ１〜ｖ５…可変遅延回路の出力（概略等位相差の信号）、Ｖｃｐ…位相制御電圧、Ｑ１〜Ｑ１４…ＮＰＮトランジスタ、Ｃ１，Ｃ２…容量素子、ＩＳ１〜ＩＳ７…電流源、Ｒ１〜Ｒ４…抵抗、Ｒ１１〜Ｒ１４…抵抗、Ｉｗ１〜Ｉｗ３…加重電流、Ｉｏ１〜Ｉｏ３，Ｉｏ１Ｘ〜Ｉｏ３Ｘ…加重出力、Ｖｃｃ…電源（電位）、ＧＮＤ…接地電位、ＩＮ，ＩＮＸ…前段からの可変遅延回路入力、ＯＵＴ，ＯＵＴＸ…次段への可変遅延回路出力、Ｐ１〜Ｐ８…ＮＰＮトランジスタ、ＪＳ１〜ＪＳ７…電流源、ＲＤ１〜ＲＤ３…抵抗、ＶＨ…高電位の基準電位（第１の基準電位）、ＶＬ…低電位の基準電位（第２の基準電位）、２０１，２０２，２１１，２１２…可変遅延回路及び加重回路のブロック、Ｔ１〜Ｔ８…ＮＰＮトランジスタ、ＫＳ０〜ＫＳ８…電流源、ＲＶ１〜ＲＶ３…抵抗。
Claims (4)
- 直列接続されるｎ段（ｎは正整数）の可変遅延回路を備え、最終段の可変遅延回路の出力を初段の可変遅延回路の入力に負帰還する電圧制御発振回路と、
前記電圧制御発振回路の出力と外部より供給されるクロックとの位相を比較し、遅延制御信号を出力して前記電圧制御発振回路の各段の可変遅延回路における遅延時間を制御し、位相をロックさせる位相同期ループ手段と、
外部より供給される位相制御信号に基づいてｋ個（ｋは少なくとも３以上の整数）の加重係数信号を出力するものであって、前記加重係数信号は、前記位相制御信号に対して概略等間隔で最大係数を与えられ、該加重係数の総和は概略一定であるよう途中区間を補間する制御信号発生回路と、
前記電圧制御発振回路における各段の可変遅延回路から取り出されたｋ個の概略等位相差の信号と、前記制御信号発生回路が出力するｋ個の加重係数信号とをそれぞれ加重して当該位相調整回路の出力信号として出力する加重手段と、
を有し、
前記制御信号発生回路は、
第１及び第２のトランジスタのエミッタを接続したエミッタ共通差動トランジスタ対と、前記エミッタ共通差動トランジスタ対の共通エミッタに接続される電流源と、の組をｋ−１組有し、
第１番目のエミッタ共通差動トランジスタ対の第１のトランジスタのコレクタから第１番目の加重係数信号出力が取り出され、第ｋ−１番目のエミッタ共通差動トランジスタ対の第２のトランジスタのコレクタから第ｋ番目の加重係数信号出力が取り出され、第ｉ番目（ｉは１以上で、ｋ−２以下）のエミッタ共通差動トランジスタ対の第２のトランジスタのコレクタが第ｉ＋１番目のエミッタ共通差動トランジスタ対の第１のトランジスタのコレクタと接続され、該第ｉ番目のエミッタ共通差動トランジスタ対の第２のトランジスタのコレクタから第ｉ＋１番目の加重係数信号出力が取り出され、
前記ｋ−１個のエミッタ共通差動トランジスタ対の第１及び第２のトランジスタの一方のトランジスタのベースに前記位相制御信号が供給され、他方のトランジスタのベースに第１及び第２の基準電位をｋ−１個に概略等分割した電圧が供給される
位相調整回路。 - 前記可変遅延回路は、
トランジスタと、前記トランジスタのエミッタに接続され、前記位相同期ループ手段からの遅延制御信号により制御される電流源と、を備えたエミッタフォロワ回路を２個と、
第２及び第３のトランジスタのエミッタを接続したエミッタ共通差動トランジスタ対を備えたＣＭＬバッファ回路と、
前記２個のエミッタフォロワ回路のそれぞれのトランジスタのエミッタ間に接続される容量素子と、を有する
請求項１記載の位相調整回路。 - 前記加重係数信号数または前記電圧制御発振回路から取り出される概略等位相差信号数であるｋは、ｎ＋１と等しく、第１番目から第ｎ番目までの概略等位相差信号の位相は１８０°をｎ等分するように配置され、第ｎ＋１番目の概略等位相差信号は第１番目の概略等位相差信号と逆相である
請求項１記載の位相調整回路。 - 前記加重係数信号数または前記電圧制御発振回路から取り出される概略等位相差信号数であるｋは、２・ｎ＋１と等しく、第１番目から第２・ｎ番目までの概略等位相差信号の位相は３６０°をｎ等分するように配置され、第２・ｎ＋１番目の概略等位相差信号は第１番目の概略等位相差信号と同相である
請求項１記載の位相調整回路。
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| JP35770396A JP3656350B2 (ja) | 1996-12-30 | 1996-12-30 | 位相調整回路 |
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