JPH08106075A - 表示駆動回路 - Google Patents
表示駆動回路Info
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- JPH08106075A JPH08106075A JP24319694A JP24319694A JPH08106075A JP H08106075 A JPH08106075 A JP H08106075A JP 24319694 A JP24319694 A JP 24319694A JP 24319694 A JP24319694 A JP 24319694A JP H08106075 A JPH08106075 A JP H08106075A
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- display
- signal
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Abstract
(57)【要約】
【目的】 Ｄ／Ａ変換器の出力抵抗によるバラツキを無
くして表示品位を向上させ、伝送線路を長くしても低不
要輻射でクロックの安定化を図る。 【構成】 クロック発生部５００で低い周波数の表示用
制御信号を発生させ、この低い周波数の表示用制御信号
を用いて、表示信号源のクロックを表示側のクロック再
生回路７００において周波数の高いシステムクロックｆ
ｓをクロック再生すれば、クロック発生部５００とソー
スドライバとの間の伝送線路を長くしても周波数の高い
システムクロックを直接伝送する必要がなくなってゲイ
ンが下がったりすることなく不要輻射の発生も低減され
る。また、クロック再生部７００は、表示信号発生部側
のクロック信号に位相同期したクロック再生を行うの
で、クロック信号の伝送線路による遅延も無い。さら
に、Ｄ／Ａ変換器６００は定電流源駆動型の電流出力構
成である。
くして表示品位を向上させ、伝送線路を長くしても低不
要輻射でクロックの安定化を図る。 【構成】 クロック発生部５００で低い周波数の表示用
制御信号を発生させ、この低い周波数の表示用制御信号
を用いて、表示信号源のクロックを表示側のクロック再
生回路７００において周波数の高いシステムクロックｆ
ｓをクロック再生すれば、クロック発生部５００とソー
スドライバとの間の伝送線路を長くしても周波数の高い
システムクロックを直接伝送する必要がなくなってゲイ
ンが下がったりすることなく不要輻射の発生も低減され
る。また、クロック再生部７００は、表示信号発生部側
のクロック信号に位相同期したクロック再生を行うの
で、クロック信号の伝送線路による遅延も無い。さら
に、Ｄ／Ａ変換器６００は定電流源駆動型の電流出力構
成である。
Description
【０００１】
【産業上の利用分野】本発明は、液晶表示装置、特にマ
トリックス型液晶表示装置、ＥＬ（エレクトロルミネッ
センス）表示装置、プラズマディスプレイなどの表示駆
動回路に関する。
トリックス型液晶表示装置、ＥＬ（エレクトロルミネッ
センス）表示装置、プラズマディスプレイなどの表示駆
動回路に関する。
【０００２】
【従来の技術】図８および図９は従来のアナログドライ
バを使ったデジタルデータ表示装置の一例を模式的に示
しており、図８は従来の液晶パネルおよびその駆動部の
ブロック図であり、図９は図８の駆動部の表示信号源お
よびＤ／Ａ変換部のブロック図である。
バを使ったデジタルデータ表示装置の一例を模式的に示
しており、図８は従来の液晶パネルおよびその駆動部の
ブロック図であり、図９は図８の駆動部の表示信号源お
よびＤ／Ａ変換部のブロック図である。
【０００３】図８において、デジタルデータ表示装置と
してのマトリックス型表示装置は、マトリックス状に配
置された絵素電極１０３を駆動するためのスイチング素
子としてＴＦＴ(Thin Film Transistor)１０４を用いた
ＴＦＴ液晶パネル１００を備えている。このＴＦＴ液晶
パネル１００は、互いに並行に配列された複数の走査電
極１０１と、走査電極１０１に直行交差して互いに平行
に配設された複数の信号電極１０２とを備えている。こ
れら走査電極１０１と信号電極１０２との各交差点に近
接して、絵素電極１０３を駆動するためのＴＦＴ１０４
および絵素電極１０３が設けられている。また、この絵
素電極１０３に対向して共通電極１０５が設けられてい
る。この共通電極１０５は、ここでは模式的に示されて
いるが、通常は、全ての絵素電極１０３に共通に配設さ
れた一個の導電層である。
してのマトリックス型表示装置は、マトリックス状に配
置された絵素電極１０３を駆動するためのスイチング素
子としてＴＦＴ(Thin Film Transistor)１０４を用いた
ＴＦＴ液晶パネル１００を備えている。このＴＦＴ液晶
パネル１００は、互いに並行に配列された複数の走査電
極１０１と、走査電極１０１に直行交差して互いに平行
に配設された複数の信号電極１０２とを備えている。こ
れら走査電極１０１と信号電極１０２との各交差点に近
接して、絵素電極１０３を駆動するためのＴＦＴ１０４
および絵素電極１０３が設けられている。また、この絵
素電極１０３に対向して共通電極１０５が設けられてい
る。この共通電極１０５は、ここでは模式的に示されて
いるが、通常は、全ての絵素電極１０３に共通に配設さ
れた一個の導電層である。
【０００４】また、ＴＦＴ液晶パネル１００はソースド
ライバ２００およびゲートドライバ３００を含む駆動回
路によって駆動される。これらソースドライバ２００は
ＴＦＴパネル１００の信号電極１０２にそれぞれ接続さ
れており、また、ゲートドライバ３００はＴＦＴパネル
１００の走査電極１０１にそれぞれ接続されている。こ
のソースドライバ２００は、入力されるアナログ画像信
号または映像信号をサンプリングしてホールドし、信号
電極１０２に供給している。他方、ゲートドライバ３０
０は走査電極１０１に対して順次に走査パルスを出力す
る。これらゲートドライバ３００およびソースドライバ
２００に入力されるタイミング信号などの制御信号はコ
ントロール回路４００から与えられている。
ライバ２００およびゲートドライバ３００を含む駆動回
路によって駆動される。これらソースドライバ２００は
ＴＦＴパネル１００の信号電極１０２にそれぞれ接続さ
れており、また、ゲートドライバ３００はＴＦＴパネル
１００の走査電極１０１にそれぞれ接続されている。こ
のソースドライバ２００は、入力されるアナログ画像信
号または映像信号をサンプリングしてホールドし、信号
電極１０２に供給している。他方、ゲートドライバ３０
０は走査電極１０１に対して順次に走査パルスを出力す
る。これらゲートドライバ３００およびソースドライバ
２００に入力されるタイミング信号などの制御信号はコ
ントロール回路４００から与えられている。
【０００５】図９において、上記コントロール回路４０
０で必要とするクロック信号は、表示信号源により供給
され、このクロック信号は同時に表示データをラッチす
るクロックとしてＤ／Ａ変換器６００の各ラッチ部６１
０にそれぞれ入力される。各ラッチ部６１０でラッチさ
れた表示データは各重みづけされた定電流源群６２０を
オンするアナログスイッチ群６３０のゲートにそれぞれ
入力されている。さらに、各アナログスイッチ群６３０
からそれぞれ出力され、ダイオード群６４０をそれぞれ
介して合成された電流は出力抵抗Ｒ１，Ｒ２によって各
色毎にそれぞれ電圧出力に変換されている。このように
して、変換されたアナログ表示電圧は各色毎にソースド
ライバ２００に供給され、サンプルホールド回路２２０
にてサンプリングされることになる。
０で必要とするクロック信号は、表示信号源により供給
され、このクロック信号は同時に表示データをラッチす
るクロックとしてＤ／Ａ変換器６００の各ラッチ部６１
０にそれぞれ入力される。各ラッチ部６１０でラッチさ
れた表示データは各重みづけされた定電流源群６２０を
オンするアナログスイッチ群６３０のゲートにそれぞれ
入力されている。さらに、各アナログスイッチ群６３０
からそれぞれ出力され、ダイオード群６４０をそれぞれ
介して合成された電流は出力抵抗Ｒ１，Ｒ２によって各
色毎にそれぞれ電圧出力に変換されている。このように
して、変換されたアナログ表示電圧は各色毎にソースド
ライバ２００に供給され、サンプルホールド回路２２０
にてサンプリングされることになる。
【０００６】ここで、Ｄ／Ａ変換器６００の出力段の抵
抗Ｒ１，Ｒ２の抵抗値がばらつくとソースドライバ２０
０におけるサンプリング電圧が変わって表示品位が異な
ってくる。
抗Ｒ１，Ｒ２の抵抗値がばらつくとソースドライバ２０
０におけるサンプリング電圧が変わって表示品位が異な
ってくる。
【０００７】また、表示用データクロックは高周波信号
であるため、データクロック源である表示信号源と液晶
パネルなどの表示装置の距離はできる限り近傍におく必
要がある。その一例として、図１０に示すように伝送線
路を考察した場合、その等価回路は図１１で示され、そ
の周波数−ゲイン特性は図１２に従うことになる。この
周波数特性からも解るように、図１２において、ゲイン
が３ｄＢだけ低下するポイントをｆ0とすれば、クロッ
ク周波数がｆ1の場合、ゲインが３ｄＢ以下の低下にな
るようにすると、ｆ1＜ｆ0にする必要がある。ｆ0＞ｆ1
となるようにｆ0の抵抗Ｒ0や容量Ｃ0を小さくする、即
ち、伝送線路を短くする必要があった。このように、周
波数ｆが大きくなって高周波になるほどゲインが下がっ
て伝送が困難になっていた。
であるため、データクロック源である表示信号源と液晶
パネルなどの表示装置の距離はできる限り近傍におく必
要がある。その一例として、図１０に示すように伝送線
路を考察した場合、その等価回路は図１１で示され、そ
の周波数−ゲイン特性は図１２に従うことになる。この
周波数特性からも解るように、図１２において、ゲイン
が３ｄＢだけ低下するポイントをｆ0とすれば、クロッ
ク周波数がｆ1の場合、ゲインが３ｄＢ以下の低下にな
るようにすると、ｆ1＜ｆ0にする必要がある。ｆ0＞ｆ1
となるようにｆ0の抵抗Ｒ0や容量Ｃ0を小さくする、即
ち、伝送線路を短くする必要があった。このように、周
波数ｆが大きくなって高周波になるほどゲインが下がっ
て伝送が困難になっていた。
【０００８】
【発明が解決しようとする課題】上記従来のアナログソ
ースドライバを用いてデジタル表示データを表示する場
合、ドライバ入力段に挿入されるＤ／Ａ変換器６００の
出力段抵抗値のバラツキにより各色毎のアナログ表示電
圧にバラツキが生じていた。
ースドライバを用いてデジタル表示データを表示する場
合、ドライバ入力段に挿入されるＤ／Ａ変換器６００の
出力段抵抗値のバラツキにより各色毎のアナログ表示電
圧にバラツキが生じていた。
【０００９】また、表示装置のシステムクロックを外部
信号源より入力する場合は、高周波になるほどゲインが
下がって、不要輻射やクロック信号の伝送線路による遅
延が発生するため、データクロック源と表示装置の距離
はできる限り近傍におく必要があった。ところが、例え
ば車載用表示装置のように表示信号源がトランクに格納
され、表示パネルなどのディスプレイ部がダッシュボー
ドに設置されているような場合には、両者の間を近接さ
せることは困難であった。
信号源より入力する場合は、高周波になるほどゲインが
下がって、不要輻射やクロック信号の伝送線路による遅
延が発生するため、データクロック源と表示装置の距離
はできる限り近傍におく必要があった。ところが、例え
ば車載用表示装置のように表示信号源がトランクに格納
され、表示パネルなどのディスプレイ部がダッシュボー
ドに設置されているような場合には、両者の間を近接さ
せることは困難であった。
【００１０】本発明は、上記従来の問題を解決するもの
で、ソースドライバへの入力電圧を電圧入力から電流入
力にすることで、Ｄ／Ａ変換器の出力抵抗によるバラツ
キを無くして表示品位を向上させ、かつ、伝送線路を長
くしても不要輻射の発生が低減できクロック周波数の安
定化を図ることができる表示回路を提供することを目的
とする。
で、ソースドライバへの入力電圧を電圧入力から電流入
力にすることで、Ｄ／Ａ変換器の出力抵抗によるバラツ
キを無くして表示品位を向上させ、かつ、伝送線路を長
くしても不要輻射の発生が低減できクロック周波数の安
定化を図ることができる表示回路を提供することを目的
とする。
【００１１】
【課題を解決するための手段】本発明の表示駆動回路
は、表示信号および表示用制御信号を発生させる表示信
号発生部と、該表示信号および表示用制御信号により、
複数の絵素電極に信号電圧を印加するための複数の信号
電極をそれぞれ駆動して表示させる表示駆動部とを有す
る表示駆動回路において、該表示駆動部に、該表示用制
御信号のうちシステムクロックを該表示信号発生部側の
クロック信号に位相同期したクロック再生を行うクロッ
ク再生部を設けたものであり、そのことにより上記目的
が達成される。
は、表示信号および表示用制御信号を発生させる表示信
号発生部と、該表示信号および表示用制御信号により、
複数の絵素電極に信号電圧を印加するための複数の信号
電極をそれぞれ駆動して表示させる表示駆動部とを有す
る表示駆動回路において、該表示駆動部に、該表示用制
御信号のうちシステムクロックを該表示信号発生部側の
クロック信号に位相同期したクロック再生を行うクロッ
ク再生部を設けたものであり、そのことにより上記目的
が達成される。
【００１２】また、本発明の表示駆動回路は、デジタル
表示信号および表示用制御信号を発生させる表示信号発
生部と、該デジタル表示信号をＤ／Ａ変換したアナログ
表示信号および該表示用制御信号により、複数の絵素電
極に信号電圧を印加するための複数の信号電極をそれぞ
れ駆動して表示させるアナログソースドライバとを有す
る表示駆動回路において、該アナログソースドライバ側
に、該表示用制御信号のうちシステムクロックを該表示
信号発生部側のクロック信号に位相同期したクロック再
生を行うクロック再生部を設けたものであり、そのこと
により上記目的が達成される。
表示信号および表示用制御信号を発生させる表示信号発
生部と、該デジタル表示信号をＤ／Ａ変換したアナログ
表示信号および該表示用制御信号により、複数の絵素電
極に信号電圧を印加するための複数の信号電極をそれぞ
れ駆動して表示させるアナログソースドライバとを有す
る表示駆動回路において、該アナログソースドライバ側
に、該表示用制御信号のうちシステムクロックを該表示
信号発生部側のクロック信号に位相同期したクロック再
生を行うクロック再生部を設けたものであり、そのこと
により上記目的が達成される。
【００１３】さらに、好ましくは、本発明の表示駆動回
路におけるクロック再生部は、クロック再生が前記表示
信号発生部のクロック周波数に合うように予め分周比を
外部より設定可能な構成とする。また、好ましくは、本
発明の表示駆動回路におけるＤ／Ａ変換部は、クロック
再生部による再生クロックをＤ／Ａ変換用クロック信号
として入力し、定電流源駆動型の電流出力構成とし、前
記アナログソースドライバのサンプリング部に該Ｄ／Ａ
変換部からの出力電流を蓄えるサンプリングコンデンサ
を設けている。
路におけるクロック再生部は、クロック再生が前記表示
信号発生部のクロック周波数に合うように予め分周比を
外部より設定可能な構成とする。また、好ましくは、本
発明の表示駆動回路におけるＤ／Ａ変換部は、クロック
再生部による再生クロックをＤ／Ａ変換用クロック信号
として入力し、定電流源駆動型の電流出力構成とし、前
記アナログソースドライバのサンプリング部に該Ｄ／Ａ
変換部からの出力電流を蓄えるサンプリングコンデンサ
を設けている。
【００１４】
【作用】本発明においては、表示信号発生部で低い周波
数の表示用制御信号を発生させ、この低い周波数の表示
用制御信号を用いて、アナログドライバまたはデジタル
ドライバのいずれの使用にもかかわらず、表示信号源の
クロックを表示側において例えば周波数の高いシステム
クロックなどをクロック再生すれば、表示信号発生部と
アナログソースドライバとの間の伝送線路を長くしても
周波数の高いシステムクロックを直接伝送する必要がな
くなってゲインが下がったりすることなく不要輻射の発
生も低減される。また、クロック再生部は、表示信号発
生部側のクロック信号に位相同期したクロック再生を行
うので、クロック信号の伝送線路による遅延も無くな
る。
数の表示用制御信号を発生させ、この低い周波数の表示
用制御信号を用いて、アナログドライバまたはデジタル
ドライバのいずれの使用にもかかわらず、表示信号源の
クロックを表示側において例えば周波数の高いシステム
クロックなどをクロック再生すれば、表示信号発生部と
アナログソースドライバとの間の伝送線路を長くしても
周波数の高いシステムクロックを直接伝送する必要がな
くなってゲインが下がったりすることなく不要輻射の発
生も低減される。また、クロック再生部は、表示信号発
生部側のクロック信号に位相同期したクロック再生を行
うので、クロック信号の伝送線路による遅延も無くな
る。
【００１５】また、クロック再生部は、クロック再生が
表示信号発生部のクロック周波数に合うように予め分周
比を外部より設定可能な構成とすれば、表示信号源のク
ロックに正確に同期可能なプログラマブル設定が可能に
なるだけではなく、異なるクロックを持った表示信号源
であっても任意のクロックを再生することが可能とな
る。
表示信号発生部のクロック周波数に合うように予め分周
比を外部より設定可能な構成とすれば、表示信号源のク
ロックに正確に同期可能なプログラマブル設定が可能に
なるだけではなく、異なるクロックを持った表示信号源
であっても任意のクロックを再生することが可能とな
る。
【００１６】さらに、Ｄ／Ａ変換部は定電流源駆動型の
電流出力構成とし、サンプリング部にＤ／Ａ変換部から
の出力電流を蓄えるサンプリングコンデンサを設けれ
ば、従来のようにＤ／Ａ変換部の出力段抵抗値のバラツ
キは無くなってアナログ表示電圧のバラツキも無くな
り、安定した表示電圧が得られて表示品位が向上する。
電流出力構成とし、サンプリング部にＤ／Ａ変換部から
の出力電流を蓄えるサンプリングコンデンサを設けれ
ば、従来のようにＤ／Ａ変換部の出力段抵抗値のバラツ
キは無くなってアナログ表示電圧のバラツキも無くな
り、安定した表示電圧が得られて表示品位が向上する。
【００１７】
【実施例】以下、本発明の実施例について説明する。
【００１８】図１は本発明の一実施例を示す液晶表示装
置の駆動回路における信号処理部の回路図であり、パネ
ル部分は従来例と同じであるためその説明は省略する。
置の駆動回路における信号処理部の回路図であり、パネ
ル部分は従来例と同じであるためその説明は省略する。
【００１９】図１において、表示信号発生部としてのシ
ステム表示クロック発生部５００は分周器５１０に接続
され、システム表示クロック発生部５００からの周波数
の高いシステムクロックは分周器５１０で１／Ｎに分周
されて周波数の低い水平同期信号などの同期信号とな
る。この分周器５１０はクロック再生回路７００の位相
比較器７１０に接続されるとともに、駆動部のコントロ
ール回路４００に接続され、位相比較器７１０およびコ
ントロール回路４００に同期信号を出力する。この位相
比較器７１０はローパスフィルタ７２０を介して電圧制
御発振器（以下ＶＣＯという）７３０に接続され、ＶＣ
Ｏ７３０から発振出力ｆｓが出力される。このＶＣＯ７
３０は分周器７４０を介して位相比較器７１０に接続さ
れ、発振出力ｆｓが分周器７４０で１／ｎに分周されて
位相比較器７１０に入力される。この分周器７４０はプ
ログラマブルであり、クロック再生が表示信号源側のク
ロック周波数に合うように予め分周比を外部より設定可
能な分周比設定端子Ｓが設けられている。以上によりＰ
ＬＬ回路で構成されるクロック再生回路７００が構成さ
れ、表示用制御信号のうちシステムクロックを表示信号
源側のクロック信号に位相同期したクロック再生を行
う。
ステム表示クロック発生部５００は分周器５１０に接続
され、システム表示クロック発生部５００からの周波数
の高いシステムクロックは分周器５１０で１／Ｎに分周
されて周波数の低い水平同期信号などの同期信号とな
る。この分周器５１０はクロック再生回路７００の位相
比較器７１０に接続されるとともに、駆動部のコントロ
ール回路４００に接続され、位相比較器７１０およびコ
ントロール回路４００に同期信号を出力する。この位相
比較器７１０はローパスフィルタ７２０を介して電圧制
御発振器（以下ＶＣＯという）７３０に接続され、ＶＣ
Ｏ７３０から発振出力ｆｓが出力される。このＶＣＯ７
３０は分周器７４０を介して位相比較器７１０に接続さ
れ、発振出力ｆｓが分周器７４０で１／ｎに分周されて
位相比較器７１０に入力される。この分周器７４０はプ
ログラマブルであり、クロック再生が表示信号源側のク
ロック周波数に合うように予め分周比を外部より設定可
能な分周比設定端子Ｓが設けられている。以上によりＰ
ＬＬ回路で構成されるクロック再生回路７００が構成さ
れ、表示用制御信号のうちシステムクロックを表示信号
源側のクロック信号に位相同期したクロック再生を行
う。
【００２０】また、ＶＣＯ７３０からの発振出力ｆｓが
入力されるラッチ部６１０，６１０にはそれぞれ、４ビ
ットのディジタルデータであるＧ表示データおよびＲ表
示データがそれぞれ入力されている。これらラッチ部６
１０，６１０はそれぞれ、各アナログスイッチ群６３０
のゲートにそれぞれ接続されており、各アナログスイッ
チ群６３０をオンオフ制御する。各アナログスイッチ群
６３０はそれぞれアナログスイッチ６３１〜６３４で構
成されている。一方、電流Ｉを流す定電流源６２１とア
ナログスイッチ６３１とダイオード６４１との直列回
路、電流２Ｉを流す定電流源６２２とアナログスイッチ
６３２とダイオード６４２との直列回路、電流４Ｉを流
す定電流源６２３とアナログスイッチ６３３とダイオー
ド６４３との直列回路、および、電流８Ｉを流す定電流
源６２４とアナログスイッチ６３４とダイオード６４４
との直列回路の並列回路が構成されている。各定電流源
群６２０はそれぞれ重みづけされた定電流源６２１〜６
２４で構成されている。以上により定電流源駆動型で電
流出力構成のＤ／Ａ変換器６００が構成され、ダイオー
ド６４１〜６４４の接続端からソースドライバ２００に
合成電流としてのアナログ画像信号が出力される。
入力されるラッチ部６１０，６１０にはそれぞれ、４ビ
ットのディジタルデータであるＧ表示データおよびＲ表
示データがそれぞれ入力されている。これらラッチ部６
１０，６１０はそれぞれ、各アナログスイッチ群６３０
のゲートにそれぞれ接続されており、各アナログスイッ
チ群６３０をオンオフ制御する。各アナログスイッチ群
６３０はそれぞれアナログスイッチ６３１〜６３４で構
成されている。一方、電流Ｉを流す定電流源６２１とア
ナログスイッチ６３１とダイオード６４１との直列回
路、電流２Ｉを流す定電流源６２２とアナログスイッチ
６３２とダイオード６４２との直列回路、電流４Ｉを流
す定電流源６２３とアナログスイッチ６３３とダイオー
ド６４３との直列回路、および、電流８Ｉを流す定電流
源６２４とアナログスイッチ６３４とダイオード６４４
との直列回路の並列回路が構成されている。各定電流源
群６２０はそれぞれ重みづけされた定電流源６２１〜６
２４で構成されている。以上により定電流源駆動型で電
流出力構成のＤ／Ａ変換器６００が構成され、ダイオー
ド６４１〜６４４の接続端からソースドライバ２００に
合成電流としてのアナログ画像信号が出力される。
【００２１】上記４ビットのディジタルデータと合成電
流値との関係は、ラッチ部６１０，６１０をそれぞれ介
して、以下の（表１）のようになる。
流値との関係は、ラッチ部６１０，６１０をそれぞれ介
して、以下の（表１）のようになる。
【００２２】
【表１】
【００２３】上記構成により、以下、その動作を説明す
る。
る。
【００２４】まず、表示信号源側ではシステム表示クロ
ック発生部５００のクロックをｆ1とし、分周器５１０
にて１／Ｎに分周して低い周波数の水平同期信号を得て
いる。 この水平同期信号は、表示システムのクロック
再生回路７００の位相比較器７１０に入力され、分周器
７４０の分周出力と位相比較される。この位相比較器７
１０の出力はローパスフィルタ（低域通過フィルタ）７
２０を通すことで直流化され、電圧制御発振器７３０
（以下ＶＣＯという）の発振周波数を可変する。このＶ
ＣＯ７３０からの発振出力の周波数ｆSは、プログラマ
ブルな分周器７４０において１／ｎに下げられて位相比
較器７１０に入力される。
ック発生部５００のクロックをｆ1とし、分周器５１０
にて１／Ｎに分周して低い周波数の水平同期信号を得て
いる。 この水平同期信号は、表示システムのクロック
再生回路７００の位相比較器７１０に入力され、分周器
７４０の分周出力と位相比較される。この位相比較器７
１０の出力はローパスフィルタ（低域通過フィルタ）７
２０を通すことで直流化され、電圧制御発振器７３０
（以下ＶＣＯという）の発振周波数を可変する。このＶ
ＣＯ７３０からの発振出力の周波数ｆSは、プログラマ
ブルな分周器７４０において１／ｎに下げられて位相比
較器７１０に入力される。
【００２５】このとき、位相比較器７１０の出力は常に
ｆ1／Ｎ＝ｆS／ｎとなるように働くことから、プログラ
マブルな分周器７４０においてｎ＝Ｎに設定すると、ｆ
s＝ｆ1が得られる。つまり、表示信号源のシステム表示
クロック発生部５００からのクロックｆ1が再生された
ことになる。
ｆ1／Ｎ＝ｆS／ｎとなるように働くことから、プログラ
マブルな分周器７４０においてｎ＝Ｎに設定すると、ｆ
s＝ｆ1が得られる。つまり、表示信号源のシステム表示
クロック発生部５００からのクロックｆ1が再生された
ことになる。
【００２６】このように、表示信号源側のクロックに位
相同期させて、表示側において周波数の高いシステムク
ロックに再生させているので、表示信号源側とアナログ
ソースドライバとの間の伝送線路を長くしても周波数の
高いシステムクロックを直接伝送する必要がなくなって
ゲインが下がったりすることがなく不要輻射の発生も低
減し、クロック信号の伝送線路による遅延もない。
相同期させて、表示側において周波数の高いシステムク
ロックに再生させているので、表示信号源側とアナログ
ソースドライバとの間の伝送線路を長くしても周波数の
高いシステムクロックを直接伝送する必要がなくなって
ゲインが下がったりすることがなく不要輻射の発生も低
減し、クロック信号の伝送線路による遅延もない。
【００２７】図２は図１のクロック再生回路７００の回
路図であり、図３は図２の各要部におけるタイミングを
示す出力波形図である。図２および図３において、位相
比較器７１０はトライステートバッファで構成され、そ
のＧ端子に入力する、分周器５１０からのクロックｆ1
／Ｎが’Ｈｉ’の期間だけ導通し、分周器７４０のモノ
マルチ７４３からの出力を位相比較器７１０の出力とし
て次段のローパスフィルタ７２０に出力する。また、Ｇ
端子に入力されるクロックｆ1／Ｎが’Ｌ0’の期間、ト
ライステートバッファの出力はハイインピーダンスにな
るため、抵抗ＲL1，ＲL2はバイアス設定用抵抗として働
く。
路図であり、図３は図２の各要部におけるタイミングを
示す出力波形図である。図２および図３において、位相
比較器７１０はトライステートバッファで構成され、そ
のＧ端子に入力する、分周器５１０からのクロックｆ1
／Ｎが’Ｈｉ’の期間だけ導通し、分周器７４０のモノ
マルチ７４３からの出力を位相比較器７１０の出力とし
て次段のローパスフィルタ７２０に出力する。また、Ｇ
端子に入力されるクロックｆ1／Ｎが’Ｌ0’の期間、ト
ライステートバッファの出力はハイインピーダンスにな
るため、抵抗ＲL1，ＲL2はバイアス設定用抵抗として働
く。
【００２８】この位相比較器７１０の出力はローパスフ
ィルタ７２０にて平滑化されて、ローパスフィルタ７２
０の出力は直流出力になる。さらに、この直流出力が入
力されるＶＣＯ７３０はＬＣ発振器で構成されており、
ＶＣＯ７３０の出力である発振周波数ｆSのクロック
は、ＶＣＯ７３０における容量Ｃ1、Ｃ2、ＣVとして下
記の式（数１）に従う。
ィルタ７２０にて平滑化されて、ローパスフィルタ７２
０の出力は直流出力になる。さらに、この直流出力が入
力されるＶＣＯ７３０はＬＣ発振器で構成されており、
ＶＣＯ７３０の出力である発振周波数ｆSのクロック
は、ＶＣＯ７３０における容量Ｃ1、Ｃ2、ＣVとして下
記の式（数１）に従う。
【００２９】
【数１】
【００３０】また、ＶＣＯ７３０の入力制御電圧と出力
周波数との特性を図４に示している。
周波数との特性を図４に示している。
【００３１】次に、ＶＣＯ７３０の発振周波数ｆSはプ
ログラマブルディバイダ７４１に入力される。このプロ
グラマブルディバイダ７４１はカウンタとコンパレータ
で構成されており、分周比設定端子による分周比とカウ
ント数が一致すれば、リセット出力としてのディバイダ
リセットパルスａをモノマルチ（Ｍ．Ｍ）７４３に出力
する。このモノマルチ７４３はパルス幅を決定したモノ
マルチ出力パルスｂを位相比較器７１０に出力する。
ログラマブルディバイダ７４１に入力される。このプロ
グラマブルディバイダ７４１はカウンタとコンパレータ
で構成されており、分周比設定端子による分周比とカウ
ント数が一致すれば、リセット出力としてのディバイダ
リセットパルスａをモノマルチ（Ｍ．Ｍ）７４３に出力
する。このモノマルチ７４３はパルス幅を決定したモノ
マルチ出力パルスｂを位相比較器７１０に出力する。
【００３２】一方、ＶＣＯ７３０からの出力であるクロ
ックｆSは定電流型Ｄ／Ａ変換器６００の表示データの
ラッチ部６１０，６１０のクロックとして働く。
ックｆSは定電流型Ｄ／Ａ変換器６００の表示データの
ラッチ部６１０，６１０のクロックとして働く。
【００３３】次に、電流駆動型Ｄ／Ａ変換器６００につ
いて説明する。
いて説明する。
【００３４】図５は図１のＤ／Ａ変換器６００の重みづ
け回路部とサンプル部の回路図である。図５において、
ラッチ部６１０，６１０からのラッチ出力（ＭＳＢ・・
・ＬＳＢ）は、次段のアナログスイッチ群６３０のゲー
ト電圧として働き、データの重みづけに応じたアナログ
スイッチ群６３０が開く。これにより、データの重みづ
けに応じた合成電流値が得られることになる。
け回路部とサンプル部の回路図である。図５において、
ラッチ部６１０，６１０からのラッチ出力（ＭＳＢ・・
・ＬＳＢ）は、次段のアナログスイッチ群６３０のゲー
ト電圧として働き、データの重みづけに応じたアナログ
スイッチ群６３０が開く。これにより、データの重みづ
けに応じた合成電流値が得られることになる。
【００３５】各重みづけはそれぞれ、上記（表１）に示
すように、定電流源群６２０に接続されたアナログスイ
ッチ群６３０のスイッチのオン位置に応じて加算された
加算電流値がダイオード群６４０の各ダイオードをそれ
ぞれ介して出力される。このダイオード群６４０のダイ
オードはそれぞれ逆流入防止用である。
すように、定電流源群６２０に接続されたアナログスイ
ッチ群６３０のスイッチのオン位置に応じて加算された
加算電流値がダイオード群６４０の各ダイオードをそれ
ぞれ介して出力される。このダイオード群６４０のダイ
オードはそれぞれ逆流入防止用である。
【００３６】このように、ラッチ後のデータに応じて上
記（表１）に示す各ビットが”１”になるとアナログス
イッチ群６３０のスイッチＡ１〜Ａ４を各重みづけに応
じて導通させる。その結果、合成電流が出力される。
記（表１）に示す各ビットが”１”になるとアナログス
イッチ群６３０のスイッチＡ１〜Ａ４を各重みづけに応
じて導通させる。その結果、合成電流が出力される。
【００３７】次に、アナログソースドライバ２００では
サンプリングパルス（Ｔs期間導電）によりアナログス
イッチＡＳＷが導電しサンプリングコンデンサＣｓｐに
蓄えられる。
サンプリングパルス（Ｔs期間導電）によりアナログス
イッチＡＳＷが導電しサンプリングコンデンサＣｓｐに
蓄えられる。
【００３８】このＤ／Ａ変換器６００の合成電流をＩ
OUT（μＡ）とするとＴs期間の充電電圧ＥSP（Ｖ）は下
記のとおりである。 ＥSP＝ＩOUT×ＴS／ＣS つまり、各合成電流を傾きとし、時間ＴSに比例した電
圧がソースドライバ２００より出力される。
OUT（μＡ）とするとＴs期間の充電電圧ＥSP（Ｖ）は下
記のとおりである。 ＥSP＝ＩOUT×ＴS／ＣS つまり、各合成電流を傾きとし、時間ＴSに比例した電
圧がソースドライバ２００より出力される。
【００３９】次に、図６を参照してソースドライバ２０
０について説明する。
０について説明する。
【００４０】図６において、ソースドライバ２００はシ
フトレジスタ２１０、サンプルホールド回路２２０およ
び出力バッファ２３０を備えている。このシフトレジス
タ２１０では、コントロール回路４００から入力される
シフトパルスがシフトクロックに従ってシフトされ、ラ
インＢ１，Ｂ２・・・Ｂｉ・・・Ｂｍに順次にサンプリ
ングパルスを出力する。このサンプリングパルスによっ
て、サンプルホールド回路２２０のアナログスイッチＡ
ＳＷ１（１）・・・ＡＳＷ１（ｉ）・・・ＡＳＷ１
（ｍ）が順次に導通状態になり、サンプリングコンデン
サ２２１に加算電流が流れ込んで振幅ｖ（ｉ，ｊ）にま
で充電される。
フトレジスタ２１０、サンプルホールド回路２２０およ
び出力バッファ２３０を備えている。このシフトレジス
タ２１０では、コントロール回路４００から入力される
シフトパルスがシフトクロックに従ってシフトされ、ラ
インＢ１，Ｂ２・・・Ｂｉ・・・Ｂｍに順次にサンプリ
ングパルスを出力する。このサンプリングパルスによっ
て、サンプルホールド回路２２０のアナログスイッチＡ
ＳＷ１（１）・・・ＡＳＷ１（ｉ）・・・ＡＳＷ１
（ｍ）が順次に導通状態になり、サンプリングコンデン
サ２２１に加算電流が流れ込んで振幅ｖ（ｉ，ｊ）にま
で充電される。
【００４１】ここで、Ｖ（ｉ，ｊ）は、ＴＦＴパネル１
００のｉ番目の信号電極とｊ番目の走査電極との交差点
に対応する絵素電極１０３に書き込まれるべきアナログ
画像信号の瞬時値である。このようにして１水平走査期
間の画像信号がサンプルホールド回路２２０によって充
電された後、出力用パルスＯＥが入力され、画像信号が
サンプリングコンデンサ２２１からホールドコンデンサ
２２２に移される。さらに、このホールドコンデンサ２
２２によって保持された画像信号は出力バッファ２３０
を介して信号電極１０２に出力されることになる。
００のｉ番目の信号電極とｊ番目の走査電極との交差点
に対応する絵素電極１０３に書き込まれるべきアナログ
画像信号の瞬時値である。このようにして１水平走査期
間の画像信号がサンプルホールド回路２２０によって充
電された後、出力用パルスＯＥが入力され、画像信号が
サンプリングコンデンサ２２１からホールドコンデンサ
２２２に移される。さらに、このホールドコンデンサ２
２２によって保持された画像信号は出力バッファ２３０
を介して信号電極１０２に出力されることになる。
【００４２】図７に上記ソースドライバ２００における
各要部の入出力波形の概略を示している。図７におい
て、Ｖ（ＣSPL（ｉ）），Ｖ（ＣH（ｉ））、およびＶS
（ｉ）はそれぞれ、ｉ番目のサンプリングコンデンサ２
２１の電圧、ｉ番目のホールドコンデンサ２２２の電圧
およびｉ番目の出力バッファ２３０の出力電圧をそれぞ
れ示している。
各要部の入出力波形の概略を示している。図７におい
て、Ｖ（ＣSPL（ｉ）），Ｖ（ＣH（ｉ））、およびＶS
（ｉ）はそれぞれ、ｉ番目のサンプリングコンデンサ２
２１の電圧、ｉ番目のホールドコンデンサ２２２の電圧
およびｉ番目の出力バッファ２３０の出力電圧をそれぞ
れ示している。
【００４３】なお、以上の説明では、デジタル表示デー
タを４ビットに限定し、かつ色信号Ｒ，Ｇ，Ｂのうち
Ｒ，Ｇのみについて説明したが、Ｒ，Ｇ，Ｂの場合であ
っても、またはデジタル表示データが４ビット以上であ
っても同様に説明することができることは言うまでもな
い。
タを４ビットに限定し、かつ色信号Ｒ，Ｇ，Ｂのうち
Ｒ，Ｇのみについて説明したが、Ｒ，Ｇ，Ｂの場合であ
っても、またはデジタル表示データが４ビット以上であ
っても同様に説明することができることは言うまでもな
い。
【００４４】
【発明の効果】以上のように本発明によれば、表示駆動
部への入力電圧を電圧入力から電流入力にすることで、
従来のようなＤ／Ａ変換部の出力抵抗によるバラツキを
無くして、安定した表示電圧が得られ表示品位を向上さ
せることができる。また、伝送線路を長くしても不要輻
射の発生が低減できクロック周波数の安定化を図ること
ができ、表示品位の向上を実現することができる。さら
に、クロック再生部は、外部からのプログラマブルに分
周比を設定できるため、表示信号源のクロックに正確に
同期可能なプログラマブル設定が可能であり、また、異
なるクロックを持った表示信号源であっても任意のクロ
ックを再生することができる。
部への入力電圧を電圧入力から電流入力にすることで、
従来のようなＤ／Ａ変換部の出力抵抗によるバラツキを
無くして、安定した表示電圧が得られ表示品位を向上さ
せることができる。また、伝送線路を長くしても不要輻
射の発生が低減できクロック周波数の安定化を図ること
ができ、表示品位の向上を実現することができる。さら
に、クロック再生部は、外部からのプログラマブルに分
周比を設定できるため、表示信号源のクロックに正確に
同期可能なプログラマブル設定が可能であり、また、異
なるクロックを持った表示信号源であっても任意のクロ
ックを再生することができる。
【図１】本発明の一実施例を示す液晶表示装置の駆動回
路における信号処理部の回路図である。
路における信号処理部の回路図である。
【図２】図１のクロック再生回路７００の回路図であ
る。
る。
【図３】図２の各要部におけるタイミングを示す出力波
形図である。
形図である。
【図４】図２のＶＣＯ７３０の入力制御電圧と出力周波
数と関係を示す特性図である。実施例におけるクロック
再生の模式図
数と関係を示す特性図である。実施例におけるクロック
再生の模式図
【図５】図１のＤ／Ａ変換器６００の重みづけ回路部と
サンプル部の回路図である。ＶＣＯ（電圧制御発振器）
サンプル部の回路図である。ＶＣＯ（電圧制御発振器）
【図６】本発明に用いるソースドライバの構成を示す回
路である。模式図クロック再生回路のタイミング図
路である。模式図クロック再生回路のタイミング図
【図７】図６のソースドライバのタイミングを示す各要
部の入出力波形図である。定電圧型Ｄ／Ａ変換器の模式
図
部の入出力波形図である。定電圧型Ｄ／Ａ変換器の模式
図
【図８】従来のデジタルデータ表示装置の一例を模式的
に示す液晶パネルおよびその駆動部のブロック図であ
る。Ｄ／Ａ変換器の重みづけテーブル
に示す液晶パネルおよびその駆動部のブロック図であ
る。Ｄ／Ａ変換器の重みづけテーブル
【図９】図８の駆動部の表示信号源およびＤ／Ａ変換部
のブロック図である。進号伝送路模式図
のブロック図である。進号伝送路模式図
【図１０】表示信号源とコントロール回路４００の間の
伝送線路を示す図である。
伝送線路を示す図である。
【図１１】図１０の伝送線路の等価回路図である。
【図１２】図１１の等価回路における周波数−ゲイン特
性図である。
性図である。
１００ ＴＦＴ液晶パネル １０２ 信号電極 １０３ 絵素電極 ２００ ソースドライバ ２２１ サンプリングコンデンサ ５００ システム表示クロック発生部 ５１０，７４０ 分周器 ６００ Ｄ／Ａ変換器 ６１０ ラッチ部 ６２０ 定電流源群 ６２１〜６２４ 定電流源 ６３０ アナログスイッチ群 ６３１〜６３４ アナログスイッチ ６４０ ダイオード群 ６４１〜６４４ ダイオード ７００ クロック再生回路 ７１０ 位相比較器 ７２０ ローパスフィルタ ７３０ ＶＣＯ ７４１ プログラマブルデバイダ ７４３ モノマルチ
Claims (4)
- 【請求項１】 表示信号および表示用制御信号を発生さ
せる表示信号発生部と、該表示信号および表示用制御信
号により、複数の絵素電極に信号電圧を印加するための
複数の信号電極をそれぞれ駆動して表示させる表示駆動
部とを有する表示駆動回路において、 該表示駆動部に、該表示用制御信号のうちシステムクロ
ックを該表示信号発生部側のクロック信号に位相同期し
たクロック再生を行うクロック再生部を設けた表示駆動
回路。 - 【請求項２】 デジタル表示信号および表示用制御信号
を発生させる表示信号発生部と、該デジタル表示信号を
Ｄ／Ａ変換したアナログ表示信号および該表示用制御信
号により、複数の絵素電極に信号電圧を印加するための
複数の信号電極をそれぞれ駆動して表示させるアナログ
ソースドライバとを有する表示駆動回路において、 該アナログソースドライバ側に、該表示用制御信号のう
ちシステムクロックを該表示信号発生部側のクロック信
号に位相同期したクロック再生を行うクロック再生部を
設けた表示駆動回路。 - 【請求項３】 前記クロック再生部は、クロック再生が
前記表示信号発生部のクロック周波数に合うように予め
分周比を外部より設定可能な構成とした請求項１または
２記載の表示駆動回路。 - 【請求項４】 前記Ｄ／Ａ変換部は、前記クロック再生
部による再生クロックをＤ／Ａ変換用クロック信号とし
て入力し、定電流源駆動型の電流出力構成とし、前記ア
ナログソースドライバのサンプリング部に該Ｄ／Ａ変換
部からの出力電流を蓄えるサンプリングコンデンサを設
けた請求項２記載の表示駆動回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24319694A JPH08106075A (ja) | 1994-10-06 | 1994-10-06 | 表示駆動回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24319694A JPH08106075A (ja) | 1994-10-06 | 1994-10-06 | 表示駆動回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08106075A true JPH08106075A (ja) | 1996-04-23 |
Family
ID=17100268
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24319694A Withdrawn JPH08106075A (ja) | 1994-10-06 | 1994-10-06 | 表示駆動回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08106075A (ja) |
Cited By (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002244618A (ja) * | 2000-12-15 | 2002-08-30 | Lg Philips Lcd Co Ltd | アクティブマトリックス電界発光素子の駆動回路 |
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| WO2003038796A1 (fr) | 2001-10-31 | 2003-05-08 | Semiconductor Energy Laboratory Co., Ltd. | Circuit de commande de lignes de signal et dispositif electroluminescent |
| JP2004318144A (ja) * | 2003-04-10 | 2004-11-11 | Toppoly Optoelectronics Corp | エレクトロルミネッセンスディスプレイのデータ線伝送回路装置 |
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| US7576734B2 (en) | 2001-10-30 | 2009-08-18 | Semiconductor Energy Laboratory Co., Ltd. | Signal line driving circuit, light emitting device, and method for driving the same |
| KR20100038825A (ko) * | 2008-10-07 | 2010-04-15 | 삼성전자주식회사 | 타이밍 컨트롤러, 디스플레이 드라이버 및 이를 포함하는 드라이버 모듈 및 디스플레이 장치, 및 신호 전송 방법 |
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| JP2021151328A (ja) * | 2020-03-24 | 2021-09-30 | キヤノンメディカルシステムズ株式会社 | 送信回路及び超音波診断装置 |
-
1994
- 1994-10-06 JP JP24319694A patent/JPH08106075A/ja not_active Withdrawn
Cited By (29)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002244618A (ja) * | 2000-12-15 | 2002-08-30 | Lg Philips Lcd Co Ltd | アクティブマトリックス電界発光素子の駆動回路 |
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| US8624802B2 (en) | 2001-10-30 | 2014-01-07 | Semiconductor Energy Laboratory Co., Ltd. | Signal line driver circuit and light emitting device and driving method therefor |
| US8314754B2 (en) | 2001-10-30 | 2012-11-20 | Semiconductor Energy Laboratory Co., Ltd. | Signal line driver circuit, light emitting device and driving method thereof |
| US7180479B2 (en) | 2001-10-30 | 2007-02-20 | Semiconductor Energy Laboratory Co., Ltd. | Signal line drive circuit and light emitting device and driving method therefor |
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| US7961159B2 (en) | 2001-10-30 | 2011-06-14 | Semiconductor Energy Laboratory Co., Ltd. | Signal line driver circuit, light emitting device and driving method thereof |
| US7940235B2 (en) | 2001-10-31 | 2011-05-10 | Semiconductor Energy Laboratory Co., Ltd. | Signal line driving circuit and light emitting device |
| US7193619B2 (en) | 2001-10-31 | 2007-03-20 | Semiconductor Energy Laboratory Co., Ltd. | Signal line driving circuit and light emitting device |
| US9076385B2 (en) | 2001-10-31 | 2015-07-07 | Semiconductor Energy Laboratory Co., Ltd. | Signal line driving circuit and light emitting device |
| US6963336B2 (en) | 2001-10-31 | 2005-11-08 | Semiconductor Energy Laboratory Co., Ltd. | Signal line driving circuit and light emitting device |
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| US7791566B2 (en) | 2001-10-31 | 2010-09-07 | Semiconductor Energy Laboratory Co., Ltd. | Signal line driving circuit and light emitting device |
| US8593377B2 (en) | 2001-10-31 | 2013-11-26 | Semiconductor Energy Laboratory Co., Ltd. | Signal line driving circuit and light emitting device |
| US7948453B2 (en) | 2001-10-31 | 2011-05-24 | Semiconductor Energy Laboratory Co., Ltd. | Signal line driving circuit and light emitting device |
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| US7583257B2 (en) | 2001-10-31 | 2009-09-01 | Semiconductor Energy Laboratory Co., Ltd. | Signal line driving circuit and light emitting device |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20020115 |