JP2010092047A - タイミングコントローラ、ディスプレイドライバー及びそれを備えたドライバーモジュール及びディスプレイ装置、及び信号伝送方法 - Google Patents

タイミングコントローラ、ディスプレイドライバー及びそれを備えたドライバーモジュール及びディスプレイ装置、及び信号伝送方法 Download PDF

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Abstract

【課題】タイミングコントローラを提供する。
【解決手段】タイミングコントローラは、クロック発生器とデータ処理部とを具備する。クロック発生器は、第１クロックを受信するとともに、第１クロックの周波数と異なる周波数を有する第２クロックを生成し、かつ、該生成された第２クロックを多数のディスプレイドライバーのそれぞれに伝送する。データ処理部は、データを受信するとともに、該受信されたデータを変換し、かつ、該変換されたデータを第１クロックに基づいて、多数のディスプレイドライバーのそれぞれにポイントツーポイント方式で分配する。
【選択図】図１

Description

本発明は、タイミングコントローラ、ディスプレイドライバー及びそれを備えたドライバーモジュール及びディスプレイ装置、及びタイミングコントローラとディスプレイドライバーとの間の信号伝送方法に関する。
最近のディスプレイパネル（ｄｉｓｐｌａｙ ｐａｎｅｌ）は、次第に大型化されており、ディスプレイドライバーＩＣもさらに多くのチャンネルを集積化している趨勢である。高い解像度と高速のフレーム（ｆｒａｍｅ）速度を支援するためには、ディスプレイドライバーＩＣとタイミングコントローラ（ｔｉｍｉｎｇ ｃｏｎｔｒｏｌｌｅｒ）との間のデータ伝送速度を現在の１００〜２００Ｍｂｐｓから５００〜２０００Ｍｂｐｓ水準に高めなければならない。しかし、従来の方式を利用する場合、データの伝送速度を増加させるのに限界があり、オーバーヘッド（ｏｖｅｒｈｅａｄ）が増加し、電力消耗及びＰＣＢ（Ｐｒｉｎｔｅｄ Ｃｉｒｃｕｉｔ Ｂｏａｒｄ）レイヤ数が増加する。
韓国特許出願公開第１０−２００８−００９７９４１号明細書
本発明が果たそうとする課題は、ディスプレイ装置に含まれたタイミングコントローラとディスプレイドライバーとの間に効率的に信号を伝送できるようにする装置を提供することである。
また、本発明が果たそうとする他の課題は、前記の装置を備えたドライバーモジュール及びディスプレイ装置を提供することである。
本発明の構成によるタイミングコントローラは、第１クロックを受信するとともに、前記第１クロックの周波数と異なる周波数を有する第２クロックを生成し、かつ、該生成された前記第２クロックを多数のディスプレイドライバーのそれぞれに伝送するためのクロック発生器と、データを受信するとともに、該受信された前記データを変換し、該変換された前記データが、前記第１クロックに基づいて、前記多数のディスプレイドライバーのそれぞれにポイントツーポイント（ｐｏｉｎｔ ｔｏ ｐｏｉｎｔ）方式で分配させるデータ処理部とを具備することができる。前記データは、ホスト（ｈｏｓｔ）またはメモリのうち少なくとも一つから出力される。
前記クロック発生器は、前記第１クロックの周波数より低い周波数を有する前記第２クロックを生成するとともに、該生成された第２クロックを前記多数のディスプレイドライバーのそれぞれにマルチドロップ（ｍｕｌｔｉ ｄｒｏｐ）方式で伝送してもよい。前記クロック発生器は、前記第１クロックの周波数の１／Ｎ倍（Ｎは自然数、Ｎ≧２）である周波数を有する前記第２クロックを生成することができる。
本発明の他の構成によるタイミングコントローラは、第１クロックを受信するとともに、前記第１クロックの周波数と異なる周波数を有する第２クロックを生成し、かつ、該生成された前記第２クロックを多数のディスプレイドライバーのそれぞれにマルチドロップ方式で伝送するためのクロック発生器と、データを受信するとともに、該受信された前記データを変換し、かつ、該変換された前記データが、前記第１クロックに基づいて、前記多数のディスプレイドライバーに分配させるデータ処理部とを具備してもよい。
本発明の構成によるディスプレイドライバーは、第１周波数を有するクロックを受信するとともに、前記第１周波数と異なる第２周波数を有する多重位相クロックに変換して出力するクロック再発生器と、前記クロック再発生器から出力された前記多重位相クロックに基づいてデータをプロセッシングするデータ変換部とを具備することができる。前記クロック再発生器は、位相同期ループ（Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ：以下、ＰＬＬ）であってもよい。前記第１周波数は、データレートより低く、かつ、前記第２周波数は、前記第１周波数より高い。前記第２周波数は、データプロセッシングモードに基づいて決定されてもよい。
本発明の構成によるドライバーモジュールは、ディスプレイパネルにデータを伝送するための多数のディスプレイドライバーと、データレートより低い第１周波数を有するクロックを生成するとともに、該生成された前記クロックを前記多数のディスプレイドライバーのそれぞれに伝送するタイミングコントローラと、前記タイミングコントローラから出力された前記クロックが、前記多数のディスプレイドライバーのそれぞれにマルチドロップ方式で伝送されるように連結されたクロックラインとを具備することができる。前記多数のディスプレイドライバーのそれぞれは、前記第１周波数を有するクロックを受信するとともに、前記第１周波数と異なる第２周波数を有する多重位相クロックに変換して出力するクロック再発生器と、前記クロック再発生器から出力された前記多重位相クロックに基づいてデータをプロセッシングするデータ変換部とを具備してもよい。
本発明の構成によるディスプレイ装置は、多数のゲートライン、多数のデータライン、及び前記ゲートライン及び前記データラインの交差点に形成された多数のピクセルを含むディスプレイパネルと、前記データラインにデータ及びクロックを伝送してイメージをディスプレイするように、前記ディスプレイパネルを駆動する多数のディスプレイドライバーと、データレートより低い第１周波数を有するクロックを生成するとともに、該生成された前記クロックを前記多数のディスプレイドライバーに伝送するタイミングコントローラと、前記タイミングコントローラから出力されたクロックが、前記多数のディスプレイドライバーのそれぞれにマルチドロップ方式で伝送されるように連結されたクロックラインとを具備することができる。
前記多数のディスプレイドライバーのそれぞれは、前記第１周波数を有するクロックを受信するとともに、前記第１周波数と異なる第２周波数を有する多重位相クロックに変換して出力するクロック再発生器と、前記クロック再発生器から出力された前記多重位相クロックに基づいてデータをプロセッシングするデータ変換部とを具備してもよい。
本発明の構成によるタイミングコントローラとディスプレイドライバーとの間の信号伝送方法は、第１クロックを受信するとともに、該受信された前記第１クロックと周波数が異なる第２クロックに変換する段階と、前記第２クロックを多数のディスプレイドライバーにマルチドロップ方式で提供する段階とを具備することができる。
前記タイミングコントローラとディスプレイドライバーとの間の信号伝送方法は、ディスプレイのためのデータを受信する段階と、該受信された前記データを前記第１クロックに基づいて、前記多数のディスプレイドライバーに伝送する段階とをさらに具備してもよい。受信された前記データを前記第１クロックに基づいて、前記多数のディスプレイドライバーに伝送する段階は、受信された前記データをポイントツーポイント方式で前記多数のディスプレイドライバーに伝送してもよい。
本発明の構成によるディスプレイ装置は、従来の方式で比べてクロックライン数を最小にすることができる。また、本発明の構成によるディスプレイ装置は、ＰＣＢレイヤ数を減らしてもよい。また、本発明の構成によるディスプレイ装置は、ＥＭＩを減少させて電力消耗及び素子面積を最小にすることができる。そして、本発明の構成によるディスプレイ装置は、ディスプレイ動作時に発生するオーバーヘッドを最小化することができる。
本発明の実施形態によるディスプレイモジュールの概略的なブロック図である。 本発明の実施形態によるタイミングコントローラの概略的なブロック図である。 本発明の実施形態によるディスプレイドライバーの概略的なブロック図である。 本発明の実施形態によるディスプレイ装置の概略的なブロック図である。 本発明の実施形態によるデータプロセッシング過程を説明するフローチャートである。
本発明の詳細な説明で引用される図面をより十分に理解するために、各図面の簡単な説明が提供される。
以下、添付した図面を参照して、本発明を詳しく説明する。
図１は、本発明の実施形態によるドライバーモジュール（ｄｒｉｖｅｒ ｍｏｄｕｌｅ）の構成を示すブロック図である。本実施形態では、ディスプレイドライバーの例としてソースドライバー（ｓｏｕｒｃｅ ｄｒｉｖｅ）１０を例示しているが、これに限定されず、本実施形態によるディスプレイドライバーは、多様なディスプレイ方式（例えば、ＬＣＤ、ＰＤＰ、ＣＲＴ、ＣＤＴ、ＨＤＴＶ、ＯＬＥＤ、フレキシブル（ｆｌｅｘｉｂｌｅ）ディスプレイなど）を駆動することができるあらゆるドライバーを具備してもよい。
本実施形態によるドライバーモジュールは、タイミングコントローラ２０、多数のソースドライバー（１０−１、１０−２、．．１０−Ｎ）、及び前記タイミングコントローラ２０から出力されたクロックＣＬＫを多数のソースドライバー（１０−１、１０−２、．．１０−Ｎ）に提供するためのクロックライン３０を具備してもよい。
本実施形態によるタイミングコントローラ２０は、低速のクロックＣＬＫを各ソースドライバー（１０−１、１０−２、．．１０−Ｎ）にマルチドロップ形態で提供することができる。図１に示されたように、タイミングコントローラ２０から出力されるクロックＣＬＫは、クロックライン３０を介して各ソースドライバー（１０−１、１０−２、．．１０−Ｎ）に提供されることができる。また、タイミングコントローラ２０から出力されるクロックＣＬＫは、データレート（ｄａｔａ ｒａｔｅ）と異なる周波数を有してもよい。実施形態によって、タイミングコントローラ２０から出力されるクロックＣＬＫの周波数は、データレートよりさらに低いことがある（例えば、クロックＣＬＫの周波数＝データレート×１／Ｎ、Ｎは自然数、Ｎ≧２）。
この際、タイミングコントローラ２０は、システム（図示せず）から受信されたマスタクロックＭＣＬＫの周波数を低めて出力する回路（例えば、クロックディバイダー（ｃｌｏｃｋ ｄｉｖｉｄｅｒ）など）を具備してもよい。タイミングコントローラ２０の内部構成及び動作については、図２を参照して説明する。
ＰＣＢ上のクロックライン数を最小にするために、マルチドロップ方式で多数のソースドライバーに高速のクロックを提供しようとすれば、データ伝送速度の限界があってもよいために、これを克服するための方法として低速のクロックＣＬＫが各ソースドライバー（１０−１、１０−２、．．１０−Ｎ）に提供されることができる。
また、タイミングコントローラ２０から出力された各データ（Ｄ０１、Ｄ１１、Ｄ０２、Ｄ１２、．．．Ｄ０Ｎ、Ｄ１Ｎ）は、データバス（ｄａｔａ ｂｕｓ）を介してポイントツーポイント方式で各ソースドライバー（１０−１、１０−２、．．１０−Ｎ）に伝達され、各データ（Ｄ０１、Ｄ１１、Ｄ０２、Ｄ１２、．．．Ｄ０Ｎ、Ｄ１Ｎ）を受信した各ソースドライバー（１０−１、１０−２、．．１０−Ｎ）は、ディスプレイパネル（図示せず）に各データを伝送して表現しようとするイメージをディスプレイさせる。
タイミングコントローラ２０から出力された各データ（Ｄ０１、Ｄ１１、Ｄ０２、Ｄ１２、．．．Ｄ０Ｎ、Ｄ１Ｎ）は、データラインを介して各ソースドライバー（１０−１、１０−２、．．１０−Ｎ）に伝送することができる。本実施形態によるデータは、１ペア（１−ｐａｉｒ）、２ペア（２−ｐａｉｒ）またはマルチペア（ｍｕｌｔｉ−ｐａｉｒ）方式で伝送されることができ、前記伝送方式は、アプリケーション（ａｐｐｌｉｃａｔｉｏｎ）によって異なってもよい。例えば、データレートが増加する場合、マルチペア伝送方式を使うことができる。図１は、２ペアにＮ個のディスプレイドライバーが一つのＰＣＢに配された場合を例示する。
また、前記データは、ＲＧＢデータ、制御信号、スイッチング信号、電荷共有情報、極性情報、水平同期開始信号、ラインラッチ信号などを具備してもよい。また、前記データは、シリアライゼーション（ｓｅｒｉａｌｉｚａｔｉｏｎ、直列化）方式を用いてデータラインを介して順次に伝送されることができ、または二つ以上のデータラインを介して伝送することができる。
周波数が低くなったクロックＣＬＫを受信した各ソースドライバー（１０−１、１０−２、．．１０−Ｎ）は、受信された各データ（Ｄ０１、Ｄ１１、Ｄ０２、Ｄ１２、．．．Ｄ０Ｎ、Ｄ１Ｎ）を復元するのに適するようにクロックＣＬＫの周波数または位相のうち少なくとも一つを変換するクロック再発生器１１を具備してもよい。例えば、クロック再発生器１１は、位相同期ループ（ＰＬＬ）であってもよい。位相同期ループは、周波数変調された信号からベースバンド（ｂａｓｅ−ｂａｎｄ）信号を安定的に抽出するのに使われるフィードバックシステム（ｆｅｅｄｂａｃｋ ｓｙｓｔｅｍ）であって、出力信号の位相を受信信号の位相に同期させる位相同期回路の一例である。
位相同期ループ１１は、位相比較器、低域通過フィルター、及び電圧制御発振器を備え、本実施形態によるクロック再発生器１１は、入力信号の周波数を可変させて出力するか、または多重位相クロックを生成して出力する回路の一例である。位相同期ループ１１は、アナログＰＬＬ、デジタルＰＬＬ、またはデジタルプロセッシング（ｐｒｏｃｅｓｓｉｎｇ）ＰＬＬのうち何れか一つであってもよい。また、位相同期ループ１１は、第１周波数を有するクロックを受信して、前記第１周波数と異なる第２周波数を有する多重位相クロックに変換して出力することができる。
前記ソースドライバー１０は、クロック再発生器１１によって遂行された周波数または位相のうち少なくとも一つの変換に基づいてデータをプロセッシングできる。該プロセッシングされたデータは、ディスプレイドライバー内部のロジック（ｌｏｇｉｃ）によって解析され、それぞれ必要な制御信号とイメージデータ（例えば、ＲＧＢデータ）とに分離されてもよい。前記ソースドライバー１０内部の細部的な動作については、図３を参照して説明する。実施形態によって、最後のソースドライバー１０−Ｎに連結されたクロックライン３０が縦断されることができる。
図２は、本実施形態によるタイミングコントローラ２０の概略的なブロック図である。図１及び図２を参照して説明すれば、本実施形態によるタイミングコントローラ２０は、クロック発生器２１及びデータ処理部２２を具備してもよい。クロック発生器２１は、ホストからデータレートに相応する周波数を有するマスタクロックＭＣＬＫを受信して、マスタクロックＭＣＬＫの周波数を低め、周波数が低められたクロックＣＬＫを多数のディスプレイドライバー（１０−１、１０−２、．．１０−Ｎ）のそれぞれに伝送してもよい。
より具体的に、前記クロック発生器２１は、マスタクロックＭＣＬＫの周波数を逓倍して、該逓倍されたクロックＦＣＬＫを出力するＰＬＬ２３及び前記ＰＬＬ２３から出力されたクロックＦＣＬＫを分周して、該分周されたクロックＣＬＫを出力するクロックディバイダー２４を具備してもよい。実施形態によって、前記クロックディバイダー２４の分周率は、前記ＰＬＬ２３の逓倍率より高く設定されることができるので、前記クロック発生器２１から出力されるクロックＣＬＫは、前記マスタクロックＬＣＬＫより低い周波数を有してもよい。
また、前記ＰＬＬ２３から出力されるクロックＦＣＬＫは、前記データ処理部２２に伝送され、前記データ処理部２２は、前記マスタクロックＭＣＬＫまたは前記ＰＬＬ２３から出力されたクロックＦＣＬＫのうち少なくとも一つに基づいてデータＤＡＴＡをプロセッシングできる。
前記データ処理部２２は、ディスプレイパネルの仕様に合うようにデータＤＡＴＡを変換（例えば、伝送単位の再設定など）し、該変換されたデータＤ０ｉ及びＤ１ｉが、各ドライバー（１０−１、１０−２、．．１０−Ｎ）にポイントツーポイント方式で分配させる。前記データＤＡＴＡは、ホストから出力され、実施形態によって、外部メモリ装置から出力されることもある。
図２に示されたデータＤ０ｉ及びＤ１ｉ（ｉは自然数、１≦ｉ≦Ｎ）は、図１で各ソースドライバー（１０−１、１０−２、．．１０−Ｎ）に提供されるデータ（Ｄ０１、Ｄ１１、Ｄ０２、Ｄ１２、．．．Ｄ０Ｎ、Ｄ１Ｎ）を概略的に示したものである。
前記データ処理部２２から出力されたデータＤ０ｉ及びＤ１ｉは、マスタクロックＭＣＬＫまたは前記ＰＬＬ２３から出力されるクロックＦＣＬＫのうち少なくとも一つのクロックに基づいて、各ソースドライバー（１０−１、１０−２、．．１０−Ｎ）に伝送することができる。または実施形態によって、前記各クロックＭＣＬＫ及びＦＣＬＫではない他のクロックに同期してデータＤ０ｉ及びＤ１ｉが伝送することもできる。また、クロック発生器２１は、周波数が低くなったクロックＣＬＫを各ディスプレイドライバー（１０−１、１０−２、．．１０−Ｎ）にマルチドロップ方式で伝送してもよい。
ホストからデータＤＡＴＡとともに伝達されるマスタクロックＭＣＬＫは、データレート（例えば、１Ｇｂｐｓ）に相応する周波数（１ＧＨｚ）を有してもよい。しかし、クロックライン数を減少させるために、マルチドロップ方式で各ディスプレイドライバー（１０−１、１０−２、．．１０−Ｎ）にクロックＣＬＫを提供しようとすれば、データ伝送速度の限界があるので、本実施形態では、クロックディバイダー２１によってマスタクロックＭＣＬＫの周波数を低めて出力することができる。
低められた周波数ＣＬＫは、実施形態によって多様であり、例えば、１Ｇｂｐｓであるデータレートに相応する周波数を１／１０に減らすクロックディバイダー２１では、１００ＭｈｚのクロックＣＬＫを出力することができる。また、データ処理部２２は、ホストから出力されたデータＤＡＴＡが、各ソースドライバー（１０−１、１０−２、．．１０−Ｎ）にポイントツーポイント方式で分配されるように、前記データＤＡＴＡをプロセッシングできる。図２では、データＤ０ｉ、Ｄ１ｉが、２ペア方式で伝送される例を示すが、本発明の実施形態はこれに限定されない。
図３は、本実施形態によるディスプレイドライバー１０の概略的なブロック図である。本実施形態によるディスプレイドライバー１０は、クロック再発生器１１及びデータ変換部１４を具備してもよい。前記クロック再発生器１１は、第１周波数を有するクロックＣＬＫを受信して、第１周波数と異なる第２周波数を有する多重位相クロックＣＬＫ’に変換することができる。
前記データ変換部１４は、クロック再発生器１１から出力された多重位相クロックＣＬＫ’に基づいてデータＤ０ｉ及びＤ１ｉをプロセッシングできる。また、データ変換部１４は、多重位相クロックＣＬＫ’のうちデータＤ０ｉ及びＤ１ｉとのスキュー（ｓｋｅｗ）を最小化する少なくとも一つのクロックを選択して、該選択されたクロックＣＬＫ’’を出力するデスキューイングユニット（ｄｅｓｋｅｗｉｎｇ ｕｎｉｔ）１２、及びデスキューイングユニット１２から出力されたクロックＣＬＫ’’に基づいて、前記デスキューイングユニット１２から出力されたデータＤ０ｉ’及びＤ１ｉ’をデシリアライジングするデシリアライジングユニット（ｄｅｓｅｒｉａｌｉｚｉｎｇ ｕｎｉｔ）１３を具備してもよい。
前記デスキューイングユニット１２から出力されたデータＤ０ｉ’及びＤ１ｉ’は、前記ディスプレイドライバーの入力データＤ０ｉ及びＤ１ｉと同一であり、または実施形態によって異なることもある。実施形態によって、前記第１周波数は、データレートよりさらに低く、前記第２周波数は、前記第１周波数よりさらに高い。
また、実施形態によって、前記第１周波数は、前記データレートの１／Ｎ倍（Ｎは自然数、Ｎ≧２）であり、前記第２周波数は、前記第１周波数のＭ倍（Ｍは自然数、Ｎ≧２）であってもよい。
図１ないし図３を参考して説明すれば、前記ディスプレイドライバー１０は、前記タイミングコントローラ２０から出力されたクロックＣＬＫ及びデータＤ０ｉ及びＤ１ｉを受信することができる。図３では、データＤ０ｉ及びＤ１ｉが、２ペア方式で伝達され、各データＤ０ｉ及びＤ１ｉは、差動信号として表現される例を示す。
前記タイミングコントローラ２０からデータレートよりさらに低い第１周波数を有するクロックＣＬＫを受信したクロック再発生器１１は、受信されたクロックＣＬＫを第１周波数と異なる第２周波数を有する多重位相クロックＣＬＫ’に変換して出力することができる。例えば、クロック再発生器１１は、位相同期ループ（ＰＬＬ）として具現可能である。前記第２周波数は、データ変換部１４のデータプロセッシングモード（ｄａｔａ ｐｒｏｃｅｓｓｉｎｇ ｍｏｄｅ）に基づいて決定されてもよい。
例えば、データ変換部１４が、フルデータレート（ｆｕｌｌ ｄａｔａ ｒａｔｅ）でデータをプロセッシングする場合、前記第２周波数は、前記データレートと同一であってもよい。同様に、データ変換部１４が、ハーフデータレート（ｈａｌｆ ｄａｔａ ｒａｔｅ）でデータをプロセッシングする場合、前記第２周波数は、前記データレートの１／２であってもよい。また、データ変換部１４が、クォーターデータレート（ｑｕａｒｔｅｒ ｄａｔａ ｒａｔｅ）でデータをプロセッシングする場合、前記第２周波数は、前記データレートの１／４であってもよい。
実施形態によって、クロック再発生器１１は、遅延同期ループ（ＤＬＬ）として具現可能であり、この場合、入力されたクロックＣＬＫの周波数と同一な多重位相クロックＣＬＫ’を出力することができる。多重位相クロックＣＬＫ’の個数は、実施形態によって異なり、例えば、１０個の多重位相クロックＣＬＫ’を生成する場合、それぞれのクロックは、隣接したクロックと３６°（３６０／１０＝３６）の位相差を有する。
また、前記デスキューイングユニット１２は、多重位相クロックＣＬＫ’のうちデータＤ０ｉ、Ｄ１ｊとのスキューを最小化する少なくとも一つのクロックＣＬＫ’’を選択して出力することができる。前記デスキューイングユニット１２から出力されたクロックＣＬＫ’’は、デシリアライジングユニット１３に伝送され、デシリアライジングユニット１３は、デスキューイングユニット１２から出力されたクロックＣＬＫ’’に基づいてデータＤ０ｉ’及びＤ１ｉ’をデシリアライジングできる。
図３では、前記データ変換部１４に含まれたデスキューイングユニット１２とデシリアライジングユニット１３との動作が順次に遂行される例を示したが、実施形態によって、デスキューイングプロセッシングとデシリアライジングプロセッシングとが同時に遂行されることもある。図３では、一つのクロックポートからクロックが出力されて二つのデシリアライジングユニット１３に伝送されると示したが、実施形態によって、二つ以上のクロックポートを介して伝送することもできる。
前記デシリアライジングユニット１３によってデータＤ０ｉ’及びＤ１ｉ’は、所定の大きさ（例えば、８、１０、または１２ビット）を有するデータｄａｔａ＿１及びｄａｔａ＿２の単位としてデシリアライジングされることができる。
図３では、データＤ０ｉ、Ｄ１ｉが、２ペア方式で伝送される例を示したために、二つのデスキューイングブロック及び二つのデシリアライジングブロックを含むように図示したが、デスキューイングブロック及びデシリアライジングブロックの個数は、実施形態によって異なってもよい。
入力されたデータＤ０ｉ’及びＤ１ｉ’は、前記デスキューイングユニット１２から出力されたクロックＣＬＫ’’に基づいてデシリアライジングユニット１３でデシリアライジングされ、該デシリアライジングされたデータｄａｔａ＿１及びｄａｔａ＿２は、対応するクロックＢＣＬＫ１及びＢＣＬＫ２とともにディスプレイパネル（図示せず）に伝送することができる。
各クロックＢＣＬＫ１及びＢＣＬＫ２は、デシリアライジングされた各データｄａｔａ＿１及びｄａｔａ＿２と同期し、各クロックＢＣＬＫ１及びＢＣＬＫ２は、デスキューイングユニット１２から出力されたクロックＣＬＫ’’に基づいて生成されることができる。または実施形態によって、各クロックＢＣＬＫ１及びＢＣＬＫ２は、デスキューイングユニット１２から出力されたクロックＣＬＫ’’と同一であるかも知れない。
図４は、本発明の実施形態によるディスプレイ装置１００の構成を示すブロック図である。本発明の実施形態によるディスプレイ装置１００は、ディスプレイパネル４０、多数のソースドライバー１０、タイミングコントローラ２０及びクロックライン３０を具備してもよい。前記ソースドライバー１０は、ディスプレイパネル４０にデータとクロックとを伝送してイメージをディスプレイするようにディスプレイパネル４０を駆動させる。
タイミングコントローラ２０は、データレートより低い第１周波数を有するクロックＣＬＫを生成し、該生成されたクロックＣＬＫを各ソースドライバー１０に伝送してもよい。また、タイミングコントローラ２０から出力されたクロックＣＬＫが、各ソースドライバー１０にマルチドロップ方式で伝送されるようにクロックライン３０が連結されることができる。
前述したように、タイミングコントローラ２０は、ホストからデータレートに相応する周波数を有するマスタクロックＭＣＬＫを受信してマスタクロックＭＣＬＫの周波数を低め、周波数が低められたクロックＣＬＫを各ソースドライバー１０にマルチドロップ方式で伝送する。
図４では、Ｎ個のソースドライバー１０を含む例を示し、ソースドライバー１０は、複数個の集積回路で構成することができる。ゲートドライバー５０は、タイミングコントローラ２０から出力されるゲート信号ＧＳに基づいて、ディスプレイパネル４０のゲートラインを順次にスキャニング（ｓｃａｎｎｉｎｇ）する。ゲート信号ＧＳは、ゲートドライバー５０を駆動させることができるあらゆる信号を具備してもよい。
ディスプレイパネル４０は、多数のゲートラインと、多数のゲートラインと交差する多数のデータラインと、前記多数のゲートラインと前記多数のデータラインとの交差点に形成された多数のピクセル（ｐｉｘｅｌ）とを具備してもよい。
前記ピクセルは、マトリックス（ｍａｔｒｉｘ）構造に配置されることができ、各ピクセルは、ゲートラインとデータラインとにゲート電極及びソース電極がそれぞれ連結される薄膜トランジスタＴ１と、薄膜トランジスタのドレーン電極に連結される液晶キャパシタＣＬＣ及びストレージキャパシタＣＳＴとを具備してもよい。
このような構造で、ゲートドライバー５０によってゲートラインが順次に選択され、該選択されたゲートラインにゲートオン（ｏｎ）電圧がパルス（ｐｕｌｓｅ）形態に印加されれば、ゲートラインに連結されたピクセルの薄膜トランジスタがターンオン（ｔｕｒｎｏｎ）され、引き続き、前記ソースドライバー１０によって各データラインにピクセル情報を含む電圧が印加される。この電圧は、当該ピクセルの薄膜トランジスタを経て液晶キャパシタＣＬＣとストレージキャパシタＣＳＴとに印加され、液晶キャパシタＣＬＣ及びストレージキャパシタＣＳＴが駆動されることによって、所定のディスプレイ動作がなされる。
タイミングコントローラ２０は、ゲートドライバー５０に所定のゲート信号ＧＳを伝送することができ、前記制御信号は、例えば、垂直同期開始信号、ゲート出力信号、及び出力イネーブル信号などを具備してもよい。
また、図４では、タイミングコントローラ２０が、ソースドライバー１０またはゲートドライバー５０と分離されている例を示したが、実施形態によって、タイミングコントローラ２０は、ディスプレイドライバー１０またはゲートドライバー５０とともに一つのチップに形成されることもできる。または、タイミングコントローラ２０、ディスプレイドライバー１０、及びゲートドライバー５０が一つのチップに形成される。
図５は、本発明の実施形態によるデータプロセッシング過程を説明するフローチャートである。図１ないし図５を参照すれば、タイミングコントローラ２０は、ホストから出力されるマスタクロックＭＣＬＫを受信して、該受信されたクロックＭＣＬＫの周波数を低める（Ｓ５０５）。例えば、タイミングコントローラ２０は、クロックディバイダー２１を含んで周波数ダウン（ｄｏｗｎ）動作を遂行してもよい。
次いで、タイミングコントローラ２０は、周波数が低められたクロックＣＬＫを各ディスプレイドライバー（１０−１、１０−２、．．１０−Ｎ）にマルチドロップ方式で伝送する（Ｓ５１０）。該伝送されたクロックＣＬＫを受信した各ソースドライバー（１０−１、１０−２、．．１０−Ｎ）は、受信されたクロックＣＬＫを異なる周波数を有する多重位相クロックＣＬＫ’に変換する（Ｓ５１５）。例えば、各ソースドライバー（１０−１、１０−２、．．１０−Ｎ）は、位相同期ループ（ＰＬＬ）を含んで周波数変換動作を遂行してもよい。
次いで、各ソースドライバー（１０−１、１０−２、．．１０−Ｎ）は、多重位相クロックＣＬＫ’のうち少なくとも一つに基づいてデータＤ０ｉ及びＤ１ｉとのスキューを最小化する（Ｓ５２０）。この際、データＤ０ｉ及びＤ１ｉとのスキューを最小化する少なくとも一つのクロックＣＬＫ’’が選択されてもよい。
次いで、選択されたクロックＣＬＫ’’に基づいてデータＤ０ｉ’及びＤ１ｉ’をデシリアライジング（ｄｅｓｅｒｉａｌｉｚｉｎｇ）する（Ｓ５２５）。各ソースドライバー（１０−１、１０−２、．．１０−Ｎ）から出力されたデータｄａｔａ＿１及びｄａｔａ＿２及び各クロックＢＣＬＫ１及びＢＣＬＫ２は、ディスプレイパネルに伝送されてイメージをディスプレイするのに使われる。
本発明は、図面に示された一実施形態を参考にして説明されたが、これは例示的なものに過ぎず、当業者ならば、これより多様な変形及び均等な他実施形態が可能であるという点を理解できるであろう。したがって、本発明の真の技術的保護範囲は、特許請求の範囲の技術的思想によって決定されるべきである。
本発明の装置と方法は、タイミングコントローラ、ディスプレイドライバー、及びディスプレイ装置に使われる。
１０：ソースドライバー
１１：クロック再発生器
２０：タイミングコントローラ
２１：クロック発生器
２２：データ処理部

Claims (16)

  1. 第１クロックを受信するとともに、前記第１クロックの周波数と異なる周波数を有する第２クロックを生成し、かつ、該生成された前記第２クロックを多数のディスプレイドライバーのそれぞれに伝送するためのクロック発生器と、
    データを受信するとともに、該受信されたデータを変換し、かつ、該変換されたデータが、前記第１クロックに基づいて、前記多数のディスプレイドライバーのそれぞれにポイントツーポイント（ｐｏｉｎｔ−ｔｏ−ｐｏｉｎｔ）方式で分配させるデータ処理部とを具備することを特徴とするタイミングコントローラ。
  2. 前記データは、
    ホスト（ｈｏｓｔ）またはメモリから出力されることを特徴とする請求項１に記載のタイミングコントローラ。
  3. 前記クロック発生器は、
    前記第１クロックの周波数より低い周波数を有する前記第２クロックを生成するとともに、該生成された第２クロックを前記多数のディスプレイドライバーのそれぞれにマルチドロップ方式で伝送することを特徴とする請求項１に記載のタイミングコントローラ。
  4. 前記クロック発生器は、
    前記第１クロックの周波数の１／Ｎ倍（Ｎは自然数、Ｎ≧２）である周波数を有する前記第２クロックを生成することを特徴とする請求項３に記載のタイミングコントローラ。
  5. 第１クロックを受信するとともに、前記第１クロックの周波数と異なる周波数を有する第２クロックを生成し、かつ、該生成された第２クロックを多数のディスプレイドライバーのそれぞれにマルチドロップ方式で伝送するためのクロック発生器と、
    データを受信するとともに、該受信されたデータを変換し、かつ、該変換されたデータが、前記第１クロックに基づいて、前記多数のディスプレイドライバーに分配させるデータ処理部とを具備することを特徴とするタイミングコントローラ。
  6. 第１周波数を有するクロックを受信するとともに、前記第１周波数と異なる第２周波数を有する多重位相クロックに変換して出力するクロック再発生器と、
    前記クロック再発生器から出力された前記多重位相クロックに基づいてデータをプロセッシングするデータ変換部とを具備することを特徴とするディスプレイドライバー。
  7. 前記クロック再発生器は、
    位相同期ループ（Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ；ＰＬＬ）であることを特徴とする請求項６に記載のディスプレイドライバー。
  8. 前記第１周波数は、データレートより低く、かつ、前記第２周波数は、前記第１周波数より高いことを特徴とする請求項６に記載のディスプレイドライバー。
  9. 前記第２周波数は、
    データプロセッシングモードに基づいて決定されることを特徴とする請求項６に記載のディスプレイドライバー。
  10. ディスプレイパネルにデータを伝送するための多数のディスプレイドライバーと、
    データレートより低い第１周波数を有するクロックを生成するとともに、該生成された前記クロックを前記多数のディスプレイドライバーのそれぞれに伝送するタイミングコントローラと、
    前記タイミングコントローラから出力された前記クロックが、前記多数のディスプレイドライバーのそれぞれにマルチドロップ方式で伝送されるように連結されたクロックラインとを具備することを特徴とするドライバーモジュール。
  11. 前記多数のディスプレイドライバーのそれぞれは、
    前記第１周波数を有するクロックを受信するとともに、前記第１周波数と異なる第２周波数を有する多重位相クロックに変換して出力するクロック再発生器と、
    前記クロック再発生器から出力された前記多重位相クロックに基づいてデータをプロセッシングするデータ変換部とを具備することを特徴とする請求項１０に記載のドライバーモジュール。
  12. 多数のゲートラインと多数のデータラインとの交差点に形成された多数のピクセルを含むディスプレイパネルと、
    前記多数のデータラインにデータとクロックとを伝送してイメージをディスプレイするように、前記ディスプレイパネルを駆動する多数のディスプレイドライバーと、
    データレートより低い第１周波数を有するクロックを生成するとともに、該生成された前記クロックを前記多数のディスプレイドライバーに伝送するタイミングコントローラと、
    前記タイミングコントローラから出力されたクロックが、前記多数のディスプレイドライバーのそれぞれにマルチドロップ方式で伝送されるように連結されたクロックラインとを具備することを特徴とするディスプレイ装置。
  13. 前記多数のディスプレイドライバーのそれぞれは、
    前記第１周波数を有するクロックを受信するとともに、前記第１周波数と異なる第２周波数を有する多重位相クロックに変換して出力するクロック再発生器と、
    前記クロック再発生器から出力された前記多重位相クロックに基づいてデータをプロセッシングするデータ変換部とを具備することを特徴とする請求項１２に記載のディスプレイ装置。
  14. 第１クロックを受信するとともに、該受信された第１クロックと周波数が異なる第２クロックを生成する段階と、
    前記第２クロックを多数のディスプレイドライバーにマルチドロップ（ｍｕｌｔｉ−ｄｒｏｐ）方式で提供する段階とを具備することを特徴とするタイミングコントローラとディスプレイドライバーとの間の信号伝送方法。
  15. 前記タイミングコントローラとディスプレイドライバーとの間の信号伝送方法は、
    ディスプレイのためのデータを受信する段階と、
    受信された前記データを前記第１クロックに基づいて、前記多数のディスプレイドライバーに伝送する段階とをさらに具備することを特徴とする請求項１４に記載のタイミングコントローラとディスプレイドライバーとの間の信号伝送方法。
  16. 受信された前記データを前記第１クロックに基づいて、前記多数のディスプレイドライバーに伝送する段階は、
    受信された前記データをポイントツーポイント方式で前記多数のディスプレイドライバーに伝送することを特徴とする請求項１５に記載のタイミングコントローラとディスプレイドライバーとの間の信号伝送方法。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101819743A (zh) * 2010-05-04 2010-09-01 硅谷数模半导体（北京）有限公司 显示面板的接口电路及显示面板

Families Citing this family (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102009047024A1 (de) * 2009-11-23 2011-05-26 Beckhoff Automation Gmbh Parallelisierte Programmsteuerung
US8880514B2 (en) 2010-04-27 2014-11-04 Snu R&Db Foundation Terminology-based system for supporting data object definition
KR101035856B1 (ko) * 2010-05-31 2011-05-19 주식회사 아나패스 타이밍 컨트롤러와 데이터 구동ｉｃ들 사이의 인터페이스 시스템 및 디스플레이 장치
KR101004766B1 (ko) 2010-05-31 2011-01-03 주식회사 아나패스 Ｌｃ ｖｃｏ를 포함하는 ｐｌｌ 및 타이밍 컨트롤러
US8971469B2 (en) * 2010-08-31 2015-03-03 Sharp Kabushiki Kaisha Serial data communication method and serial data communication device
US9076398B2 (en) * 2011-10-06 2015-07-07 Himax Technologies Limited Display and operating method thereof
TWI469115B (zh) * 2012-08-31 2015-01-11 Raydium Semiconductor Corp 時序控制器、顯示裝置及其驅動方法
TW201419253A (zh) * 2012-11-09 2014-05-16 Novatek Microelectronics Corp 驅動積體電路
KR102023939B1 (ko) * 2012-12-26 2019-11-04 엘지디스플레이 주식회사 영상 표시장치 및 그 구동방법
KR102098717B1 (ko) 2013-08-22 2020-04-09 삼성디스플레이 주식회사 표시 장치
US9595217B2 (en) 2013-12-05 2017-03-14 Samsung Display Co., Ltd. Trace structure for improved electrical signaling
US9515686B2 (en) 2014-08-11 2016-12-06 Samsung Electronics Co., Ltd. Signal transmitting circuit using common clock, and storage device therewith
US10153238B2 (en) 2014-08-20 2018-12-11 Samsung Display Co., Ltd. Electrical channel including pattern voids
JP6406920B2 (ja) * 2014-08-21 2018-10-17 三菱電機株式会社 表示装置およびその駆動方法
US9461810B2 (en) * 2014-09-18 2016-10-04 Samsung Display Co., Ltd. Multi-drop channels including reflection enhancement
KR102388912B1 (ko) 2014-12-29 2022-04-21 엘지디스플레이 주식회사 유기발광다이오드 표시장치와 그 구동방법
KR102223496B1 (ko) * 2014-12-31 2021-03-08 엘지디스플레이 주식회사 표시장치
US10433417B2 (en) * 2016-02-08 2019-10-01 Canon Kabushiki Kaisha Electronic apparatus
KR20180023090A (ko) * 2016-08-23 2018-03-07 삼성디스플레이 주식회사 표시 장치 및 그 구동방법
US10762873B2 (en) * 2018-01-30 2020-09-01 Novatek Microelectronics Corp. Driving circuit and anti-interference method thereof
KR102577236B1 (ko) * 2018-06-05 2023-09-12 삼성전자주식회사 디스플레이 장치 및 그것의 인터페이스 동작
CN108803172B (zh) * 2018-06-29 2021-08-10 上海中航光电子有限公司 一种阵列基板、显示面板及显示装置
CN115100998B (zh) * 2022-08-24 2022-11-15 成都利普芯微电子有限公司 一种驱动电路、驱动ic、驱动设备、显示设备
CN116343637A (zh) * 2023-03-17 2023-06-27 惠科股份有限公司 驱动电路、驱动方法和显示装置

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08106075A (ja) * 1994-10-06 1996-04-23 Sharp Corp 表示駆動回路
JPH09149018A (ja) * 1995-09-18 1997-06-06 Oki Electric Ind Co Ltd ビット位相同期回路
JP2001109437A (ja) * 1999-10-12 2001-04-20 Fujitsu Ltd 液晶パネルの駆動回路及び液晶制御信号発生回路とそれらを備えた液晶表示装置及び液晶表示装置の制御方法
JP2002517790A (ja) * 1998-06-04 2002-06-18 シリコン・イメージ，インコーポレーテッド ディスプレイモジュール駆動システム及びディスプレイ駆動用ディジタルアナログ変換器
JP2003168973A (ja) * 2001-11-29 2003-06-13 Fuji Film Microdevices Co Ltd クロックリカバリー回路
JP2007072440A (ja) * 2005-09-06 2007-03-22 Lg Phillips Lcd Co Ltd 液晶表示装置の駆動回路及びその駆動方法

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05191421A (ja) 1992-01-09 1993-07-30 Toshiba Corp 時分割多重化装置
JPH05250280A (ja) 1992-03-09 1993-09-28 Fujitsu Ltd データ転送方法
EP0803856A4 (en) * 1995-10-16 1999-12-08 Toshiba Kk DISPLAY
US6940496B1 (en) * 1998-06-04 2005-09-06 Silicon, Image, Inc. Display module driving system and digital to analog converter for driving display
JP3266119B2 (ja) * 1998-11-19 2002-03-18 日本電気株式会社 液晶表示装置及び映像データ転送方法
JP3508837B2 (ja) * 1999-12-10 2004-03-22 インターナショナル・ビジネス・マシーンズ・コーポレーション 液晶表示装置、液晶コントローラ、ビデオ信号伝送方法
JP4907797B2 (ja) * 2001-08-21 2012-04-04 ルネサスエレクトロニクス株式会社 半導体集積回路および液晶表示装置
JP2003157230A (ja) 2001-11-20 2003-05-30 Land Computer:Kk マルチドロップ方式で構成されたクロック信号・データ分離型シリアルデータ通信方式におけるクロック信号・データタイムスキューの低減方法とクロック信号伝送線の単線化
US7017053B2 (en) * 2002-01-04 2006-03-21 Ati Technologies, Inc. System for reduced power consumption by monitoring video content and method thereof
US7557790B2 (en) * 2003-03-12 2009-07-07 Samsung Electronics Co., Ltd. Bus interface technology
JP4846571B2 (ja) * 2003-04-24 2011-12-28 ディスプレイテック，インコーポレイテッド 微小表示装置システム及び画像を表示する方法
JP3806100B2 (ja) * 2003-04-28 2006-08-09 株式会社東芝 入出力回路
JP4567356B2 (ja) * 2004-03-31 2010-10-20 ルネサスエレクトロニクス株式会社 データ転送方法および電子装置
US7542322B2 (en) * 2004-09-30 2009-06-02 Intel Corporation Buffered continuous multi-drop clock ring
US7986287B2 (en) * 2005-08-26 2011-07-26 Semiconductor Energy Laboratory Co., Ltd. Display device and method of driving the same
TWI316218B (en) * 2005-12-23 2009-10-21 Innolux Display Corp A liquid crystal display device and a method for driving the same
KR100661828B1 (ko) * 2006-03-23 2006-12-27 주식회사 아나패스 직렬화된 멀티레벨 데이터 신호를 전달하기 위한디스플레이, 타이밍 제어부 및 데이터 구동부
JP5019419B2 (ja) * 2006-07-07 2012-09-05 ルネサスエレクトロニクス株式会社 表示データ受信回路及び表示パネルドライバ
KR100812073B1 (ko) * 2006-11-09 2008-03-07 삼성에스디아이 주식회사 차동 신호 전송 시스템 및 이를 구비한 평판표시장치
KR100850211B1 (ko) * 2007-02-26 2008-08-04 삼성전자주식회사 타이밍 컨트롤러 및 소스 드라이버를 구비하는 ｌｃｄ 장치
JP2008309896A (ja) * 2007-06-12 2008-12-25 Toshiba Corp 液晶駆動装置および液晶表示装置
KR101427580B1 (ko) * 2007-10-16 2014-08-07 삼성디스플레이 주식회사 표시 장치의 구동 장치 및 구동 방법

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08106075A (ja) * 1994-10-06 1996-04-23 Sharp Corp 表示駆動回路
JPH09149018A (ja) * 1995-09-18 1997-06-06 Oki Electric Ind Co Ltd ビット位相同期回路
JP2002517790A (ja) * 1998-06-04 2002-06-18 シリコン・イメージ，インコーポレーテッド ディスプレイモジュール駆動システム及びディスプレイ駆動用ディジタルアナログ変換器
JP2001109437A (ja) * 1999-10-12 2001-04-20 Fujitsu Ltd 液晶パネルの駆動回路及び液晶制御信号発生回路とそれらを備えた液晶表示装置及び液晶表示装置の制御方法
JP2003168973A (ja) * 2001-11-29 2003-06-13 Fuji Film Microdevices Co Ltd クロックリカバリー回路
JP2007072440A (ja) * 2005-09-06 2007-03-22 Lg Phillips Lcd Co Ltd 液晶表示装置の駆動回路及びその駆動方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101819743A (zh) * 2010-05-04 2010-09-01 硅谷数模半导体（北京）有限公司 显示面板的接口电路及显示面板

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