KR20180023090A - 표시 장치 및 그 구동방법 - Google Patents

표시 장치 및 그 구동방법 Download PDF

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박진규
이요한
최기훈
홍현석
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Abstract

본 발명의 일 실시예에 따른 표시 장치는, 액티브 구간 동안 제1 라이징 타임을 갖는 제1 클럭 신호를 출력하고, 액티브 구간과 인접하는 블랭크 구간 동안 제2 라이징 타임을 갖는 제2 클럭 신호를 출력하는 타이밍 컨트롤러, 제1 클럭 신호 및 제2 클럭 신호를 기초로 데이터 신호를 생성하고, 데이터 신호를 출력하는 구동 회로부 및 데이터 신호를 기초로 영상을 표시하는 표시 패널을 포함하고, 제1 라이징 타임의 길이는 제2 라이징 타임의 길이보다 짧다.

Description

표시 장치 및 그 구동방법{DISPLAY DEVICE AND METHOD OF DRIVING THE SAME}
본 발명은 표시 장치 및 그 구동방법에 관한 것이다.
표시 장치는 멀티미디어의 발달과 함께 그 중요성이 증대되고 있다. 이에 부응하여 액정 표시 장치(Liquid Crystal Display, LCD), 유기 발광 표시 장치(Organic Light Emitting Display, OLED) 등과 같은 여러 종류의 표시 장치가 사용되고 있다.
그 중 액정 표시 장치는 화소 전극과 공통 전극 등 전기장 생성 전극(field generating electrode)이 형성되어 있는 두 장의 기판과 그 사이에 개재되는 액정층을 포함한다. 액정 표시 장치는 전기장 생성 전극에 전압을 인가하여 액정층에 전기장을 생성하고, 이를 통하여 액정층의 액정 분자들의 방향을 결정하고 입사광의 편광을 제어함으로써 영상을 표시한다.
또한, 유기 발광 표시 장치는 전자와 정공의 재결합에 의하여 빛을 발생하는 유기 발광 소자를 이용하여 영상을 표시한다. 유기 발광 표시 장치는 빠른 응답 속도를 가지며, 휘도 및 시야각이 크고, 동시에 낮은 소비 전력으로 구동되는 장점이 있다.
한편, 표시 장치는 표시 패널의 구동을 제어하는 타이밍 컨트롤러를 포함한다.
본 발명이 해결하고자 하는 과제는 신호 무결성(signal integrity)을 유지하면서도 RF(radio frequency) 노이즈(noise)를 개선시킬 수 있는 표시 장치 및 그 구동방법을 제공한다.
또한, 소비 전력을 개선할 수 있는 표시 장치 및 그 구동방법을 제공한다.
본 발명의 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 표시 장치는, 액티브 구간 동안 제1 라이징 타임을 갖는 제1 클럭 신호를 출력하고, 상기 액티브 구간과 인접하는 블랭크 구간 동안 제2 라이징 타임을 갖는 제2 클럭 신호를 출력하는 타이밍 컨트롤러; 상기 제1 클럭 신호 및 상기 제2 클럭 신호를 기초로 데이터 신호를 생성하고, 상기 데이터 신호를 출력하는 구동 회로부; 및 상기 데이터 신호를 기초로 영상을 표시하는 표시 패널을 포함하고, 상기 제1 라이징 타임의 길이는 상기 제2 라이징 타임의 길이보다 짧다.
또한, 상기 제1 클럭 신호의 슬루 레잇은 상기 제2 클럭 신호의 슬루 레잇보다 클 수 있다.
또한, 상기 제1 클럭 신호는 제1 폴링 타임을 더 포함하고, 상기 제2 클럭 신호는 제2 폴링 타임을 더 포함하며, 상기 제1 폴링 타임의 길이는 상기 제2 폴링 타임의 길이보다 짧을 수 있다.
또한, 상기 제1 클럭 신호는 제1 최고 전압 및 상기 제1 최고 전압보다 전압 레벨이 낮은 제1 최저 전압을 가지며, 상기 제2 클럭 신호는 제2 최고 전압 및 상기 제2 최고 전압보다 전압 레벨이 낮은 제2 최저 전압을 가지며, 상기 제1 최고 전압은 상기 제2 최고 전압 보다 전압 레벨이 낮으며, 상기 제1 최저 전압은 상기 제2 최저 전압보다 전압 레벨이 낮을 수 있다.
또한, 상기 표시 패널은 영상을 표시하는 표시 영역 및 상기 표시 영역의 외측에 위치하는 비표시 영역을 포함할 수 있다.
또한, 상기 표시 영역은 제1 내지 제n 화소 행(n은 2 이상의 자연수)을 포함하고, 상기 액티브 구간은 상기 제1 내지 제n 화소 행에 상기 데이터 신호가 입력되는 수직 액티브 구간일 수 있다.
또한, 상기 표시 영역은 제1 내지 제n 화소 열(n은 2 이상의 자연수)을 포함하고, 상기 액티브 구간은 상기 제1 내지 제n 화소 열에 상기 데이터 신호가 입력되는 수평 액티브 구간일 수 있다.
또한, 상기 타이밍 컨트롤러는 상기 액티브 구간에서 상기 블랭크 구간으로 전환될 때, 상기 제1 라이징 타임의 길이를 가변하여 상기 제2 클럭 신호를 생성할 수 있다.
또한, 상기 타이밍 컨트롤러는 상기 구동 회로부와 연결되는 제1 출력부 및 제2 출력부를 포함하고, 상기 제1 출력부는 상기 액티브 구간 동안 상기 제1 클럭 신호를 상기 구동 회로부에 제공하고, 상기 제2 출력부는 상기 블랭크 구간 동안 상기 제2 클럭 신호를 상기 구동 회로부에 제공할 수 있다.
상기 과제를 해결하기 위한 본 발명의 다른 실시예에 따른 표시 장치는, 영상을 표시하는 표시 영역 및 상기 표시 영역의 외측에 위치하는 비표시 영역을 포함하는 표시 패널; 상기 표시 패널과 복수의 신호 라인을 통해 연결되는 구동 회로부; 및 액티브 구간 동안 제1 클럭 신호를 상기 구동 회로부에 제공하고, 상기 액티브 구간에 인접하는 블랭크 구간 동안 제2 클럭 신호를 상기 구동 회로부에 제공하는 타이밍 컨트롤러를 포함하고, 상기 구동 회로부는 상기 액티브 구간 동안 상기 복수의 신호 라인에 상기 제1 및 제2 클럭 신호를 기초로 생성되는 데이터 신호를 제공하고, 상기 제1 클럭 신호의 슬루 레잇은 상기 제2 클럭 신호의 슬루 레잇보다 클 수 있다.
또한, 상기 제1 클럭 신호의 라이징 타임의 길이는 상기 제2 클럭 신호의 라이징 타임의 길이 보다 짧을 수 있다.
또한, 상기 구동 회로부는 상기 블랭크 구간에 상기 제1 및 제2 클럭 신호를 기초로 생성되는 더미 신호를 상기 비표시 영역에 제공할 수 있다.
또한, 상기 표시 영역은 제1 내지 제n 화소 행(n은 2 이상의 자연수)을 포함하고, 상기 액티브 구간은 상기 제1 내지 제n 화소 행에 상기 데이터 신호가 입력되는 수직 액티브 구간일 수 있다.
또한, 상기 표시 영역은 제1 내지 제n 화소 열(n은 2 이상의 자연수)을 포함하고, 상기 제1 액티브 구간은 상기 제1 내지 제n 화소 열에 상기 데이터 신호가 입력되는 수평 액티브 구간일 수 있다.
또한, 상기 타이밍 컨트롤러는 상기 액티브 구간에서 상기 블랭크 구간으로 전환될 때, 상기 제1 클럭 신호의 슬루 레잇을 조절하여 상기 제2 클럭 신호를 생성할 수 있다.
또한, 상기 타이밍 컨트롤러는 상기 구동 회로부와 연결되는 제1 출력부 및 제2 출력부를 포함하고, 상기 제1 출력부는 상기 액티브 구간 동안 상기 제1 클럭 신호를 상기 구동 회로부에 제공하고, 상기 제2 출력부는 상기 블랭크 구간 동안 상기 제2 클럭 신호를 상기 구동 회로부에 제공할 수 있다.
또한, 상기 제1 클럭 신호는 제1 최고 전압 및 상기 제1 최고 전압보다 전압 레벨이 낮은 제1 최저 전압을 가지며, 상기 제2 클럭 신호는 제2 최고 전압 및 상기 제2 최고 전압보다 전압 레벨이 낮은 제2 최저 전압을 가지며, 상기 제1 최고 전압은 상기 제2 최고 전압 보다 전압 레벨이 낮으며, 상기 제1 최저 전압은 상기 제2 최저 전압보다 전압 레벨이 낮을 수 있다.
상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 표시 장치의 구동방법은 영상을 표시하는 데이터 신호가 입력되는 액티브 구간 동안 제1 라이징 타임을 갖는 제1 클럭 신호를 구동 회로부에 제공하는 단계 및 상기 제1 액티브 구간 다음에 위치하는 블랭크 구간 동안 상기 구동 회로부에 제2 라이징 타임을 갖는 제2 클럭 신호를 제공하는 단계를 포함하고, 상기 제1 라이징 타임의 길이는 상기 제2 라이징 타임의 길이보다 짧다.
또한, 상기 제1 클럭 신호의 슬루 레잇(slew rate)은 상기 제2 클럭 신호의 슬루 레잇보다 클 수 있다.
또한, 상기 제1 클럭 신호는 제1 최고 전압 및 상기 제1 최고 전압보다 전압 레벨이 낮은 제1 최저 전압을 가지며, 상기 제2 클럭 신호는 제2 최고 전압 및 상기 제2 최고 전압보다 전압 레벨이 낮은 제2 최저 전압을 가지며, 상기 제1 최고 전압은 상기 제2 최고 전압보다 전압 레벨이 낮으며, 상기 제1 최저 전압은 상기 제2 최저 전압보다 전압 레벨이 낮을 수 있다.
기타 실시예의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 일 실시예에 따른 표시 장치 및 그 구동방법은 신호 무결성(signal integrity)을 유지하면서도 RF(radio frequency) 노이즈(noise)를 개선할 수 있다.
또한, 소비 전력을 개선시킬 수 있다.
본 발명의 실시예들에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.
도 1은 본 발명의 일 실시예에 따른 표시 장치를 개략적으로 나타낸 블록도이다.
도 2는 도 1에 도시한 표시 패널을 보다 상세히 나타낸 도면이다.
도 3은 본 발명의 일 실시예에 따른 표시 장치의 신호 전송 방법을 나타낸 도면이다.
도 4는 도 3에 도시한 제1 클럭 신호를 보다 상세하게 나타낸 도면이다.
도 5는 수직 액티브 구간 동안에 구동 회로부로 제공되는 제1 클럭 신호의 일 실시예를 나타낸 도면이다.
도 6은 수직 블랭크 구간 동안에 구동 회로부로 제공되는 제2 클럭 신호의 일 실시예를 나타낸 도면이다.
도 7은 본 발명의 일 실시예에 따른 표시 장치의 노이즈 감소 효과를 설명하기 위한 도면이다.
도 8 내지 도 10은 수직 블랭크 구간 동안에 구동 회로부로 제공되는 제2 클럭 신호의 다른 실시예를 나타낸 도면이다.
도 11은 본 발명의 다른 실시예에 따른 표시 장치의 신호 전송 방법을 나타낸 도면이다.
도 12 및 도 13은 본 발명의 또 다른 실시예에 따른 표시 장치의 신호 전송 방법을 나타낸 도면이다.
도 14 및 도 15는 본 발명의 다른 실시예에 따른 표시 장치에서 타이밍 컨트롤러와 구동 회로부 간의 신호 전송 방법을 설명하기 위한 도면이다.
도 16은 본 발명의 또 다른 실시예에 따른 표시 장치에서 타이밍 컨트롤러와 구동 회로부 간의 신호 전송 방법을 설명하기 위한 도면이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
소자(elements) 또는 층이 다른 소자 또는 층의 "위(on)" 또는 "상(on)"으로 지칭되는 것은 다른 소자 또는 층의 바로 위뿐만 아니라 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 반면, 소자가 "직접 위(directly on)" 또는 "바로 위"로 지칭되는 것은 중간에 다른 소자 또는 층을 개재하지 않은 것을 나타낸다.
공간적으로 상대적인 용어인 "아래(below)", "아래(beneath)", "하부(lower)", "위(above)", "위(on)", "상(on)", "상부(upper)" 등은 도면에 도시되어 있는 바와 같이 하나의 소자 또는 구성 요소들과 다른 소자 또는 구성 요소들과의 상관관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작 시 소자의 서로 다른 방향을 포함하는 용어로 이해되어야 한다. 예를 들면, 도면에 도시되어 있는 소자를 뒤집을 경우, 다른 소자의 "아래"로 기술된 소자는 다른 소자의 "위"에 놓여질 수 있다. 또한 도면을 기준으로 다른 소자의 "좌측"에 위치하는 것으로 기술된 소자는 시점에 따라 다른 소자의 "우측"에 위치할 수도 있다. 따라서, 예시적인 용어인 "아래"는 아래와 위의 방향을 모두 포함할 수 있다. 소자는 다른 방향으로도 배향될 수 있으며, 이 경우 공간적으로 상대적인 용어들은 배향에 따라 해석될 수 있다.
비록 제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있음은 물론이다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 또한 "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는다.
명세서 전체를 통하여 동일하거나 유사한 부분에 대해서는 동일한 도면 부호를 사용한다.
이하, 첨부된 도면을 참조로 하여 본 발명의 실시예들에 대해 설명한다.
도 1은 본 발명의 일 실시예에 따른 표시 장치를 개략적으로 나타낸 블록도이다.
본 발명의 일 실시예에 따른 표시 장치는 액정 표시 장치(liquid crystal display device, LCD), 유기 발광 다이오드 표시 장치(organic light emitting display device, OLED), 전계 방출 표시 장치(filed emission display device, FED), 플라스마 디스플레이 장치(plasma display device) 등일 수 있다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 표시 장치는 타이밍 컨트롤러(100, timing controller), 구동 회로부(200) 및 표시 패널(300, display panel)을 포함할 수 있다.
타이밍 컨트롤러(100)는 복수의 제1 신호 라인(TL)을 통해 구동 회로부(200)에 디스플레이 데이터(TD)를 제공할 수 있다. 디스플레이 데이터(TD)는 제1 클럭 신호(110) 및 제2 클럭 신호(120)를 포함할 수 있다. 디스플레이 데이터(TD)는 제1 클럭 신호(110) 및 제2 클럭 신호(120) 외에도 구동 회로부(200)의 동작을 제어하는 제어 신호를 더 포함할 수 있다.
보다 상세하게는, 타이밍 컨트롤러(100)는 외부로부터 원시 영상 신호(RGB, 도면 미도시), 수직 동기 신호(Vsync, 도 3 참조) 및 수평 동기 신호(Hsync, 도 11 참조)를 제공받을 수 있다. 타이밍 컨트롤러(100)는 상기 외부로부터 제공받은 신호를 기초로 디스플레이 데이터(TD)를 생성하고, 생성된 디스플레이 데이터(TD)를 구동 회로부(200)에 출력할 수 있다.
제1 클럭 신호(110)는 제1 라이징 타임(Tr1, rising time) 및 제1 폴링 타임(Tf1, falling time)을 가질 수 있다. 본 명세서에서 라이징 타임은 소정의 주기를 갖는 클럭 신호에 있어서, 최저 전압에서 최고 전압까지 전압 레벨이 상승하는데 걸리는 시간을 의미하며, 폴링 타임은 반대로 최고 전압에서 최저 전압까지 전압 레벨이 하강하는데 걸리는 시간을 의미한다. 예를 들어, 제1 라이징 타임(Tr1)은 제1 클럭 신호(110)의 최저 전압(Vbot)에서 최고 전압(Vtop)까지 걸리는 시간을 의미한다. 또한, 제1 클럭 신호(110)는 표시 데이터(DD, 도 4 참조)를 포함할 수 있다. 이에 관해서는 도 4를 참조하여 후술하기로 한다.
제2 클럭 신호(110)는 제2 라이징 타임(Tr2) 및 제2 폴링 타임(Tf2)을 포함할 수 있다.
제1 라이징 타임(Tr1)의 길이(length)는 제2 라이징 타임(Tr2)보다 짧다. 즉, 제1 클럭 신호(100)가 제2 클럭 신호(120)에 비해 상대적으로 빠르게 최저 전압(Vbot)에서 최고 전압(Vtop)까지 전압 레벨이 변동된다.
한편, 제1 클럭 신호(110)는 제2 클럭 신호(120)에 비해 슬루 레잇(slew rate)이 크다. 여기서, 슬루 레잇은 일정한 펄스(pulse) 파형이 얼마의 시간이 경과되어 최댓값까지 상승하는가 하는 정도를 의미한다. 즉, 최대치까지 상승한 파형의 경사도로 나타내며, 상승 전압을 상승 시간으로 나눈 값으로 표현될 수 있다.
예를 들면, 제1 클럭 신호(110)의 슬루 레잇은 최저 전압(Vbot)에서 최고 전압(Vtop)까지의 전압 변화량을 제1 라이징 타임(Tr1)으로 나눈 값으로 표현할 수 있다. 한편, 제2 클럭 신호(120)의 슬루 레잇은 최저 전압(Vbot)에서 최고 전압(Vtop)까지의 전압 변화량을 제2 라이징 타임(Tr2)으로 나눈 값으로 표현할 수 있다.
여기서, 제1 라이징 타임(Tr1)의 길이는 제2 라이징 타임(Tr2)dml 길이보다 짧으므로, 결과적으로 제1 클럭 신호(110)의 슬루 레잇이 제2 클럭 신호(120)의 슬루 레잇보다 크다.
한편, 제1 폴링 타임(Tf1)의 길이는 제2 폴링 타임(Tf2)의 길이보다 짧다. 즉, 제1 클럭 신호(100)가 제2 클럭 신호(120)에 비해 상대적으로 빠르게 최고 전압(Vtop)에서 최저 전압(Vbot)까지 전압 레벨이 변동된다.
이에 대해서는, 도 3 내지 도 6을 참조하여 보다 상세히 후술하기로 한다.
타이밍 컨트롤러(100)는 제1 클럭 신호(110)를 액티브 구간 동안 구동 회로부(200)에 제공할 수 있다. 또한, 타이밍 컨트롤러(100)는 제2 클럭 신호(120)를 블랭크 구간 동안 구동 회로부(200)에 제공할 수 있다.
액티브 구간은 당해 프레임(frame) 내에서 영상을 표시하기 위한 표시 데이터(DD)가 표시 패널(300)에 입력되는 구간으로 정의된다. 블랭크 구간은 당해 프레임 내에서 영상을 표시하기 위한 표시 데이터(DD)가 표시 패널(300)에 입력되지 않는 구간으로 정의된다.
액티브 구간은 수직 액티브 구간(VA, 도 13 참조) 및 수평 액티브 구간(HA, 도 13 참조)을 포함할 수 있다. 블랭크 구간은 수직 블랭크 구간(VB, 도 13 참조) 및 수평 블랭크 구간(HB, 도 13 참조)을 포함할 수 있다.
수직 액티브 구간(VA) 및 수직 블랭크 구간(VB)은 서로 인접하게 형성되어 하나의 프레임(frame)을 구성한다. 또한, 하나의 수직 액티브 구간(VA)은 복수의 수평 액티브 구간(HA) 및 복수의 수평 블랭크 구간(HB)을 포함할 수 있다. 이하, 수직 액티브 구간(VA) 및 수직 블랭크 구간(VB)을 기준으로, 각 구성의 동작을 먼저 설명하기로 한다.
타이밍 컨트롤러(100)는 수직 액티브 구간(VA)에 제1 클럭 신호(110)를 구동 회로부(200)에 제공할 수 있으며, 수직 액티브 구간(VB) 다음에 위치하는 수직 블랭크 구간(VB)에 제2 클럭 신호(120)를 구동 회로부(200)에 제공할 수 있다. 타이밍 컨트롤러(100)는 일 실시예로, 제1 클럭 신호(110)의 제1 라이징 타임(Tr1)의 길이를 가변하여, 상기 제1 라이징 타임(Tr1)보다 길이가 긴 제2 라이징 타임(Tr2)을 갖는 제2 클럭 신호(120)를 생성할 수 있다.
구동 회로부(200)는 타이밍 컨트롤러(100)와 복수의 제1 신호 라인(TL)을 통해 연결될 수 있다. 또한, 구동 회로부(200)는 표시 패널(300)과 복수의 제2 신호 라인(SL1 내지 SLn)을 통해 연결될 수 있다. 구동 회로부(200)는 표시 신호(S1 내지 Sn)를 상기 복수의 제2 신호 라인(SL1 내지 SLn)을 통해 표시 패널(300)에 제공할 수 있다.
일 실시예로, 구동 회로부(200)는 표시 패널(300)에 복수의 데이터 신호를 제공하는 데이터 집적 회로(IC)일 수 있다. 여기서, 데이터 신호는 표시 패널이 필요로 하는 영상을 표시하기 위한 표시 데이터(DD)를 포함하는 신호를 말한다. 이 경우, 복수의 제2 신호 라인(SL1 내지 SLn)은 복수의 데이터 신호를 제공받는 복수의 데이터 라인일 수 있다. 또한, 표시 신호(S1 내지 Sn)는 복수의 데이터 신호일 수 있다. 이 경우, 구동 회로부(200)는 복수의 소스 드라이버(SD1 내지 SDN)를 포함할 수 있다. 복수의 소스 드라이버(SD1 내지 SDN) 각각은 포인트 투 포인트(point to point) 방식으로 타이밍 컨트롤러(100)와 복수의 제1 신호 라인(TL)을 통해 연결될 수 있다.
다른 실시예로, 구동 회로부(200)는 표시 패널(300)에 복수의 스캔 신호를 제공하는 스캔 구동부일 수 있다. 표시 패널(300)은 복수의 화소부를 포함한다. 복수의 화소부는 영상을 표시하기 위한 데이터 신호를 제공받는 스위칭 소자 및 스위칭 소자의 스위칭 동작을 통해 상기 데이터 신호를 제공받는 화소 전극을 포함할 수 있다. 여기서, 복수의 스캔 신호는 상기 스위칭 소자의 제어 전극에 제공되어, 스위칭 동작을 제어하는 신호일 수 있다. 이 경우, 복수의 제2 신호 라인(SL1 내지 SLn)은 복수의 스캔 신호를 제공받는 복수의 스캔 라인일 수 있다. 또한, 표시 신호(S1 내지 Sn)는 복수의 스캔 신호일 수 있다. 이 경우, 구동 회로부(200)는 일 실시예로 쉬프트 레지스터를 포함할 수 있다. 여기서, 쉬프트 레지스터는 도 1에 도시된 바와 달리, 다른 실시예로 하나의 신호 라인을 통해 타이밍 컨트롤러(100)와 연결될 수 있다.
이하, 본 명세서에서는 구동 회로부(200)가 데이터 구동부이며, 구동 회로부(200)로부터 출력되는 표시 신호(S1 내지 Sn)는 데이터 신호인 것으로 예를 들어 설명하기로 한다.
표시 패널(300)은 구동 회로부(200)로부터 제공받은 표시 신호(S1 내지 Sn)를 기초로 영상을 표시할 수 있다. 표시 패널(300)은 표시 장치의 종류에 따라 종류가 상이할 수 있다. 표시 패널(300)은 일 실시예로 액정 표시 패널(liquid crystal display panel), 유기 발광 표시 패널(organic light emitting display panel) 및 플라스마 표시 패널(plasma display panel) 등일 수 있다. 도 2를 참조하여, 표시 패널(300)에 대해 보다 상세히 설명하기로 한다.
도 2는 도 1에 도시한 표시 패널을 보다 상세히 나타낸 도면이다.
도 1 및 도 2를 참조하면, 표시 패널(300)은 표시 영역(DA) 및 비표시 영역(NDA)을 포함할 수 있다.
표시 영역(DA)은 영상을 표시하는 영역으로 정의된다. 표시 영역(DA)은 복수의 스캔 라인, 복수의 데이터 라인 및 복수의 화소부를 포함할 수 있다. 비표시 영역(NDA)은 영상이 표시되지 않는 영역으로 정의된다. 비표시 영역(NDA)은 복수의 더미 스캔 라인, 복수의 더미 데이터 라인 및 복수의 더미 화소부를 포함할 수 있다. 복수의 더미 스캔 라인, 복수의 더미 데이터 라인 및 복수의 더미 화소부 중 적어도 하나는 경우에 따라 포함되지 않을 수도 있다. 비표시 영역(NDA)은 표시 영역(DA)의 외측에 배치될 수 있다. 다만, 표시 영역(DA)과 비표시 영역(NDA)의 배치 구조는 도 3에 도시된 것으로 한정되지는 않는다.
보다 상세히 설명하면, 복수의 화소부는 제1 내지 제n 행(row, n은 2 이상의 자연수) 및 제1 내지 제m 열(column, m은 2이상의 자연수)로 이루어지는 매트릭스(matrix) 형태로 배치될 수 있다. 한편, 복수의 더미 화소부는 적어도 하나의 행 및 적어도 하나의 열로 이루어질 수 있다.
제1 내지 제n 행으로 이루어진 복수의 화소부는 수직 액티브 영역(VAA)을 따라 배치될 수 있다. 즉, 수직 액티브 구간(VA) 동안 제공되는 표시 신호(S1 내지 Sn)는 수직 액티브 영역(VAA)을 따라 배치되는 제1 내지 제n 행으로 이루어진 복수의 화소부에 제공될 수 있다. 여기서, 수직 액티브 구간(VA) 동안 제공되는 표시 신호(S1 내지 Sn)는 제1 클럭 신호(110)를 기초로 생성된 신호일 수 있다.
한편, 적어도 하나의 행으로 이루어진 복수의 더미 화소부는 수직 블랭크 영역(VBA)을 따라 배치될 수 있다. 즉, 수직 블랭크 구간(VB) 동안 제공되는 표시 신호(S1 내지 Sn)는 수직 블랭크 영역(VBA)을 따라 배치되는 적어도 하나의 행으로 이루어진 복수의 더미 화소부에 제공될 수 있다. 여기서, 수직 블랭크 구간(VB) 동안 제공되는 표시 신호(S1 내지 Sn)는 제2 클럭 신호(120)를 기초로 생성된 신호일 수 있다.
제1 내지 제m 열로 이루어진 복수의 화소부는 수평 액티브 영역(HAA)을 따라 배치될 수 있다. 즉, 수직 액티브 구간(VA) 동안 제공되는 표시 신호(S1 내지 Sn)는 수평 액티브 영역(HAA)을 따라 배치되는 제1 내지 제m 열으로 이루어진 복수의 화소부에 제공될 수 있다. 여기서, 수평 액티브 구간(HA) 동안 제공되는 표시 신호(S1 내지 Sn)는 제1 클럭 신호(110)를 기초로 생성된 신호일 수 있다.
한편, 적어도 하나의 열로 이루어진 복수의 더미 화소부는 수평 블랭크 영역(HBA)을 따라 배치될 수 있다. 즉, 수평 블랭크 구간(HB) 동안 제공되는 표시 신호(S1 내지 Sn)는 수평 블랭크 영역(HBA)을 따라 배치되는 적어도 하나의 열로 이루어진 복수의 더미 화소부에 제공될 수 있다. 여기서, 수평 블랭크 구간(HB) 동안 제공되는 표시 신호(S1 내지 Sn)는 제2 클럭 신호(120)를 기초로 생성된 신호일 수 있다.
이하, 도 3 내지 도 6을 참조하여, 본 발명의 일 실시예에 따른 표시 장치의 구동 방법을 보다 상세히 설명하기로 한다. 다만, 수직 액티브 구간(VA) 및 수직 블랭크 구간(VB)의 경우를 예로 들어 설명하기로 한다.
도 3은 본 발명의 일 실시예에 따른 표시 장치의 신호 전송 방법을 나타낸 도면이다. 도 4는 도 3에 도시한 제1 클럭 신호를 보다 상세하게 나타낸 도면이다. 도 5는 수직 액티브 구간 동안에 구동 회로부로 제공되는 제1 클럭 신호의 일 실시예를 나타낸 도면이다. 도 6은 수직 블랭크 구간 동안에 구동 회로부로 제공되는 제2 클럭 신호의 일 실시예를 나타낸 도면이다. 다만, 도 3 내지 도 6에서는 구동 회로부에 포함되는 하나의 소스 드라이버와 타이밍 컨트롤러 간의 관계를 기준으로 설명하기로 한다.
도 3 내지 도 6을 참조하면, 1st 프레임 및 2nd 프레임은 각각 수직 액티브 구간(VA) 및 수직 블랭크 구간(VB)을 포함할 수 있다. 여기서, 1st 프레임 및 2nd 프레임은 서로 이웃할 수 있다. 본 명세서에서 두 구성이 이웃한다고 표현하는 경우, 두 구성 사이에 두 구성과 동일한 구성이 위치하지 않는 것을 의미한다.. 1st 프레임의 수직 블랭크 구간(VB)은 1st 프레임의 수직 액티브 구간(VA) 및 2nd 프레임의 수직 액티브 구간(VA) 사이에 위치할 수 있다. 수직 액티브 구간(VA) 및 수직 블랭크 구간(VB)은 프레임 주기로 반복될 수 있다.
타이밍 컨트롤러(100)는 외부로부터 수직 동기 신호(Vsync)를 제공받을 수 있다. 여기서, 수직 동기 신호(Vsync)는 하나의 프레임을 주기로 한다. 도 3을 참조하면, 수직 액티브 구간(VA)은 수직 동기 신호(Vsync)가 로우 레벨에서 하이 레벨로 전환되는 시점부터 다시 로우 레벨로 전환되는 시점까지로 정의된다. 수직 블랭크 구간(VB)은 수직 동기 신호(Vsync)가 하이 레벨에서 로우 레벨로 전환되는 시점부터 다시 하이 레벨로 전환되는 시점까지로 정의된다.
타이밍 컨트롤러(100)는 수직 액티브 구간(VA) 및 수직 블랭크 구간(VB) 동안 디스플레이 데이터(TD)를 구동 회로부(200)에 제공할 수 있다. 다만, 타이밍 컨트롤러(100)는 수직 액티브 구간(VA) 동안 디스플레이 데이터(TD) 중 제1 클럭 신호(110)를 제공할 수 있다. 도 4를 참조하면, 제1 클럭 신호(110)는 복수의 데이터 패킷(110a, 110b)을 포함할 수 있다. 복수의 데이터 패킷(110a, 110b)은 해당되는 프레임 내에서 대응되는 복수의 화소 행에 제공될 수 있다.
데이터 패킷(110a)을 예로 들어 설명하기로 한다. 데이터 패킷(110a)은 표시 데이터(DD) 및 클럭 코드(CC1, CC2)를 포함할 수 있다. 표시 데이터(DD)는 화소부의 열 개수에 대응되는 복수의 데이터 비트(D1 내지 Dn)를 포함할 수 있다. 클럭 코드(CC1, CC2)는 표시 데이터(DD)에 주기적으로 부가될 수 있다. 클럭 코드(CC1, CC2)는 일 실시예로 도 4에서 도시된 바와 같이 제1 비트(CC1) 및 제2 비트(CC2)로 이루어지는 2비트를 포함할 수 있다. 다만, 이에 제한되는 것은 아니며, 클럭 코드(CC1, CC2)는 1비트를 포함할 수도 있다. 데이터 패킷(110a)의 비트 배치는 도 4에 도시된 것으로 제한되는 것은 아니다. 예를 들어, 데이터 패킷(110a)은 더미 비트를 더 포함할 수도 있으며, 클럭 코드(CC1, CC2)와 표시 데이터(DD)의 배치가 상이할 수도 있다.
구동 회로부(200)는 1st 프레임의 수직 액티브 구간(VA) 동안, 표시 패널(300)의 표시 영역(DA)에 배치되는 복수의 화소부에, 상기 제1 클럭 신호(110)를 기초로 생성된 표시 신호(S1 내지 Sn)를 제공할 수 있다.
타이밍 컨트롤러(100)는 수직 블랭크 구간(VB) 동안 구동 회로부(200)에 제2 클럭 신호(120)를 제공할 수 있다. 여기서, 제1 클럭 신호(110)의 라이징 타임(Tr1)의 길이는 제2 클럭 신호(120)의 라이징 타임(Tr2)의 길이보다 짧다. 구동 회로부(200)는 1st 프레임의 수직 블랭크 구간(VB) 동안, 표시 패널(300)의 비표시 영역(DA)에 배치되는 복수의 더미 화소부에, 상기 제2 클럭 신호(120)를 기초로 생성된 표시 신호(S1 내지 Sn)를 제공할 수 있다.
도 5 및 도 6을 참조하여, 타이밍 컨트롤러(100)와 소스 드라이버(SD1)의 관계를 예로 들어 설명하기로 한다.
도 5를 참조하면, 타이밍 컨트롤러(100)는 수직 액티브 구간(VA) 동안 제1 클럭 신호(110)를 제1 신호 라인(TL)을 통해 소스 드라이버(SD1)에 제공할 수 있다. 제1 신호 라인(TL)은 일 실시예로 한 쌍의 라인일 수 있다.
제1 클럭 신호(110)는 기준 전압(r)을 기준으로 제1 최고 전압(Vtop)과 제1 최저 전압(Vbot) 사이에서 위상이 대칭되도록 스윙(swing)되는 두 개의 신호를 포함할 수 있다. 여기서, 두 개의 신호는 위상이 대칭될 뿐, 신호의 주기(W1) 및 스윙 폭(SW1)이 동일할 수 있다. 이에 따라, 타이밍 컨트롤러(100)는 수직 액티브 구간(VA) 동안 두 개의 신호를 갖는 제1 클럭 신호(110)를 각각 한 쌍의 라인으로 형성되는 제1 신호 라인(TL) 각각에 제공할 수 있다. 제1 클럭 신호(110)는 제1 라이징 타임(Tr1) 및 제1 폴링 타임(Tf1)을 가질 수 있다.
도 6을 참조하면, 타이밍 컨트롤러(100)는 수직 블랭크 구간(VB) 동안 제2 클럭 신호(120)를 제1 신호 라인(TL)을 통해 소스 드라이버(SD1)에 제공할 수 있다.
제2 클럭 신호(120)는 기준 전압(r)을 기준으로 제1 최고 전압(Vtop)과 제1 최저 전압(Vbot) 사이에서 위상이 대칭되도록 스윙(swing)되는 두 개의 신호를 포함할 수 있다. 여기서, 두 개의 신호는 위상이 대칭될 뿐, 신호의 주기(W2) 및 스윙 폭(SW2)이 동일할 수 있다. 이에 따라, 타이밍 컨트롤러(100)는 수직 블랭크 구간(VB) 동안 두 개의 신호를 갖는 제2 클럭 신호(120)를 각각 한 쌍의 라인으로 형성되는 제1 신호 라인(TL) 각각에 제공할 수 있다. 한편, 제2 클럭 신호(120)는 제2 라이징 타임(Tr2) 및 제2 폴링 타임(Tf2)을 가질 수 있다.
제1 클럭 신호(110)와 제2 클럭 신호(120)의 관계에 대해 보다 상세히 설명하기로 한다.
제1 클럭 신호(110)와 제2 클럭 신호(120)는 일 실시예로, 주기(W1, W2) 및 스윙 폭(SW1, SW2)이 서로 동일할 수 있다. 이에 반해, 제1 라이징 타임(Tr1)의 길이는 제2 라이징 타임(Tr2)의 길이보다 짧다. 또한, 제1 폴링 타임(Tf1)의 길이는 제2 폴링 타임(Tf2)의 길이보다 짧다. 이에 따라, 제1 클럭 신호(110)의 슬루 레잇이 제2 클럭 신호(120)의 슬루 레잇보다 크다. 이는 곧, 제1 클럭 신호(110)의 제1 라이징 에지(re1)의 기울기가 제2 클럭 신호(120)의 제2 라이징 에지(re2)의 기울기보다 큰 것을 의미한다. 또한, 제1 클럭 신호(110)의 제1 폴링 에지(fe1)의 기울기가 제2 클럭 신호(120)의 제2 폴링 에지(fe2)의 기울기보다 큰 것을 의미한다.
도 7은 본 발명의 일 실시예에 따른 표시 장치의 노이즈 감소 효과를 설명하기 위한 도면이다. 여기서, 도 7의 (a)는 제1 클럭 신호(110)를 푸리에 변환(Fast Fourier Transform, FFT)을 통해 주파수 도메인으로 변환한 결과를 나타낸다. 도 7의 (b)는 제2 클럭 신호(120)를 푸리에 변환을 통해 주파수 도메인으로 변환한 결과를 나타낸다.
도 7의 (a)의 경우, 제1 클럭 신호(110)는 특정 주파수 영역(10)에서 고주파 성분이 존재하는 반면에, 도 7의 (b)의 경우, 제2 클럭 신호(120)는 특정 주파수 영역(20)에서 고주파 성분이 제거된 것을 알 수 있다. 이는 곧, 제2 클럭 신호(120)가 제1 클럭 신호(110)에 비해 RF 노이즈가 개선될 수 있다는 것을 의미한다. 즉, 제1 클럭 신호(110)에 비해 슬루 레잇이 작은 제2 클럭 신호(120)는 제1 클럭 신호(110)에 비해 RF 노이즈의 개선 정도가 향상될 수 있다.
한편, 타이밍 컨트롤러(100)는 수직 액티브 구간(VA)에서 슬루 레잇이 상대적으로 큰 제1 클럭 신호(110)를 구동 회로부(200)에 제공함에 따라, 신호 무결성(signal integrity)이 악화되는 것을 방지할 수 있다.
즉, 본 발명의 일 실시예에 따른 표시 장치는 수직 액티브 구간(VA)과 수직 블랭크 구간(VB)을 구분하여, 슬루 레잇이 서로 상이한 클럭 신호를 구동 회로부(200)에 제공할 수 있다. 보다 상세하게는, 수직 액티브 구간(VA) 동안에 타이밍 컨트롤러(100)가 슬루 레잇이 상대적으로 큰 제1 클럭 신호(110)를 구동 회로부(200)에 제공할 수 있으며, 수직 블랭크 구간(VB) 동안에 타이밍 컨트롤러(100)가 슬루 레잇이 상대적으로 작은 제2 클럭 신호(120)를 구동 회로부(200)에 제공할 수 있다.
이를 통해, 본 발명의 일 실시예에 따른 표시 장치는 신호 무결성 측면을 유지하면서, RF 노이즈를 개선시킬 수 있다. 나아가, 표시 데이터(DD)가 표시 영역(DA)에 입력되지 않는 수직 블랭크 구간(VB) 동안에 슬루 레잇이 상대적으로 작은 제2 클럭 신호(120)를 구동 회로부(200)에 제공함에 따라, 소비 전력을 개선시킬 수 있다.
도 8 내지 도 10은 수직 블랭크 구간 동안에 구동 회로부로 제공되는 제2 클럭 신호의 다른 실시예를 나타낸 도면이다. 다만, 도 1 내지 도 7에서 설명한 내용과 중복되는 설명은 생략하기로 한다. 또한, 설명의 편의를 위해 동일한 구성에 대해서는 서로 동일한 부호 및 명칭을 사용하기로 한다.
도 8을 참조하면, 타이밍 컨트롤러(100)는 수직 블랭크 구간(VB) 동안 제3 클럭 신호(120a)를 제1 신호 라인(TL)을 통해 소스 드라이버(SD1)에 제공할 수 있다. 제3 클럭 신호(120a)는 기준 전압(r)을 기준으로 최고 전압(Vtop')과 최저 전압(Vbot') 사이에서 위상이 대칭되도록 스윙(swing)되는 두 개의 신호를 포함할 수 있다. 여기서, 최고 전압(Vtop')은 도 5에 도시된 최고 전압(Vtop)에 비해 전압 레벨이 높을 수 있으며, 최저 전압(Vbot')은 도 5에 도시된 최저 전압(Vbot)에 비해 전압 레벨이 낮을 수 있다. 즉, 최저 전압(Vbot')에서 최고 전압(Vtop')까지의 전압 레벨의 변화량(또는 최고 전압(Vtop')에서 최저 전압(Vbot')까지의 전압 레벨의 변화량)은 도 5에 도시된 최저 전압(Vbot)에서 최고 전압(Vtop)까지의 전압 레벨의 변화량(또는 최고 전압(Vtop')에서 최저 전압(Vbot')까지의 전압 레벨의 변화량)보다 크다.제3 클럭 신호(120a)는 제1 클럭 신호(110)에 비해, 스윙 폭(SW3)이 상대적으로 클 수 있다. 다만, 제3 클럭 신호(120a)의 주기(W3)는 제1 클럭 신호(110)의 주기(W1)와 동일하며, 제3 클럭 신호(120a)의 제3 라이징 타임(Tr3)의 길이는 제1 클럭 신호(Tr1)의 제1 라이징 타임(Tr1)의 길이보다 길 수 있다.
한편, 제3 클럭 신호(120a)의 슬루 레잇은 제1 클럭 신호(110)의 슬루 레잇보다 작다. 이에 따라, 제3 클럭 신호(120a)의 슬루 레잇은 제1 클럭 신호(110)의 슬루 레잇보다 작을 수 있는 범위 내에서라면, 최저 전압(Vbot')에서 최고 전압(Vtop')의 전압 레벨의 변화량 및 제3 라이징 타임(Tr3)은 도 8에 도시된 것으로 제한되지는 않는다.
도 5, 도 9 및 도 10을 참조하여, 본 발명의 다른 실시예에 따른 표시 장치를 설명하기로 한다.
타이밍 컨트롤러(100)는 제1 클럭 신호(110)의 제1 라이징 타임(Tr1) 및 제1 폴링 타임(Tf1) 중 적어도 하나의 길이를 조절하여 제4 클럭 신호(120b)를 생성할 수 있다. 도 9를 참조하여 예를 들어 설명하면, 타이밍 컨트롤러(100)는 제1 클럭 신호(110)의 제1 라이징 타임(Tr1)의 길이를 제4 라이징 타임(Tr4)의 길이와 동일하게 변경하되, 제1 클럭 신호(110)의 제1 폴링 타임(Tf1)의 길이를 변경하지 않을 수 있다. 즉, 타이밍 컨트롤러(100)는 수직 블랭크 구간(VB) 동안에, 제4 라이징 에지(re4)와 제4 폴링 에지(fe4)의 기울기가 서로 다른 제4 클럭 신호(120b)를 생성하여, 구동 회로부(200)에 제공할 수 있다.
이와는 반대로, 타이밍 컨트롤러(100)는 제1 클럭 신호(110)의 제1 폴링 타임(Tf1)의 길이를 제5 폴링 타임(Tf5)의 길이와 동일하게 변경하되, 제1 클럭 신호(110)의 제1 라이징 타임(Tr1)의 길이를 변경하지 않을 수 있다. 도 10을 참조하면, 타이밍 컨트롤러(100)는 수직 블랭크 구간(VB) 동안에, 제5 라이징 에지(re5)와 제2 폴링 에지(fe5)의 기울기가 서로 다른 제5 클럭 신호(120c)를 생성하여, 구동 회로부(200)에 제공할 수 있다.
도면에는 도시하지 않았으나, 타이밍 컨트롤러(100)는 제1 클럭 신호(110)의 제1 라이징 타임(Tr1) 및 제1 폴링 타임(Tf1)의 길이를 모두 변경하되, 변경된 제1 라이징 타임(Tr1)과 변경된 제1 폴링 타임(Tf1)의 길이가 서로 다른 클럭 신호를 생성할 수도 있다.
도 11은 본 발명의 다른 실시예에 따른 표시 장치의 신호 전송 방법을 나타낸 도면이다. 다만, 도 1 내지 도 10에서 설명한 내용과 중복되는 설명은 생략하기로 한다.
도 11을 참조하면, 타이밍 컨트롤러(100)는 수평 액티브 구간(HA)에 제1 클럭 신호(110)를 구동 회로부(200)에 제공할 수 있으며, 수직 액티브 구간(VA) 다음에 위치하는 수평 블랭크 구간(HB)에 제2 클럭 신호(120)를 구동 회로부(200)에 제공할 수 있다. 타이밍 컨트롤러(100)는 일 실시예로, 제1 클럭 신호(110)의 제1 라이징 타임(Tr1) 및 제1 폴링 타임(Tf1) 중 적어도 하나의 길이를 가변하여, 제2 클럭 신호(120)를 생성할 수 있다.
보다 상세히 설명하면, nth 프레임에 포함되는 수직 액티브 구간(VA)은 복수의 수평 액티브 구간(HA) 및 복수의 수평 블랭크 구간(HB)을 포함할 수 있다. 수평 액티브 구간(HA) 및 수평 블랭크 구간(HB)은 표시 패널(300)의 하나의 화소 행을 주기로 하는 수평 동기 신호(Hsync)에 대응될 수 있다. 이하, 표시 영역(DA)에 포함되는 제1 내지 제n 행 화소부 중 제k 번째 화소 행의 경우를 예로 들어 설명하기로 한다.
타이밍 컨트롤러(100)는 외부로부터 수평 동기 신호(Hsync)를 제공받을 수 있다. 도 11을 참조하면, 수평 액티브 구간(HA)은 수평 동기 신호(Hsync)가 하이 레벨에서 로우 레벨로 전환되는 시점부터 다시 하이 레벨로 전환되는 시점까지로 정의된다. 수평 블랭크 구간(HB)은 수평 동기 신호(Hsync)가 로우 레벨에서 하이 레벨로 전환되는 시점부터 다시 로우 레벨로 전환되는 시점까지로 정의된다.
타이밍 컨트롤러(100)는 수평 액티브 구간(HA) 동안 제1 클럭 신호(110)를 구동 회로부(200)에 제공할 수 있다. 또한, 타이밍 컨트롤러(100)는 수평 블랭크 구간(HB) 동안 구동 회로부(200)에 제2 클럭 신호(120)를 제공할 수 있다. 여기서, 제1 클럭 신호(110)의 제1 라이징 타임(Tr1)의 길이는 제2 클럭 신호(120)의 제2 라이징 타임(Tr2)의 길이보다 짧다. 한편, 제1 클럭 신호(110)의 주기 및 스윙 폭은 동일할 수 있다. 이에 따라, 제1 클럭 신호(110)의 슬루 레잇은 제2 클럭 신호(120)의 슬루 레잇보다 크다.
본 발명의 다른 실시예에 따른 표시 장치는, 수평 액티브 구간(HA)과 수평 블랭크 구간(HB)을 구분하고, 수평 액티브 구간(HA) 동안에 타이밍 컨트롤러(100)가 제1 라이징 타임(Tr1)을 갖는 제1 클럭 신호(110)를 구동 회로부(200)에 제공할 수 있으며, 수평 블랭크 구간(HB) 동안에 타이밍 컨트롤러(100)가 상기 제1 라이징 타임(Tr1)의 길이보다 길이가 긴 제2 라이징 타임(Tr2)을 갖는 제2 클럭 신호(120)를 구동 회로부(200)에 제공할 수 있다. 이를 통해, 본 발명의 다른 실시예에 따른 표시 장치는 신호 무결성 측면을 유지하면서, RF 노이즈를 개선시킬 수 있다.
도 12 및 도 13은 본 발명의 또 다른 실시예에 따른 표시 장치의 신호 전송 방법을 나타낸 도면이다. 다만, 도 1 내지 도 11에서 설명한 내용과 중복되는 설명은 생략하기로 한다.
도 12 및 도 13을 참조하면, 본 발명의 또 다른 실시예에 따른 표시 장치는 수직 액티브 구간(VA), 수직 블랭크 구간(VB), 수평 액티브 구간(HA) 및 수평 블랭크 구간(HB)을 모두 고려할 수 있다.
예를 들어, 타이밍 컨트롤러(100)는 수직 액티브 구간(VA) 및 수평 액티브 구간(HA)이 중복되는 구간에서만 제1 클럭 신호(110)를 구동 회로부(200)에 제공할 수 있다. 즉, 타이밍 컨트롤러(100)는 수직 액티브 구간(VA) 중 수평 블랭크 구간(HB)과 중복되는 구간의 경우는 제2 클럭 신호(120)를 제공할 수 있다. 이에 따라, 타이밍 컨트롤러(100)는 하나의 수직 액티브 구간(VA) 내에서도 수평 개시 신호(Hsync)에 따라 수평 액티브 구간(HA) 및 수평 블랭크 구간(HB)을 나누고, 수직 액티브 구간(VA)과 수평 액티브 구간(HA)이 중복되는 구간에서 라이징 타임의 길이가 상대적으로 짧은 제1 클럭 신호(110)를 구동 회로부(200)에 제공할 수 있다. 이에 반해, 타이밍 컨트롤러(100)는 수직 액티브 구간(VA)과 수평 블랭크 구간(HB)이 중복되는 구간에서 라이징 타임의 길이가 상대적으로 긴 제2 클럭 신호(120)를 구동 회로부(200)에 제공할 수 있다.
도 14 및 도 15는 본 발명의 다른 실시예에 따른 표시 장치에서 타이밍 컨트롤러와 구동 회로부 간의 신호 전송 방법을 설명하기 위한 도면이다. 다만, 도 14에서는 구동 회로부(200)에 포함되는 하나의 소스 드라이버와 타이밍 컨트롤러 간의 관계를 기준으로 설명하기로 한다. 또한, 도 14 및 도 15에서 서로 동일한 구성에 대해서는 동일한 도면 부호를 사용하기로 한다.도 14의 (a) 및 (b)를 참조하면, 타이밍 컨트롤러(100)는 제어부(101) 및 제1 출력부(Tx1)를 포함할 수 있다.
제어부(101)는 외부로부터 제공받은 신호를 기초로 제1 출력부(Tx1)의 출력을 제어할 수 있다. 제1 출력부(Tx1)는 제1 신호 라인(TL)을 통해 제1 소스 드라이버(SD1)와 연결될 수 있다.
제1 출력부(Tx1)는 제1 및 제2 서브 출력부(STx1, STx2)를 포함할 수 있다. 제1 및 제2 서브 출력부(STx1, STx2)는 라이징 타임이 서로 다른 클럭 신호를 제1 신호 라인(TL)에 출력할 수 있다.
보다 상세히 설명하면, 제1 서브 출력부(STx1)는 제1 라이징 타임(Tr1) 및 제1 폴링 타임(Tf1)을 갖는 제1 클럭 신호(110)를 출력할 수 있다. 제2 서브 출력부(STx2)는 제2 라이징 타임(Tr2) 및 제2 폴링 타임(Tf2)을 갖는 제2 클럭 신호(120)를 출력할 수 있다. 여기서, 제1 라이징 타임(Tr1)의 길이는 제2 라이징 타임(Tr2)의 길이보다 짧으며, 제1 폴링 타임(Tf1)의 길이는 제2 폴링 타임(Tf2)의 길이보다 짧다.
즉, 타이밍 컨트롤러(100)는 하나의 출력부가 두 개의 서브 출력부를 포함하고, 각 서브 출력부에서 라이징 타임(또는 폴링 타임)의 길이가 서로 다른 클럭 신호를 각각 출력할 수도 있다.
도 15의 (a) 내지 (c)를 참조하면, 타이밍 컨트롤러(100)는 제어부(101) 및 제1 출력부(Tx1)를 포함할 수 있다. 도 15에서 도 14와 중복되는 설명은 생략하기로 한다.
제1 출력부(Tx1)는 제3 서브 출력부(STx3)를 더 포함할 수 있다. 제3 서브 출력부(STx3)는 제6 라이징 타임(Tr6) 및 제6 폴링 타임(Tf6)을 갖는 제6 클럭 신호(130)를 출력할 수 있다.
여기서, 제6 라이징 타임(Tr6)의 길이는 제1 라이징 타임(Tr1)의 길이보다 길고, 제2 라이징 타임(Tr2)의 길이보다 짧다. 또한, 제6 폴링 타임(Tf6)의 길이는 제1 폴링 타임(Tf1)의 길이보다 길고, 제2 폴링 타임(Tf2)의 길이보다 짧다.
제어부(101)는 제1 내지 제3 서브 출력부(STx1, STx2, STx3) 중 하나로부터 클럭 신호가 출력되도록 제어할 수 있다. 예를 들어 설명하면, 도 15의 (a)의 경우, 제어부(101)는 제1 서브 출력부(STx1)로부터 제1 클럭 신호(110)가 출력되도록 제어할 수 있다. 도 15의 (b)의 경우, 제어부(101)는 제2 서브 출력부(STx2)로부터 제2 클럭 신호(120)가 출력되도록 제어할 수 있다. 도 15의 (c)의 경우, 제어부(101)는 제3 서브 출력부(STx3)로부터 제6 클럭 신호(130)가 출력되도록 제어할 수 있다. 즉, 타이밍 컨트롤러(100)의 제1 출력부(Tx1) 제6 라이징 타임(Tr6) 및 제6 폴링 타임(Tf6)을 갖는 제6 클럭 신호(130)를 출력하는 제3 서브 출력부(STx3)를 더 포함할 수 있다.
즉, 타이밍 컨트롤러(100)는 서로 라이징 타임의 길이가 다른 클럭 신호를 생성하는 복수의 서브 출력부를 통해 소스 드라이버에 서로 다른 클럭 신호를 제공할 수 있다. 한편, 서브 출력부의 개수는 도 15에 도시된 것으로 제한되지는 않는다.
도 16은 본 발명의 또 다른 실시예에 따른 표시 장치에서 타이밍 컨트롤러와 구동 회로부 간의 신호 전송 방법을 설명하기 위한 도면이다.
도 16을 참조하면, 타이밍 컨트롤러(100)는 제어부(101) 및 제1 내지 제n 출력부(Tx1 내지 TxN, N은 3 이상의 자연수)를 포함할 수 있다. 제어부(101)는 제1 내지 제n 출력부(Tx1 내지 TxN)의 출력을 제어할 수 있다. 또한, 구동 회로부(200)는 제1 내지 제n 소스 드라이버(SD1 내지 SDN, n은 3 이상의 자연수)를 포함할 수 있다. 제1 내지 제n 출력부(Tx1 내지 TxN)는 일 실시예로 제1 내지 제n 소스 드라이버(SD1 내지 SDN)와 각각 일대일로 연결될 수 있다. 제k 출력부(Txk, 1<k<n)는 제k 드라이버(SDk)와 연결될 수 있다. 도 16을 기준으로, 제k 출력부(Txk)는 제1 출력부(Tx1)와 제n 출력부(TxN) 사이에 위치할 수 있다. 이하, 제1 출력부(Tx1)와 제k 출력부(Txk)를 예로 들어 설명하기로 한다.
제1 출력부(Tx1)는 제1 라인(L1)을 통해 제1 소스 드라이버(SD1)와 연결될 수 있다. 제k 출력부(Txk)는 제k 라인(Lk)을 통해 제k 소스 드라이버(SDk)와 연결될 수 있다. 여기서, 제1 라인(L1)의 길이는 제k 라인(Lk)의 길이보다 길 수 있다. 이에 따라, 제1 라인(L1) 자체의 저항은 제k 라인(Lk) 자체의 저항보다 클 수 있다. 이는 곧, 제1 라인(L1)을 통해 제공되는 신호가 제k 라인(Lk)을 통해 제공되는 신호에 비해 노이즈(noise) 영향을 상대적으로 크게 받는 것을 의미한다.
따라서, 제1 출력부(Tx1)는 제2 라이징 타임(Tr2)을 갖는 제2 클럭 신호(120)를 제1 소스 드라이버(SD1)에 제공할 수 있으며, 제k 출력부(Txk)는 제1 라이징 타임(Tr1)을 갖는 제1 클럭 신호(110)를 제k 소스 드라이버(SDk)에 제공할 수 있다. 여기서, 제1 라이징 타임(Tr1)의 길이는 제2 라이징 타임(Tr2)의 길이보다 짧다. 이는 곧, 제2 클럭 신호(120)가 제1 클럭 신호(110)에 비해 노이즈에 강한 것을 의미한다(도 7 참조). 한편, 라이징 타임의 길이를 예로 들어 설명하였으나, 이에 제한되는 것은 아니다. 즉, 제1 클럭 신호(110)의 제1 폴링 타임(Tf1)의 길이는 제2 클럭 신호(120)의 제2 폴링 타임(Tf2)의 길이보다 짧을 수 있다. 타이밍 컨트롤러(100)는 출력부와 소스 드라이버 간의 거리에 따라 클럭 신호의 라이징 타임(또는 폴링 타임)을 가변함으로써, 라인 길이에 따른 저항 성분에 의한 노이즈 영향을 최소화할 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이지 않는 것으로 이해해야 한다.
100: 타이밍 컨트롤러;
110: 제1 클럭 신호;
120: 제2 클럭 신호;
200: 구동 회로부;
300: 표시 패널;

Claims (20)

  1. 액티브 구간 동안 제1 라이징 타임을 갖는 제1 클럭 신호를 출력하고, 상기 액티브 구간과 인접하는 블랭크 구간 동안 제2 라이징 타임을 갖는 제2 클럭 신호를 출력하는 타이밍 컨트롤러;
    상기 제1 클럭 신호 및 상기 제2 클럭 신호를 기초로 데이터 신호를 생성하고, 상기 데이터 신호를 출력하는 구동 회로부; 및
    상기 데이터 신호를 기초로 영상을 표시하는 표시 패널을 포함하고,
    상기 제1 라이징 타임의 길이(length)는 상기 제2 라이징 타임의 길이보다 짧은 표시 장치.
  2. 제1항에 있어서,
    상기 제1 클럭 신호의 슬루 레잇(slew rate)은 상기 제2 클럭 신호의 슬루 레잇보다 큰 표시 장치.
  3. 제1항에 있어서,
    상기 제1 클럭 신호는 제1 폴링 타임(falling time)을 더 포함하고, 상기 제2 클럭 신호는 제2 폴링 타임을 더 포함하며,
    상기 제1 폴링 타임의 길이는 상기 제2 폴링 타임의 길이보다 짧은표시 장치.
  4. 제1항에 있어서,
    상기 제1 클럭 신호는 제1 최고 전압 및 상기 제1 최고 전압보다 전압 레벨이 낮은 제1 최저 전압을 가지며,
    상기 제2 클럭 신호는 제2 최고 전압 및 상기 제2 최고 전압보다 전압 레벨이 낮은 제2 최저 전압을 가지며,
    상기 제1 최고 전압은 상기 제2 최고 전압 보다 전압 레벨이 낮으며, 상기 제1 최저 전압은 상기 제2 최저 전압보다 전압 레벨이 낮은 표시 장치.
  5. 제1항에 있어서,
    상기 표시 패널은 영상을 표시하는 표시 영역 및 상기 표시 영역의 외측에 위치하는 비표시 영역을 포함하는 표시 장치.
  6. 제5항에 있어서,
    상기 표시 영역은 제1 내지 제n 화소 행(n은 2 이상의 자연수)을 포함하고,
    상기 액티브 구간은 상기 제1 내지 제n 화소 행에 상기 데이터 신호가 입력되는 수직 액티브 구간인 표시 장치.
  7. 제5항에 있어서,
    상기 표시 영역은 제1 내지 제n 화소 열(n은 2 이상의 자연수)을 포함하고,
    상기 액티브 구간은 상기 제1 내지 제n 화소 열에 상기 데이터 신호가 입력되는 수평 액티브 구간인 표시 장치.
  8. 제1항에 있어서,
    상기 타이밍 컨트롤러는 상기 액티브 구간에서 상기 블랭크 구간으로 전환될 때, 상기 제1 라이징 타임의 길이를 가변하여 상기 제2 클럭 신호를 생성하는 표시 장치.
  9. 제1항에 있어서,
    상기 타이밍 컨트롤러는 상기 구동 회로부와 연결되는 제1 출력부 및 제2 출력부를 포함하고,
    상기 제1 출력부는 상기 액티브 구간 동안 상기 제1 클럭 신호를 상기 구동 회로부에 제공하고,
    상기 제2 출력부는 상기 블랭크 구간 동안 상기 제2 클럭 신호를 상기 구동 회로부에 제공하는 표시 장치.
  10. 영상을 표시하는 표시 영역 및 상기 표시 영역의 외측에 위치하는 비표시 영역을 포함하는 표시 패널;
    상기 표시 패널과 복수의 신호 라인을 통해 연결되는 구동 회로부; 및
    액티브 구간 동안 제1 클럭 신호를 상기 구동 회로부에 제공하고, 상기 액티브 구간에 인접하는 블랭크 구간 동안 제2 클럭 신호를 상기 구동 회로부에 제공하는 타이밍 컨트롤러를 포함하고,
    상기 구동 회로부는 상기 액티브 구간 동안 상기 복수의 신호 라인에 상기 제1 및 제2 클럭 신호를 기초로 생성되는 데이터 신호를 제공하고,
    상기 제1 클럭 신호의 슬루 레잇(slew rate)은 상기 제2 클럭 신호의 슬루 레잇보다 큰 표시 장치.
  11. 제10항에 있어서,
    상기 제1 클럭 신호의 라이징 타임의 길이(length)는 상기 제2 클럭 신호의 라이징 타임의 길이 보다 짧은 표시 장치.
  12. 제10항에 있어서,
    상기 구동 회로부는 상기 블랭크 구간에 상기 제1 및 제2 클럭 신호를 기초로 생성되는 더미 신호를 상기 비표시 영역에 제공하는 표시 장치.
  13. 제10항에 있어서,
    상기 표시 영역은 제1 내지 제n 화소 행(n은 2 이상의 자연수)을 포함하고,
    상기 액티브 구간은 상기 제1 내지 제n 화소 행에 상기 데이터 신호가 입력되는 수직 액티브 구간인 표시 장치.
  14. 제10항에 있어서,
    상기 표시 영역은 제1 내지 제n 화소 열(n은 2 이상의 자연수)을 포함하고,
    상기 제1 액티브 구간은 상기 제1 내지 제n 화소 열에 상기 데이터 신호가 입력되는 수평 액티브 구간인 표시 장치.
  15. 제10항에 있어서,
    상기 타이밍 컨트롤러는 상기 액티브 구간에서 상기 블랭크 구간으로 전환될 때, 상기 제1 클럭 신호의 슬루 레잇을 조절하여 상기 제2 클럭 신호를 생성하는 표시 장치.
  16. 제10항에 있어서,
    상기 타이밍 컨트롤러는 상기 구동 회로부와 연결되는 제1 출력부 및 제2 출력부를 포함하고,
    상기 제1 출력부는 상기 액티브 구간 동안 상기 제1 클럭 신호를 상기 구동 회로부에 제공하고, 상기 제2 출력부는 상기 블랭크 구간 동안 상기 제2 클럭 신호를 상기 구동 회로부에 제공하는 표시 장치.
  17. 제10항에 있어서,
    상기 제1 클럭 신호는 제1 최고 전압 및 상기 제1 최고 전압보다 전압 레벨이 낮은 제1 최저 전압을 가지며,
    상기 제2 클럭 신호는 제2 최고 전압 및 상기 제2 최고 전압보다 전압 레벨이 낮은 제2 최저 전압을 가지며,
    상기 제1 최고 전압은 상기 제2 최고 전압 보다 전압 레벨이 낮으며, 상기 제1 최저 전압은 상기 제2 최저 전압보다 전압 레벨이 낮은 표시 장치.
  18. 영상을 표시하는 데이터 신호가 입력되는 액티브 구간 동안 제1 라이징 타임을 갖는 제1 클럭 신호를 구동 회로부에 제공하는 단계; 및
    상기 제1 액티브 구간 다음에 위치하는 블랭크 구간 동안 상기 구동 회로부에 제2 라이징 타임을 갖는 제2 클럭 신호를 제공하는 단계를 포함하고,
    상기 제1 라이징 타임의 길이(length)는 상기 제2 라이징 타임의 길이보다 짧은 표시 장치의 구동방법.
  19. 제18항에 있어서,
    상기 제1 클럭 신호의 슬루 레잇(slew rate)은 상기 제2 클럭 신호의 슬루 레잇보다 큰 표시 장치의 구동방법.
  20. 제18항에 있어서,
    상기 제1 클럭 신호는 제1 최고 전압 및 상기 제1 최고 전압보다 전압 레벨이 낮은 제1 최저 전압을 가지며,
    상기 제2 클럭 신호는 제2 최고 전압 및 상기 제2 최고 전압보다 전압 레벨이 낮은 제2 최저 전압을 가지며,
    상기 제1 최고 전압은 상기 제2 최고 전압 보다 전압 레벨이 낮으며, 상기 제1 최저 전압은 상기 제2 최저 전압보다 전압 레벨이 낮은 표시 장치의 구동방법.
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