JP2002055663A - 信号転送システム、信号転送装置、表示パネル駆動装置、および表示装置 - Google Patents
信号転送システム、信号転送装置、表示パネル駆動装置、および表示装置Info
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-
- G—PHYSICS
- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
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- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
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- G—PHYSICS
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- G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
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- G09G3/3688—Details of drivers for data electrodes suitable for active matrices only
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Abstract
(57)【要約】
【課題】 互いにカスケード接続された複数の信号入出
力部を備えた信号転送システムにおいて、データ信号の
転送速度を速めた場合にも、データサンプリングマージ
ンを確保することが可能で、かつＥＭＩの問題も抑制す
ることが可能な信号転送システムを提供する。 【解決手段】 信号転送システムが備える各信号入出力
部において、データ信号を、入力ラッチ回路６Ｌｉによ
って第１基本クロックＣＫＡに基づいて１チャネルから
２チャネルに分割するとともに、出力ラッチ回路６Ｌｉ
によって２チャネルに分割されたデータ信号を第２基本
クロックＣＫＢに基づいて１チャネルに戻して、次段の
信号入出力部に出力する。また、入力された第１基本ク
ロックＣＫＡを第２基本クロックＣＫＢとして次段の信
号入出力部に出力するとともに、入力された第２基本ク
ロックＣＫＢを第１基本クロックＣＫＡとして次段の信
号入出力部に出力する。
力部を備えた信号転送システムにおいて、データ信号の
転送速度を速めた場合にも、データサンプリングマージ
ンを確保することが可能で、かつＥＭＩの問題も抑制す
ることが可能な信号転送システムを提供する。 【解決手段】 信号転送システムが備える各信号入出力
部において、データ信号を、入力ラッチ回路６Ｌｉによ
って第１基本クロックＣＫＡに基づいて１チャネルから
２チャネルに分割するとともに、出力ラッチ回路６Ｌｉ
によって２チャネルに分割されたデータ信号を第２基本
クロックＣＫＢに基づいて１チャネルに戻して、次段の
信号入出力部に出力する。また、入力された第１基本ク
ロックＣＫＡを第２基本クロックＣＫＢとして次段の信
号入出力部に出力するとともに、入力された第２基本ク
ロックＣＫＢを第１基本クロックＣＫＡとして次段の信
号入出力部に出力する。
Description
【０００１】
【発明の属する技術分野】本発明は、例えば液晶表示装
置の駆動装置内に設けられる、互いにカスケード接続さ
れた複数の信号入出力部を備えた信号転送システム、お
よび表示パネル駆動装置、ならびにこれを備えた表示装
置に関するものである。
置の駆動装置内に設けられる、互いにカスケード接続さ
れた複数の信号入出力部を備えた信号転送システム、お
よび表示パネル駆動装置、ならびにこれを備えた表示装
置に関するものである。
【０００２】
【従来の技術】昨今では、例えばデスクトップ型および
ノートブック型のパーソナルコンピュータの表示装置
や、各種モニターとして、アクティブマトリクス型の液
晶表示装置が広く用いられている。アクティブマトリク
ス型の液晶表示装置は、複数の画素電極がマトリクス状
に設けられたアクティブマトリクス基板と、対向電極が
設けられた対向基板と、アクティブマトリクス基板およ
び対向基板の間隙に保持される液晶層とを備えている。
ノートブック型のパーソナルコンピュータの表示装置
や、各種モニターとして、アクティブマトリクス型の液
晶表示装置が広く用いられている。アクティブマトリク
ス型の液晶表示装置は、複数の画素電極がマトリクス状
に設けられたアクティブマトリクス基板と、対向電極が
設けられた対向基板と、アクティブマトリクス基板およ
び対向基板の間隙に保持される液晶層とを備えている。
【０００３】アクティブマトリクス基板には、上記の画
素電極を選択駆動するためのＴＦＴ(Thin Film Transis
tor)などのスイッチング素子が形成され、各画素電極に
接続されている。そして、このＴＦＴにおけるゲート電
極にはゲートバスラインが、また、ソース電極にはソー
スバスラインがそれぞれ接続されている。このゲートバ
スラインとソースバスラインとは、マトリクス状に配列
された各画素電極の周囲を通り、互いに直交するように
配設されている。上記ゲートバスラインを介してゲート
信号が入力されることによりＴＦＴが駆動制御されると
ともに、上記ソースバスラインを介して、ＴＦＴの駆動
時に、ＴＦＴを介してデータ信号（表示信号）が画素電
極に入力される。そして、画素電極と対向電極との間で
電界が生じ、液晶の配向状態が変化することによって、
画像の表示が行われる。
素電極を選択駆動するためのＴＦＴ(Thin Film Transis
tor)などのスイッチング素子が形成され、各画素電極に
接続されている。そして、このＴＦＴにおけるゲート電
極にはゲートバスラインが、また、ソース電極にはソー
スバスラインがそれぞれ接続されている。このゲートバ
スラインとソースバスラインとは、マトリクス状に配列
された各画素電極の周囲を通り、互いに直交するように
配設されている。上記ゲートバスラインを介してゲート
信号が入力されることによりＴＦＴが駆動制御されると
ともに、上記ソースバスラインを介して、ＴＦＴの駆動
時に、ＴＦＴを介してデータ信号（表示信号）が画素電
極に入力される。そして、画素電極と対向電極との間で
電界が生じ、液晶の配向状態が変化することによって、
画像の表示が行われる。
【０００４】各ソースバスラインは、ソースドライバに
接続されており、このソースドライバからデータ信号が
各ソースバスラインに入力される。このソースドライバ
は、ソースバスラインの本数に応じて複数設けられてお
り、各ソースドライバに、対応するソースバスラインに
入力すべきデータ信号がタイミングコントローラから入
力されることになる。
接続されており、このソースドライバからデータ信号が
各ソースバスラインに入力される。このソースドライバ
は、ソースバスラインの本数に応じて複数設けられてお
り、各ソースドライバに、対応するソースバスラインに
入力すべきデータ信号がタイミングコントローラから入
力されることになる。
【０００５】ソースドライバに対するデータ転送は、ス
タートパルス入力信号ＳＰin、データ信号ＤＡＴＡ、お
よびスタートパルス出力信号ＳＰout などの信号によっ
て行われる。図１７は、ｎ番目のソースドライバｎ、お
よびｎ＋１番目のソースドライバｎ＋１における各信号
のタイムチャートを示している。この例では、各ソース
ドライバが出力数３００のものを用いており、１クロッ
クでＲ，Ｇ，Ｂ各色成分のデータが取り込まれるものと
すると、１つのソースドライバに対して１００クロック
分のデータがサンプリングされることになる。
タートパルス入力信号ＳＰin、データ信号ＤＡＴＡ、お
よびスタートパルス出力信号ＳＰout などの信号によっ
て行われる。図１７は、ｎ番目のソースドライバｎ、お
よびｎ＋１番目のソースドライバｎ＋１における各信号
のタイムチャートを示している。この例では、各ソース
ドライバが出力数３００のものを用いており、１クロッ
クでＲ，Ｇ，Ｂ各色成分のデータが取り込まれるものと
すると、１つのソースドライバに対して１００クロック
分のデータがサンプリングされることになる。
【０００６】各ソースドライバは、スタートパルス入力
信号ＳＰin信号を受け取ると、その次のクロックよりデ
ータサンプリングを開始する。そして、１００クロック
分のデータサンプリングが終了すると、スタートパルス
出力信号ＳＰout を次段のソースドライバに向けて出力
する。このスタートパルス出力信号ＳＰout は、次段の
ソースドライバに入力される際には、スタートパルス入
力信号ＳＰinとして入力され、これにより、上記と同様
に、次段のソースドライバにおいてデータサンプリング
が開始される。
信号ＳＰin信号を受け取ると、その次のクロックよりデ
ータサンプリングを開始する。そして、１００クロック
分のデータサンプリングが終了すると、スタートパルス
出力信号ＳＰout を次段のソースドライバに向けて出力
する。このスタートパルス出力信号ＳＰout は、次段の
ソースドライバに入力される際には、スタートパルス入
力信号ＳＰinとして入力され、これにより、上記と同様
に、次段のソースドライバにおいてデータサンプリング
が開始される。
【０００７】液晶パネル全体としては、例えば８００×
６００画素のＳＶＧＡの場合、８００÷１００（クロッ
ク）＝８（個）のソースドライバを接続することによっ
て構成される。図１８は、このような液晶パネルにおけ
るソースドライバＳＴＡＢ１〜８の接続状態の概略を示
す説明図である。この図に示すように、データ信号ＤＡ
ＴＡおよびラッチストローブ信号ＬＳは、各ソースドラ
イバＳＴＡＢ１〜８にパラレルに入力されている。ま
た、スタートパルス入力信号ＳＰinは、ソースドライバ
ＳＴＡＢ１に対して入力されており、ソースドライバＳ
ＴＡＢ２以降は、前段のソースドライバから出力された
スタートパルス出力信号ＳＰout がスタートパルス入力
信号ＳＰinとして入力されることになる。
６００画素のＳＶＧＡの場合、８００÷１００（クロッ
ク）＝８（個）のソースドライバを接続することによっ
て構成される。図１８は、このような液晶パネルにおけ
るソースドライバＳＴＡＢ１〜８の接続状態の概略を示
す説明図である。この図に示すように、データ信号ＤＡ
ＴＡおよびラッチストローブ信号ＬＳは、各ソースドラ
イバＳＴＡＢ１〜８にパラレルに入力されている。ま
た、スタートパルス入力信号ＳＰinは、ソースドライバ
ＳＴＡＢ１に対して入力されており、ソースドライバＳ
ＴＡＢ２以降は、前段のソースドライバから出力された
スタートパルス出力信号ＳＰout がスタートパルス入力
信号ＳＰinとして入力されることになる。
【０００８】このようにしてソースドライバＳＴＡＢ１
〜８までデータサンプリングが終了されると、ラッチス
トローブ信号ＬＳが各ソースドライバＳＴＡＢ１〜８に
入力されることによって、１ライン分の全てのサンプリ
ングデータに対応したアナログ電圧が各ソースドライバ
ＳＴＡＢ１〜８の各出力端子から出力される。そして、
ゲート信号によって選択されているライン上の各画素電
極にデータ信号に対応した電圧が印加される。
〜８までデータサンプリングが終了されると、ラッチス
トローブ信号ＬＳが各ソースドライバＳＴＡＢ１〜８に
入力されることによって、１ライン分の全てのサンプリ
ングデータに対応したアナログ電圧が各ソースドライバ
ＳＴＡＢ１〜８の各出力端子から出力される。そして、
ゲート信号によって選択されているライン上の各画素電
極にデータ信号に対応した電圧が印加される。
【０００９】
【発明が解決しようとする課題】図１７に示すタイミン
グチャートにおいて、スタートパルス入力信号ＳＰin、
データ信号ＤＡＴＡ、およびスタートパルス出力信号Ｓ
Ｐout は、クロック周波数ｆｃｋで動作することにな
る。例えば、ＳＶＧＡの場合、ＶＥＳＡ(The VideoElec
tronics Standards Association) 標準でｆｃｋ＝４０
ＭＨｚ（クロック周期Ｔｃｋ＝１／ｆｃｋ＝２５（ｎ
ｓ））、ＸＧＡの場合、ｆｃｋ＝６５ＭＨｚ（クロック
周期Ｔｃｋ＝１５．３８（ｎｓ））となる。
グチャートにおいて、スタートパルス入力信号ＳＰin、
データ信号ＤＡＴＡ、およびスタートパルス出力信号Ｓ
Ｐout は、クロック周波数ｆｃｋで動作することにな
る。例えば、ＳＶＧＡの場合、ＶＥＳＡ(The VideoElec
tronics Standards Association) 標準でｆｃｋ＝４０
ＭＨｚ（クロック周期Ｔｃｋ＝１／ｆｃｋ＝２５（ｎ
ｓ））、ＸＧＡの場合、ｆｃｋ＝６５ＭＨｚ（クロック
周期Ｔｃｋ＝１５．３８（ｎｓ））となる。
【００１０】図１９は、クロック信号とデータ信号ＤＡ
ＴＡとのタイムチャートを示している。ここで、クロッ
ク信号における立ち上がりポイントＴｕにおいてデータ
サンプリングを行うものとする。この際に、Ｔｕに対し
て例えば前１．５ｎｓ、後ろ１ｎｓの期間において、デ
ータ信号ＤＡＴＡの値が確定していないと正確にデータ
サンプリングを行うことができない。このＴｕに対して
前１．５ｎｓの期間をデータセットアップ時間ｔｓｕ、
Ｔｕに対して後ろ１ｎｓの期間をデータホールド時間ｔ
ｈと呼ぶ。
ＴＡとのタイムチャートを示している。ここで、クロッ
ク信号における立ち上がりポイントＴｕにおいてデータ
サンプリングを行うものとする。この際に、Ｔｕに対し
て例えば前１．５ｎｓ、後ろ１ｎｓの期間において、デ
ータ信号ＤＡＴＡの値が確定していないと正確にデータ
サンプリングを行うことができない。このＴｕに対して
前１．５ｎｓの期間をデータセットアップ時間ｔｓｕ、
Ｔｕに対して後ろ１ｎｓの期間をデータホールド時間ｔ
ｈと呼ぶ。
【００１１】図２０（ａ）および（ｂ）は、クロック信
号とデータの１ビットとの関係のタイムチャートの例を
示している。同図（ａ）の場合、クロック信号の立ち上
がりポイントに対して、０．５ｎｓ前の時点でデータの
１ビットがＨからＬに下がっている。この場合、データ
セットアップ時間ｔｓｕ＝１．５ｎｓの内側でデータが
ＨからＬに変化しているので、データサンプリングが正
確に行えないことになる。
号とデータの１ビットとの関係のタイムチャートの例を
示している。同図（ａ）の場合、クロック信号の立ち上
がりポイントに対して、０．５ｎｓ前の時点でデータの
１ビットがＨからＬに下がっている。この場合、データ
セットアップ時間ｔｓｕ＝１．５ｎｓの内側でデータが
ＨからＬに変化しているので、データサンプリングが正
確に行えないことになる。
【００１２】一方、同図（ｂ）の場合、クロック信号の
立ち上がりポイントに対して、３ｎｓ前の時点でデータ
の１ビットがＨからＬに下がっている。この場合、デー
タセットアップ時間ｔｓｕ＝１．５ｎｓよりも前にデー
タがＨからＬに変化しているので、このデータをＬとし
てデータサンプリングすることになる。
立ち上がりポイントに対して、３ｎｓ前の時点でデータ
の１ビットがＨからＬに下がっている。この場合、デー
タセットアップ時間ｔｓｕ＝１．５ｎｓよりも前にデー
タがＨからＬに変化しているので、このデータをＬとし
てデータサンプリングすることになる。
【００１３】以上のことから、クロック信号の立ち上が
りにおいてデータをサンプリングする場合、データが変
化可能な時間帯、すなわちデータサンプリングマージン
は、図２１に示す斜線領域となる。つまり、クロック信
号の立ち上がりポイントからデータホールド時間ｔｈだ
け経過した時点から、次のクロック信号の立ち上がりポ
イントに対してデータセットアップ時間ｔｓｕだけ前の
時点に到る期間がデータサンプリングマージンとなる。
りにおいてデータをサンプリングする場合、データが変
化可能な時間帯、すなわちデータサンプリングマージン
は、図２１に示す斜線領域となる。つまり、クロック信
号の立ち上がりポイントからデータホールド時間ｔｈだ
け経過した時点から、次のクロック信号の立ち上がりポ
イントに対してデータセットアップ時間ｔｓｕだけ前の
時点に到る期間がデータサンプリングマージンとなる。
【００１４】例えば、クロック信号のデューティ比が５
０％と仮定すると、ＳＶＧＡの場合、Ｔｃｋ＝２５ｎｓ
であり、データサンプリングマージンは、Ｔｃｋ−ｔｓ
ｕ−ｔｈ＝２５ｎｓ−１．５ｎｓ−１ｎｓ＝２２．５ｎ
ｓとなる。また、ＸＧＡの場合には、Ｔｃｋ＝１５．３
８ｎｓであり、データサンプリングマージンは、１５．
３８ｎｓ−１．５ｎｓ−１ｎｓ＝１２．８８ｎｓとな
る。
０％と仮定すると、ＳＶＧＡの場合、Ｔｃｋ＝２５ｎｓ
であり、データサンプリングマージンは、Ｔｃｋ−ｔｓ
ｕ−ｔｈ＝２５ｎｓ−１．５ｎｓ−１ｎｓ＝２２．５ｎ
ｓとなる。また、ＸＧＡの場合には、Ｔｃｋ＝１５．３
８ｎｓであり、データサンプリングマージンは、１５．
３８ｎｓ−１．５ｎｓ−１ｎｓ＝１２．８８ｎｓとな
る。
【００１５】また、実際には、クロック信号およびデー
タ信号には、立ち上がりに要する時間、および立ち下が
りに要する時間が存在するとともに、データ信号の
“Ｌ”を認識する電圧（例えば０．３×ＶＣＣ）、およ
び“Ｈ”を認識する電圧（例えば０．７×ＶＣＣ）に変
化するまでの時間を考慮する必要がある。よって、図２
２に示すように、立ち上がり・立ち下がり時間差を考慮
しない場合の時間差ＡおよびＢよりも、立ち上がり・立
ち下がり時間差を考慮する場合の時間差Ａ´およびＢ´
の方が短くなり、これによってデータサンプリングマー
ジンがさらに減少することになる。
タ信号には、立ち上がりに要する時間、および立ち下が
りに要する時間が存在するとともに、データ信号の
“Ｌ”を認識する電圧（例えば０．３×ＶＣＣ）、およ
び“Ｈ”を認識する電圧（例えば０．７×ＶＣＣ）に変
化するまでの時間を考慮する必要がある。よって、図２
２に示すように、立ち上がり・立ち下がり時間差を考慮
しない場合の時間差ＡおよびＢよりも、立ち上がり・立
ち下がり時間差を考慮する場合の時間差Ａ´およびＢ´
の方が短くなり、これによってデータサンプリングマー
ジンがさらに減少することになる。
【００１６】この問題に対しては、データサンプリング
マージンを増やす方法として、クロック信号およびデー
タ信号の立ち上がり・立ち下がり時間を速くする方法が
考えられる。しかしながら、この場合、信号波形を急峻
に変化させることになるので、クロック信号およびデー
タ信号の高調波成分が増えることになり、ＥＭＩ(Elect
romagnetic Interference)の悪化を招くことになる。
マージンを増やす方法として、クロック信号およびデー
タ信号の立ち上がり・立ち下がり時間を速くする方法が
考えられる。しかしながら、この場合、信号波形を急峻
に変化させることになるので、クロック信号およびデー
タ信号の高調波成分が増えることになり、ＥＭＩ(Elect
romagnetic Interference)の悪化を招くことになる。
【００１７】さらに、図１８に示す構成では、データ信
号ＤＡＴＡが、１本の配線によって全てのソースドライ
バＳＴＡＢ１〜８にパラレルに入力される構成となって
いる。すなわち、ソースドライバＳＴＡＢ１からソース
ドライバＳＴＡＢ８に到る配線において、配線抵抗や配
線容量が生じていることになる。これらの配線抵抗や配
線容量によって、データ信号は、ＲＣ遅延や反射などの
影響を受けて、最初に入力されたタイミングからずれて
ソースドライバに入力されることになる。これによって
も、データサンプリングマージンの減少が生じることに
なる。
号ＤＡＴＡが、１本の配線によって全てのソースドライ
バＳＴＡＢ１〜８にパラレルに入力される構成となって
いる。すなわち、ソースドライバＳＴＡＢ１からソース
ドライバＳＴＡＢ８に到る配線において、配線抵抗や配
線容量が生じていることになる。これらの配線抵抗や配
線容量によって、データ信号は、ＲＣ遅延や反射などの
影響を受けて、最初に入力されたタイミングからずれて
ソースドライバに入力されることになる。これによって
も、データサンプリングマージンの減少が生じることに
なる。
【００１８】この配線間抵抗や配線間容量によるデータ
信号の遅延の問題に対しては、次に示すような自己転送
方式と呼ばれるデータ転送方式によって対応することが
可能である。この自己転送方式とは、タイミングコント
ローラから各ソースドライバへデータ信号を転送するの
にあたって、各ソースドライバ間同士をカスケード接続
し、データ転送を行う方式である。このような自己転送
方式のデータ転送方式の例として、例えば特開平１０−
１５３７６０号広報などに開示されている構成について
以下に説明する。
信号の遅延の問題に対しては、次に示すような自己転送
方式と呼ばれるデータ転送方式によって対応することが
可能である。この自己転送方式とは、タイミングコント
ローラから各ソースドライバへデータ信号を転送するの
にあたって、各ソースドライバ間同士をカスケード接続
し、データ転送を行う方式である。このような自己転送
方式のデータ転送方式の例として、例えば特開平１０−
１５３７６０号広報などに開示されている構成について
以下に説明する。
【００１９】図２３は、自己転送方式における、１つの
ソースドライバに対するデータの入出力部の概略構成を
示すブロック図である。同図に示すように、１つの基本
クロック信号ＣＬＫ（１ビット）に基づいて、ラッチ回
路５１からデータ信号ＤＡＴＡ（１８ビット）、および
ＬＳ信号、ＳＰ信号などの制御信号が制御ロジック部５
２に入力される。また、同様に基本クロック信号ＣＬＫ
に基づいて、ラッチ回路５３からデータ信号ＤＡＴＡ、
ＬＳ信号、ＳＰ信号がカスケード接続された次のソース
ドライバ（図示せず）に出力される。
ソースドライバに対するデータの入出力部の概略構成を
示すブロック図である。同図に示すように、１つの基本
クロック信号ＣＬＫ（１ビット）に基づいて、ラッチ回
路５１からデータ信号ＤＡＴＡ（１８ビット）、および
ＬＳ信号、ＳＰ信号などの制御信号が制御ロジック部５
２に入力される。また、同様に基本クロック信号ＣＬＫ
に基づいて、ラッチ回路５３からデータ信号ＤＡＴＡ、
ＬＳ信号、ＳＰ信号がカスケード接続された次のソース
ドライバ（図示せず）に出力される。
【００２０】クロックサイクルレギュレータ５４は、Ｐ
ＬＬやＤＬＬなどのクロックデューティ比を補正する回
路によって構成されている。このクロックサイクルレギ
ュレータ５４によって、クロック信号を多段カスケード
接続した場合においても、クロック信号デューティ比は
一定となり、安定してデータを転送することが可能とな
る。
ＬＬやＤＬＬなどのクロックデューティ比を補正する回
路によって構成されている。このクロックサイクルレギ
ュレータ５４によって、クロック信号を多段カスケード
接続した場合においても、クロック信号デューティ比は
一定となり、安定してデータを転送することが可能とな
る。
【００２１】しかしながら、以上のような構成の場合、
次のような問題が生じている。まず、クロックサイクル
レギュレータ５４を設ける構成であるので、必要となる
回路が増大し、チップサイズが大型化するという問題が
ある。これにより、ソースドライバのコストの上昇の問
題、およびＣＯＧ(Chip On Glass) 実装方式によって実
装する場合には、ドライバチップの短辺長の増大に伴う
ガラス基板サイズの増大の問題が生じることになる。
次のような問題が生じている。まず、クロックサイクル
レギュレータ５４を設ける構成であるので、必要となる
回路が増大し、チップサイズが大型化するという問題が
ある。これにより、ソースドライバのコストの上昇の問
題、およびＣＯＧ(Chip On Glass) 実装方式によって実
装する場合には、ドライバチップの短辺長の増大に伴う
ガラス基板サイズの増大の問題が生じることになる。
【００２２】また、例えば液晶表示装置として、ＸＧＡ
解像度を有するモジュールを用いる場合、クロック信号
周波数は、ＶＥＳＡ標準で６５ＭＨｚとなり、上記した
ように、データサンプリングマージンが非常に厳しいも
のとなり、さらに解像度を増やす場合には、さらにデー
タサンプリングマージンが厳しいものとなる。ここで、
解像度の増加に対して、クロック信号およびデータ信号
の立ち上がり・立ち下がりを急峻にすることによってデ
ータサンプリングマージンを稼ごうとすると、上記のよ
うに、ＥＭＩの問題が生じてくることになる。
解像度を有するモジュールを用いる場合、クロック信号
周波数は、ＶＥＳＡ標準で６５ＭＨｚとなり、上記した
ように、データサンプリングマージンが非常に厳しいも
のとなり、さらに解像度を増やす場合には、さらにデー
タサンプリングマージンが厳しいものとなる。ここで、
解像度の増加に対して、クロック信号およびデータ信号
の立ち上がり・立ち下がりを急峻にすることによってデ
ータサンプリングマージンを稼ごうとすると、上記のよ
うに、ＥＭＩの問題が生じてくることになる。
【００２３】本発明は上記の問題点を解決するためにな
されたもので、その目的は、例えば液晶表示装置の駆動
装置内に設けられる、互いにカスケード接続された複数
の信号入出力部を備えた信号転送システムにおいて、デ
ータ信号の転送速度を速めた場合にも、データサンプリ
ングマージンを確保することが可能で、かつＥＭＩの問
題も抑制することが可能な信号転送システム、表示パネ
ル駆動装置、および表示装置を提供することにある。
されたもので、その目的は、例えば液晶表示装置の駆動
装置内に設けられる、互いにカスケード接続された複数
の信号入出力部を備えた信号転送システムにおいて、デ
ータ信号の転送速度を速めた場合にも、データサンプリ
ングマージンを確保することが可能で、かつＥＭＩの問
題も抑制することが可能な信号転送システム、表示パネ
ル駆動装置、および表示装置を提供することにある。
【００２４】
【課題を解決するための手段】上記の課題を解決するた
めに、本発明に係る信号転送システムは、互いにカスケ
ード接続された複数の信号入出力部を備え、初段の信号
入出力部に入力された複数の信号を、順次他の信号入出
力部に転送する自己転送方式による信号転送システムに
おいて、上記信号入出力部が、前段の信号入出力部から
第１および第２クロック信号をそれぞれ入力する第１お
よび第２クロック入力部と、次段の信号入出力部に対し
て上記第１および第２クロック信号をそれぞれ反転させ
て出力する第１および第２クロック出力部と、上記第１
クロック入力部において入力された第１クロック信号に
基づいて、前段の信号入出力部からデータ信号を入力す
るデータ入力部と、上記第２クロック入力部において入
力された第２クロック信号に基づいて、次段の信号入出
力部に対してデータ信号を出力するデータ出力部とを備
えていることを特徴としている。
めに、本発明に係る信号転送システムは、互いにカスケ
ード接続された複数の信号入出力部を備え、初段の信号
入出力部に入力された複数の信号を、順次他の信号入出
力部に転送する自己転送方式による信号転送システムに
おいて、上記信号入出力部が、前段の信号入出力部から
第１および第２クロック信号をそれぞれ入力する第１お
よび第２クロック入力部と、次段の信号入出力部に対し
て上記第１および第２クロック信号をそれぞれ反転させ
て出力する第１および第２クロック出力部と、上記第１
クロック入力部において入力された第１クロック信号に
基づいて、前段の信号入出力部からデータ信号を入力す
るデータ入力部と、上記第２クロック入力部において入
力された第２クロック信号に基づいて、次段の信号入出
力部に対してデータ信号を出力するデータ出力部とを備
えていることを特徴としている。
【００２５】上記の構成によれば、各信号入出力部にお
いて、データ信号が第１クロック信号に基づいてデータ
入力部で入力されるとともに、第２クロック信号に基づ
いてデータ出力部で出力される。よって、データ信号の
転送をより高速に行う場合に、第１クロック信号に基づ
いて入力されたデータ信号が、信号入出力部内部で配線
容量などの影響を受けやすくなった場合でも、第２クロ
ック信号に基づいて出力されるので、次段の信号入出力
部へ安定したデータ信号を出力することが可能となる。
これによって、信号入出力部におけるデータ取り込みタ
イミングの仕様を保証することが可能となる。
いて、データ信号が第１クロック信号に基づいてデータ
入力部で入力されるとともに、第２クロック信号に基づ
いてデータ出力部で出力される。よって、データ信号の
転送をより高速に行う場合に、第１クロック信号に基づ
いて入力されたデータ信号が、信号入出力部内部で配線
容量などの影響を受けやすくなった場合でも、第２クロ
ック信号に基づいて出力されるので、次段の信号入出力
部へ安定したデータ信号を出力することが可能となる。
これによって、信号入出力部におけるデータ取り込みタ
イミングの仕様を保証することが可能となる。
【００２６】また、第１および第２クロック出力部が、
次段の信号入出力部に対して上記第１および第２クロッ
ク信号をそれぞれ反転させて出力しているので、各信号
入出力部を第１および第２クロック信号が通過する際に
生じるデューティ比の乱れが、隣り合う信号入出力部同
士で相殺されることになる。よって、多段接続時のクロ
ック信号のデューティ比を補正することが可能となり、
より高い周波数での動作が可能となる。
次段の信号入出力部に対して上記第１および第２クロッ
ク信号をそれぞれ反転させて出力しているので、各信号
入出力部を第１および第２クロック信号が通過する際に
生じるデューティ比の乱れが、隣り合う信号入出力部同
士で相殺されることになる。よって、多段接続時のクロ
ック信号のデューティ比を補正することが可能となり、
より高い周波数での動作が可能となる。
【００２７】また、本発明に係る信号転送システムは、
互いにカスケード接続された複数の信号入出力部を備
え、初段の信号入出力部に入力された複数の信号を、順
次他の信号入出力部に転送する自己転送方式による信号
転送システムにおいて、上記信号入出力部が、前段の信
号入出力部から第１および第２クロック信号をそれぞれ
入力する第１および第２クロック入力部と、上記第１ク
ロック入力部において入力された第１クロック信号に基
づいて、前段の信号入出力部からデータ信号を入力する
データ入力部と、上記第２クロック入力部において入力
された第２クロック信号に基づいて、次段の信号入出力
部に対してデータ信号を出力するデータ出力部と、上記
第２クロック信号を第１クロック信号として次段の信号
入出力部に出力する第１クロック出力部と、上記第１ク
ロック信号を第２クロック信号として次段の信号入出力
部に出力する第２クロック出力部とを備えていることを
特徴としている。
互いにカスケード接続された複数の信号入出力部を備
え、初段の信号入出力部に入力された複数の信号を、順
次他の信号入出力部に転送する自己転送方式による信号
転送システムにおいて、上記信号入出力部が、前段の信
号入出力部から第１および第２クロック信号をそれぞれ
入力する第１および第２クロック入力部と、上記第１ク
ロック入力部において入力された第１クロック信号に基
づいて、前段の信号入出力部からデータ信号を入力する
データ入力部と、上記第２クロック入力部において入力
された第２クロック信号に基づいて、次段の信号入出力
部に対してデータ信号を出力するデータ出力部と、上記
第２クロック信号を第１クロック信号として次段の信号
入出力部に出力する第１クロック出力部と、上記第１ク
ロック信号を第２クロック信号として次段の信号入出力
部に出力する第２クロック出力部とを備えていることを
特徴としている。
【００２８】上記の構成によれば、各信号入出力部にお
いて、データ信号が第１クロック信号に基づいてデータ
入力部で入力されるとともに、第２クロック信号に基づ
いてデータ出力部で出力される。よって、データ信号の
転送をより高速に行う場合に、第１クロック信号に基づ
いて入力されたデータ信号が、信号入出力部内部で配線
容量などの影響を受けやすくなった場合でも、第２クロ
ック信号に基づいて出力されるので、次段の信号入出力
部へ安定したデータ信号を出力することが可能となる。
これによって、信号入出力部におけるデータ取り込みタ
イミングの仕様を保証することが可能となる。
いて、データ信号が第１クロック信号に基づいてデータ
入力部で入力されるとともに、第２クロック信号に基づ
いてデータ出力部で出力される。よって、データ信号の
転送をより高速に行う場合に、第１クロック信号に基づ
いて入力されたデータ信号が、信号入出力部内部で配線
容量などの影響を受けやすくなった場合でも、第２クロ
ック信号に基づいて出力されるので、次段の信号入出力
部へ安定したデータ信号を出力することが可能となる。
これによって、信号入出力部におけるデータ取り込みタ
イミングの仕様を保証することが可能となる。
【００２９】また、第１クロック出力部が、入力した第
２クロック信号を第１クロック信号として次段の信号入
出力部に出力するとともに、第２クロック出力部が、第
１クロック信号を第２クロック信号として次段の信号入
出力部に出力するので、連続する２つの信号入出力部を
１ブロックとして考えると、第１クロック信号と第２ク
ロック信号との間の入出力遅延時間差をキャンセルする
ことが可能となる。これにより、データサンプリングマ
ージンに余裕を持たせることができ、データ信号の転送
をより高速にすることが可能となる。
２クロック信号を第１クロック信号として次段の信号入
出力部に出力するとともに、第２クロック出力部が、第
１クロック信号を第２クロック信号として次段の信号入
出力部に出力するので、連続する２つの信号入出力部を
１ブロックとして考えると、第１クロック信号と第２ク
ロック信号との間の入出力遅延時間差をキャンセルする
ことが可能となる。これにより、データサンプリングマ
ージンに余裕を持たせることができ、データ信号の転送
をより高速にすることが可能となる。
【００３０】また、本発明に係る信号転送システムは、
上記の構成において、上記データ入力部が、入力される
データ信号を、第１クロック信号に基づいて１チャネル
から２チャネルに分割するとともに、上記データ出力部
が、２チャネルに分割された上記データ信号を第２クロ
ック信号に基づいて再度１チャネルに戻す構成としても
よい。
上記の構成において、上記データ入力部が、入力される
データ信号を、第１クロック信号に基づいて１チャネル
から２チャネルに分割するとともに、上記データ出力部
が、２チャネルに分割された上記データ信号を第２クロ
ック信号に基づいて再度１チャネルに戻す構成としても
よい。
【００３１】上記の構成によれば、入力された１チャネ
ルのデータ信号が、データ入力部によって２チャネルに
分割されるとともに、データ出力部によって再度１チャ
ネルに戻されて出力される。よって、例えば、各信号入
出力部からデータを受け取る手段が設けられており、こ
の手段が、２チャネルのデータを入力する構成であるよ
うな場合にも対応することが可能となる。
ルのデータ信号が、データ入力部によって２チャネルに
分割されるとともに、データ出力部によって再度１チャ
ネルに戻されて出力される。よって、例えば、各信号入
出力部からデータを受け取る手段が設けられており、こ
の手段が、２チャネルのデータを入力する構成であるよ
うな場合にも対応することが可能となる。
【００３２】また、各信号入出力部からデータを受け取
る手段に対してパラレルにデータを入力することが可能
となるので、このデータを受け取る手段におけるデータ
処理部の処理速度が比較的遅い場合でも、パラレル処理
を行うことによって、必要とされる処理速度を確保する
ことが可能となる。
る手段に対してパラレルにデータを入力することが可能
となるので、このデータを受け取る手段におけるデータ
処理部の処理速度が比較的遅い場合でも、パラレル処理
を行うことによって、必要とされる処理速度を確保する
ことが可能となる。
【００３３】また、本発明に係る信号転送システムは、
上記の構成において、上記データ入力部が、上記データ
信号を、上記第１クロック信号の立ち上がりおよび立ち
下がりエッジをデータ取り込みタイミングとして、１チ
ャネルから２チャネルに分割するとともに、上記データ
出力部が、上記２チャネルに分割されたデータ信号を、
上記第２クロック信号の立ち上がりおよび立ち下がりエ
ッジをデータ選択タイミングとして１チャネルに合成す
る構成としてもよい。
上記の構成において、上記データ入力部が、上記データ
信号を、上記第１クロック信号の立ち上がりおよび立ち
下がりエッジをデータ取り込みタイミングとして、１チ
ャネルから２チャネルに分割するとともに、上記データ
出力部が、上記２チャネルに分割されたデータ信号を、
上記第２クロック信号の立ち上がりおよび立ち下がりエ
ッジをデータ選択タイミングとして１チャネルに合成す
る構成としてもよい。
【００３４】上記の構成によれば、各信号入出力部のデ
ータ入力部において、データ信号の１チャネルが、第１
クロック信号の立ち上がりおよび立ち下がりの両方で取
り込まれて２チャネルに分割される。また、各信号入出
力部のデータ出力部において、２チャネルに分割された
データ信号が、第２クロック信号の立ち上がりおよび立
ち下がりの両方で選択されて１チャネルに合成される。
したがって、第１および第２クロック信号の周波数は、
データ取り込み周波数の半分でよいことになる。よっ
て、データ信号の転送速度をより高速にした場合にも、
第１および第２クロック信号の周波数のデューティ比を
余裕をもって確保することが可能となり、動作周波数の
拡大と高い信頼性を得ることができる。また、第１およ
び第２クロック信号の周波数を低くすることができるこ
とにより、ＥＭＩの問題も抑制することが可能となる。
ータ入力部において、データ信号の１チャネルが、第１
クロック信号の立ち上がりおよび立ち下がりの両方で取
り込まれて２チャネルに分割される。また、各信号入出
力部のデータ出力部において、２チャネルに分割された
データ信号が、第２クロック信号の立ち上がりおよび立
ち下がりの両方で選択されて１チャネルに合成される。
したがって、第１および第２クロック信号の周波数は、
データ取り込み周波数の半分でよいことになる。よっ
て、データ信号の転送速度をより高速にした場合にも、
第１および第２クロック信号の周波数のデューティ比を
余裕をもって確保することが可能となり、動作周波数の
拡大と高い信頼性を得ることができる。また、第１およ
び第２クロック信号の周波数を低くすることができるこ
とにより、ＥＭＩの問題も抑制することが可能となる。
【００３５】また、本発明に係る信号転送システムは、
上記の構成において、互いにカスケード接続された複数
の信号入出力部のそれぞれに、当該信号入出力部が奇数
番目に接続されているか、あるいは偶数番目に接続され
ているかを識別する識別手段が設けられている構成とし
てもよい。
上記の構成において、互いにカスケード接続された複数
の信号入出力部のそれぞれに、当該信号入出力部が奇数
番目に接続されているか、あるいは偶数番目に接続され
ているかを識別する識別手段が設けられている構成とし
てもよい。
【００３６】上記のように、各信号入出力部は、入力し
た第１クロック信号を、次段の信号入出力部に対して第
２クロック信号として出力するとともに、入力した第２
クロック信号を、次段の信号入出力部に対して第２クロ
ック信号として出力している。すなわち、奇数番目に接
続された信号入出力部と、偶数番目に接続された信号入
出力部とでは、入力される第１および第２クロック信号
が互いに逆転したものとなっている。これに対して、上
記の構成によれば、各信号入出力部に、カスケード接続
された複数の信号入出力部の中で、当該信号入出力部の
接続順が奇数番目であるか偶数番目であるかを識別する
識別手段が設けられている。これにより、識別手段によ
る識別結果に基づいて、第１および第２クロック信号に
基づく処理を変更することによって、全ての信号入出力
部におけるデータ転送処理を同様にすることが可能とな
る。
た第１クロック信号を、次段の信号入出力部に対して第
２クロック信号として出力するとともに、入力した第２
クロック信号を、次段の信号入出力部に対して第２クロ
ック信号として出力している。すなわち、奇数番目に接
続された信号入出力部と、偶数番目に接続された信号入
出力部とでは、入力される第１および第２クロック信号
が互いに逆転したものとなっている。これに対して、上
記の構成によれば、各信号入出力部に、カスケード接続
された複数の信号入出力部の中で、当該信号入出力部の
接続順が奇数番目であるか偶数番目であるかを識別する
識別手段が設けられている。これにより、識別手段によ
る識別結果に基づいて、第１および第２クロック信号に
基づく処理を変更することによって、全ての信号入出力
部におけるデータ転送処理を同様にすることが可能とな
る。
【００３７】また、本発明に係る信号転送システムは、
上記の構成において、上記第１クロック出力部が、上記
第２クロック信号を反転させて第１クロック信号として
次段の信号入出力部に出力するとともに、上記第２クロ
ック出力部が、上記第１クロック信号を反転させて第２
クロック信号として次段の信号入出力部に出力する構成
としてもよい。
上記の構成において、上記第１クロック出力部が、上記
第２クロック信号を反転させて第１クロック信号として
次段の信号入出力部に出力するとともに、上記第２クロ
ック出力部が、上記第１クロック信号を反転させて第２
クロック信号として次段の信号入出力部に出力する構成
としてもよい。
【００３８】上記の構成によれば、入力した第１クロッ
ク信号を反転させてから第２クロック信号として出力す
るとともに、入力した第２クロック信号を反転させてか
ら第１クロック信号として出力している。これにより、
各信号入出力部を第１および第２クロック信号が通過す
る際に生じるデューティ比の乱れが、隣り合う信号入出
力部同士で相殺されることになる。したがって、多段接
続時のクロック信号のデューティ比を補正することが可
能となり、より高い周波数での動作が可能となる。
ク信号を反転させてから第２クロック信号として出力す
るとともに、入力した第２クロック信号を反転させてか
ら第１クロック信号として出力している。これにより、
各信号入出力部を第１および第２クロック信号が通過す
る際に生じるデューティ比の乱れが、隣り合う信号入出
力部同士で相殺されることになる。したがって、多段接
続時のクロック信号のデューティ比を補正することが可
能となり、より高い周波数での動作が可能となる。
【００３９】また、本発明に係る信号転送装置は、互い
にカスケード接続されることにより、前段から入力され
る複数の信号を次段に自己転送方式によって転送する信
号転送装置において、前段から第１および第２クロック
信号をそれぞれ入力する第１および第２クロック入力部
と、次段に対して上記第１および第２クロック信号をそ
れぞれ反転させて出力する第１および第２クロック出力
部と、上記第１クロック入力部において入力された第１
クロック信号に基づいて、前段の信号入出力部からデー
タ信号を入力するデータ入力部と、上記第２クロック入
力部において入力された第２クロック信号に基づいて、
次段に対してデータ信号を出力するデータ出力部とを備
えていることを特徴としている。
にカスケード接続されることにより、前段から入力され
る複数の信号を次段に自己転送方式によって転送する信
号転送装置において、前段から第１および第２クロック
信号をそれぞれ入力する第１および第２クロック入力部
と、次段に対して上記第１および第２クロック信号をそ
れぞれ反転させて出力する第１および第２クロック出力
部と、上記第１クロック入力部において入力された第１
クロック信号に基づいて、前段の信号入出力部からデー
タ信号を入力するデータ入力部と、上記第２クロック入
力部において入力された第２クロック信号に基づいて、
次段に対してデータ信号を出力するデータ出力部とを備
えていることを特徴としている。
【００４０】上記の構成によれば、データ信号が第１ク
ロック信号に基づいてデータ入力部で入力されるととも
に、第２クロック信号に基づいてデータ出力部で出力さ
れる。よって、データ信号の転送をより高速に行う場合
に、第１クロック信号に基づいて入力されたデータ信号
が、信号転送装置内部で配線容量などの影響を受けやす
くなった場合でも、第２クロック信号に基づいて出力さ
れるので、次段へ安定したデータ信号を出力することが
可能となる。これによって、信号転送装置におけるデー
タ取り込みタイミングの仕様を保証することが可能とな
る。
ロック信号に基づいてデータ入力部で入力されるととも
に、第２クロック信号に基づいてデータ出力部で出力さ
れる。よって、データ信号の転送をより高速に行う場合
に、第１クロック信号に基づいて入力されたデータ信号
が、信号転送装置内部で配線容量などの影響を受けやす
くなった場合でも、第２クロック信号に基づいて出力さ
れるので、次段へ安定したデータ信号を出力することが
可能となる。これによって、信号転送装置におけるデー
タ取り込みタイミングの仕様を保証することが可能とな
る。
【００４１】また、第１および第２クロック出力部が、
次段に対して上記第１および第２クロック信号をそれぞ
れ反転させて出力しているので、信号転送装置を第１お
よび第２クロック信号が通過する際に生じるデューティ
比の乱れが、隣り合う信号転送装置同士で相殺されるこ
とになる。したがって、多段接続時のクロック信号のデ
ューティ比を補正することが可能となり、より高い周波
数での動作が可能となる。
次段に対して上記第１および第２クロック信号をそれぞ
れ反転させて出力しているので、信号転送装置を第１お
よび第２クロック信号が通過する際に生じるデューティ
比の乱れが、隣り合う信号転送装置同士で相殺されるこ
とになる。したがって、多段接続時のクロック信号のデ
ューティ比を補正することが可能となり、より高い周波
数での動作が可能となる。
【００４２】また、本発明に係る信号転送装置は、互い
にカスケード接続されることにより、前段から入力され
る複数の信号を次段に自己転送方式によって転送する信
号転送装置において、前段から第１および第２クロック
信号をそれぞれ入力する第１および第２クロック入力部
と、上記第１クロック入力部において入力された第１ク
ロック信号に基づいて、前段からデータ信号を入力する
データ入力部と、上記第２クロック入力部において入力
された第２クロック信号に基づいて、次段に対してデー
タ信号を出力するデータ出力部と、上記第２クロック信
号を第１クロック信号として次段に出力する第１クロッ
ク出力部と、上記第１クロック信号を第２クロック信号
として次段に出力する第２クロック出力部とを備えてい
ることを特徴としている。
にカスケード接続されることにより、前段から入力され
る複数の信号を次段に自己転送方式によって転送する信
号転送装置において、前段から第１および第２クロック
信号をそれぞれ入力する第１および第２クロック入力部
と、上記第１クロック入力部において入力された第１ク
ロック信号に基づいて、前段からデータ信号を入力する
データ入力部と、上記第２クロック入力部において入力
された第２クロック信号に基づいて、次段に対してデー
タ信号を出力するデータ出力部と、上記第２クロック信
号を第１クロック信号として次段に出力する第１クロッ
ク出力部と、上記第１クロック信号を第２クロック信号
として次段に出力する第２クロック出力部とを備えてい
ることを特徴としている。
【００４３】上記の構成によれば、データ信号が第１ク
ロック信号に基づいてデータ入力部で入力されるととも
に、第２クロック信号に基づいてデータ出力部で出力さ
れる。よって、データ信号の転送をより高速に行う場合
に、第１クロック信号に基づいて入力されたデータ信号
が、信号転送装置内部で配線容量などの影響を受けやす
くなった場合でも、第２クロック信号に基づいて出力さ
れるので、次段へ安定したデータ信号を出力することが
可能となる。これによって、信号転送装置におけるデー
タ取り込みタイミングの仕様を保証することが可能とな
る。
ロック信号に基づいてデータ入力部で入力されるととも
に、第２クロック信号に基づいてデータ出力部で出力さ
れる。よって、データ信号の転送をより高速に行う場合
に、第１クロック信号に基づいて入力されたデータ信号
が、信号転送装置内部で配線容量などの影響を受けやす
くなった場合でも、第２クロック信号に基づいて出力さ
れるので、次段へ安定したデータ信号を出力することが
可能となる。これによって、信号転送装置におけるデー
タ取り込みタイミングの仕様を保証することが可能とな
る。
【００４４】また、第１クロック出力部が、入力した第
２クロック信号を第１クロック信号として次段に出力す
るとともに、第２クロック出力部が、第１クロック信号
を第２クロック信号として次段に出力するので、連続す
る２つの信号入出力部を１ブロックとして考えると、第
１クロック信号と第２クロック信号との間の入出力遅延
時間差をキャンセルすることが可能となる。これによ
り、データサンプリングマージンに余裕を持たせること
ができ、データ信号の転送をより高速にすることが可能
となる。
２クロック信号を第１クロック信号として次段に出力す
るとともに、第２クロック出力部が、第１クロック信号
を第２クロック信号として次段に出力するので、連続す
る２つの信号入出力部を１ブロックとして考えると、第
１クロック信号と第２クロック信号との間の入出力遅延
時間差をキャンセルすることが可能となる。これによ
り、データサンプリングマージンに余裕を持たせること
ができ、データ信号の転送をより高速にすることが可能
となる。
【００４５】また、本発明に係る信号転送装置は、上記
の構成において、上記第１クロック出力部が、上記第２
クロック信号を反転させて第１クロック信号として次段
に出力するとともに、上記第２クロック出力部が、上記
第１クロック信号を反転させて第２クロック信号として
次段に出力することを特徴としている。
の構成において、上記第１クロック出力部が、上記第２
クロック信号を反転させて第１クロック信号として次段
に出力するとともに、上記第２クロック出力部が、上記
第１クロック信号を反転させて第２クロック信号として
次段に出力することを特徴としている。
【００４６】上記の構成によれば、入力した第１クロッ
ク信号を反転させてから第２クロック信号として出力す
るとともに、入力した第２クロック信号を反転させてか
ら第１クロック信号として出力している。これにより、
各信号転送装置を第１および第２クロック信号が通過す
る際に生じるデューティ比の乱れが、隣り合う信号入出
力部同士で相殺されることになる。したがって、多段接
続時のクロック信号のデューティ比を補正することが可
能となり、より高い周波数での動作が可能となる。
ク信号を反転させてから第２クロック信号として出力す
るとともに、入力した第２クロック信号を反転させてか
ら第１クロック信号として出力している。これにより、
各信号転送装置を第１および第２クロック信号が通過す
る際に生じるデューティ比の乱れが、隣り合う信号入出
力部同士で相殺されることになる。したがって、多段接
続時のクロック信号のデューティ比を補正することが可
能となり、より高い周波数での動作が可能となる。
【００４７】また、本発明に係る表示パネル駆動装置
は、複数の画素が設けられているとともに、各画素にデ
ータ信号に基づく電気信号を印加することによって表示
を行う表示パネルを駆動する表示パネル駆動装置におい
て、上記の信号転送システムと、上記信号転送システム
における各信号入出力部からデータ信号を受けて、上記
表示パネルにおける各画素にデータ信号に基づく電気信
号を出力する制御を行う制御ロジック部とを備えている
ことを特徴としている。
は、複数の画素が設けられているとともに、各画素にデ
ータ信号に基づく電気信号を印加することによって表示
を行う表示パネルを駆動する表示パネル駆動装置におい
て、上記の信号転送システムと、上記信号転送システム
における各信号入出力部からデータ信号を受けて、上記
表示パネルにおける各画素にデータ信号に基づく電気信
号を出力する制御を行う制御ロジック部とを備えている
ことを特徴としている。
【００４８】上記の構成によれば、表示パネルが多数の
画素を備えていることにより、データ信号の転送を極め
て高速に行わなければならない場合でも、的確にデータ
信号の転送を行うことが可能となる。よって、画素数の
多い表示パネルに対しても、表示欠陥などのない良好な
表示性能を発揮させることが可能となる。
画素を備えていることにより、データ信号の転送を極め
て高速に行わなければならない場合でも、的確にデータ
信号の転送を行うことが可能となる。よって、画素数の
多い表示パネルに対しても、表示欠陥などのない良好な
表示性能を発揮させることが可能となる。
【００４９】また、本発明に係る表示パネル駆動装置
は、複数の画素が設けられているとともに、各画素にデ
ータ信号に基づく電気信号を印加することによって表示
を行う表示パネルを駆動する表示パネル駆動装置におい
て、上記の信号転送装置と、上記信号転送装置からデー
タ信号を受けて、上記表示パネルにおける各画素にデー
タ信号に基づく電気信号を出力する制御を行う制御ロジ
ック部とを備えていることを特徴としている。
は、複数の画素が設けられているとともに、各画素にデ
ータ信号に基づく電気信号を印加することによって表示
を行う表示パネルを駆動する表示パネル駆動装置におい
て、上記の信号転送装置と、上記信号転送装置からデー
タ信号を受けて、上記表示パネルにおける各画素にデー
タ信号に基づく電気信号を出力する制御を行う制御ロジ
ック部とを備えていることを特徴としている。
【００５０】上記の構成によれば、表示パネルが多数の
画素を備えていることにより、データ信号の転送を極め
て高速に行わなければならない場合でも、的確にデータ
信号の転送を行うことが可能となる。よって、画素数の
多い表示パネルに対しても、表示欠陥などのない良好な
表示性能を発揮させることが可能となる。
画素を備えていることにより、データ信号の転送を極め
て高速に行わなければならない場合でも、的確にデータ
信号の転送を行うことが可能となる。よって、画素数の
多い表示パネルに対しても、表示欠陥などのない良好な
表示性能を発揮させることが可能となる。
【００５１】また、本発明に係る表示装置は、複数の画
素が設けられているとともに、各画素にデータ信号に基
づく電気信号を印加することによって表示を行う表示パ
ネルと、上記の表示パネル駆動装置とを備えていること
を特徴としている。
素が設けられているとともに、各画素にデータ信号に基
づく電気信号を印加することによって表示を行う表示パ
ネルと、上記の表示パネル駆動装置とを備えていること
を特徴としている。
【００５２】上記の構成によれば、表示パネル駆動装置
が、データ信号の転送を比較的高速に行うことが可能で
あるので、表示パネルの画素数を増加させることが可能
となる。よって、高解像度の表示が可能で、かつ表示品
位の優れた表示装置を提供することが可能となる。
が、データ信号の転送を比較的高速に行うことが可能で
あるので、表示パネルの画素数を増加させることが可能
となる。よって、高解像度の表示が可能で、かつ表示品
位の優れた表示装置を提供することが可能となる。
【００５３】また、本発明に係る表示装置は、上記の構
成において、上記表示パネルが、アクティブマトリクス
型の液晶表示パネルである構成としてもよい。
成において、上記表示パネルが、アクティブマトリクス
型の液晶表示パネルである構成としてもよい。
【００５４】上記の構成によれば、軽量、薄型で、かつ
表示品位も比較的高いアクティブマトリクス型の液晶表
示パネルの高解像度化を図ることが可能となるので、よ
り画面サイズの大きい液晶表示装置などを実現すること
が可能となる。
表示品位も比較的高いアクティブマトリクス型の液晶表
示パネルの高解像度化を図ることが可能となるので、よ
り画面サイズの大きい液晶表示装置などを実現すること
が可能となる。
【００５５】
【発明の実施の形態】本発明の実施の一形態について図
面に基づいて説明すれば、以下のとおりである。図２
は、本実施形態に係る液晶表示装置の概略構成を示す模
式図である。同図に示すように、該液晶表示装置は、液
晶パネル８、液晶コントローラ９、ソースドライバＳＴ
ＡＢ１〜ＳＴＡＢ１０、およびゲートドライバＧＴＡＢ
１〜４を備えた構成となっている。
面に基づいて説明すれば、以下のとおりである。図２
は、本実施形態に係る液晶表示装置の概略構成を示す模
式図である。同図に示すように、該液晶表示装置は、液
晶パネル８、液晶コントローラ９、ソースドライバＳＴ
ＡＢ１〜ＳＴＡＢ１０、およびゲートドライバＧＴＡＢ
１〜４を備えた構成となっている。
【００５６】液晶パネル８は、アクティブマトリクス表
示方式の液晶パネルであり、図示はしないが、複数の画
素電極がマトリクス状に設けられたアクティブマトリク
ス基板と、対向電極が設けられた対向基板と、アクティ
ブマトリクス基板および対向基板の間隙に保持される液
晶層とを備えている。
示方式の液晶パネルであり、図示はしないが、複数の画
素電極がマトリクス状に設けられたアクティブマトリク
ス基板と、対向電極が設けられた対向基板と、アクティ
ブマトリクス基板および対向基板の間隙に保持される液
晶層とを備えている。
【００５７】アクティブマトリクス基板には、上記の画
素電極を選択駆動するためのＴＦＴが形成され、各画素
電極に接続されている。そして、このＴＦＴにおけるゲ
ート電極にはゲートバスラインが、また、ソース電極に
はソースバスラインがそれぞれ接続されている。このゲ
ートバスラインとソースバスラインとは、マトリクス状
に配列された各画素電極の周囲を通り、互いに直交する
ように配設されている。上記ゲートバスラインを介して
ゲート信号が入力されることによりＴＦＴが駆動制御さ
れるとともに、上記ソースバスラインを介して、ＴＦＴ
の駆動時に、ＴＦＴを介してデータ信号（表示信号）が
画素電極に入力される。そして、画素電極と対向電極と
の間で電界が生じ、液晶の配向状態が変化することによ
って、画像の表示が行われる。
素電極を選択駆動するためのＴＦＴが形成され、各画素
電極に接続されている。そして、このＴＦＴにおけるゲ
ート電極にはゲートバスラインが、また、ソース電極に
はソースバスラインがそれぞれ接続されている。このゲ
ートバスラインとソースバスラインとは、マトリクス状
に配列された各画素電極の周囲を通り、互いに直交する
ように配設されている。上記ゲートバスラインを介して
ゲート信号が入力されることによりＴＦＴが駆動制御さ
れるとともに、上記ソースバスラインを介して、ＴＦＴ
の駆動時に、ＴＦＴを介してデータ信号（表示信号）が
画素電極に入力される。そして、画素電極と対向電極と
の間で電界が生じ、液晶の配向状態が変化することによ
って、画像の表示が行われる。
【００５８】各ソースバスラインは、ソースドライバＳ
ＴＡＢ１〜ＳＴＡＢ１０に接続されており、これらのソ
ースドライバＳＴＡＢ１〜ＳＴＡＢ１０からデータ信号
が各ソースバスラインに入力される。また、各ゲートバ
スラインは、ゲートドライバＧＴＡＢ１〜４に接続され
ており、これらのゲートドライバＧＴＡＢ１〜４からゲ
ート信号が各ゲートバスラインに入力される。
ＴＡＢ１〜ＳＴＡＢ１０に接続されており、これらのソ
ースドライバＳＴＡＢ１〜ＳＴＡＢ１０からデータ信号
が各ソースバスラインに入力される。また、各ゲートバ
スラインは、ゲートドライバＧＴＡＢ１〜４に接続され
ており、これらのゲートドライバＧＴＡＢ１〜４からゲ
ート信号が各ゲートバスラインに入力される。
【００５９】なお、本実施形態においては、液晶パネル
８は、１０２４×７６８画素からなるＸＧＡパネルであ
るものとしている。すなわち、ソースバスラインが１０
２４本、ゲートバスラインが７６８本設けられている構
成となっている。しかしながら、この構成に限定される
ものではなく、例えばＳＸＧＡなどの任意の画素数の液
晶パネルを用いることが可能であり、適宜ソースドライ
バの数およびゲートドライバの数を設定することが可能
である。
８は、１０２４×７６８画素からなるＸＧＡパネルであ
るものとしている。すなわち、ソースバスラインが１０
２４本、ゲートバスラインが７６８本設けられている構
成となっている。しかしながら、この構成に限定される
ものではなく、例えばＳＸＧＡなどの任意の画素数の液
晶パネルを用いることが可能であり、適宜ソースドライ
バの数およびゲートドライバの数を設定することが可能
である。
【００６０】液晶コントローラ９は、ＰＷＢ(Printed W
iring Board)によって構成されており、ソースドライバ
ＳＴＡＢ１に対してソースドライバ入力信号を送出する
とともに、ゲートドライバＧＴＡＢ１に対してゲートド
ライバ入力信号を送出するものである。また、ソースド
ライバＳＴＡＢ１〜１０およびゲートドライバＧＴＡＢ
１〜４は、それぞれ隣合うドライバ同士が接続されるこ
とによって、カスケード接続されている。すなわち、ソ
ースドライバＳＴＡＢ１に対して入力されたソースドラ
イバ入力信号は、ソースドライバＳＴＡＢ１からＳＴＡ
Ｂ２，ＳＴＡＢ３，…のように順に転送されることにな
る。同様に、ゲートドライバＧＴＡＢ１に対して入力さ
れたゲートドライバ入力信号は、ゲートドライバＧＴＡ
Ｂ１からＧＴＡＢ２，ＧＴＡＢ３，…のように順に転送
されることになる。
iring Board)によって構成されており、ソースドライバ
ＳＴＡＢ１に対してソースドライバ入力信号を送出する
とともに、ゲートドライバＧＴＡＢ１に対してゲートド
ライバ入力信号を送出するものである。また、ソースド
ライバＳＴＡＢ１〜１０およびゲートドライバＧＴＡＢ
１〜４は、それぞれ隣合うドライバ同士が接続されるこ
とによって、カスケード接続されている。すなわち、ソ
ースドライバＳＴＡＢ１に対して入力されたソースドラ
イバ入力信号は、ソースドライバＳＴＡＢ１からＳＴＡ
Ｂ２，ＳＴＡＢ３，…のように順に転送されることにな
る。同様に、ゲートドライバＧＴＡＢ１に対して入力さ
れたゲートドライバ入力信号は、ゲートドライバＧＴＡ
Ｂ１からＧＴＡＢ２，ＧＴＡＢ３，…のように順に転送
されることになる。
【００６１】ソースドライバＳＴＡＢ１〜１０およびゲ
ートドライバＧＴＡＢ１〜４は、それぞれＴＡＢ(Tape
Automated Bonding)基板によって構成されている。しか
しながら、このようなＴＡＢ実装方式に限定されるもの
ではなく、ＣＯＧ実装方式によってソースドライバおよ
びゲートドライバを設ける構成としても構わない。
ートドライバＧＴＡＢ１〜４は、それぞれＴＡＢ(Tape
Automated Bonding)基板によって構成されている。しか
しながら、このようなＴＡＢ実装方式に限定されるもの
ではなく、ＣＯＧ実装方式によってソースドライバおよ
びゲートドライバを設ける構成としても構わない。
【００６２】各ソースドライバは、信号の入出力を行う
信号入出力部（信号転送装置）と、データ信号をソース
バスラインに対して出力するための制御を行う制御ロジ
ック部と、出力回路部とから構成されている。信号入出
力部の詳細については後述する。制御ロジック部は、デ
ータサンプリングメモリ回路、およびホールドメモリ回
路によって構成されている。また、出力回路部は、基準
電圧発生回路、ＤＡコンバータ回路、および出力回路な
どから構成されている。
信号入出力部（信号転送装置）と、データ信号をソース
バスラインに対して出力するための制御を行う制御ロジ
ック部と、出力回路部とから構成されている。信号入出
力部の詳細については後述する。制御ロジック部は、デ
ータサンプリングメモリ回路、およびホールドメモリ回
路によって構成されている。また、出力回路部は、基準
電圧発生回路、ＤＡコンバータ回路、および出力回路な
どから構成されている。
【００６３】ホールドメモリー回路は、信号入出力部か
ら入力されるデータ信号を、１水平期間のデータが入力
された時点でラッチ信号ＬＳによってラッチし、次の１
水平期間のデータ信号が入力されるまでの間保持するも
のである。基準電源発生回路は、入力される基準電圧を
基に、例えば抵抗分割によって階調表示に用いる複数の
レベルの電圧を発生させるものである。ＤＡコンバータ
回路は、ホールドメモリー回路から入力されるＲＧＢの
データ信号をアナログ信号に変換して出力回路に出力す
るものである。出力回路は、アナログ信号としてのデー
タ信号を増幅し、各ソースバスラインに対して出力する
ものである。
ら入力されるデータ信号を、１水平期間のデータが入力
された時点でラッチ信号ＬＳによってラッチし、次の１
水平期間のデータ信号が入力されるまでの間保持するも
のである。基準電源発生回路は、入力される基準電圧を
基に、例えば抵抗分割によって階調表示に用いる複数の
レベルの電圧を発生させるものである。ＤＡコンバータ
回路は、ホールドメモリー回路から入力されるＲＧＢの
データ信号をアナログ信号に変換して出力回路に出力す
るものである。出力回路は、アナログ信号としてのデー
タ信号を増幅し、各ソースバスラインに対して出力する
ものである。
【００６４】次に、ソースドライバにおける信号入出力
部に関して詳しく説明する。本実施形態においては、基
本クロック信号を２本用いた２相クロック方式を採用し
ている。ここでは、まず、この２相クロック方式による
信号入出力部の基本形態について説明し、その後、本実
施形態の液晶表示装置において採用している信号入出力
部の形態について説明する。
部に関して詳しく説明する。本実施形態においては、基
本クロック信号を２本用いた２相クロック方式を採用し
ている。ここでは、まず、この２相クロック方式による
信号入出力部の基本形態について説明し、その後、本実
施形態の液晶表示装置において採用している信号入出力
部の形態について説明する。
【００６５】図３は、２相クロック方式の信号入出力部
の基本形態における概略構成を示すブロック図である。
同図に示すように、該信号入出力部は、クロック入力端
子（第１および第２クロック入力部）１ｃｉ・２ｃｉ、
クロック出力端子（第１および第２クロック出力部）１
ｃｏ・２ｃｏ、ＤＡＴＡ入力端子３ｄｉ、ＤＡＴＡ出力
端子３ｄｏ、ＬＳ入力端子４ｌｉ、ＬＳ出力端子４ｌ
ｏ、ＳＰ入力端子５ｓｉ、ＳＰ出力端子５ｓｏ、入力ラ
ッチ回路（データ入力部）６ ｉ、および出力ラッチ回
路（データ出力部）６Ｌｏを備えている。
の基本形態における概略構成を示すブロック図である。
同図に示すように、該信号入出力部は、クロック入力端
子（第１および第２クロック入力部）１ｃｉ・２ｃｉ、
クロック出力端子（第１および第２クロック出力部）１
ｃｏ・２ｃｏ、ＤＡＴＡ入力端子３ｄｉ、ＤＡＴＡ出力
端子３ｄｏ、ＬＳ入力端子４ｌｉ、ＬＳ出力端子４ｌ
ｏ、ＳＰ入力端子５ｓｉ、ＳＰ出力端子５ｓｏ、入力ラ
ッチ回路（データ入力部）６ ｉ、および出力ラッチ回
路（データ出力部）６Ｌｏを備えている。
【００６６】クロック入力端子１ｃｉ・２ｃｉには、そ
れぞれ第１基本クロック（第１クロック信号）ＣＫＡお
よび第２基本クロック（第２クロック信号）ＣＫＢがそ
れぞれ入力されている。そして、クロック入力端子１ｃ
ｉは、クロック出力端子１ｃｏに接続されており、この
クロック出力端子１ｃｏから次段のソースドライバの信
号入出力部に向けて第１基本クロックＣＫＡが出力され
る。また、クロック入力端子２ｃｉは、クロック出力端
子２ｃｏに接続されており、このクロック出力端子２ｃ
ｏから次段のソースドライバの信号入出力部に向けて第
２基本クロックＣＫＢが出力される。
れぞれ第１基本クロック（第１クロック信号）ＣＫＡお
よび第２基本クロック（第２クロック信号）ＣＫＢがそ
れぞれ入力されている。そして、クロック入力端子１ｃ
ｉは、クロック出力端子１ｃｏに接続されており、この
クロック出力端子１ｃｏから次段のソースドライバの信
号入出力部に向けて第１基本クロックＣＫＡが出力され
る。また、クロック入力端子２ｃｉは、クロック出力端
子２ｃｏに接続されており、このクロック出力端子２ｃ
ｏから次段のソースドライバの信号入出力部に向けて第
２基本クロックＣＫＢが出力される。
【００６７】また、クロック入力端子１ｃｉからクロッ
ク出力端子１ｃｏに到る配線からは、入力ラッチ回路６
Ｌｉ、制御ロジック部７、および出力ラッチ回路６Ｌｏ
に配線が延びており、それぞれ第１基本クロックＣＫＡ
が入力されている。またクロック入力端子２ｃｉからク
ロック出力端子２ｃｏに到る配線からは、出力ラッチ回
路６Ｌｏに配線が延びており、第２基本クロックＣＫＢ
が入力されている。
ク出力端子１ｃｏに到る配線からは、入力ラッチ回路６
Ｌｉ、制御ロジック部７、および出力ラッチ回路６Ｌｏ
に配線が延びており、それぞれ第１基本クロックＣＫＡ
が入力されている。またクロック入力端子２ｃｉからク
ロック出力端子２ｃｏに到る配線からは、出力ラッチ回
路６Ｌｏに配線が延びており、第２基本クロックＣＫＢ
が入力されている。
【００６８】ＤＡＴＡ入力端子３ｄｉには、データ信号
ＤＡＴＡが入力されている。このデータ信号ＤＡＴＡ
は、本実施形態においては、ＲＧＢ各６ビットからなる
計１８ビットの信号となっている。そして、このＤＡＴ
Ａ入力端子３ｄｉは、入力ラッチ回路６Ｌｉ、および出
力ラッチ回路６Ｌｏを介してＤＡＴＡ出力端子３ｄｏに
接続されており、このＤＡＴＡ出力端子３ｄｏから次段
のソースドライバの信号入出力部に向けてデータ信号Ｄ
ＡＴＡが出力される。
ＤＡＴＡが入力されている。このデータ信号ＤＡＴＡ
は、本実施形態においては、ＲＧＢ各６ビットからなる
計１８ビットの信号となっている。そして、このＤＡＴ
Ａ入力端子３ｄｉは、入力ラッチ回路６Ｌｉ、および出
力ラッチ回路６Ｌｏを介してＤＡＴＡ出力端子３ｄｏに
接続されており、このＤＡＴＡ出力端子３ｄｏから次段
のソースドライバの信号入出力部に向けてデータ信号Ｄ
ＡＴＡが出力される。
【００６９】また、データ信号ＤＡＴＡが送られる、入
力ラッチ回路６Ｌｉから出力ラッチ回路６Ｌｏに到る配
線からは、制御ロジック部７に配線が延びており、制御
ロジック部７に対してデータ信号ＤＡＴＡが入力されて
いる。
力ラッチ回路６Ｌｉから出力ラッチ回路６Ｌｏに到る配
線からは、制御ロジック部７に配線が延びており、制御
ロジック部７に対してデータ信号ＤＡＴＡが入力されて
いる。
【００７０】ＬＳ入力端子４ｌｉには、ラッチストロー
ブ信号ＬＳが入力されている。そして、ＬＳ入力端子４
ｌｉは、入力ラッチ回路６Ｌｉ、および出力ラッチ回路
６Ｌｏを介してＬＳ出力端子４ｌｏに接続されており、
このＬＳ出力端子４ｌｏから次段のソースドライバの信
号入出力部に向けてラッチストローブ信号ＬＳが出力さ
れる。
ブ信号ＬＳが入力されている。そして、ＬＳ入力端子４
ｌｉは、入力ラッチ回路６Ｌｉ、および出力ラッチ回路
６Ｌｏを介してＬＳ出力端子４ｌｏに接続されており、
このＬＳ出力端子４ｌｏから次段のソースドライバの信
号入出力部に向けてラッチストローブ信号ＬＳが出力さ
れる。
【００７１】また、ラッチストローブ信号ＬＳが送られ
る、入力ラッチ回路６Ｌｉから出力ラッチ回路６Ｌｏに
到る配線からは、制御ロジック部７に配線が延びてお
り、制御ロジック部７に対してラッチストローブ信号Ｌ
Ｓが入力されている。
る、入力ラッチ回路６Ｌｉから出力ラッチ回路６Ｌｏに
到る配線からは、制御ロジック部７に配線が延びてお
り、制御ロジック部７に対してラッチストローブ信号Ｌ
Ｓが入力されている。
【００７２】ＳＰ入力端子５ｓｉには、スタートパルス
信号ＳＰが入力されている。そして、ＳＰ入力端子５ｓ
ｉは、入力ラッチ回路６Ｌｉ、制御ロジック部７、およ
び出力ラッチ回路６Ｌｏを介してＳＰ出力端子５ｓｏに
接続されており、このＳＰ出力端子５ｓｏから次段のソ
ースドライバの信号入出力部に向けてスタートパルス信
号ＳＰが出力される。
信号ＳＰが入力されている。そして、ＳＰ入力端子５ｓ
ｉは、入力ラッチ回路６Ｌｉ、制御ロジック部７、およ
び出力ラッチ回路６Ｌｏを介してＳＰ出力端子５ｓｏに
接続されており、このＳＰ出力端子５ｓｏから次段のソ
ースドライバの信号入出力部に向けてスタートパルス信
号ＳＰが出力される。
【００７３】以上のように、図３に示す構成は、２種類
の基本クロック信号である第１基本クロックＣＫＡおよ
び第２基本クロックＣＫＢが入力されているとともに、
クロックサイクルレギュレータ５４が設けられていない
構成となっている点で、従来の技術において説明した、
図２２に示す構成とは異なっている。
の基本クロック信号である第１基本クロックＣＫＡおよ
び第２基本クロックＣＫＢが入力されているとともに、
クロックサイクルレギュレータ５４が設けられていない
構成となっている点で、従来の技術において説明した、
図２２に示す構成とは異なっている。
【００７４】このような２相クロック方式の信号入出力
部における動作は次のようになる。まず、第１基本クロ
ックＣＫＡの両エッジ、すなわち信号の立ち上がりと立
ち下がりの両方において、入力ラッチ回路６Ｌｉによっ
てデータサンプリングを行い、入力ラッチ回路６Ｌｉに
てシリアル−パラレル変換を行って３６ビットのデータ
バスにて制御ロジック部７に対してデータが転送され
る。また、この３６ビットのデータバスは出力ラッチ回
路６Ｌｏにも転送され、この出力ラッチ回路６Ｌｏにお
いて、３６ビットのデータバスが、第１基本クロックＣ
ＫＡおよび第２基本クロックＣＫＢに基づいてパラレル
−シリアル変換を行うことによって１８ビットデータバ
ス信号に変換される。その後、次段のソースドライバ
に、第１および第２基本クロックＣＫＡ・ＣＫＢ、ラッ
チストローブ信号ＬＳ、スタートパルス信号ＳＰととも
に、１８ビットデータバス信号が転送される。
部における動作は次のようになる。まず、第１基本クロ
ックＣＫＡの両エッジ、すなわち信号の立ち上がりと立
ち下がりの両方において、入力ラッチ回路６Ｌｉによっ
てデータサンプリングを行い、入力ラッチ回路６Ｌｉに
てシリアル−パラレル変換を行って３６ビットのデータ
バスにて制御ロジック部７に対してデータが転送され
る。また、この３６ビットのデータバスは出力ラッチ回
路６Ｌｏにも転送され、この出力ラッチ回路６Ｌｏにお
いて、３６ビットのデータバスが、第１基本クロックＣ
ＫＡおよび第２基本クロックＣＫＢに基づいてパラレル
−シリアル変換を行うことによって１８ビットデータバ
ス信号に変換される。その後、次段のソースドライバ
に、第１および第２基本クロックＣＫＡ・ＣＫＢ、ラッ
チストローブ信号ＬＳ、スタートパルス信号ＳＰととも
に、１８ビットデータバス信号が転送される。
【００７５】以上のように、２相クロック方式の信号入
出力部によれば、入力ラッチ回路６Ｌｉによってデータ
信号の１チャネルが第１基本クロックＣＫＡの立ち上が
りと立ち下がりとの両方でデータが取り込まれて２チャ
ネルに分割されることになる。したがって、第１基本ク
ロックＣＫＡの周波数は、データ信号の周波数の半分で
よいことになる。すなわち、上記のように、液晶パネル
８がＸＧＡである場合、第１基本クロックＣＫＡの周波
数は３２．５ＭＨｚでよいことになるので、従来のよう
に、６５ＭＨｚの基本クロック信号によってデータ転送
を行う構成と比較して、上記したデータサンプリングマ
ージンの問題およびＥＭＩの問題に対して有利となる。
出力部によれば、入力ラッチ回路６Ｌｉによってデータ
信号の１チャネルが第１基本クロックＣＫＡの立ち上が
りと立ち下がりとの両方でデータが取り込まれて２チャ
ネルに分割されることになる。したがって、第１基本ク
ロックＣＫＡの周波数は、データ信号の周波数の半分で
よいことになる。すなわち、上記のように、液晶パネル
８がＸＧＡである場合、第１基本クロックＣＫＡの周波
数は３２．５ＭＨｚでよいことになるので、従来のよう
に、６５ＭＨｚの基本クロック信号によってデータ転送
を行う構成と比較して、上記したデータサンプリングマ
ージンの問題およびＥＭＩの問題に対して有利となる。
【００７６】また、出力時には、出力ラッチ回路６Ｌｏ
によって、第１基本クロックＣＫＡから１／４周期分遅
延した第２基本クロックＣＫＢの立ち上がりと立ち下が
りとの両方でデータが取り込まれて再度１チャネルに戻
されて出力されることになる。よって、第１クロックＣ
ＫＡによってサンプリングされたデータ信号が、ソース
ドライバ内部で配線容量などの影響を受けやすくなった
場合でも、第２基本クロックＣＫＢによってサンプリン
グするため、次段のソースドライバに安定してデータ信
号を出力することが可能となり、各段のソースドライバ
におけるデータ取り込みタイミングの仕様を保証するこ
とができる。
によって、第１基本クロックＣＫＡから１／４周期分遅
延した第２基本クロックＣＫＢの立ち上がりと立ち下が
りとの両方でデータが取り込まれて再度１チャネルに戻
されて出力されることになる。よって、第１クロックＣ
ＫＡによってサンプリングされたデータ信号が、ソース
ドライバ内部で配線容量などの影響を受けやすくなった
場合でも、第２基本クロックＣＫＢによってサンプリン
グするため、次段のソースドライバに安定してデータ信
号を出力することが可能となり、各段のソースドライバ
におけるデータ取り込みタイミングの仕様を保証するこ
とができる。
【００７７】しかしながら、図３に示す構成では、クロ
ックサイクルレギュレータが設けられていないので、第
１および第２基本クロックＣＫＡ・ＣＫＢのデューティ
比が多段接続の伝送の過程で崩れていく可能性があると
いう問題を有している。そこで、本実施形態における信
号入出力部は、多段接続時の基本クロック信号のデュー
ティ比を補正することを目的として、図４に示すような
クロック信号反転転送方式の構成となっている。この構
成では、同図に示すように、第１および第２基本クロッ
クＣＫＡ・ＣＫＢを次段のソースドライバに出力する時
点で、各信号を反転させる反転回路ＴＡ・ＴＢがクロッ
ク出力端子１ｃｏ・２ｃｏに設けられている。その他の
構成については、図３に示した構成と同様であるので、
ここではその説明を省略する。この構成により、各ソー
スドライバを基本クロック信号が通過する際に生じるデ
ューティ比の乱れが、隣り合うソースドライバ同士で相
殺されることになるので、多段接続時の基本クロック信
号のデューティ比を補正することが可能となっている。
ックサイクルレギュレータが設けられていないので、第
１および第２基本クロックＣＫＡ・ＣＫＢのデューティ
比が多段接続の伝送の過程で崩れていく可能性があると
いう問題を有している。そこで、本実施形態における信
号入出力部は、多段接続時の基本クロック信号のデュー
ティ比を補正することを目的として、図４に示すような
クロック信号反転転送方式の構成となっている。この構
成では、同図に示すように、第１および第２基本クロッ
クＣＫＡ・ＣＫＢを次段のソースドライバに出力する時
点で、各信号を反転させる反転回路ＴＡ・ＴＢがクロッ
ク出力端子１ｃｏ・２ｃｏに設けられている。その他の
構成については、図３に示した構成と同様であるので、
ここではその説明を省略する。この構成により、各ソー
スドライバを基本クロック信号が通過する際に生じるデ
ューティ比の乱れが、隣り合うソースドライバ同士で相
殺されることになるので、多段接続時の基本クロック信
号のデューティ比を補正することが可能となっている。
【００７８】以上のように、２相クロック方式による信
号入出力部によれば、データサンプリングマージンの問
題、ＥＭＩの問題を抑制することができるとともに、ク
ロックサイクルレギュレータが不要になることにより、
ソースドライバチップサイズを増大させずに多段カスケ
ード接続を実現することができる。
号入出力部によれば、データサンプリングマージンの問
題、ＥＭＩの問題を抑制することができるとともに、ク
ロックサイクルレギュレータが不要になることにより、
ソースドライバチップサイズを増大させずに多段カスケ
ード接続を実現することができる。
【００７９】しかしながら、今後の液晶モジュールのさ
らなる大型化・高精細化が求められるようになると、上
記の２相クロック方式でも問題が生じてくることにな
る。すなわち、液晶モジュールが大型化および高精細化
すると、必要となるソースドライバの個数が大きくな
る。これにより、カスケード接続された複数のソースド
ライバにおいて、第１基本クロックＣＫＡと第２基本ク
ロックＣＫＢとの伝送経路における配線容量および配線
抵抗が増加することになる。この結果、第１基本クロッ
クＣＫＡの伝送経路における配線インピーダンスと、第
２基本クロックＣＫＢの伝送経路における配線インピー
ダンスとの間のずれが大きくなってくる。これにより、
カスケード接続の段数が増えてくると、各ソースドライ
バにおける第１基本クロックＣＫＡと第２基本クロック
ＣＫＢとの間の入出力時間差が増大し、正常なデータサ
ンプリングが行えなくなるという問題が生じてくる。
らなる大型化・高精細化が求められるようになると、上
記の２相クロック方式でも問題が生じてくることにな
る。すなわち、液晶モジュールが大型化および高精細化
すると、必要となるソースドライバの個数が大きくな
る。これにより、カスケード接続された複数のソースド
ライバにおいて、第１基本クロックＣＫＡと第２基本ク
ロックＣＫＢとの伝送経路における配線容量および配線
抵抗が増加することになる。この結果、第１基本クロッ
クＣＫＡの伝送経路における配線インピーダンスと、第
２基本クロックＣＫＢの伝送経路における配線インピー
ダンスとの間のずれが大きくなってくる。これにより、
カスケード接続の段数が増えてくると、各ソースドライ
バにおける第１基本クロックＣＫＡと第２基本クロック
ＣＫＢとの間の入出力時間差が増大し、正常なデータサ
ンプリングが行えなくなるという問題が生じてくる。
【００８０】ここで、第１基本クロックＣＫＡと第２基
本クロックＣＫＢとの間の入出力時間差について詳しく
説明する。上記した図４に示す構成においては、第１お
よび第２の基本クロックＣＫＡ・ＣＫＢの２つの信号
が、クロック入力端子１ｃｉ・２ｃｉから各ソースドラ
イバに入力され、クロック出力端子１ｃｏ・２ｃｏから
反転回路ＴＡ・ＴＢを介することによって、各信号を反
転した状態で次段のソースドライバに向けてバッファ出
力している。
本クロックＣＫＢとの間の入出力時間差について詳しく
説明する。上記した図４に示す構成においては、第１お
よび第２の基本クロックＣＫＡ・ＣＫＢの２つの信号
が、クロック入力端子１ｃｉ・２ｃｉから各ソースドラ
イバに入力され、クロック出力端子１ｃｏ・２ｃｏから
反転回路ＴＡ・ＴＢを介することによって、各信号を反
転した状態で次段のソースドライバに向けてバッファ出
力している。
【００８１】クロック出力端子１ｃｏとクロック入力端
子１ｃｉとの間、およびクロック出力端子２ｃｏとクロ
ック入力端子２ｃｉとの間には、それぞれ遅延時間τＡ
・τＢが生じている。理論的にはτＡ＝τＢであるが、
実際には、ソースドライバを構成するＴＡＢ基板内部の
配線の引きまわしなどにより、τＡ＝τＢとはなってい
ない。詳しく説明すると、第１基本クロックＣＫＡの伝
送経路における配線インピーダンスと、第２基本クロッ
クＣＫＢの伝送経路における配線インピーダンスとがほ
ぼ同じになるように設計できるのであれば、τＡ＝τＢ
となるのであるが、実際には、ソースドライバ内部にお
ける配線レイアウトの制限や、ソースドライバ内の半導
体素子の特性が、電源電圧、周囲温度、プロセスばらつ
きなどによって変動することなどによって、配線インピ
ーダンスを合わせ込むことは極めて困難である。
子１ｃｉとの間、およびクロック出力端子２ｃｏとクロ
ック入力端子２ｃｉとの間には、それぞれ遅延時間τＡ
・τＢが生じている。理論的にはτＡ＝τＢであるが、
実際には、ソースドライバを構成するＴＡＢ基板内部の
配線の引きまわしなどにより、τＡ＝τＢとはなってい
ない。詳しく説明すると、第１基本クロックＣＫＡの伝
送経路における配線インピーダンスと、第２基本クロッ
クＣＫＢの伝送経路における配線インピーダンスとがほ
ぼ同じになるように設計できるのであれば、τＡ＝τＢ
となるのであるが、実際には、ソースドライバ内部にお
ける配線レイアウトの制限や、ソースドライバ内の半導
体素子の特性が、電源電圧、周囲温度、プロセスばらつ
きなどによって変動することなどによって、配線インピ
ーダンスを合わせ込むことは極めて困難である。
【００８２】以上のような理由により、実際の構成にお
いては、τＡ≠τＢとなっている。ここで、τＡ＞τ
Ｂ、およびτＡ＜τＢの場合も含めて、τ＝｜τＡ−τ
Ｂ｜を第１基本クロックＣＫＡと第２基本クロックＣＫ
Ｂとの間の入出力遅延時間差と定義する。
いては、τＡ≠τＢとなっている。ここで、τＡ＞τ
Ｂ、およびτＡ＜τＢの場合も含めて、τ＝｜τＡ−τ
Ｂ｜を第１基本クロックＣＫＡと第２基本クロックＣＫ
Ｂとの間の入出力遅延時間差と定義する。
【００８３】次に、この入出力遅延時間差τが、データ
サンプリングマージンにどのように影響するかについて
説明する。上記の２相クロック方式によるデータ転送方
式において、各ソースドライバは、第１基本クロックＣ
ＫＡの立ち上がりおよび立ち下がりエッジにおいて入力
データをサンプリングする。データをサンプリングする
場合、上記したように、クロック信号の立ち上がりおよ
び立ち下がりエッジに対して、データセットアップ時間
ｔｓｕおよびデータホールド時間ｔｈが必要とされる。
図５は、第１基本クロックＣＫＡと入力データとのタイ
ミングチャートの一例を示している。この図に示す例で
は、のデータからのデータに変化するポイントが、
データセットアップ時間ｔｓｕおよびデータホールド時
間ｔｈによる期間内に入っているので、この時点でのデ
ータサンプリングは正常に行うことができなくなってい
る。
サンプリングマージンにどのように影響するかについて
説明する。上記の２相クロック方式によるデータ転送方
式において、各ソースドライバは、第１基本クロックＣ
ＫＡの立ち上がりおよび立ち下がりエッジにおいて入力
データをサンプリングする。データをサンプリングする
場合、上記したように、クロック信号の立ち上がりおよ
び立ち下がりエッジに対して、データセットアップ時間
ｔｓｕおよびデータホールド時間ｔｈが必要とされる。
図５は、第１基本クロックＣＫＡと入力データとのタイ
ミングチャートの一例を示している。この図に示す例で
は、のデータからのデータに変化するポイントが、
データセットアップ時間ｔｓｕおよびデータホールド時
間ｔｈによる期間内に入っているので、この時点でのデ
ータサンプリングは正常に行うことができなくなってい
る。
【００８４】また、上記の２相クロック方式によるデー
タ転送方式では、各ソースドライバは、第２基本クロッ
クＣＫＢの立ち上がりおよび立ち下がりエッジにおいて
出力データを選択している。図６は、第２基本クロック
ＣＫＢと出力データとのタイミングチャートの一例を示
している。同図に示すように、第２基本クロックＣＫＢ
の立ち上がりエッジおよび立ち下がりエッジのタイミン
グと、出力データの各変化点との時間差を、それぞれｔ
ｄ１，ｔｄ２，…，ｔｄｉ，…とする。そして、これら
の値の絶対値の最大値をｔｄ（＝｜ｔｄｉ｜max ）とす
る。なお、このように、第２基本クロックＣＫＢの立ち
上がりエッジおよび立ち下がりエッジのタイミングと、
出力データの各変化点との間に時間差が生じるのは、第
２基本クロックＣＫＢおよび出力データの配線遅延の問
題と、第２基本クロックＣＫＢにとよってデータをパラ
レル−シリアル変換する回路におけるゲート遅延の問題
によるものである。
タ転送方式では、各ソースドライバは、第２基本クロッ
クＣＫＢの立ち上がりおよび立ち下がりエッジにおいて
出力データを選択している。図６は、第２基本クロック
ＣＫＢと出力データとのタイミングチャートの一例を示
している。同図に示すように、第２基本クロックＣＫＢ
の立ち上がりエッジおよび立ち下がりエッジのタイミン
グと、出力データの各変化点との時間差を、それぞれｔ
ｄ１，ｔｄ２，…，ｔｄｉ，…とする。そして、これら
の値の絶対値の最大値をｔｄ（＝｜ｔｄｉ｜max ）とす
る。なお、このように、第２基本クロックＣＫＢの立ち
上がりエッジおよび立ち下がりエッジのタイミングと、
出力データの各変化点との間に時間差が生じるのは、第
２基本クロックＣＫＢおよび出力データの配線遅延の問
題と、第２基本クロックＣＫＢにとよってデータをパラ
レル−シリアル変換する回路におけるゲート遅延の問題
によるものである。
【００８５】以上より、第１基本クロックＣＫＡ、第２
基本クロックＣＫＢ、および出力データのタイミングチ
ャートを示すと、図７のようになる。この図より、第１
基本クロックＣＫＡの立ち上がりおよび立ち下がりエッ
ジにおいて入力データをサンプリングするともに、第２
基本クロックＣＫＢの立ち上がりおよび立ち下がりエッ
ジにおいて出力データを選択することが可能となるに
は、 ｔｄ＋ｍａｘ（ｔｓｕ，ｔｈ）＜Ｔ／２ （１） という条件式を満たす必要がある。
基本クロックＣＫＢ、および出力データのタイミングチ
ャートを示すと、図７のようになる。この図より、第１
基本クロックＣＫＡの立ち上がりおよび立ち下がりエッ
ジにおいて入力データをサンプリングするともに、第２
基本クロックＣＫＢの立ち上がりおよび立ち下がりエッ
ジにおいて出力データを選択することが可能となるに
は、 ｔｄ＋ｍａｘ（ｔｓｕ，ｔｈ）＜Ｔ／２ （１） という条件式を満たす必要がある。
【００８６】また、実際には、上記したように、第１基
本クロックＣＫＡと第２基本クロックＣＫＢとの間の入
出力遅延時間差τが存在しており、このτによって上記
（１）式が変更されることになる。図８は、タイミング
コントローラから、カスケード接続された各ソースドラ
イバＳＴＡＢ１〜ｎに第１基本クロックＣＫＡおよび第
２基本クロックＣＫＢが伝送される際の、両信号のタイ
ミングのずれを示す説明図である。同図に示すように、
タイミングコントローラから出力された直後では、第１
基本クロックＣＫＡと第２基本クロックＣＫＢとは、正
確にＴ／２ずつずれた状態となっているが、ＳＴＡＢ１
から出力される時点で、第１基本クロックＣＫＡに対し
て、第２基本クロックＣＫＢがＴ／２からτだけずれた
状態となっている。このようなずれが、各ソースドライ
バで付加されていくので、ＳＴＡＢ（ｎ−１）から出力
される時点では、第１基本クロックＣＫＡに対して、第
２基本クロックＣＫＢがＴ／２から（ｎ−１）τだけず
れていることになる。
本クロックＣＫＡと第２基本クロックＣＫＢとの間の入
出力遅延時間差τが存在しており、このτによって上記
（１）式が変更されることになる。図８は、タイミング
コントローラから、カスケード接続された各ソースドラ
イバＳＴＡＢ１〜ｎに第１基本クロックＣＫＡおよび第
２基本クロックＣＫＢが伝送される際の、両信号のタイ
ミングのずれを示す説明図である。同図に示すように、
タイミングコントローラから出力された直後では、第１
基本クロックＣＫＡと第２基本クロックＣＫＢとは、正
確にＴ／２ずつずれた状態となっているが、ＳＴＡＢ１
から出力される時点で、第１基本クロックＣＫＡに対し
て、第２基本クロックＣＫＢがＴ／２からτだけずれた
状態となっている。このようなずれが、各ソースドライ
バで付加されていくので、ＳＴＡＢ（ｎ−１）から出力
される時点では、第１基本クロックＣＫＡに対して、第
２基本クロックＣＫＢがＴ／２から（ｎ−１）τだけず
れていることになる。
【００８７】したがって、最終段となるソースドライバ
ＳＴＡＢｎにおいて、入出力遅延時間差τをも考慮する
と、（１）式は、次式のように修正される。 （ｎ−１）τ＋ｔｄ＋ｍａｘ（ｔｓｕ，ｔｈ）＜Ｔ／２ （２） すなわち、多段カスケード接続した構成において、第１
基本クロックＣＫＡと第２基本クロックＣＫＢとの間の
入出力遅延時間差τが存在する場合、第１基本クロック
ＣＫＡの立ち上がりおよび立ち下がりエッジにおいて入
力データをサンプリングするともに、第２基本クロック
ＣＫＢの立ち上がりおよび立ち下がりエッジにおいて出
力データを選択することが可能となる条件式は（２）式
のようになる。
ＳＴＡＢｎにおいて、入出力遅延時間差τをも考慮する
と、（１）式は、次式のように修正される。 （ｎ−１）τ＋ｔｄ＋ｍａｘ（ｔｓｕ，ｔｈ）＜Ｔ／２ （２） すなわち、多段カスケード接続した構成において、第１
基本クロックＣＫＡと第２基本クロックＣＫＢとの間の
入出力遅延時間差τが存在する場合、第１基本クロック
ＣＫＡの立ち上がりおよび立ち下がりエッジにおいて入
力データをサンプリングするともに、第２基本クロック
ＣＫＢの立ち上がりおよび立ち下がりエッジにおいて出
力データを選択することが可能となる条件式は（２）式
のようになる。
【００８８】ここで、本実施形態においては、（２）式
におけるτをキャンセルするために、ソースドライバの
信号入出力部を図１に示すような構成としてもよい。こ
の図に示すように、該信号入出力部は、図３に示す構成
と比べて、クロック入力端子１ｃｉがクロック出力端子
２ｃｏに接続される一方、クロック入力端子２ｃｉがク
ロック出力端子１ｃｏに接続されている点、および、出
力ラッチ回路６Ｌｏに、ＥＶＥＮ信号を入力するＥＶＥ
Ｎ入力端子（識別手段）からの配線が接続されている点
が異なっており、その他の構成については、ほぼ同様の
構成となっているのでその説明を省略する。
におけるτをキャンセルするために、ソースドライバの
信号入出力部を図１に示すような構成としてもよい。こ
の図に示すように、該信号入出力部は、図３に示す構成
と比べて、クロック入力端子１ｃｉがクロック出力端子
２ｃｏに接続される一方、クロック入力端子２ｃｉがク
ロック出力端子１ｃｏに接続されている点、および、出
力ラッチ回路６Ｌｏに、ＥＶＥＮ信号を入力するＥＶＥ
Ｎ入力端子（識別手段）からの配線が接続されている点
が異なっており、その他の構成については、ほぼ同様の
構成となっているのでその説明を省略する。
【００８９】図１０（ａ）および（ｂ）は、それぞれ入
力ラッチ回路６Ｌｉおよび出力ラッチ回路６Ｌｏの概略
構成を示す回路図である。入力ラッチ回路６Ｌｉは、同
図（ａ）に示すように、３つのフリップフロップ１１Ａ
・１１Ｂ・１１Ｃを備えている。
力ラッチ回路６Ｌｉおよび出力ラッチ回路６Ｌｏの概略
構成を示す回路図である。入力ラッチ回路６Ｌｉは、同
図（ａ）に示すように、３つのフリップフロップ１１Ａ
・１１Ｂ・１１Ｃを備えている。
【００９０】ＤＡＴＡ入力端子３ｄｉから入力された１
８ビットデータ信号Ｄは、フリップフロップ１１Ａおよ
びフリップフロップ１１ＢのＤ端子に入力される。ま
た、クロック入力端子１ｃｉから入力された第１基本ク
ロックＣＫＡｉは、フリップフロップ１１ＡのＣＫ端子
に入力されるとともに、その反転信号がフリップフロッ
プ１１ＢのＣＫ端子に入力される。フリップフロップ１
１Ａおよび１１Ｂは、ＣＫ端子に入力されたクロック信
号の立ち上がりにおいて、Ｑ端子からＤ端子に入力され
たデータを出力するようになっている。これにより、第
１基本クロックＣＫＡの立ち上がりにおいてフリップフ
ロップ１１ＡのＱ端子からデータ信号がＱ１として出力
され、第１基本クロックＣＫＡｉの立ち下がりにおいて
フリップフロップ１１ＢのＱ端子からデータ信号がＱ２
として出力される。これらのＱ１およびＱ２が、制御ロ
ジック部７に伝送されるとともに、出力ラッチ回路６Ｌ
ｏに伝送される。言い換えれば、フリップフロップ１１
Ａおよび１１Ｂによって、シリアルに転送されてきたデ
ータ信号が、パラレル変換されて制御ロジック部７に伝
送されることになる。
８ビットデータ信号Ｄは、フリップフロップ１１Ａおよ
びフリップフロップ１１ＢのＤ端子に入力される。ま
た、クロック入力端子１ｃｉから入力された第１基本ク
ロックＣＫＡｉは、フリップフロップ１１ＡのＣＫ端子
に入力されるとともに、その反転信号がフリップフロッ
プ１１ＢのＣＫ端子に入力される。フリップフロップ１
１Ａおよび１１Ｂは、ＣＫ端子に入力されたクロック信
号の立ち上がりにおいて、Ｑ端子からＤ端子に入力され
たデータを出力するようになっている。これにより、第
１基本クロックＣＫＡの立ち上がりにおいてフリップフ
ロップ１１ＡのＱ端子からデータ信号がＱ１として出力
され、第１基本クロックＣＫＡｉの立ち下がりにおいて
フリップフロップ１１ＢのＱ端子からデータ信号がＱ２
として出力される。これらのＱ１およびＱ２が、制御ロ
ジック部７に伝送されるとともに、出力ラッチ回路６Ｌ
ｏに伝送される。言い換えれば、フリップフロップ１１
Ａおよび１１Ｂによって、シリアルに転送されてきたデ
ータ信号が、パラレル変換されて制御ロジック部７に伝
送されることになる。
【００９１】また、フリップフロップ１１ＣのＤ端子に
は、スタートパルス信号ＳＰＤが入力されているととも
に、ＣＫ端子に第１基本クロックＣＫＡｉが入力されて
いる。そして、第１基本クロックＣＫＡの立ち下がりに
おいてフリップフロップ１１ＣのＱ端子からスタートパ
ルス信号がＳＰＱとして出力される。このＳＰＱが、制
御ロジック部７にスタートパルス信号として伝送され
る。
は、スタートパルス信号ＳＰＤが入力されているととも
に、ＣＫ端子に第１基本クロックＣＫＡｉが入力されて
いる。そして、第１基本クロックＣＫＡの立ち下がりに
おいてフリップフロップ１１ＣのＱ端子からスタートパ
ルス信号がＳＰＱとして出力される。このＳＰＱが、制
御ロジック部７にスタートパルス信号として伝送され
る。
【００９２】出力ラッチ回路６Ｌｏは、フリップフロッ
プ１２Ａ・１２Ｂ・１２Ｃ・１２Ｄ、およびＥｘｃｌｕ
ｓｉｖｅＯＲゲート１３を備えている。フリップフロッ
プ１２ＡのＤ端子には、入力ラッチ回路６Ｌｉから送ら
れてきたＱ１が入力されるとともに、ＣＫ端子に、クロ
ック出力端子１ｃｏから出力されることになる第１基本
クロックＣＫＡｏの反転信号が入力されている。また、
フリップフロップ１２ＢのＤ端子には、入力ラッチ回路
６Ｌｉから送られてきたＱ２が入力されるとともに、Ｃ
Ｋ端子に、第１基本クロックＣＫＡｏが入力されてい
る。これにより、第１基本クロックＣＫＡｏの立ち上が
りにおいてフリップフロップ１２ＡのＱ端子からＱ１が
出力され、第１基本クロックＣＫＡｏの立ち下がりにお
いてフリップフロップ１２ＢのＱ端子からＱ２が出力さ
れる。これらのＱ１およびＱ２が、フリップフロップ１
２Ｃの反転Ａ端子およびＢ端子にそれぞれ入力される。
なお、上記の第１基本クロックＣＫＡｏは、クロック入
力端子２ｃｉに第２基本クロックＣＫＢとして入力され
た信号に相当するものである。
プ１２Ａ・１２Ｂ・１２Ｃ・１２Ｄ、およびＥｘｃｌｕ
ｓｉｖｅＯＲゲート１３を備えている。フリップフロッ
プ１２ＡのＤ端子には、入力ラッチ回路６Ｌｉから送ら
れてきたＱ１が入力されるとともに、ＣＫ端子に、クロ
ック出力端子１ｃｏから出力されることになる第１基本
クロックＣＫＡｏの反転信号が入力されている。また、
フリップフロップ１２ＢのＤ端子には、入力ラッチ回路
６Ｌｉから送られてきたＱ２が入力されるとともに、Ｃ
Ｋ端子に、第１基本クロックＣＫＡｏが入力されてい
る。これにより、第１基本クロックＣＫＡｏの立ち上が
りにおいてフリップフロップ１２ＡのＱ端子からＱ１が
出力され、第１基本クロックＣＫＡｏの立ち下がりにお
いてフリップフロップ１２ＢのＱ端子からＱ２が出力さ
れる。これらのＱ１およびＱ２が、フリップフロップ１
２Ｃの反転Ａ端子およびＢ端子にそれぞれ入力される。
なお、上記の第１基本クロックＣＫＡｏは、クロック入
力端子２ｃｉに第２基本クロックＣＫＢとして入力され
た信号に相当するものである。
【００９３】また、フリップフロップ１２ＣのＳ端子に
は、ＥｘｃｌｕｓｉｖｅＯＲゲート１３の出力が入力さ
れている。ＥｘｃｌｕｓｉｖｅＯＲゲート１３は、第２
基本クロックＣＫＢｏとＥＶＥＮ信号が入力されてお
り、排他的論理和が出力されている。そして、フリップ
フロップ１２ＣのＹ端子からは、Ｙ＝ＡＳｔ＋ＢＳ（Ｓ
ｔはＳの反転を示しているものとする）なる論理式に基
づく信号が出力されている。すなわち、ＥＶＥＮ信号の
設定に応じて、ＣＫＢｏの立ち上がりおよび立ち下がり
に、それぞれＱ１およびＱ２が出力されることになる。
言い換えれば、このフリップフロップ１２Ｃによって、
Ｑ１およびＱ２としてパラレルに転送されてきたデータ
信号が、シリアル変換されて出力されることになる。
は、ＥｘｃｌｕｓｉｖｅＯＲゲート１３の出力が入力さ
れている。ＥｘｃｌｕｓｉｖｅＯＲゲート１３は、第２
基本クロックＣＫＢｏとＥＶＥＮ信号が入力されてお
り、排他的論理和が出力されている。そして、フリップ
フロップ１２ＣのＹ端子からは、Ｙ＝ＡＳｔ＋ＢＳ（Ｓ
ｔはＳの反転を示しているものとする）なる論理式に基
づく信号が出力されている。すなわち、ＥＶＥＮ信号の
設定に応じて、ＣＫＢｏの立ち上がりおよび立ち下がり
に、それぞれＱ１およびＱ２が出力されることになる。
言い換えれば、このフリップフロップ１２Ｃによって、
Ｑ１およびＱ２としてパラレルに転送されてきたデータ
信号が、シリアル変換されて出力されることになる。
【００９４】また、フリップフロップ１２ＤのＤ端子に
は、スタートパルス信号ＳＰＤが入力されているととも
に、ＣＫ端子に第１基本クロックＣＫＡｏが入力されて
いる。そして、第１基本クロックＣＫＡｏの立ち下がり
においてフリップフロップ１２ＤのＱ端子からスタート
パルス信号がＳＰＱとして出力される。このＳＰＱが、
次段のソースドライバに向けて出力される。
は、スタートパルス信号ＳＰＤが入力されているととも
に、ＣＫ端子に第１基本クロックＣＫＡｏが入力されて
いる。そして、第１基本クロックＣＫＡｏの立ち下がり
においてフリップフロップ１２ＤのＱ端子からスタート
パルス信号がＳＰＱとして出力される。このＳＰＱが、
次段のソースドライバに向けて出力される。
【００９５】なお、図１および図１０（ａ）および図１
０（ｂ）に示す構成においては、入力されたデータ信号
は、入力ラッチ回路６ＬｉにおいてＱ１およびＱ２の２
チャネルの信号に変換されて制御ロジック部７に入力さ
れ、出力ラッチ回路６ＬｏにおいてＱ１およびＱ２の２
チャンネルの信号が再び１チャネルの信号に戻される構
成となっている。これにより、制御ロジック部７に対し
てパラレルにデータを入力することが可能となるので、
制御ロジック部７におけるデータ処理部の処理速度が比
較的遅い場合でも、パラレル処理を行うことによって、
必要とされる処理速度を確保することが可能となる。
０（ｂ）に示す構成においては、入力されたデータ信号
は、入力ラッチ回路６ＬｉにおいてＱ１およびＱ２の２
チャネルの信号に変換されて制御ロジック部７に入力さ
れ、出力ラッチ回路６ＬｏにおいてＱ１およびＱ２の２
チャンネルの信号が再び１チャネルの信号に戻される構
成となっている。これにより、制御ロジック部７に対し
てパラレルにデータを入力することが可能となるので、
制御ロジック部７におけるデータ処理部の処理速度が比
較的遅い場合でも、パラレル処理を行うことによって、
必要とされる処理速度を確保することが可能となる。
【００９６】しかしながら、制御ロジック部７における
データ処理部が、高速に処理を行えるものである場合に
は、上記のように、入力ラッチ回路６Ｌｉにおけるシリ
アル−パラレル変換、および、出力ラッチ回路６Ｌｏに
おけるパラレル−シリアル変換を行う必要がない場合も
考えられる。すなわち、この場合には、入力されたデー
タ信号は、１チャネルのままで制御ロジック部７に入力
されることになる。
データ処理部が、高速に処理を行えるものである場合に
は、上記のように、入力ラッチ回路６Ｌｉにおけるシリ
アル−パラレル変換、および、出力ラッチ回路６Ｌｏに
おけるパラレル−シリアル変換を行う必要がない場合も
考えられる。すなわち、この場合には、入力されたデー
タ信号は、１チャネルのままで制御ロジック部７に入力
されることになる。
【００９７】上記のＥＶＥＮ信号は、当該ソースドライ
バが奇数番目のものであるか、偶数番目のものであるか
を識別する信号である。このＥＶＥＮ信号の入力は、例
えば図１１に示すように、奇数番目のソースドライバに
対してＧＮＤ電圧、すなわち“Ｌ”となる電圧をパラレ
ルに印加し、偶数番目のソースドライバに対してＶＣＣ
３．３Ｖの電圧、すなわち“Ｈ”となる電圧をパラレル
に印加するような構成とすることによって実現すること
ができる。
バが奇数番目のものであるか、偶数番目のものであるか
を識別する信号である。このＥＶＥＮ信号の入力は、例
えば図１１に示すように、奇数番目のソースドライバに
対してＧＮＤ電圧、すなわち“Ｌ”となる電圧をパラレ
ルに印加し、偶数番目のソースドライバに対してＶＣＣ
３．３Ｖの電圧、すなわち“Ｈ”となる電圧をパラレル
に印加するような構成とすることによって実現すること
ができる。
【００９８】図１２は、奇数番目のソースドライバにお
けるクロック信号およびデータ信号の入出力におけるタ
イミングチャートを示している。同図に示すように、デ
ータ信号のデータサンプリングに関しては、ＣＫＡｉｎ
の立ち上がりおよび立ち下がりにおいて、ＤＡＴＡｉｎ
のデータをサンプリングしていることになる。そして、
ＣＫＡｏｕｔは、ＣＫＢｉｎに基づく波形となっている
一方、ＣＫＢｏｕｔは、ＣＫＡｉｎに基づく波形となっ
ており、出力されるＤＡＴＡｏｕｔは、ＣＫＢｏｕｔの
立ち上がりおよび立ち下がりに同期して出力されてい
る。また、ＥＶＥＮ信号は、常に“Ｌ”に固定されて入
力されている。
けるクロック信号およびデータ信号の入出力におけるタ
イミングチャートを示している。同図に示すように、デ
ータ信号のデータサンプリングに関しては、ＣＫＡｉｎ
の立ち上がりおよび立ち下がりにおいて、ＤＡＴＡｉｎ
のデータをサンプリングしていることになる。そして、
ＣＫＡｏｕｔは、ＣＫＢｉｎに基づく波形となっている
一方、ＣＫＢｏｕｔは、ＣＫＡｉｎに基づく波形となっ
ており、出力されるＤＡＴＡｏｕｔは、ＣＫＢｏｕｔの
立ち上がりおよび立ち下がりに同期して出力されてい
る。また、ＥＶＥＮ信号は、常に“Ｌ”に固定されて入
力されている。
【００９９】また、図１３は、偶数番目のソースドライ
バにおけるクロック信号およびデータ信号の入出力にお
けるタイミングチャートを示している。同図に示すよう
に、データ信号のデータサンプリングに関しては、ＣＫ
Ａｉｎの立ち上がりおよび立ち下がりにおいて、ＤＡＴ
Ａｉｎのデータをサンプリングしていることになる。そ
して、ＣＫＡｏｕｔは、ＣＫＢｉｎに基づく波形となっ
ている一方、ＣＫＢｏｕｔは、ＣＫＡｉｎに基づく波形
となっており、出力されるＤＡＴＡｏｕｔは、ＣＫＢｏ
ｕｔの立ち上がりおよび立ち下がりに同期して出力され
ている。また、ＥＶＥＮ信号は、常に“Ｈ”に固定され
て入力されている。
バにおけるクロック信号およびデータ信号の入出力にお
けるタイミングチャートを示している。同図に示すよう
に、データ信号のデータサンプリングに関しては、ＣＫ
Ａｉｎの立ち上がりおよび立ち下がりにおいて、ＤＡＴ
Ａｉｎのデータをサンプリングしていることになる。そ
して、ＣＫＡｏｕｔは、ＣＫＢｉｎに基づく波形となっ
ている一方、ＣＫＢｏｕｔは、ＣＫＡｉｎに基づく波形
となっており、出力されるＤＡＴＡｏｕｔは、ＣＫＢｏ
ｕｔの立ち上がりおよび立ち下がりに同期して出力され
ている。また、ＥＶＥＮ信号は、常に“Ｈ”に固定され
て入力されている。
【０１００】以上示したように、図１に示す構成の信号
入出力部によれば、クロック入力端子１ｃｉがクロック
出力端子２ｃｏに接続される一方、クロック入力端子２
ｃｉがクロック出力端子１ｃｏに接続されていることに
よって、上記の第１基本クロックＣＫＡと第２基本クロ
ックＣＫＢとの間の入出力遅延時間差τがキャンセルさ
れることになる。以下にこのことについて詳しく説明す
る。
入出力部によれば、クロック入力端子１ｃｉがクロック
出力端子２ｃｏに接続される一方、クロック入力端子２
ｃｉがクロック出力端子１ｃｏに接続されていることに
よって、上記の第１基本クロックＣＫＡと第２基本クロ
ックＣＫＢとの間の入出力遅延時間差τがキャンセルさ
れることになる。以下にこのことについて詳しく説明す
る。
【０１０１】図９は、ｋ番目、ｋ＋１番目、ｋ＋２番目
のソースドライバの信号入出力部における、クロック信
号の入出力部分のみを取り出して示した説明図である。
ここで、上記の各ソースドライバをそれぞれソースドラ
イバ（ｋ）、ソースドライバ（ｋ＋１）、ソースドライ
バ（ｋ＋２）とする。
のソースドライバの信号入出力部における、クロック信
号の入出力部分のみを取り出して示した説明図である。
ここで、上記の各ソースドライバをそれぞれソースドラ
イバ（ｋ）、ソースドライバ（ｋ＋１）、ソースドライ
バ（ｋ＋２）とする。
【０１０２】また、各ソースドライバにおいて、ＣＫＡ
ｉｎ（入力時の第１基本クロックＣＫＡ）と、ＣＫＢｏ
ｕｔ（出力時の第２基本クロックＣＫＢ）とのソースド
ライバ内部での入出力遅延時間をｔａｂとおき、ＣＫＢ
ｉｎ（入力時の第２基本クロックＣＫＢ）と、ＣＫＡｏ
ｕｔ（出力時の第１基本クロックＣＫＡ）とのソースド
ライバ内部での入出力遅延時間をｔｂａとおく。さら
に、連続するソースドライバ同士の間の配線において、
ＣＫＡｏｕｔとＣＫＡｉｎとの配線インピーダンスＺａ
による信号遅延時間をｔａとおき、ＣＫＢｏｕｔとＣＫ
Ｂｉｎとの配線インピーダンスＺｂによる信号遅延時間
をｔｂとおく。
ｉｎ（入力時の第１基本クロックＣＫＡ）と、ＣＫＢｏ
ｕｔ（出力時の第２基本クロックＣＫＢ）とのソースド
ライバ内部での入出力遅延時間をｔａｂとおき、ＣＫＢ
ｉｎ（入力時の第２基本クロックＣＫＢ）と、ＣＫＡｏ
ｕｔ（出力時の第１基本クロックＣＫＡ）とのソースド
ライバ内部での入出力遅延時間をｔｂａとおく。さら
に、連続するソースドライバ同士の間の配線において、
ＣＫＡｏｕｔとＣＫＡｉｎとの配線インピーダンスＺａ
による信号遅延時間をｔａとおき、ＣＫＢｏｕｔとＣＫ
Ｂｉｎとの配線インピーダンスＺｂによる信号遅延時間
をｔｂとおく。
【０１０３】なお、上記の配線インピーダンスＺａ・Ｚ
ｂは、ＴＡＢ基板とＴＡＢ基板間配線との接続部分とな
るＡＣＦ(Anisotropic Conductive Film) による接続抵
抗、ＴＣＰ(Tape Carrier Package)容量、ＴＡＢ基板間
配線の抵抗、容量、インダクタなどによって構成される
ものである。
ｂは、ＴＡＢ基板とＴＡＢ基板間配線との接続部分とな
るＡＣＦ(Anisotropic Conductive Film) による接続抵
抗、ＴＣＰ(Tape Carrier Package)容量、ＴＡＢ基板間
配線の抵抗、容量、インダクタなどによって構成される
ものである。
【０１０４】以上において、ソースドライバ（ｋ）にお
けるＣＫＡｉｎの入力端子から、ソースドライバ（ｋ＋
１）におけるＣＫＡｉｎの入力端子までのクロック信号
遅延時間（２τａ）は、 ２τａ＝ｔａｂ＋ｔｂ＋ｔｂａ＋ｔａ （３） となる。
けるＣＫＡｉｎの入力端子から、ソースドライバ（ｋ＋
１）におけるＣＫＡｉｎの入力端子までのクロック信号
遅延時間（２τａ）は、 ２τａ＝ｔａｂ＋ｔｂ＋ｔｂａ＋ｔａ （３） となる。
【０１０５】一方、ソースドライバ（ｋ）におけるＣＫ
Ｂｉｎの入力端子から、ソースドライバ（ｋ＋１）にお
けるＣＫＢｉｎの入力端子までのクロック信号遅延時間
（２τｂ）は、 ２τｂ＝ｔｂａ＋ｔａ＋ｔａｂ＋ｔｂ （４） となる。
Ｂｉｎの入力端子から、ソースドライバ（ｋ＋１）にお
けるＣＫＢｉｎの入力端子までのクロック信号遅延時間
（２τｂ）は、 ２τｂ＝ｔｂａ＋ｔａ＋ｔａｂ＋ｔｂ （４） となる。
【０１０６】（３）式および（４）式より、τａ＝τｂ
の関係が成り立つことになる。すなわち、図１に示すよ
うな構成の信号入出力部を備えたソースドライバによる
データ転送によれば、ソースドライバ２個を基本単位と
して考慮すれば、第１基本クロックＣＫＡと第２基本ク
ロックＣＫＢとの間の入出力遅延時間差τを理論上０と
することが可能となる。したがって、上記の（２）式に
よる条件式において、τの項を０とすることができるの
で、（２）式による条件をより緩和することが可能とな
る。これにより、例えばより解像度の高い液晶パネルを
用いる場合にも、これに余裕をもって対応することが可
能となる。
の関係が成り立つことになる。すなわち、図１に示すよ
うな構成の信号入出力部を備えたソースドライバによる
データ転送によれば、ソースドライバ２個を基本単位と
して考慮すれば、第１基本クロックＣＫＡと第２基本ク
ロックＣＫＢとの間の入出力遅延時間差τを理論上０と
することが可能となる。したがって、上記の（２）式に
よる条件式において、τの項を０とすることができるの
で、（２）式による条件をより緩和することが可能とな
る。これにより、例えばより解像度の高い液晶パネルを
用いる場合にも、これに余裕をもって対応することが可
能となる。
【０１０７】なお、信号入出力部を、図１に示す構成の
代わりに、図１４に示す構成としてもよい。図１４に示
す構成は、図１に示す構成と比較して、クロック入力端
子１ｃｉとクロック出力端子２ｃｏとの間の配線、およ
びクロック入力端子２ｃｉとクロック出力端子１ｃｏと
の間の配線に、それぞれ反転回路１５Ａおよび反転回路
１５Ｂが設けられている点、および、出力ラッチ回路６
Ｌｏに、ＯＤＤ信号を入力するＯＤＤ入力端子（識別手
段）からの配線が接続されている点が異なっており、そ
の他の構成については、ほぼ同様の構成となっているの
で、その説明を省略する。
代わりに、図１４に示す構成としてもよい。図１４に示
す構成は、図１に示す構成と比較して、クロック入力端
子１ｃｉとクロック出力端子２ｃｏとの間の配線、およ
びクロック入力端子２ｃｉとクロック出力端子１ｃｏと
の間の配線に、それぞれ反転回路１５Ａおよび反転回路
１５Ｂが設けられている点、および、出力ラッチ回路６
Ｌｏに、ＯＤＤ信号を入力するＯＤＤ入力端子（識別手
段）からの配線が接続されている点が異なっており、そ
の他の構成については、ほぼ同様の構成となっているの
で、その説明を省略する。
【０１０８】反転回路１５Ａおよび反転回路１５Ｂは、
入力した信号を反転させる回路である。このような反転
回路１５Ａおよび反転回路１５Ｂが、クロック入力端子
１ｃｉとクロック出力端子２ｃｏとの間の配線、および
クロック入力端子２ｃｉとクロック出力端子１ｃｏとの
間の配線に、それぞれ設けられているので、各ソースド
ライバを基本クロック信号が通過する際に生じるデュー
ティ比の乱れが、隣り合うソースドライバ同士で相殺さ
れることになる。よって、多段接続時の基本クロック信
号のデューティ比を補正することが可能となり、より高
い周波数での動作が可能となる。
入力した信号を反転させる回路である。このような反転
回路１５Ａおよび反転回路１５Ｂが、クロック入力端子
１ｃｉとクロック出力端子２ｃｏとの間の配線、および
クロック入力端子２ｃｉとクロック出力端子１ｃｏとの
間の配線に、それぞれ設けられているので、各ソースド
ライバを基本クロック信号が通過する際に生じるデュー
ティ比の乱れが、隣り合うソースドライバ同士で相殺さ
れることになる。よって、多段接続時の基本クロック信
号のデューティ比を補正することが可能となり、より高
い周波数での動作が可能となる。
【０１０９】上記のＯＤＤ信号は、当該ソースドライバ
が奇数番目のものであるか、偶数番目のものであるかを
識別する信号である。このＯＤＤ信号の入力は、前記に
おいて説明した図１１に示す構成と同様にして実現する
ことができる。このＯＤＤ信号の場合には、偶数番目の
ソースドライバに対してＧＮＤ電圧、すなわち“Ｌ”と
なる電圧をパラレルに印加し、奇数番目のソースドライ
バに対してＶＣＣ３．３Ｖの電圧、すなわち“Ｈ”とな
る電圧をパラレルに印加するような構成とすることにな
る。
が奇数番目のものであるか、偶数番目のものであるかを
識別する信号である。このＯＤＤ信号の入力は、前記に
おいて説明した図１１に示す構成と同様にして実現する
ことができる。このＯＤＤ信号の場合には、偶数番目の
ソースドライバに対してＧＮＤ電圧、すなわち“Ｌ”と
なる電圧をパラレルに印加し、奇数番目のソースドライ
バに対してＶＣＣ３．３Ｖの電圧、すなわち“Ｈ”とな
る電圧をパラレルに印加するような構成とすることにな
る。
【０１１０】なお、図１４における入力ラッチ回路６Ｌ
ｉおよび出力ラッチ回路６Ｌｏの構成については、図１
０（ａ）および（ｂ）で示した構成とほぼ同様の構成で
実現することができるので、ここでは、その説明を省略
する。ただし、図１４における出力ラッチ回路６Ｌｏで
は、図１０（ｂ）におけるＥＶＥＮ信号の入力の代わり
に、ＯＤＤ信号が入力されることになる。
ｉおよび出力ラッチ回路６Ｌｏの構成については、図１
０（ａ）および（ｂ）で示した構成とほぼ同様の構成で
実現することができるので、ここでは、その説明を省略
する。ただし、図１４における出力ラッチ回路６Ｌｏで
は、図１０（ｂ）におけるＥＶＥＮ信号の入力の代わり
に、ＯＤＤ信号が入力されることになる。
【０１１１】また、図１５は、奇数番目のソースドライ
バにおけるクロック信号およびデータ信号の入出力にお
けるタイミングチャートを示している。同図に示すよう
に、データ信号のデータサンプリングに関しては、ＣＫ
Ａｉｎの立ち上がりおよび立ち下がりにおいて、ＤＡＴ
Ａｉｎのデータをサンプリングしていることになる。そ
して、ＣＫＡｏｕｔは、ＣＫＢｉｎを反転した信号に基
づく波形となっている一方、ＣＫＢｏｕｔは、ＣＫＡｉ
ｎを反転した信号に基づく波形となっており、出力され
るＤＡＴＡｏｕｔは、ＣＫＢｏｕｔの立ち上がりおよび
立ち下がりに同期して出力されている。また、ＯＤＤ信
号は、常に“Ｈ”に固定されて入力されている。
バにおけるクロック信号およびデータ信号の入出力にお
けるタイミングチャートを示している。同図に示すよう
に、データ信号のデータサンプリングに関しては、ＣＫ
Ａｉｎの立ち上がりおよび立ち下がりにおいて、ＤＡＴ
Ａｉｎのデータをサンプリングしていることになる。そ
して、ＣＫＡｏｕｔは、ＣＫＢｉｎを反転した信号に基
づく波形となっている一方、ＣＫＢｏｕｔは、ＣＫＡｉ
ｎを反転した信号に基づく波形となっており、出力され
るＤＡＴＡｏｕｔは、ＣＫＢｏｕｔの立ち上がりおよび
立ち下がりに同期して出力されている。また、ＯＤＤ信
号は、常に“Ｈ”に固定されて入力されている。
【０１１２】また、図１６は、偶数番目のソースドライ
バにおけるクロック信号およびデータ信号の入出力にお
けるタイミングチャートを示している。同図に示すよう
に、データ信号のデータサンプリングに関しては、ＣＫ
Ａｉｎの立ち上がりおよび立ち下がりにおいて、ＤＡＴ
Ａｉｎのデータをサンプリングしていることになる。そ
して、ＣＫＡｏｕｔは、ＣＫＢｉｎを反転した信号に基
づく波形となっている一方、ＣＫＢｏｕｔは、ＣＫＡｉ
ｎを反転した信号に基づく波形となっており、出力され
るＤＡＴＡｏｕｔは、ＣＫＢｏｕｔの立ち上がりおよび
立ち下がりに同期して出力されている。また、ＯＤＤ信
号は、常に“Ｌ”に固定されて入力されている。
バにおけるクロック信号およびデータ信号の入出力にお
けるタイミングチャートを示している。同図に示すよう
に、データ信号のデータサンプリングに関しては、ＣＫ
Ａｉｎの立ち上がりおよび立ち下がりにおいて、ＤＡＴ
Ａｉｎのデータをサンプリングしていることになる。そ
して、ＣＫＡｏｕｔは、ＣＫＢｉｎを反転した信号に基
づく波形となっている一方、ＣＫＢｏｕｔは、ＣＫＡｉ
ｎを反転した信号に基づく波形となっており、出力され
るＤＡＴＡｏｕｔは、ＣＫＢｏｕｔの立ち上がりおよび
立ち下がりに同期して出力されている。また、ＯＤＤ信
号は、常に“Ｌ”に固定されて入力されている。
【０１１３】なお、本実施形態では、表示パネルとして
液晶パネルを用いた液晶表示装置について説明したが、
表示パネルの種類としては、液晶パネルに限定されるも
のではなく、複数の画素に、データ信号に応じた電気信
号を印加することによって表示を行うことが可能な表示
パネルであればどのようなものを用いてもよく、例え
ば、ＥＬパネルやプラズマディスプレイパネルなどに適
用することも可能である。
液晶パネルを用いた液晶表示装置について説明したが、
表示パネルの種類としては、液晶パネルに限定されるも
のではなく、複数の画素に、データ信号に応じた電気信
号を印加することによって表示を行うことが可能な表示
パネルであればどのようなものを用いてもよく、例え
ば、ＥＬパネルやプラズマディスプレイパネルなどに適
用することも可能である。
【０１１４】
【発明の効果】以上のように、本発明に係る信号転送シ
ステムは、互いにカスケード接続された複数の信号入出
力部を備え、初段の信号入出力部に入力された複数の信
号を、順次他の信号入出力部に転送する自己転送方式に
よる信号転送システムにおいて、上記信号入出力部が、
前段の信号入出力部から第１および第２クロック信号を
それぞれ入力する第１および第２クロック入力部と、次
段の信号入出力部に対して上記第１および第２クロック
信号をそれぞれ反転させて出力する第１および第２クロ
ック出力部と、上記第１クロック入力部において入力さ
れた第１クロック信号に基づいて、前段の信号入出力部
からデータ信号を入力するデータ入力部と、上記第２ク
ロック入力部において入力された第２クロック信号に基
づいて、次段の信号入出力部に対してデータ信号を出力
するデータ出力部とを備えている構成である。
ステムは、互いにカスケード接続された複数の信号入出
力部を備え、初段の信号入出力部に入力された複数の信
号を、順次他の信号入出力部に転送する自己転送方式に
よる信号転送システムにおいて、上記信号入出力部が、
前段の信号入出力部から第１および第２クロック信号を
それぞれ入力する第１および第２クロック入力部と、次
段の信号入出力部に対して上記第１および第２クロック
信号をそれぞれ反転させて出力する第１および第２クロ
ック出力部と、上記第１クロック入力部において入力さ
れた第１クロック信号に基づいて、前段の信号入出力部
からデータ信号を入力するデータ入力部と、上記第２ク
ロック入力部において入力された第２クロック信号に基
づいて、次段の信号入出力部に対してデータ信号を出力
するデータ出力部とを備えている構成である。
【０１１５】これにより、データ信号の転送をより高速
に行う場合に、第１クロック信号に基づいて入力された
データ信号が、信号入出力部内部で配線容量などの影響
を受けやすくなった場合でも、第２クロック信号に基づ
いて出力されるので、次段の信号入出力部へ安定したデ
ータ信号を出力することが可能となる。よって、格段の
信号入出力部におけるデータ取り込みタイミングの仕様
を保証することが可能となるという効果を奏する。
に行う場合に、第１クロック信号に基づいて入力された
データ信号が、信号入出力部内部で配線容量などの影響
を受けやすくなった場合でも、第２クロック信号に基づ
いて出力されるので、次段の信号入出力部へ安定したデ
ータ信号を出力することが可能となる。よって、格段の
信号入出力部におけるデータ取り込みタイミングの仕様
を保証することが可能となるという効果を奏する。
【０１１６】また、各信号入出力部を第１および第２ク
ロック信号が通過する際に生じるデューティ比の乱れ
が、隣り合う信号入出力部同士で相殺されることにな
る。よって、多段接続時のクロック信号のデューティ比
を補正することが可能となり、より高い周波数での動作
が可能となるという効果を奏する。
ロック信号が通過する際に生じるデューティ比の乱れ
が、隣り合う信号入出力部同士で相殺されることにな
る。よって、多段接続時のクロック信号のデューティ比
を補正することが可能となり、より高い周波数での動作
が可能となるという効果を奏する。
【０１１７】また、本発明に係る信号転送システムは、
互いにカスケード接続された複数の信号入出力部を備
え、初段の信号入出力部に入力された複数の信号を、順
次他の信号入出力部に転送する自己転送方式による信号
転送システムにおいて、上記信号入出力部が、前段の信
号入出力部から第１および第２クロック信号をそれぞれ
入力する第１および第２クロック入力部と、上記第１ク
ロック入力部において入力された第１クロック信号に基
づいて、前段の信号入出力部からデータ信号を入力する
データ入力部と、上記第２クロック入力部において入力
された第２クロック信号に基づいて、次段の信号入出力
部に対してデータ信号を出力するデータ出力部と、上記
第２クロック信号を第１クロック信号として次段の信号
入出力部に出力する第１クロック出力部と、上記第１ク
ロック信号を第２クロック信号として次段の信号入出力
部に出力する第２クロック出力部とを備えている構成で
ある。
互いにカスケード接続された複数の信号入出力部を備
え、初段の信号入出力部に入力された複数の信号を、順
次他の信号入出力部に転送する自己転送方式による信号
転送システムにおいて、上記信号入出力部が、前段の信
号入出力部から第１および第２クロック信号をそれぞれ
入力する第１および第２クロック入力部と、上記第１ク
ロック入力部において入力された第１クロック信号に基
づいて、前段の信号入出力部からデータ信号を入力する
データ入力部と、上記第２クロック入力部において入力
された第２クロック信号に基づいて、次段の信号入出力
部に対してデータ信号を出力するデータ出力部と、上記
第２クロック信号を第１クロック信号として次段の信号
入出力部に出力する第１クロック出力部と、上記第１ク
ロック信号を第２クロック信号として次段の信号入出力
部に出力する第２クロック出力部とを備えている構成で
ある。
【０１１８】これにより、データ信号の転送をより高速
に行う場合に、第１クロック信号に基づいて入力された
データ信号が、信号入出力部内部で配線容量などの影響
を受けやすくなった場合でも、第２クロック信号に基づ
いて出力されるので、次段の信号入出力部へ安定したデ
ータ信号を出力することが可能となる。よって、格段の
信号入出力部におけるデータ取り込みタイミングの仕様
を保証することが可能となるという効果を奏する。
に行う場合に、第１クロック信号に基づいて入力された
データ信号が、信号入出力部内部で配線容量などの影響
を受けやすくなった場合でも、第２クロック信号に基づ
いて出力されるので、次段の信号入出力部へ安定したデ
ータ信号を出力することが可能となる。よって、格段の
信号入出力部におけるデータ取り込みタイミングの仕様
を保証することが可能となるという効果を奏する。
【０１１９】また、連続する２つの信号入出力部を１ブ
ロックとして考えると、第１クロック信号と第２クロッ
ク信号との間の入出力遅延時間差をキャンセルすること
が可能となる。よって、データサンプリングマージンに
余裕を持たせることができ、データ信号の転送をより高
速にすることが可能となるという効果を奏する。
ロックとして考えると、第１クロック信号と第２クロッ
ク信号との間の入出力遅延時間差をキャンセルすること
が可能となる。よって、データサンプリングマージンに
余裕を持たせることができ、データ信号の転送をより高
速にすることが可能となるという効果を奏する。
【０１２０】また、本発明に係る信号転送システムは、
上記データ入力部が、入力されるデータ信号を、第１ク
ロック信号に基づいて１チャネルから２チャネルに分割
するとともに、上記データ出力部が、２チャネルに分割
された上記データ信号を第２クロック信号に基づいて再
度１チャネルに戻す構成としてもよい。
上記データ入力部が、入力されるデータ信号を、第１ク
ロック信号に基づいて１チャネルから２チャネルに分割
するとともに、上記データ出力部が、２チャネルに分割
された上記データ信号を第２クロック信号に基づいて再
度１チャネルに戻す構成としてもよい。
【０１２１】これにより、上記の構成による効果に加え
て、例えば、各信号入出力部からデータを受け取る手段
が設けられており、この手段が２チャネルのデータを入
力する構成であるような場合にも対応することが可能と
なるという効果を奏する。
て、例えば、各信号入出力部からデータを受け取る手段
が設けられており、この手段が２チャネルのデータを入
力する構成であるような場合にも対応することが可能と
なるという効果を奏する。
【０１２２】また、本発明に係る信号転送システムは、
上記データ入力部が、上記データ信号を、上記第１クロ
ック信号の立ち上がりおよび立ち下がりエッジをデータ
取り込みタイミングとして、１チャネルから２チャネル
に分割するとともに、上記データ出力部が、上記２チャ
ネルに分割されたデータ信号を、上記第２クロック信号
の立ち上がりおよび立ち下がりエッジをデータ選択タイ
ミングとして１チャネルに合成する構成としてもよい。
上記データ入力部が、上記データ信号を、上記第１クロ
ック信号の立ち上がりおよび立ち下がりエッジをデータ
取り込みタイミングとして、１チャネルから２チャネル
に分割するとともに、上記データ出力部が、上記２チャ
ネルに分割されたデータ信号を、上記第２クロック信号
の立ち上がりおよび立ち下がりエッジをデータ選択タイ
ミングとして１チャネルに合成する構成としてもよい。
【０１２３】これにより、上記の構成による効果に加え
て、第１および第２クロック信号の周波数は、データ取
り込み周波数の半分でよいことになるので、データ信号
の転送速度をより高速にした場合にも、第１および第２
クロック信号の周波数のデューティ比を余裕をもって確
保することが可能となる。よって、動作周波数の拡大と
高い信頼性を得ることができるという効果を奏する。ま
た、第１および第２クロック信号の周波数を低くするこ
とができることにより、ＥＭＩの問題も抑制することが
可能となるという効果を奏する。
て、第１および第２クロック信号の周波数は、データ取
り込み周波数の半分でよいことになるので、データ信号
の転送速度をより高速にした場合にも、第１および第２
クロック信号の周波数のデューティ比を余裕をもって確
保することが可能となる。よって、動作周波数の拡大と
高い信頼性を得ることができるという効果を奏する。ま
た、第１および第２クロック信号の周波数を低くするこ
とができることにより、ＥＭＩの問題も抑制することが
可能となるという効果を奏する。
【０１２４】また、本発明に係る信号転送システムは、
互いにカスケード接続された複数の信号入出力部のそれ
ぞれに、当該信号入出力部が奇数番目に接続されている
か、あるいは偶数番目に接続されているかを識別する識
別手段が設けられている構成としてもよい。
互いにカスケード接続された複数の信号入出力部のそれ
ぞれに、当該信号入出力部が奇数番目に接続されている
か、あるいは偶数番目に接続されているかを識別する識
別手段が設けられている構成としてもよい。
【０１２５】これにより、上記の構成による効果に加え
て、識別手段による識別結果に基づいて、第１および第
２クロック信号に基づく処理を変更することによって、
全ての信号入出力部におけるデータ転送処理を同様にす
ることが可能となるという効果を奏する。
て、識別手段による識別結果に基づいて、第１および第
２クロック信号に基づく処理を変更することによって、
全ての信号入出力部におけるデータ転送処理を同様にす
ることが可能となるという効果を奏する。
【０１２６】また、本発明に係る信号転送システムは、
上記第１クロック出力部が、上記第２クロック信号を反
転させて第１クロック信号として次段の信号入出力部に
出力するとともに、上記第２クロック出力部が、上記第
１クロック信号を反転させて第２クロック信号として次
段の信号入出力部に出力する構成としてもよい。
上記第１クロック出力部が、上記第２クロック信号を反
転させて第１クロック信号として次段の信号入出力部に
出力するとともに、上記第２クロック出力部が、上記第
１クロック信号を反転させて第２クロック信号として次
段の信号入出力部に出力する構成としてもよい。
【０１２７】これにより、上記の構成による効果に加え
て、各信号入出力部を第１および第２クロック信号が通
過する際に生じるデューティ比の乱れが、隣り合う信号
入出力部同士で相殺されることになる。したがって、多
段接続時のクロック信号のデューティ比を補正すること
が可能となり、より高い周波数での動作が可能となると
いう効果を奏する。
て、各信号入出力部を第１および第２クロック信号が通
過する際に生じるデューティ比の乱れが、隣り合う信号
入出力部同士で相殺されることになる。したがって、多
段接続時のクロック信号のデューティ比を補正すること
が可能となり、より高い周波数での動作が可能となると
いう効果を奏する。
【０１２８】また、本発明に係る信号転送装置は、互い
にカスケード接続されることにより、前段から入力され
る複数の信号を次段に自己転送方式によって転送する信
号転送装置において、前段から第１および第２クロック
信号をそれぞれ入力する第１および第２クロック入力部
と、次段に対して上記第１および第２クロック信号をそ
れぞれ反転させて出力する第１および第２クロック出力
部と、上記第１クロック入力部において入力された第１
クロック信号に基づいて、前段の信号入出力部からデー
タ信号を入力するデータ入力部と、上記第２クロック入
力部において入力された第２クロック信号に基づいて、
次段に対してデータ信号を出力するデータ出力部とを備
えている構成である。
にカスケード接続されることにより、前段から入力され
る複数の信号を次段に自己転送方式によって転送する信
号転送装置において、前段から第１および第２クロック
信号をそれぞれ入力する第１および第２クロック入力部
と、次段に対して上記第１および第２クロック信号をそ
れぞれ反転させて出力する第１および第２クロック出力
部と、上記第１クロック入力部において入力された第１
クロック信号に基づいて、前段の信号入出力部からデー
タ信号を入力するデータ入力部と、上記第２クロック入
力部において入力された第２クロック信号に基づいて、
次段に対してデータ信号を出力するデータ出力部とを備
えている構成である。
【０１２９】これにより、データ信号の転送をより高速
に行う場合に、第１クロック信号に基づいて入力された
データ信号が、信号転送装置内部で配線容量などの影響
を受けやすくなった場合でも、第２クロック信号に基づ
いて出力されるので、次段へ安定したデータ信号を出力
することが可能となるという効果を奏する。
に行う場合に、第１クロック信号に基づいて入力された
データ信号が、信号転送装置内部で配線容量などの影響
を受けやすくなった場合でも、第２クロック信号に基づ
いて出力されるので、次段へ安定したデータ信号を出力
することが可能となるという効果を奏する。
【０１３０】また、多段接続時のクロック信号のデュー
ティ比を補正することが可能となり、より高い周波数で
の動作が可能となるという効果を奏する。
ティ比を補正することが可能となり、より高い周波数で
の動作が可能となるという効果を奏する。
【０１３１】また、本発明に係る信号転送装置は、互い
にカスケード接続されることにより、前段から入力され
る複数の信号を次段に自己転送方式によって転送する信
号転送装置において、前段から第１および第２クロック
信号をそれぞれ入力する第１および第２クロック入力部
と、上記第１クロック入力部において入力された第１ク
ロック信号に基づいて、前段からデータ信号を入力する
データ入力部と、上記第２クロック入力部において入力
された第２クロック信号に基づいて、次段に対してデー
タ信号を出力するデータ出力部と、上記第２クロック信
号を第１クロック信号として次段に出力する第１クロッ
ク出力部と、上記第１クロック信号を第２クロック信号
として次段に出力する第２クロック出力部とを備えてい
る構成である。
にカスケード接続されることにより、前段から入力され
る複数の信号を次段に自己転送方式によって転送する信
号転送装置において、前段から第１および第２クロック
信号をそれぞれ入力する第１および第２クロック入力部
と、上記第１クロック入力部において入力された第１ク
ロック信号に基づいて、前段からデータ信号を入力する
データ入力部と、上記第２クロック入力部において入力
された第２クロック信号に基づいて、次段に対してデー
タ信号を出力するデータ出力部と、上記第２クロック信
号を第１クロック信号として次段に出力する第１クロッ
ク出力部と、上記第１クロック信号を第２クロック信号
として次段に出力する第２クロック出力部とを備えてい
る構成である。
【０１３２】これにより、データ信号の転送をより高速
に行う場合に、第１クロック信号に基づいて入力された
データ信号が、信号転送装置内部で配線容量などの影響
を受けやすくなった場合でも、第２クロック信号に基づ
いて出力されるので、次段へ安定したデータ信号を出力
することが可能となるという効果を奏する。
に行う場合に、第１クロック信号に基づいて入力された
データ信号が、信号転送装置内部で配線容量などの影響
を受けやすくなった場合でも、第２クロック信号に基づ
いて出力されるので、次段へ安定したデータ信号を出力
することが可能となるという効果を奏する。
【０１３３】また、連続する２つの信号入出力部を１ブ
ロックとして考えると、第１クロック信号と第２クロッ
ク信号との間の入出力遅延時間差をキャンセルすること
が可能となるので、データサンプリングマージンに余裕
を持たせることができ、データ信号の転送をより高速に
することが可能となるという効果を奏する。
ロックとして考えると、第１クロック信号と第２クロッ
ク信号との間の入出力遅延時間差をキャンセルすること
が可能となるので、データサンプリングマージンに余裕
を持たせることができ、データ信号の転送をより高速に
することが可能となるという効果を奏する。
【０１３４】また、本発明に係る信号転送装置は、上記
第１クロック出力部が、上記第２クロック信号を反転さ
せて第１クロック信号として次段に出力するとともに、
上記第２クロック出力部が、上記第１クロック信号を反
転させて第２クロック信号として次段に出力する構成で
ある。
第１クロック出力部が、上記第２クロック信号を反転さ
せて第１クロック信号として次段に出力するとともに、
上記第２クロック出力部が、上記第１クロック信号を反
転させて第２クロック信号として次段に出力する構成で
ある。
【０１３５】これにより、上記の構成による効果に加え
て、多段接続時のクロック信号のデューティ比を補正す
ることが可能となり、より高い周波数での動作が可能と
なるという効果を奏する。
て、多段接続時のクロック信号のデューティ比を補正す
ることが可能となり、より高い周波数での動作が可能と
なるという効果を奏する。
【０１３６】また、本発明に係る表示パネル駆動装置
は、複数の画素が設けられているとともに、各画素にデ
ータ信号に基づく電気信号を印加することによって表示
を行う表示パネルを駆動する表示パネル駆動装置におい
て、上記の信号転送システムと、上記信号転送システム
における各信号入出力部からデータ信号を受けて、上記
表示パネルにおける各画素にデータ信号に基づく電気信
号を出力する制御を行う制御ロジック部とを備えている
構成である。
は、複数の画素が設けられているとともに、各画素にデ
ータ信号に基づく電気信号を印加することによって表示
を行う表示パネルを駆動する表示パネル駆動装置におい
て、上記の信号転送システムと、上記信号転送システム
における各信号入出力部からデータ信号を受けて、上記
表示パネルにおける各画素にデータ信号に基づく電気信
号を出力する制御を行う制御ロジック部とを備えている
構成である。
【０１３７】これにより、表示パネルが多数の画素を備
えていることにより、データ信号の転送を極めて高速に
行わなければならない場合でも、的確にデータ信号の転
送を行うことが可能となるので、画素数の多い表示パネ
ルに対しても、表示欠陥などのない良好な表示性能を発
揮させることが可能となるという効果を奏する。
えていることにより、データ信号の転送を極めて高速に
行わなければならない場合でも、的確にデータ信号の転
送を行うことが可能となるので、画素数の多い表示パネ
ルに対しても、表示欠陥などのない良好な表示性能を発
揮させることが可能となるという効果を奏する。
【０１３８】また、本発明に係る表示パネル駆動装置
は、複数の画素が設けられているとともに、各画素にデ
ータ信号に基づく電気信号を印加することによって表示
を行う表示パネルを駆動する表示パネル駆動装置におい
て、上記の信号転送装置と、上記信号転送装置からデー
タ信号を受けて、上記表示パネルにおける各画素にデー
タ信号に基づく電気信号を出力する制御を行う制御ロジ
ック部とを備えている構成である。
は、複数の画素が設けられているとともに、各画素にデ
ータ信号に基づく電気信号を印加することによって表示
を行う表示パネルを駆動する表示パネル駆動装置におい
て、上記の信号転送装置と、上記信号転送装置からデー
タ信号を受けて、上記表示パネルにおける各画素にデー
タ信号に基づく電気信号を出力する制御を行う制御ロジ
ック部とを備えている構成である。
【０１３９】これにより、表示パネルが多数の画素を備
えていることにより、データ信号の転送を極めて高速に
行わなければならない場合でも、的確にデータ信号の転
送を行うことが可能となるので、画素数の多い表示パネ
ルに対しても、表示欠陥などのない良好な表示性能を発
揮させることが可能となるという効果を奏する。
えていることにより、データ信号の転送を極めて高速に
行わなければならない場合でも、的確にデータ信号の転
送を行うことが可能となるので、画素数の多い表示パネ
ルに対しても、表示欠陥などのない良好な表示性能を発
揮させることが可能となるという効果を奏する。
【０１４０】また、本発明に係る表示装置は、複数の画
素が設けられているとともに、各画素にデータ信号に基
づく電気信号を印加することによって表示を行う表示パ
ネルと、上記の表示パネル駆動装置とを備えている構成
である。
素が設けられているとともに、各画素にデータ信号に基
づく電気信号を印加することによって表示を行う表示パ
ネルと、上記の表示パネル駆動装置とを備えている構成
である。
【０１４１】これにより、表示パネル駆動装置が、デー
タ信号の転送を比較的高速に行うことが可能であるの
で、表示パネルの画素数を増加させることが可能とな
る。よって、高解像度の表示が可能で、かつ表示品位の
優れた表示装置を提供することが可能となるという効果
を奏する。
タ信号の転送を比較的高速に行うことが可能であるの
で、表示パネルの画素数を増加させることが可能とな
る。よって、高解像度の表示が可能で、かつ表示品位の
優れた表示装置を提供することが可能となるという効果
を奏する。
【０１４２】また、本発明に係る表示装置は、上記表示
パネルが、アクティブマトリクス型の液晶表示パネルで
ある構成としてもよい。
パネルが、アクティブマトリクス型の液晶表示パネルで
ある構成としてもよい。
【０１４３】これにより、上記の構成による効果に加え
て、軽量、薄型で、かつ表示品位も比較的高いアクティ
ブマトリクス型の液晶表示パネルの高解像度化を図るこ
とが可能となるので、より画面サイズの大きい液晶表示
装置などを実現することが可能となるという効果を奏す
る。
て、軽量、薄型で、かつ表示品位も比較的高いアクティ
ブマトリクス型の液晶表示パネルの高解像度化を図るこ
とが可能となるので、より画面サイズの大きい液晶表示
装置などを実現することが可能となるという効果を奏す
る。
【図１】本発明の実施の一形態に係る液晶表示装置が備
えるソースドライバの信号入出力部の概略構成を示すブ
ロック図である。
えるソースドライバの信号入出力部の概略構成を示すブ
ロック図である。
【図２】本実施形態に係る液晶表示装置の概略構成を示
す模式図である。
す模式図である。
【図３】２相クロック方式の信号入出力部の基本形態に
おける概略構成を示すブロック図である。
おける概略構成を示すブロック図である。
【図４】クロック信号反転転送方式の２相クロック方式
の信号入出力部の基本形態における概略構成を示すブロ
ック図である。
の信号入出力部の基本形態における概略構成を示すブロ
ック図である。
【図５】２相クロック方式の信号入出力部における、第
１基本クロック信号と入力データとのタイミングチャー
トの一例を示す説明図である。
１基本クロック信号と入力データとのタイミングチャー
トの一例を示す説明図である。
【図６】２相クロック方式の信号入出力部における、第
２基本クロック信号と出力データとのタイミングチャー
トの一例を示す説明図である。
２基本クロック信号と出力データとのタイミングチャー
トの一例を示す説明図である。
【図７】２相クロック方式の信号入出力部における、第
１基本クロック信号、第２基本クロック信号、および出
力データのタイミングチャートを示す説明図である。
１基本クロック信号、第２基本クロック信号、および出
力データのタイミングチャートを示す説明図である。
【図８】タイミングコントローラから、カスケード接続
された各ソースドライバに第１基本クロック信号および
第２基本クロック信号が伝送される際の、両信号のタイ
ミングのずれを示す説明図である。
された各ソースドライバに第１基本クロック信号および
第２基本クロック信号が伝送される際の、両信号のタイ
ミングのずれを示す説明図である。
【図９】ｋ番目、ｋ＋１番目、ｋ＋２番目のソースドラ
イバの信号入出力部における、クロック信号の入出力部
分のみを取り出して示した説明図である。
イバの信号入出力部における、クロック信号の入出力部
分のみを取り出して示した説明図である。
【図１０】同図（ａ）および（ｂ）は、それぞれ入力ラ
ッチ回路および出力ラッチ回路の概略構成を示す回路図
である。
ッチ回路および出力ラッチ回路の概略構成を示す回路図
である。
【図１１】ＥＶＥＮ信号を各ソースドライバに入力する
構成例を示す説明図である。
構成例を示す説明図である。
【図１２】奇数番目のソースドライバにおけるクロック
信号およびデータ信号の入出力におけるタイミングチャ
ートを示す説明図である。
信号およびデータ信号の入出力におけるタイミングチャ
ートを示す説明図である。
【図１３】偶数番目のソースドライバにおけるクロック
信号およびデータ信号の入出力におけるタイミングチャ
ートを示す説明図である。
信号およびデータ信号の入出力におけるタイミングチャ
ートを示す説明図である。
【図１４】図１に示す構成とは異なる形態のソースドラ
イバの信号入出力部の概略構成を示すブロック図であ
る。
イバの信号入出力部の概略構成を示すブロック図であ
る。
【図１５】図１４に示す信号入出力部による、奇数番目
のソースドライバにおけるクロック信号およびデータ信
号の入出力におけるタイミングチャートを示す説明図で
ある。
のソースドライバにおけるクロック信号およびデータ信
号の入出力におけるタイミングチャートを示す説明図で
ある。
【図１６】図１４に示す信号入出力部による、偶数番目
のソースドライバにおけるクロック信号およびデータ信
号の入出力におけるタイミングチャートを示す説明図で
ある。
のソースドライバにおけるクロック信号およびデータ信
号の入出力におけるタイミングチャートを示す説明図で
ある。
【図１７】従来の構成における、ｎ番目のソースドライ
バ、およびｎ＋１番目のソースドライバにおける各信号
のタイムチャートを示す説明図である。
バ、およびｎ＋１番目のソースドライバにおける各信号
のタイムチャートを示す説明図である。
【図１８】従来の液晶パネルにおけるソースドライバの
接続状態例の概略を示す説明図である。
接続状態例の概略を示す説明図である。
【図１９】従来の構成における、クロック信号とデータ
信号とのタイムチャートを示す説明図である。
信号とのタイムチャートを示す説明図である。
【図２０】同図（ａ）および（ｂ）は、クロック信号と
データの１ビットとの関係のタイムチャートの例を示す
説明図である。
データの１ビットとの関係のタイムチャートの例を示す
説明図である。
【図２１】データサンプリングマージンを説明する説明
図である。
図である。
【図２２】立ち上がり・立ち下がり時間差を考慮しない
場合の時間差、および立ち上がり・立ち下がり時間差を
考慮する場合の時間差との関係を示す説明図である。
場合の時間差、および立ち上がり・立ち下がり時間差を
考慮する場合の時間差との関係を示す説明図である。
【図２３】従来の自己転送方式における、１つのソース
ドライバに対するデータの入出力部の概略構成を示すブ
ロック図である。
ドライバに対するデータの入出力部の概略構成を示すブ
ロック図である。
１ｃｉ・２ｃｉ クロック入力端子（第１および第２
クロック入力部） １ｃｏ・２ｃｏ クロック出力端子（第１および第２
クロック出力部） ３ｄｉ ＤＡＴＡ入力端子 ３ｄｏ ＤＡＴＡ出力端子 ４ｌｉ ＬＳ入力端子 ４ｌｏ ＬＳ出力端子 ５ｓｉ ＳＰ入力端子 ５ｓｏ ＳＰ出力端子 ６Ｌｉ 入力ラッチ回路（データ入力部） ６Ｌｏ 出力ラッチ回路（データ出力部） ７ 制御ロジック部 ８ 液晶パネル ９ 液晶コントローラ １０ ＥＶＥＮ入力端子（識別手段） １１Ａ・１１Ｂ・１１Ｃ・１２Ａ・１２Ｂ・１２Ｃ・１
２Ｄ フリップフロップ １３ ＥｘｃｌｕｓｉｖｅＯＲゲート １４ ＯＤＤ入力端子（識別手段） １５Ａ・１５Ｂ 反転回路 ＴＡ・ＴＢ 反転回路
クロック入力部） １ｃｏ・２ｃｏ クロック出力端子（第１および第２
クロック出力部） ３ｄｉ ＤＡＴＡ入力端子 ３ｄｏ ＤＡＴＡ出力端子 ４ｌｉ ＬＳ入力端子 ４ｌｏ ＬＳ出力端子 ５ｓｉ ＳＰ入力端子 ５ｓｏ ＳＰ出力端子 ６Ｌｉ 入力ラッチ回路（データ入力部） ６Ｌｏ 出力ラッチ回路（データ出力部） ７ 制御ロジック部 ８ 液晶パネル ９ 液晶コントローラ １０ ＥＶＥＮ入力端子（識別手段） １１Ａ・１１Ｂ・１１Ｃ・１２Ａ・１２Ｂ・１２Ｃ・１
２Ｄ フリップフロップ １３ ＥｘｃｌｕｓｉｖｅＯＲゲート １４ ＯＤＤ入力端子（識別手段） １５Ａ・１５Ｂ 反転回路 ＴＡ・ＴＢ 反転回路
フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｇ０９Ｇ 3/20 ６３３ Ｇ０９Ｇ 3/20 ６３３Ｐ ６３３Ｕ Ｆターム(参考） 2H093 NA16 NA23 NA56 NA80 NC13 NC22 NC23 NC34 NC67 ND37 ND40 5B069 AA01 BA03 LA02 5C006 BB16 BC16 BC20 BC24 BF04 BF11 FA15 FA32 FA37 5C080 AA05 AA06 AA10 BB05 DD07 DD09 DD12 FF11 FF12 JJ02 JJ03 JJ04
Claims (13)
- 【請求項１】互いにカスケード接続された複数の信号入
出力部を備え、初段の信号入出力部に入力された複数の
信号を、順次他の信号入出力部に転送する自己転送方式
による信号転送システムにおいて、 上記信号入出力部が、 前段の信号入出力部から第１および第２クロック信号を
それぞれ入力する第１および第２クロック入力部と、 次段の信号入出力部に対して上記第１および第２クロッ
ク信号をそれぞれ反転させて出力する第１および第２ク
ロック出力部と、 上記第１クロック入力部において入力された第１クロッ
ク信号に基づいて、前段の信号入出力部からデータ信号
を入力するデータ入力部と、 上記第２クロック入力部において入力された第２クロッ
ク信号に基づいて、次段の信号入出力部に対してデータ
信号を出力するデータ出力部とを備えていることを特徴
とする信号転送システム。 - 【請求項２】互いにカスケード接続された複数の信号入
出力部を備え、初段の信号入出力部に入力された複数の
信号を、順次他の信号入出力部に転送する自己転送方式
による信号転送システムにおいて、 上記信号入出力部が、 前段の信号入出力部から第１および第２クロック信号を
それぞれ入力する第１および第２クロック入力部と、 上記第１クロック入力部において入力された第１クロッ
ク信号に基づいて、前段の信号入出力部からデータ信号
を入力するデータ入力部と、 上記第２クロック入力部において入力された第２クロッ
ク信号に基づいて、次段の信号入出力部に対してデータ
信号を出力するデータ出力部と、 上記第２クロック信号を第１クロック信号として次段の
信号入出力部に出力する第１クロック出力部と、 上記第１クロック信号を第２クロック信号として次段の
信号入出力部に出力する第２クロック出力部とを備えて
いることを特徴とする信号転送システム。 - 【請求項３】上記データ入力部が、入力されるデータ信
号を、第１クロック信号に基づいて１チャネルから２チ
ャネルに分割するとともに、上記データ出力部が、２チ
ャネルに分割された上記データ信号を第２クロック信号
に基づいて再度１チャネルに戻すことを特徴とする請求
項１または２記載の信号転送システム。 - 【請求項４】上記データ入力部が、上記データ信号を、
上記第１クロック信号の立ち上がりおよび立ち下がりエ
ッジをデータ取り込みタイミングとして、１チャネルか
ら２チャネルに分割するとともに、上記データ出力部
が、上記２チャネルに分割されたデータ信号を、上記第
２クロック信号の立ち上がりおよび立ち下がりエッジを
データ選択タイミングとして１チャネルに合成すること
を特徴とする請求項３記載の信号転送システム。 - 【請求項５】互いにカスケード接続された複数の信号入
出力部のそれぞれに、当該信号入出力部が奇数番目に接
続されているか、あるいは偶数番目に接続されているか
を識別する識別手段が設けられていることを特徴とする
請求項２記載の信号転送システム。 - 【請求項６】上記第１クロック出力部が、上記第２クロ
ック信号を反転させて第１クロック信号として次段の信
号入出力部に出力するとともに、 上記第２クロック出力部が、上記第１クロック信号を反
転させて第２クロック信号として次段の信号入出力部に
出力することを特徴とする請求項２記載の信号転送シス
テム。 - 【請求項７】互いにカスケード接続されることにより、
前段から入力される複数の信号を次段に自己転送方式に
よって転送する信号転送装置において、 前段から第１および第２クロック信号をそれぞれ入力す
る第１および第２クロック入力部と、 次段に対して上記第１および第２クロック信号をそれぞ
れ反転させて出力する第１および第２クロック出力部
と、 上記第１クロック入力部において入力された第１クロッ
ク信号に基づいて、前段の信号入出力部からデータ信号
を入力するデータ入力部と、 上記第２クロック入力部において入力された第２クロッ
ク信号に基づいて、次段に対してデータ信号を出力する
データ出力部とを備えていることを特徴とする信号転送
装置。 - 【請求項８】互いにカスケード接続されることにより、
前段から入力される複数の信号を次段に自己転送方式に
よって転送する信号転送装置において、 前段から第１および第２クロック信号をそれぞれ入力す
る第１および第２クロック入力部と、 上記第１クロック入力部において入力された第１クロッ
ク信号に基づいて、前段からデータ信号を入力するデー
タ入力部と、 上記第２クロック入力部において入力された第２クロッ
ク信号に基づいて、次段に対してデータ信号を出力する
データ出力部と、 上記第２クロック信号を第１クロック信号として次段に
出力する第１クロック出力部と、 上記第１クロック信号を第２クロック信号として次段に
出力する第２クロック出力部とを備えていることを特徴
とする信号転送装置。 - 【請求項９】上記第１クロック出力部が、上記第２クロ
ック信号を反転させて第１クロック信号として次段に出
力するとともに、 上記第２クロック出力部が、上記第１クロック信号を反
転させて第２クロック信号として次段に出力することを
特徴とする請求項８記載の信号転送装置。 - 【請求項１０】複数の画素が設けられているとともに、
各画素にデータ信号に基づく電気信号を印加することに
よって表示を行う表示パネルを駆動する表示パネル駆動
装置において、 請求項１ないし６のいずれかに記載の信号転送システム
と、 上記信号転送システムにおける各信号入出力部からデー
タ信号を受けて、上記表示パネルにおける各画素にデー
タ信号に基づく電気信号を出力する制御を行う制御ロジ
ック部とを備えていることを特徴とする表示パネル駆動
装置。 - 【請求項１１】複数の画素が設けられているとともに、
各画素にデータ信号に基づく電気信号を印加することに
よって表示を行う表示パネルを駆動する表示パネル駆動
装置において、 請求項７ないし９のいずれかに記載の信号転送装置と、 上記信号転送装置からデータ信号を受けて、上記表示パ
ネルにおける各画素にデータ信号に基づく電気信号を出
力する制御を行う制御ロジック部とを備えていることを
特徴とする表示パネル駆動装置。 - 【請求項１２】複数の画素が設けられているとともに、
各画素にデータ信号に基づく電気信号を印加することに
よって表示を行う表示パネルと、 請求項１０または１１記載の表示パネル駆動装置とを備
えていることを特徴とする表示装置。 - 【請求項１３】上記表示パネルが、アクティブマトリク
ス型の液晶表示パネルであることを特徴とする請求項１
２記載の表示装置。
Priority Applications (4)
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|---|---|---|---|
| JP2001086327A JP3739663B2 (ja) | 2000-06-01 | 2001-03-23 | 信号転送システム、信号転送装置、表示パネル駆動装置、および表示装置 |
| TW090113366A TW502246B (en) | 2000-06-01 | 2001-06-01 | Signal transfer system, signal transfer apparatus, display panel drive apparatus, and display apparatus |
| KR10-2001-0030780A KR100428930B1 (ko) | 2000-06-01 | 2001-06-01 | 신호전송 시스템, 신호전송장치, 표시패널 구동장치, 및표시장치 |
| US09/872,735 US6697038B2 (en) | 2000-06-01 | 2001-06-01 | Signal transfer system, signal transfer apparatus, display panel drive apparatus, and display apparatus |
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|---|---|---|---|
| JP2000-165132 | 2000-06-01 | ||
| JP2000165132 | 2000-06-01 | ||
| JP2001086327A JP3739663B2 (ja) | 2000-06-01 | 2001-03-23 | 信号転送システム、信号転送装置、表示パネル駆動装置、および表示装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
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|---|---|
| US (1) | US6697038B2 (ja) |
| JP (1) | JP3739663B2 (ja) |
| KR (1) | KR100428930B1 (ja) |
| TW (1) | TW502246B (ja) |
Cited By (10)
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