JP3699811B2 - 液晶表示装置 - Google Patents
液晶表示装置 Download PDFInfo
- Publication number
- JP3699811B2 JP3699811B2 JP25865397A JP25865397A JP3699811B2 JP 3699811 B2 JP3699811 B2 JP 3699811B2 JP 25865397 A JP25865397 A JP 25865397A JP 25865397 A JP25865397 A JP 25865397A JP 3699811 B2 JP3699811 B2 JP 3699811B2
- Authority
- JP
- Japan
- Prior art keywords
- liquid crystal
- signal
- driver
- display device
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Landscapes
- Liquid Crystal (AREA)
- Liquid Crystal Display Device Control (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は、複数の液晶画素がマトリクス状に配置される液晶表示装置に関し、特に画像を表示するためにこれら液晶画素の電圧を制御する駆動回路に関する。
【０００２】
【従来の技術】
一般に、アクティブマトリクス型の液晶表示装置は液晶層がアレイ基板および対向基板間に保持される液晶パネルを有する。アレイ基板および対向基板の各々は透明なガラス板をベースにして形成され、液晶層はアレイ基板と対向基板との間隙に充填される液晶組成物で構成される。アレイ基板は複数の画素電極のマトリスクアレイと、これら画素電極の行に沿ってそれぞれ形成される複数の走査線と、これら画素電極の列に沿ってそれぞれ形成される複数の信号線と、これら走査線および信号線の交差位置近くにそれぞれ形成され各々１走査線からの選択信号に応答して１信号線を１画素電極に電気的に接続するスイッチング素子として機能する複数の薄膜トランジスタ（ＴＦＴ）と、選択信号を複数の走査線の各々に供給する走査線ドライバと、画素データ信号を複数の信号線に供給する信号線ドライバとを備える。この液晶表示装置では、画像がこれら画素電極および共通電極間の電位差に対応して表示される。
【０００３】
例えば信号線ドライバは図１３に示すように配列される複数のドライバＩＣで構成される。これらドライバＩＣは電源ラインＶＤＤ、電源ラインＧＮＤ、データラインＤＡＴＡ、制御信号ラインＣＮＴを含む共通バスラインに接続され、この共通バスラインと共に液晶パネルの外周に隣接するドライバ基板上に配置される。
【０００４】
ところで、上述したドライバ基板を持つ液晶表示装置では、より大きな画面サイズあるいはより高い解像度を得る場合に液晶パネルの額縁寸法を増大させる必要が生じる。このため、ＣＯＧ（Ｃｈｉｐ Ｏｎ Ｇｌａｓｓ）実装技術がドライバ基板を不要にするために提案されている。この技術では、薄膜配線がアレイ基板のガラス表面に露出した接続端子にコンタクトして形成され、複数のドライバＩＣのベアチップがこの薄膜配線に半田付される。
【０００５】
【発明が解決しようとする課題】
しかしながら、現在のＣＯＧ実装技術で形成される薄膜配線は比較的高い抵抗値を持つため配線の幅を狭くすることが難しい。これは、液晶パネルの額縁寸法を増大する要因となる。また、液晶パネルの製造では、一般に複数のアレイ基板が１枚のガラス板から製造される。すなわち、各アレイ基板の回路コンポーネントはこのガラス板を区分して得られる一領域に形成される。全ての薄膜配線がアレイ基板内に配置される場合には、各アレイ基板の占有面積が増大し、より大きなガラス板が必要となる。いいかえれば、１枚のガラス板から得られるアレイ基板数が減少する。これは、液晶パネルの製造コストを増大させる結果となる。また、共通バスラインに対応する薄膜配線だけを外部のプリント配線板に形成することも考えられるが、このプリント配線板の利用が製造コストを増大させるおそれもある。例えば共通バスラインが長くなると、これが伝送信号の波形を鈍らせる寄生容量を増加させることから高速な信号伝送を難しくする。さらに、不要電波がこのプリント配線板上の共通バスラインから輻射され易くなる。従って、この不要電波の輻射を低減するためにシールド層あるいは終端抵抗を余計に設けなくてはならない。
【０００６】
また、額縁寸法および製造コストの増大を防止するために複数のドライバＩＣをＣＯＧ実装技術によりアレイ基板上に形成しこれらドライバＩＣ間に渡り配線の薄膜を形成することも考えられる。渡り配線はこれらドライバＩＣをカスケード接続し、各ドライバＩＣを経由した信号を伝送する。しかし、このような構成ではクロック周波数が５ＭＨｚ程度の低い信号伝送速度しか得られない。実験によれば、クロック信号のパルス幅が１個のドライバＩＣを通過する毎に最悪で４０ｎｓ低下する。従って、正常な信号伝送を確保するためには、カスケード接続されるドライバＩＣ数を最大で１０個程度に制限しなくてはならない。
【０００７】
本発明の目的は、額縁寸法および製造コストを不必要に増大させることなくより大きな画面サイズあるいはより高い解像度を得ることができる液晶表示装置を提供することにある。
【０００８】
【課題を解決するための手段】
本発明によれば、複数の液晶画素のマトリクスアレイ、これら液晶画素の行に沿って形成される複数の走査線、およびこれら液晶画素の列に沿って形成される複数の信号線を有する液晶パネルと、これら走査線の各々を介して１行の液晶画素を選択し、複数の信号線を介して選択行の液晶画素の電圧を制御する駆動回路とを備え、この駆動回路は複数の信号線を順次駆動する信号線ドライバを含み、この信号線ドライバは少なくともクロック信号および表示信号を伝送する渡り配線によりカスケード接続され各々クロック信号に同期して表示信号を順次所定数の信号線に供給する複数のドライバＩＣを有し、各ドライバＩＣは表示信号と共に次段に出力されるクロック信号のデューティ比を調節することによりクロック信号波形を整形するクロック波形整形回路を有する液晶表示装置が提供される。
【０００９】
この液晶表示装置では、各ドライバＩＣのクロック波形整形回路がクロック信号のデューティ比を調節することによりクロック信号波形を整形するため、このドライバＩＣ数の増大に関係なく伝送能力を維持することができる。例えば複数のドライバＩＣがＣＯＧ実装により液晶パネルに組込まれ高抵抗薄膜の渡り配線でカスケード接続される場合において液晶パネルの額縁寸法および製造コストを不必要に増大させないために渡り配線の幅を狭く維持しても正常な信号伝送が可能となる。
【００１０】
具体的には、液晶表示装置がクロック周波数が２５ＭＨｚから６５ＭＨｚ程度の高い信号伝送速度を得ることができる。従って、より大きな画面サイズあるいはより高い解像度を得るために１０個以上のドライバＩＣをカスケード接続することができる。
【００１１】
【発明の実施の形態】
以下、本発明の一実施形態に係るアクティブマトリクス型液晶表示装置を図面を参照して説明する。
図１はこの液晶表示装置２０の平面構造を概略的に示す。液晶表示装置２０は、液晶層がアレイ基板および対向基板間に保持される液晶パネル２２と、この液晶パネル２０の液晶画素の電圧を制御する表示制御回路とを有する。アレイ基板および対向基板の各々は透明なガラス板をベースにして形成され、液晶層はアレイ基板と対向基板との間隙に充填される液晶組成物で構成される。アレイ基板は複数の画素電極のマトリスクアレイと、これら画素電極の行に沿ってそれぞれ形成される複数の走査線と、これら画素電極の列に沿ってそれぞれ形成される複数の信号線と、これら走査線および信号線の交差位置近くにそれぞれ形成されスイッチング素子として機能する複数の薄膜トランジスタ（ＴＦＴ）とを備える。各ＴＦＴは１走査線に接続されるゲートと１信号線および１画素電極に接続されたカレントパスとを有し、走査線からの選択信号に応答して信号線を画素電極に電気的に接続するために用いられる。表示制御回路は外部の液晶コントローラから供給される電源電圧、画素データ信号、クロック信号、その他の制御信号を入力するインターフェース部２５と、インターフェース部２５からの電源電圧および制御信号を受取り、この制御信号の制御により選択信号を複数の走査線に順次供給する動作を電源電圧の下で行う走査線ドライバ２４と、インターフェース部２５から入力される電源電圧、画素データ信号、クロック信号、および制御信号を受取り、制御信号の制御によりクロック信号に同期して画素データ信号を複数の信号線に順次供給する動作を電源電圧の下で行う１対の信号線ドライバ２３とを備える。これらドライバ２３および２４は液晶パネル２２の外周に隣接して配置されるドライバ基板上にそれぞれ形成される。走査線ドライバ２４は複数の走査線に接続され、１対の信号線ドライバ２３はそれぞれ奇数番目の信号線および偶数番目の信号線に接続される。この液晶表示装置では、画像が液晶画素のマトリクスアレイを構成するために液晶層を介して対向する複数の画素電極および共通電極間の電位差に対応して表示される。
【００１２】
図２は信号線ドライバ２３の構造を概略的に示す。各信号線ドライバ２３は図２に示すように配列される複数のドライバＩＣ１で構成される。複数のドライバＩＣ１はこれらに沿って形成される電源ラインＶＤＤおよび電源ラインＧＮＤに共通に接続されると共に、これらドライバＩＣ１間に形成される渡り配線１０によりカスケード接続される半導体ベアチップである。この渡り配線１０は各ドライバＩＣ１を経由して画素データ信号、クロック信号、および様々な制御信号を伝送するために用いられる。各ドライバＩＣ１はこれら信号を入力パッド部２を介して受取り、制御信号の制御によりクロック信号に同期して画素データ信号を順次所定数の信号線に供給し、さらに出力パッド部３から次段のドライバＩＣ１に出力するためにこれら信号を波形整形する。ちなみに、複数のドライバＩＣ１のベアチップはドライバ基板において電源ラインＶＤＤおよびＧＮＤと一緒に絶縁層で被覆される。
【００１３】
図３は各ドライバＩＣ１の構成を詳細に示す。渡り配線１０はクロック信号を伝送するクロックラインＣＬＫ、画素データ信号を伝送する複数のデータラインＤＡＴＡ、制御信号を伝送する複数の制御ラインＣＮＴで構成される。ドライバＩＣ１はクロックラインＣＬＫ、データラインＤＡＴＡ、制御ラインＣＮＴをそれぞれ介して入力パッド部に供給される信号を増幅する第１バッファアンプ４、これら第１バッファアンプ４から出力される画素データ信号および制御信号を第１バッファアンプ４から出力されるクロック信号に応答して同時にラッチする第１ラッチ回路５、バッファアンプ４から出力されるクロック信号についてデューティ比を調整するデューティサイクルレギュレタ６、第１ラッチ回路５から出力される画素データ信号を第１バッファアンプ４から出力されるクロック信号に同期して順次所定数の信号線に供給する制御ロジックＣＴ、第１ラッチ回路５から出力される画素データ信号および制御信号をデューティサイクルレギュレタ６から出力されるクロック信号に応答して同時にラッチする第２ラッチ回路７、および第２ラッチ回路７から出力される画素データ信号および制御信号並びにデューティサイクルレギュレタ６から出力されるクロック信号を増幅して出力パッド部３に供給する第２バッファアンプ８とを備える。
【００１４】
すなわち、画素データ信号、クロック信号、および様々な制御信号は入力パッド部３からドライバＩＣ１内部に供給され、さらにここで２つの伝送系路に分配される。一方の伝送系路はこれら信号を制御ロジックＣＴに供給するために用いられ、他方の伝送系路はこれら信号を波形整形して後段のドライバＩＣ１に出力パッド部３に供給するために用いられる。制御ロジックＣＴは例えば制御信号として供給されるスタートパルスをクロック信号に同期してシフトすることにより順次所定数の信号線を選択するシフトレジスタ回路およびこのシフトレジスタ回路によって選択される信号線を画素データ信号に対応する電圧に設定する出力回路とで構成される。画素データ信号および制御信号はラッチ回路５および７で波形整形され、クロック信号はデューティサイクルレギュレタ６により波形整形される。ラッチ回路５および７では、画素データ信号および制御信号がクロック信号のタイミングを基準にしてラッチされ、伝送による信号歪みを修復する。デューティサイクルレギュレタ６は、例えばクロック信号の電圧の平均値にしきい値を追従させながらクロック信号を整形すると共にクロック信号のデューテイー比をほぼ１：１に維持して次段のドライバＩＣ１へ出力する動作を行う。
【００１５】
デューティサイクルレギュレタ６は例えば図４に示すようなＰＬＬ回路を用いて構成される。このＰＬＬ回路はエッジ動作周波数位相比較回路６Ａ、ローパスフィルタ６Ｂ、および電圧制御可変周波数発振回路６Ｃを有する。エッジ動作周波数位相比較回路６Ａはバッファアンプ４からの入力クロック信号と発振回路６Ｃからの出力クロック信号との位相を比較し、位相差に基づいて誤差電圧を発生する。この誤差電圧は制御電圧としてローパスフィルタ６Ｂを介して発振回路６Ｃに供給され、出力クロック信号の位相をシフトさせる。
【００１６】
上述の電圧制御可変周波数発振回路６Ｃは例えば図５に示すように直列に接続された複数のＣＭＯＳインバータを含む。これらＣＭＯＳインバータはローパスフィルタ６Ｂから供給される制御電圧によりバイアスされ出力端Ｐ１−Ｐ８，ＰＦの放電電流を調整するＭＯＳトランジスタを含み、最終段のＣＭＯＳインバータの出力端ＰＦは出力クロック信号をフィードバックするために先頭のＣＭＯＳインバータの入力端に接続される。これにより、全ＣＭＯＳトランジスタは図６に示すような出力クロック信号を周期的に出力端Ｐ１−Ｐ８，ＰＦから発生する。これら出力クロック信号の位相は制御電圧の変化に追従して一定の割合で変化する。
【００１７】
また、デューティサイクルレギュレタ６は例えば図７に示すようなＤＬＬ回路を用いて構成される。このＤＬＬ回路は１／２分周回路６Ｆ、排他的論理和６Ｇ、電圧制御遅延回路６Ｈ、乗算型位相比較回路６Ｉ、およびローパスフィルタ６Ｊを有する。１／２分周回路６Ｆはバッファアンプ４からの入力クロック信号を１／２に分周し、排他的論理和６Ｇ、電圧制御遅延回路６Ｈ、および乗算型位相比較回路６Ｉに供給する。遅延回路６Ｈは分周回路６Ｆからのクロック信号を遅延し、位相比較回路６Ｉおよび排他的論理和６Ｇに供給する。位相比較回路６Ｉは分周回路６Ｆからのクロック信号と遅延回路６Ｈからのクロック信号とを比較し、位相差に基づいて誤差電圧を発生する。この誤差電圧は遅延時間を増減させる制御電圧としてローパスフィルタ６Ｊを介して遅延回路６Ｈに供給される。排他的論理和６Ｇは分周回路６Ｆからのクロック信号と遅延回路６Ｈからのクロック信号との排他的論理和に対応する出力クロック信号を発生する。
【００１８】
電圧制御遅延回路６Ｈは例えば図８に示すように直列に接続された複数のＣＭＯＳインバータを含む。これらＣＭＯＳインバータはローパスフィルタ６Ｊから供給される制御電圧によりバイアスされそれぞれの出力端の放電電流を調整するＭＯＳトランジスタを含み、１／２分周回路６Ｇからのクロック信号が先頭のＣＭＯＳインバータの入力端に供給される。これにより、全ＣＭＯＳトランジスタは出力クロック信号を周期的にそれぞれの出力端から発生する。これら出力クロック信号の位相は制御電圧の変化に追従して一定の割合で変化する。
【００１９】
上述したＤＬＬ回路では、１／２分周回路６Ｆ、排他的論理和６Ｇ、電圧制御遅延回路６Ｈ、乗算型位相比較回路６Ｉ、およびローパスフィルタ６Ｊの出力Ｓ１−Ｓ６が図９に示すように変化する。この結果、クロック信号のデューテイー比がほぼ１：１に維持され次段のドライバＩＣ１へ出力される。
【００２０】
本実施形態の液晶表示装置によれば、画素データ信号の歪みを低減しながらクロック信号のタイミングが適正化されるため、ドライバＩＣ１の数の増大に関係なく信号伝送能力を維持することができる。また、この液晶表示装置は渡り配線１０を用いて画素データ信号、クロック信号、および様々な制御信号を伝送することから、信号伝送に必要な配線領域を低減することができる。従って、額縁寸法および製造コストを不必要に増大させることなくより大きな画面サイズあるいはより高い解像度を得ることが可能となる。
【００２１】
尚、上述の実施形態では信号線ドライバ２３のドライバＩＣ１がドライバ基板に形成されたが、図１０に示すようにＣＯＧ実装技術によりアレイ基板９の外周上に形成し、これらドライバＩＣ１間に渡り配線１０の薄膜を形成することもできる。この渡り配線１０はこれらドライバＩＣ１をカスケード接続し、各ドライバＩＣ１を経由して画素データ信号、クロック信号、および様々な制御信号を伝送する。この場合、液晶表示装置がクロック周波数が２５ＭＨｚから６５ＭＨｚ程度の高い信号伝送速度を得ることができる。従って、より大きな画面サイズあるいはより高い解像度を得るために１０個以上のドライバＩＣをカスケード接続することができる。
【００２２】
また、渡り配線は信号線ドライバ２３だけでなく走査線ドライバ２４にも適用して良い。
さらに上述の実施形態は、複雑化を避けるために電源ラインＶＤＤおよびＧＮＤを介してドライバＩＣ１の回路コンポーネントに共通に供給される電源電圧についてのみ説明されたが、実際にはこの共通な電源電圧の他に画素データ信号に対応する画素電極用駆動電源電圧および共通電極用基準電源電圧も必要とされる。
【００２３】
液晶パネル２０の外形寸法および配線抵抗による電圧降下が比較的小さい場合には、渡り配線１０がこれら電源電圧を供給する電源ラインについても適用できる。この場合、図１１に示すように電圧安定回路１２が電源入力パッド部１１および電源出力パッド１３と共に各ドライバＩＣ１に付加される。様々な電源電圧は電源入力パッド部１１を介してドライバＩＣ１に入力され、バッファアンプ４、ラッチ回路５、デューティサイクルレギュレタ６、ラッチ回路７、バッファアンプ８、および制御ロジックＣＴのような回路コンポーネントに供給されると共に電圧安定回路１２に供給される。これら電源電圧は電圧安定回路１２でそれぞれ安定化され、電源出力パッドを介して次段のドライバＩＣに出力される。ちなみに、上述の電圧安定回路１２は各ドライバＩＣ１において各電源電圧毎に独立に設けられても良い。
【００２４】
上述の電圧安定回路１２を各ドライバＩＣ１に組み込んだ上で、渡り配線１０がクロック信号、画素データ信号、その他の制御信号用の信号ラインに加えて全ての電源ラインを含むように構成されれば、電源電圧を供給するために外部バスラインを用いる場合よりも信号ドライバ２３の配線領域を低減できる。
【００２５】
さらに、複数のドライバＩＣ１が入力パッド部２および電源入力パッド部１１を一方の短辺に配置すると共に出力パッド部３および電源出力パッド部１３を他方の短辺に配置したアスペクト比１：５以上の矩形形状を持ち、図１２に示すようにアレイ基板９の外周に配列すれば、渡り配線１０がほぼ直線的となりドライバＩＣ１の間隔も効果的に低減できる。
【００２６】
尚、図１２では、各々渡り配線１０がフレキシブルな樹脂フィルム上に形成された複数の渡り配線チップ１００が複数のドライバＩＣ１間にそれぞれ配置され、これらドライバＩＣ１が渡り配線チップ１００上の渡り配線１０によりカスケード接続される。
【００２７】
もし液晶パネル２０の外形寸法および配線抵抗による電圧降下が比較的大きい場合には、画素電極用駆動電源電圧および共通電極用基準電源電圧のみ外部の共通バスラインを用いて各ドライバＩＣに直接供給すればよい。このような場合でも、外部の共通バスラインのライン数は低減される。すなわち、多くの領域がこの共通バスラインによって占有されないため、額縁寸法の増大を抑制できる。
【００２８】
上述の変形例では、信号線ドライバＩＣ１が極力外部バスラインを用いずに信号伝送するように構成される。複数のドライバＩＣ１が渡り配線によりカスケード接続される場合、伝送信号が各ドライバＩＣ１を経由する毎に歪むが、この歪みは各ドライバにおいて伝送信号の波形整形を行うことにより解消される。従って、ドライバＩＣ１の数が伝送信号に生じる歪みのために制約されることがない。
【００２９】
また、電圧安定回路１２が各ドライバＩＣ１に設けられ、ドライバＩＣ１の外部要因で生じる電圧変動およびドライバＩＣ１の内部負荷により生じる電圧変動に対して電源電圧を安定に維持する。これにより、電源電圧の供給についても共通バスラインの代りに渡り配線を利用できるようになる。
【００３０】
【発明の効果】
本発明によれば、額縁寸法および製造コストを不必要に増大させることなくより大きな画面サイズあるいはより高い解像度を得ることができる。
【図面の簡単な説明】
【図１】本発明の一実施形態に係るアクティブマトリクス型液晶表示装置を概略的に示す平面図である。
【図２】図１に示す信号線ドライバの構造を概略的に示すブロック図である。
【図３】図２に示す各ドライバＩＣの構成を詳細に示す回路図である。
【図４】図３に示すデューティサイクルレギュレタとして用いられるＰＬＬ回路の構成を示す回路図である。
【図５】図４に示す電圧制御可変周波数発振回路の構成を示す回路図である。
【図６】図５に示す電圧制御可変周波数発振回路の動作を示すタイムチャートである。
【図７】図５に示すデューティサイクルレギュレタとして用いられるＤＬＬ回路の構成を示す回路図である。
【図８】図７に示す電圧制御遅延回路の構成を示す回路図である。
【図９】図７に示すＤＬＬ回路の動作を示すタイムチャートである。
【図１０】図２に示すドライバＩＣがアレイ基板上に実装されたときの配線状態を示す斜視図である。
【図１１】図２に示す渡り配線を電源ラインにも適用する場合に各ドライバＩＣに付加される電圧安定化回路を説明するための回路図である。
【図１２】図１１に示す電圧安定回路を持つドライバＩＣがアレイ基板上に実装されたときの配線状態を示す斜視図である。
【図１３】従来の液晶表示装置の信号線ドライバの構造を概略的に示すブロック図である。
【符号の説明】
１…ドライバＩＣ
２…入力パッド部
３…出力パッド部
４…バッファアンプ
５…ラッチ回路
６…デューティサイクルレギュレタ
７…ラッチ回路
８…バッファアンプ
９…アレイ基板
１０…渡り配線
２２…液晶パネル
２３…信号線ドライバ
ＣＴ…制御ロジック
【発明の属する技術分野】
本発明は、複数の液晶画素がマトリクス状に配置される液晶表示装置に関し、特に画像を表示するためにこれら液晶画素の電圧を制御する駆動回路に関する。
【０００２】
【従来の技術】
一般に、アクティブマトリクス型の液晶表示装置は液晶層がアレイ基板および対向基板間に保持される液晶パネルを有する。アレイ基板および対向基板の各々は透明なガラス板をベースにして形成され、液晶層はアレイ基板と対向基板との間隙に充填される液晶組成物で構成される。アレイ基板は複数の画素電極のマトリスクアレイと、これら画素電極の行に沿ってそれぞれ形成される複数の走査線と、これら画素電極の列に沿ってそれぞれ形成される複数の信号線と、これら走査線および信号線の交差位置近くにそれぞれ形成され各々１走査線からの選択信号に応答して１信号線を１画素電極に電気的に接続するスイッチング素子として機能する複数の薄膜トランジスタ（ＴＦＴ）と、選択信号を複数の走査線の各々に供給する走査線ドライバと、画素データ信号を複数の信号線に供給する信号線ドライバとを備える。この液晶表示装置では、画像がこれら画素電極および共通電極間の電位差に対応して表示される。
【０００３】
例えば信号線ドライバは図１３に示すように配列される複数のドライバＩＣで構成される。これらドライバＩＣは電源ラインＶＤＤ、電源ラインＧＮＤ、データラインＤＡＴＡ、制御信号ラインＣＮＴを含む共通バスラインに接続され、この共通バスラインと共に液晶パネルの外周に隣接するドライバ基板上に配置される。
【０００４】
ところで、上述したドライバ基板を持つ液晶表示装置では、より大きな画面サイズあるいはより高い解像度を得る場合に液晶パネルの額縁寸法を増大させる必要が生じる。このため、ＣＯＧ（Ｃｈｉｐ Ｏｎ Ｇｌａｓｓ）実装技術がドライバ基板を不要にするために提案されている。この技術では、薄膜配線がアレイ基板のガラス表面に露出した接続端子にコンタクトして形成され、複数のドライバＩＣのベアチップがこの薄膜配線に半田付される。
【０００５】
【発明が解決しようとする課題】
しかしながら、現在のＣＯＧ実装技術で形成される薄膜配線は比較的高い抵抗値を持つため配線の幅を狭くすることが難しい。これは、液晶パネルの額縁寸法を増大する要因となる。また、液晶パネルの製造では、一般に複数のアレイ基板が１枚のガラス板から製造される。すなわち、各アレイ基板の回路コンポーネントはこのガラス板を区分して得られる一領域に形成される。全ての薄膜配線がアレイ基板内に配置される場合には、各アレイ基板の占有面積が増大し、より大きなガラス板が必要となる。いいかえれば、１枚のガラス板から得られるアレイ基板数が減少する。これは、液晶パネルの製造コストを増大させる結果となる。また、共通バスラインに対応する薄膜配線だけを外部のプリント配線板に形成することも考えられるが、このプリント配線板の利用が製造コストを増大させるおそれもある。例えば共通バスラインが長くなると、これが伝送信号の波形を鈍らせる寄生容量を増加させることから高速な信号伝送を難しくする。さらに、不要電波がこのプリント配線板上の共通バスラインから輻射され易くなる。従って、この不要電波の輻射を低減するためにシールド層あるいは終端抵抗を余計に設けなくてはならない。
【０００６】
また、額縁寸法および製造コストの増大を防止するために複数のドライバＩＣをＣＯＧ実装技術によりアレイ基板上に形成しこれらドライバＩＣ間に渡り配線の薄膜を形成することも考えられる。渡り配線はこれらドライバＩＣをカスケード接続し、各ドライバＩＣを経由した信号を伝送する。しかし、このような構成ではクロック周波数が５ＭＨｚ程度の低い信号伝送速度しか得られない。実験によれば、クロック信号のパルス幅が１個のドライバＩＣを通過する毎に最悪で４０ｎｓ低下する。従って、正常な信号伝送を確保するためには、カスケード接続されるドライバＩＣ数を最大で１０個程度に制限しなくてはならない。
【０００７】
本発明の目的は、額縁寸法および製造コストを不必要に増大させることなくより大きな画面サイズあるいはより高い解像度を得ることができる液晶表示装置を提供することにある。
【０００８】
【課題を解決するための手段】
本発明によれば、複数の液晶画素のマトリクスアレイ、これら液晶画素の行に沿って形成される複数の走査線、およびこれら液晶画素の列に沿って形成される複数の信号線を有する液晶パネルと、これら走査線の各々を介して１行の液晶画素を選択し、複数の信号線を介して選択行の液晶画素の電圧を制御する駆動回路とを備え、この駆動回路は複数の信号線を順次駆動する信号線ドライバを含み、この信号線ドライバは少なくともクロック信号および表示信号を伝送する渡り配線によりカスケード接続され各々クロック信号に同期して表示信号を順次所定数の信号線に供給する複数のドライバＩＣを有し、各ドライバＩＣは表示信号と共に次段に出力されるクロック信号のデューティ比を調節することによりクロック信号波形を整形するクロック波形整形回路を有する液晶表示装置が提供される。
【０００９】
この液晶表示装置では、各ドライバＩＣのクロック波形整形回路がクロック信号のデューティ比を調節することによりクロック信号波形を整形するため、このドライバＩＣ数の増大に関係なく伝送能力を維持することができる。例えば複数のドライバＩＣがＣＯＧ実装により液晶パネルに組込まれ高抵抗薄膜の渡り配線でカスケード接続される場合において液晶パネルの額縁寸法および製造コストを不必要に増大させないために渡り配線の幅を狭く維持しても正常な信号伝送が可能となる。
【００１０】
具体的には、液晶表示装置がクロック周波数が２５ＭＨｚから６５ＭＨｚ程度の高い信号伝送速度を得ることができる。従って、より大きな画面サイズあるいはより高い解像度を得るために１０個以上のドライバＩＣをカスケード接続することができる。
【００１１】
【発明の実施の形態】
以下、本発明の一実施形態に係るアクティブマトリクス型液晶表示装置を図面を参照して説明する。
図１はこの液晶表示装置２０の平面構造を概略的に示す。液晶表示装置２０は、液晶層がアレイ基板および対向基板間に保持される液晶パネル２２と、この液晶パネル２０の液晶画素の電圧を制御する表示制御回路とを有する。アレイ基板および対向基板の各々は透明なガラス板をベースにして形成され、液晶層はアレイ基板と対向基板との間隙に充填される液晶組成物で構成される。アレイ基板は複数の画素電極のマトリスクアレイと、これら画素電極の行に沿ってそれぞれ形成される複数の走査線と、これら画素電極の列に沿ってそれぞれ形成される複数の信号線と、これら走査線および信号線の交差位置近くにそれぞれ形成されスイッチング素子として機能する複数の薄膜トランジスタ（ＴＦＴ）とを備える。各ＴＦＴは１走査線に接続されるゲートと１信号線および１画素電極に接続されたカレントパスとを有し、走査線からの選択信号に応答して信号線を画素電極に電気的に接続するために用いられる。表示制御回路は外部の液晶コントローラから供給される電源電圧、画素データ信号、クロック信号、その他の制御信号を入力するインターフェース部２５と、インターフェース部２５からの電源電圧および制御信号を受取り、この制御信号の制御により選択信号を複数の走査線に順次供給する動作を電源電圧の下で行う走査線ドライバ２４と、インターフェース部２５から入力される電源電圧、画素データ信号、クロック信号、および制御信号を受取り、制御信号の制御によりクロック信号に同期して画素データ信号を複数の信号線に順次供給する動作を電源電圧の下で行う１対の信号線ドライバ２３とを備える。これらドライバ２３および２４は液晶パネル２２の外周に隣接して配置されるドライバ基板上にそれぞれ形成される。走査線ドライバ２４は複数の走査線に接続され、１対の信号線ドライバ２３はそれぞれ奇数番目の信号線および偶数番目の信号線に接続される。この液晶表示装置では、画像が液晶画素のマトリクスアレイを構成するために液晶層を介して対向する複数の画素電極および共通電極間の電位差に対応して表示される。
【００１２】
図２は信号線ドライバ２３の構造を概略的に示す。各信号線ドライバ２３は図２に示すように配列される複数のドライバＩＣ１で構成される。複数のドライバＩＣ１はこれらに沿って形成される電源ラインＶＤＤおよび電源ラインＧＮＤに共通に接続されると共に、これらドライバＩＣ１間に形成される渡り配線１０によりカスケード接続される半導体ベアチップである。この渡り配線１０は各ドライバＩＣ１を経由して画素データ信号、クロック信号、および様々な制御信号を伝送するために用いられる。各ドライバＩＣ１はこれら信号を入力パッド部２を介して受取り、制御信号の制御によりクロック信号に同期して画素データ信号を順次所定数の信号線に供給し、さらに出力パッド部３から次段のドライバＩＣ１に出力するためにこれら信号を波形整形する。ちなみに、複数のドライバＩＣ１のベアチップはドライバ基板において電源ラインＶＤＤおよびＧＮＤと一緒に絶縁層で被覆される。
【００１３】
図３は各ドライバＩＣ１の構成を詳細に示す。渡り配線１０はクロック信号を伝送するクロックラインＣＬＫ、画素データ信号を伝送する複数のデータラインＤＡＴＡ、制御信号を伝送する複数の制御ラインＣＮＴで構成される。ドライバＩＣ１はクロックラインＣＬＫ、データラインＤＡＴＡ、制御ラインＣＮＴをそれぞれ介して入力パッド部に供給される信号を増幅する第１バッファアンプ４、これら第１バッファアンプ４から出力される画素データ信号および制御信号を第１バッファアンプ４から出力されるクロック信号に応答して同時にラッチする第１ラッチ回路５、バッファアンプ４から出力されるクロック信号についてデューティ比を調整するデューティサイクルレギュレタ６、第１ラッチ回路５から出力される画素データ信号を第１バッファアンプ４から出力されるクロック信号に同期して順次所定数の信号線に供給する制御ロジックＣＴ、第１ラッチ回路５から出力される画素データ信号および制御信号をデューティサイクルレギュレタ６から出力されるクロック信号に応答して同時にラッチする第２ラッチ回路７、および第２ラッチ回路７から出力される画素データ信号および制御信号並びにデューティサイクルレギュレタ６から出力されるクロック信号を増幅して出力パッド部３に供給する第２バッファアンプ８とを備える。
【００１４】
すなわち、画素データ信号、クロック信号、および様々な制御信号は入力パッド部３からドライバＩＣ１内部に供給され、さらにここで２つの伝送系路に分配される。一方の伝送系路はこれら信号を制御ロジックＣＴに供給するために用いられ、他方の伝送系路はこれら信号を波形整形して後段のドライバＩＣ１に出力パッド部３に供給するために用いられる。制御ロジックＣＴは例えば制御信号として供給されるスタートパルスをクロック信号に同期してシフトすることにより順次所定数の信号線を選択するシフトレジスタ回路およびこのシフトレジスタ回路によって選択される信号線を画素データ信号に対応する電圧に設定する出力回路とで構成される。画素データ信号および制御信号はラッチ回路５および７で波形整形され、クロック信号はデューティサイクルレギュレタ６により波形整形される。ラッチ回路５および７では、画素データ信号および制御信号がクロック信号のタイミングを基準にしてラッチされ、伝送による信号歪みを修復する。デューティサイクルレギュレタ６は、例えばクロック信号の電圧の平均値にしきい値を追従させながらクロック信号を整形すると共にクロック信号のデューテイー比をほぼ１：１に維持して次段のドライバＩＣ１へ出力する動作を行う。
【００１５】
デューティサイクルレギュレタ６は例えば図４に示すようなＰＬＬ回路を用いて構成される。このＰＬＬ回路はエッジ動作周波数位相比較回路６Ａ、ローパスフィルタ６Ｂ、および電圧制御可変周波数発振回路６Ｃを有する。エッジ動作周波数位相比較回路６Ａはバッファアンプ４からの入力クロック信号と発振回路６Ｃからの出力クロック信号との位相を比較し、位相差に基づいて誤差電圧を発生する。この誤差電圧は制御電圧としてローパスフィルタ６Ｂを介して発振回路６Ｃに供給され、出力クロック信号の位相をシフトさせる。
【００１６】
上述の電圧制御可変周波数発振回路６Ｃは例えば図５に示すように直列に接続された複数のＣＭＯＳインバータを含む。これらＣＭＯＳインバータはローパスフィルタ６Ｂから供給される制御電圧によりバイアスされ出力端Ｐ１−Ｐ８，ＰＦの放電電流を調整するＭＯＳトランジスタを含み、最終段のＣＭＯＳインバータの出力端ＰＦは出力クロック信号をフィードバックするために先頭のＣＭＯＳインバータの入力端に接続される。これにより、全ＣＭＯＳトランジスタは図６に示すような出力クロック信号を周期的に出力端Ｐ１−Ｐ８，ＰＦから発生する。これら出力クロック信号の位相は制御電圧の変化に追従して一定の割合で変化する。
【００１７】
また、デューティサイクルレギュレタ６は例えば図７に示すようなＤＬＬ回路を用いて構成される。このＤＬＬ回路は１／２分周回路６Ｆ、排他的論理和６Ｇ、電圧制御遅延回路６Ｈ、乗算型位相比較回路６Ｉ、およびローパスフィルタ６Ｊを有する。１／２分周回路６Ｆはバッファアンプ４からの入力クロック信号を１／２に分周し、排他的論理和６Ｇ、電圧制御遅延回路６Ｈ、および乗算型位相比較回路６Ｉに供給する。遅延回路６Ｈは分周回路６Ｆからのクロック信号を遅延し、位相比較回路６Ｉおよび排他的論理和６Ｇに供給する。位相比較回路６Ｉは分周回路６Ｆからのクロック信号と遅延回路６Ｈからのクロック信号とを比較し、位相差に基づいて誤差電圧を発生する。この誤差電圧は遅延時間を増減させる制御電圧としてローパスフィルタ６Ｊを介して遅延回路６Ｈに供給される。排他的論理和６Ｇは分周回路６Ｆからのクロック信号と遅延回路６Ｈからのクロック信号との排他的論理和に対応する出力クロック信号を発生する。
【００１８】
電圧制御遅延回路６Ｈは例えば図８に示すように直列に接続された複数のＣＭＯＳインバータを含む。これらＣＭＯＳインバータはローパスフィルタ６Ｊから供給される制御電圧によりバイアスされそれぞれの出力端の放電電流を調整するＭＯＳトランジスタを含み、１／２分周回路６Ｇからのクロック信号が先頭のＣＭＯＳインバータの入力端に供給される。これにより、全ＣＭＯＳトランジスタは出力クロック信号を周期的にそれぞれの出力端から発生する。これら出力クロック信号の位相は制御電圧の変化に追従して一定の割合で変化する。
【００１９】
上述したＤＬＬ回路では、１／２分周回路６Ｆ、排他的論理和６Ｇ、電圧制御遅延回路６Ｈ、乗算型位相比較回路６Ｉ、およびローパスフィルタ６Ｊの出力Ｓ１−Ｓ６が図９に示すように変化する。この結果、クロック信号のデューテイー比がほぼ１：１に維持され次段のドライバＩＣ１へ出力される。
【００２０】
本実施形態の液晶表示装置によれば、画素データ信号の歪みを低減しながらクロック信号のタイミングが適正化されるため、ドライバＩＣ１の数の増大に関係なく信号伝送能力を維持することができる。また、この液晶表示装置は渡り配線１０を用いて画素データ信号、クロック信号、および様々な制御信号を伝送することから、信号伝送に必要な配線領域を低減することができる。従って、額縁寸法および製造コストを不必要に増大させることなくより大きな画面サイズあるいはより高い解像度を得ることが可能となる。
【００２１】
尚、上述の実施形態では信号線ドライバ２３のドライバＩＣ１がドライバ基板に形成されたが、図１０に示すようにＣＯＧ実装技術によりアレイ基板９の外周上に形成し、これらドライバＩＣ１間に渡り配線１０の薄膜を形成することもできる。この渡り配線１０はこれらドライバＩＣ１をカスケード接続し、各ドライバＩＣ１を経由して画素データ信号、クロック信号、および様々な制御信号を伝送する。この場合、液晶表示装置がクロック周波数が２５ＭＨｚから６５ＭＨｚ程度の高い信号伝送速度を得ることができる。従って、より大きな画面サイズあるいはより高い解像度を得るために１０個以上のドライバＩＣをカスケード接続することができる。
【００２２】
また、渡り配線は信号線ドライバ２３だけでなく走査線ドライバ２４にも適用して良い。
さらに上述の実施形態は、複雑化を避けるために電源ラインＶＤＤおよびＧＮＤを介してドライバＩＣ１の回路コンポーネントに共通に供給される電源電圧についてのみ説明されたが、実際にはこの共通な電源電圧の他に画素データ信号に対応する画素電極用駆動電源電圧および共通電極用基準電源電圧も必要とされる。
【００２３】
液晶パネル２０の外形寸法および配線抵抗による電圧降下が比較的小さい場合には、渡り配線１０がこれら電源電圧を供給する電源ラインについても適用できる。この場合、図１１に示すように電圧安定回路１２が電源入力パッド部１１および電源出力パッド１３と共に各ドライバＩＣ１に付加される。様々な電源電圧は電源入力パッド部１１を介してドライバＩＣ１に入力され、バッファアンプ４、ラッチ回路５、デューティサイクルレギュレタ６、ラッチ回路７、バッファアンプ８、および制御ロジックＣＴのような回路コンポーネントに供給されると共に電圧安定回路１２に供給される。これら電源電圧は電圧安定回路１２でそれぞれ安定化され、電源出力パッドを介して次段のドライバＩＣに出力される。ちなみに、上述の電圧安定回路１２は各ドライバＩＣ１において各電源電圧毎に独立に設けられても良い。
【００２４】
上述の電圧安定回路１２を各ドライバＩＣ１に組み込んだ上で、渡り配線１０がクロック信号、画素データ信号、その他の制御信号用の信号ラインに加えて全ての電源ラインを含むように構成されれば、電源電圧を供給するために外部バスラインを用いる場合よりも信号ドライバ２３の配線領域を低減できる。
【００２５】
さらに、複数のドライバＩＣ１が入力パッド部２および電源入力パッド部１１を一方の短辺に配置すると共に出力パッド部３および電源出力パッド部１３を他方の短辺に配置したアスペクト比１：５以上の矩形形状を持ち、図１２に示すようにアレイ基板９の外周に配列すれば、渡り配線１０がほぼ直線的となりドライバＩＣ１の間隔も効果的に低減できる。
【００２６】
尚、図１２では、各々渡り配線１０がフレキシブルな樹脂フィルム上に形成された複数の渡り配線チップ１００が複数のドライバＩＣ１間にそれぞれ配置され、これらドライバＩＣ１が渡り配線チップ１００上の渡り配線１０によりカスケード接続される。
【００２７】
もし液晶パネル２０の外形寸法および配線抵抗による電圧降下が比較的大きい場合には、画素電極用駆動電源電圧および共通電極用基準電源電圧のみ外部の共通バスラインを用いて各ドライバＩＣに直接供給すればよい。このような場合でも、外部の共通バスラインのライン数は低減される。すなわち、多くの領域がこの共通バスラインによって占有されないため、額縁寸法の増大を抑制できる。
【００２８】
上述の変形例では、信号線ドライバＩＣ１が極力外部バスラインを用いずに信号伝送するように構成される。複数のドライバＩＣ１が渡り配線によりカスケード接続される場合、伝送信号が各ドライバＩＣ１を経由する毎に歪むが、この歪みは各ドライバにおいて伝送信号の波形整形を行うことにより解消される。従って、ドライバＩＣ１の数が伝送信号に生じる歪みのために制約されることがない。
【００２９】
また、電圧安定回路１２が各ドライバＩＣ１に設けられ、ドライバＩＣ１の外部要因で生じる電圧変動およびドライバＩＣ１の内部負荷により生じる電圧変動に対して電源電圧を安定に維持する。これにより、電源電圧の供給についても共通バスラインの代りに渡り配線を利用できるようになる。
【００３０】
【発明の効果】
本発明によれば、額縁寸法および製造コストを不必要に増大させることなくより大きな画面サイズあるいはより高い解像度を得ることができる。
【図面の簡単な説明】
【図１】本発明の一実施形態に係るアクティブマトリクス型液晶表示装置を概略的に示す平面図である。
【図２】図１に示す信号線ドライバの構造を概略的に示すブロック図である。
【図３】図２に示す各ドライバＩＣの構成を詳細に示す回路図である。
【図４】図３に示すデューティサイクルレギュレタとして用いられるＰＬＬ回路の構成を示す回路図である。
【図５】図４に示す電圧制御可変周波数発振回路の構成を示す回路図である。
【図６】図５に示す電圧制御可変周波数発振回路の動作を示すタイムチャートである。
【図７】図５に示すデューティサイクルレギュレタとして用いられるＤＬＬ回路の構成を示す回路図である。
【図８】図７に示す電圧制御遅延回路の構成を示す回路図である。
【図９】図７に示すＤＬＬ回路の動作を示すタイムチャートである。
【図１０】図２に示すドライバＩＣがアレイ基板上に実装されたときの配線状態を示す斜視図である。
【図１１】図２に示す渡り配線を電源ラインにも適用する場合に各ドライバＩＣに付加される電圧安定化回路を説明するための回路図である。
【図１２】図１１に示す電圧安定回路を持つドライバＩＣがアレイ基板上に実装されたときの配線状態を示す斜視図である。
【図１３】従来の液晶表示装置の信号線ドライバの構造を概略的に示すブロック図である。
【符号の説明】
１…ドライバＩＣ
２…入力パッド部
３…出力パッド部
４…バッファアンプ
５…ラッチ回路
６…デューティサイクルレギュレタ
７…ラッチ回路
８…バッファアンプ
９…アレイ基板
１０…渡り配線
２２…液晶パネル
２３…信号線ドライバ
ＣＴ…制御ロジック
Claims (7)
- 複数の液晶画素のマトリクスアレイ、前記複数の液晶画素の行に沿って形成される複数の走査線、および前記複数の液晶画素の列に沿って形成される複数の信号線を有する液晶パネルと、
前記複数の走査線の各々を介して１行の液晶画素を選択し、前記複数の信号線を介して選択行の液晶画素の電圧を制御する駆動回路とを備え、
前記駆動回路は前記複数の信号線を順次駆動する信号線ドライバを含み、前記信号線ドライバは少なくともクロック信号および表示信号を伝送する渡り配線によりカスケード接続され各々クロック信号に同期して表示信号を順次所定数の信号線に供給する複数のドライバＩＣを有し、各ドライバＩＣは次段のドライバＩＣに出力されるクロック信号のデューティ比を調節することによりクロック信号波形を整形するクロック波形整形回路を有する液晶表示装置。 - 前記液晶パネルは前記複数の信号線が形成されるガラス板を有し、前記渡り配線は前記ガラス板上に形成される請求項１に記載の液晶表示装置。
- 前記複数のドライバＩＣは前記渡り配線に前記ガラス板で接続される半導体ベアチップである請求項２に記載の液晶表示装置。
- 前記液晶パネルは前記複数の信号線が形成されるガラス板を有し、前記渡り配線は前記ガラス板上に配置されたフレキシブル基板上に形成される請求項１に記載の液晶表示装置。
- 前記クロック波形整形回路はクロック信号のデューティ比を１：１に調整するデューティサイクルレギュレタを備える請求項１に記載の液晶表示装置。
- デューティサイクルレギュレタはＰＬＬ回路により構成される請求項１に記載の液晶表示装置。
- デューティサイクルレギュレタはＤＬＬ回路により構成される請求項１に記載の液晶表示装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25865397A JP3699811B2 (ja) | 1996-09-24 | 1997-09-24 | 液晶表示装置 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8-251593 | 1996-09-24 | ||
| JP25159396 | 1996-09-24 | ||
| JP25865397A JP3699811B2 (ja) | 1996-09-24 | 1997-09-24 | 液晶表示装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10153760A JPH10153760A (ja) | 1998-06-09 |
| JP3699811B2 true JP3699811B2 (ja) | 2005-09-28 |
Family
ID=26540265
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25865397A Expired - Fee Related JP3699811B2 (ja) | 1996-09-24 | 1997-09-24 | 液晶表示装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3699811B2 (ja) |
Families Citing this family (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4783890B2 (ja) | 2000-02-18 | 2011-09-28 | 株式会社 日立ディスプレイズ | 液晶表示装置 |
| JP5192026B2 (ja) * | 2000-02-18 | 2013-05-08 | 株式会社ジャパンディスプレイイースト | 液晶表示装置 |
| JP3779522B2 (ja) * | 2000-03-15 | 2006-05-31 | 株式会社日立製作所 | 液晶表示装置 |
| JP3827917B2 (ja) | 2000-05-18 | 2006-09-27 | 株式会社日立製作所 | 液晶表示装置および半導体集積回路装置 |
| JP3739663B2 (ja) | 2000-06-01 | 2006-01-25 | シャープ株式会社 | 信号転送システム、信号転送装置、表示パネル駆動装置、および表示装置 |
| JP2002022788A (ja) * | 2000-07-04 | 2002-01-23 | Yamato Scient Co Ltd | 液晶表示器の検査用信号分配装置 |
| US7098901B2 (en) | 2000-07-24 | 2006-08-29 | Sharp Kabushiki Kaisha | Display device and driver |
| JP3618086B2 (ja) | 2000-07-24 | 2005-02-09 | シャープ株式会社 | 複数の列電極駆動回路および表示装置 |
| JP3779687B2 (ja) | 2003-01-29 | 2006-05-31 | Ｎｅｃエレクトロニクス株式会社 | 表示装置駆動回路 |
| JP3802492B2 (ja) | 2003-01-29 | 2006-07-26 | Ｎｅｃエレクトロニクス株式会社 | 表示装置 |
| JP2004294752A (ja) * | 2003-03-27 | 2004-10-21 | Toshiba Matsushita Display Technology Co Ltd | Ｅｌ表示装置 |
| JP5211591B2 (ja) * | 2007-09-10 | 2013-06-12 | セイコーエプソン株式会社 | データ線駆動回路、電気光学装置及び電子機器 |
| JP4507126B2 (ja) | 2007-10-29 | 2010-07-21 | ソニー株式会社 | 偏光板の製造方法 |
| JP5796944B2 (ja) | 2010-10-04 | 2015-10-21 | ラピスセミコンダクタ株式会社 | 表示パネル駆動装置 |
| CN103857106B (zh) | 2012-11-29 | 2016-05-18 | 利亚德光电股份有限公司 | Led驱动电路及控制系统 |
| WO2016084544A1 (ja) * | 2014-11-25 | 2016-06-02 | ソニー株式会社 | 画素ユニット、表示パネル、および信号伝送方法 |
-
1997
- 1997-09-24 JP JP25865397A patent/JP3699811B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH10153760A (ja) | 1998-06-09 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100294281B1 (ko) | 액정표시장치 | |
| JP3699811B2 (ja) | 液晶表示装置 | |
| US7868860B2 (en) | Liquid crystal display device | |
| US8547318B2 (en) | Driving method for display device | |
| US6831622B2 (en) | Circuit and method for driving electro-optical panel, electro-optical device, and electronic equipment | |
| US8786533B2 (en) | Pulse output circuit, shift register and display device | |
| JP3291249B2 (ja) | アクティブマトリクス型液晶表示装置およびそれに用いる基板 | |
| US10146095B2 (en) | Display device | |
| US20050168426A1 (en) | Liquid crystal display | |
| JP4099991B2 (ja) | 表示ドライバ及びそれを使用した表示装置 | |
| US20040239655A1 (en) | Display drive control system | |
| US7847759B2 (en) | Semiconductor circuit, driving circuit of electro-optical device, and electronic apparatus | |
| US7551156B2 (en) | Liquid crystal display device | |
| US20120026420A1 (en) | Liquid crystal display device | |
| US7012667B2 (en) | Liquid crystal display device | |
| US6380918B1 (en) | Liquid crystal display device | |
| JP4269590B2 (ja) | 電気光学パネルの駆動回路、駆動方法、電気光学装置および電子機器 | |
| JP2001134238A (ja) | 表示装置 | |
| JP3823577B2 (ja) | 液晶表示装置 | |
| JP3286513B2 (ja) | 表示装置 | |
| JP4483341B2 (ja) | 電気光学装置及び電子機器 | |
| JP2596495Y2 (ja) | 液晶パネル駆動ｉｃおよびその実装方法 | |
| JPH07294873A (ja) | 液晶表示装置 | |
| KR20060024125A (ko) | 표시 장치용 박막 트랜지스터 패널 | |
| JP2004279790A (ja) | 表示装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20050616 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20050705 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20050711 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313117 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090715 Year of fee payment: 4 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090715 Year of fee payment: 4 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100715 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100715 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110715 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120715 Year of fee payment: 7 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120715 Year of fee payment: 7 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120715 Year of fee payment: 7 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130715 Year of fee payment: 8 |
|
| LAPS | Cancellation because of no payment of annual fees |