以下、本発明の実施の形態について、実施例の図面を参照して詳細に説明する。図1は本発明による液晶表示装置の第1実施例の構成を模式的に説明する液晶パネルの要部平面図である。液晶パネルを構成する下側基板(ガラス基板)SUB1の略々全域を表示領域ARが占めている。そして、下辺の外縁にドレインドライバIC2が実装されている。(なお、ドレインドライバIC2は上辺の外縁に実装してもよく、あるいは上下辺の外縁にドレインドライバの奇数番目と偶数番目を振り分けて実装したものにも本発明は同様に適用できる)。
図1の左辺の外縁には低電圧差動信号受信回路を一体化した表示制御装置を構成するタイミングコンバータTCONが実装されている。タイミングコンバータTCONは、所謂LVDS(低電圧差動信号)回路一体型である。しかし、従来からのTCONを用いてもよい。
また、図示しないが、複数のゲートドライバIC1がドレインドライバと同様に下側基板SUB1に直接実装されている。ドレインドライバIC2を実装した下側基板SUB1の外縁にはクロック、表示データ、階調電圧等のデータ(図では単にデータと表記、以下同じ)を複数のドレインドライバIC1に供給するためのデータ配線がドレインドライバIC2を連続的に結合するように形成されている。これらの配線のうち、クロックと表示データ配線の始端は左辺の外縁に実装されたTCONに接続されている。
ドレインドライバIC2は、その下面に有する接続接点で上記配線に接続され、下流のドレインドライバに対してバケツリレー方式で表示データ、画素クロック、階調電圧等のデータを供給する。各ドレインドライバIC2は表示領域ARから遠い側においてドレイン線DLと接続されている。また、このドレインドライバIC2への電源配線(接地配線も含む)は図2で後述するゲートドライバ側のフレキシブルプリント基板FPC1に形成した配線に接続されている。
図1の左辺の外縁には、I/F基板すなわちインターフェース基板PCB(図45参照)から表示信号、同期信号、電源電圧を取り込むための端子を有し、フレキシブルプリント基板FPC1(図45参照)を介して上記インターフェース基板PCBに接続されている。
図2は図1に示した本発明の実施例におけるドレインドライバ側にフレキシブルプリント基板を設置した状態を説明する液晶パネルの要部平面図である。FPC1はゲートドライバ側のフレキシブルプリント基板である。この図では図1に示した配線の幾つかは図示を省略してある。ドレインドライバ側のフレキシブルプリント基板FPC2は、主として電源の配線を行う機能を有するもので良いため、配線数が少なく、多層配線構造とする必要もないため、組み立てのための幅(液晶パネルへの圧着に必要なサイズ)Wを持つのみでよい。したがって、従来のものに比較して大幅なコスト低下、かつ幅狭とすることができる。
さらに、ドレインドライバIC2の実装間隙にフレキシブルプリント基板FPC2の一部を突出させ、この突出部分にパスコン(チップコンデンサ)CHCなどの電子部品を搭載することができる。
なお、上記ではドレインドライバ側の構成についてのみ説明したがゲートドライバ側についても同様の構成とすることができる。
本実施例によれば、従来の液晶表示装置に用いている高価な多層構造のフレキシブルプリント基板を必要としなくなるため、液晶表示装置全体の大幅なコスト低下とを実現でき、またフレキシブルプリント基板を幅狭とすることが容易であるため、ドライバ(ドレインドライバやゲートドライバ)のCOG方式(または、FCA方式:フリップチップ方式)と相まって狭額縁化が容易に実現できる。
従来のドレインドライバは入力される階調電圧の本数よりも多くの階調数の電圧を出力するようになっている。例えば、入力が5本(正負で計10本)で出力は64階調(正負で計128レベル)。
ドレインドライバには、上記の多階調電圧を実現するために、分圧回路を設けている。図3はドレインドライバに設けられている分圧回路の1例の説明図である。IC2はドレインドライバであり、分圧回路はラダー抵抗で構成してある。ラダー抵抗に入力した階調電圧(Vref1、Vref2) を抵抗分割して多数の電圧出力を作成する。なお、このような抵抗分割以外に、容量分割を用いるものもある。
しかし、この構成では、一方の階調電圧入力Vref1(V0)から他方の階調電圧入力Vref2(V1)に流入電流iが流れ、入力した階調電圧(Vref1、Vref2) が変動し、その分割出力である階調電圧出力が変動して表示むらを招く。
このような階調電圧出力の変動を回避するため、本発明では階調電圧の入力側にバッファアンプ(オペアンプ)を挿入した。
図4は本発明の実施例におけるドレインドライバIC2の分圧回路の他の例の説明図である。図示したように、階調電圧Vref1、Vref2の各入力側にバッファアンプBAを設置した。この構成により、分圧回路(ラダー抵抗回路)に流れる電流はバッファアンプBAから供給される。そのため、図3で説明したように一方の階調電圧入力Vref1(V0)から他方の階調電圧入力Vref2(V1)に流入電流iが流れることがなく、抵抗分割で作成される階調電圧出力に変動が生じない。
バッファアンプBAの入力側のインピーダンスは極めて高いので、階調電圧入力Vref 端子からの流入電流はほぼ無視できる。したがって、薄膜トランジスタ基板(TFT基板)SUB1上の高抵抗配線を使用しても階調電圧入力Vref が変動することによる表示むらの発生は阻止される。
図5は本発明の実施例における薄膜トランジスタ基板上に形成した配線とドレインドライバの実装例の説明図である。図5では、隣接する2個のドレインドライバIC2、IC2を示してある。GVLは分圧回路を示し、図6で後述する階調電圧生成回路に相当する。薄膜トランジスタ基板SUB1に形成した配線(図中、TFT基板上の配線として示す)に各ドレインドライバIC2、IC2が図示した構成で接続される。TFT基板上の階調電圧入力配線と各ドレインドライバIC2、IC2の分圧回路GVLの入力端子の間にはバッファアンプBAが挿入されている。
なお、この実施例では、階調電圧入力配線(Vref 配線)は、前記したように正負各5本で計10本からなるが、これに限らないことは言うまでもない。
図6は本発明による直列供給方式のドレンドライバの詳細構成例を説明する概略回路図である。図6中、複数のドレインドライバIC2,・・が下側基板に形成された配線で直列接続されている。図の左側のIC2は前段のドレインドライバ、右側のIC2が次段のドレインドライバである。
ドレインドライバIC2には、前段のドレインドライバから入力した表示データDATA0,DATA1、クロックCL1,CL2、反転信号M、階調電圧V0,V1は、ドレンドライバ間を接続する下側基板上の配線を通して次段のドレインドライバIC2に供給される。
なお、本実施例では、本来表示データ線は18本存在するが、説明を簡略化するためDATA0、DATA1の2本分のみ示してある。同様に、階調電圧配線も10本中の2本のみ示した。
各ドレインドライバIC2は、フリップフロップFF1a,FF1b、階調電圧生成回路GVL、クロック制御回路CC、ラッチ回路(1)LT1、ラッチ回路(2)LT2、レベルシフタLS、デコーダDEC、バッファアンプBAなどで構成される。
表示データDATA0,DATA1はフリップフロップFF1a,FF1bを介してラッチ回路(1)LT1にラッチされ、クロック制御回路の制御の下にラッチ回路(2)LT2、レベルシフタLSを通してデコーダDECに取り込まれ、階調電圧生成回路GVLからの階調電圧に基づいて所定の表示電圧に変換される。デコーダDECの出力はバッファアンプBAを通して液晶パネルのドレイン線DLに印加される。
図7は本発明による直列供給方式のドレンドライバの他の構成例を説明する概略回路図である。この構成は画素クロックであるCL2を2相クロックCL2−A,CL2−Bとしたものであり、この点を除いて図6と同様である。
図8は本発明による直列供給方式のドレンドライバのさらに他の構成例を説明する概略回路図である。この構成は、画素クロックCL2を2相として表示データを2群に分割して取り込むようにしたものであり、この点を除いて図7と同様である。
ドライバ間を接続する配線を伝播する信号(クロック、データ)は当該配線の抵抗が高すぎると波形が鈍り、データの正常な取り込みができなくなる。また、あまり低抵抗であると、信号伝送の際に発生する高周波成分が干渉電磁波すなわち不要輻射(EMI)を発生させてしまう。本構成では、ドレインドライバIC1間を接続する配線にEMIフィルタ等の対策部品を挿入することができない。これを解決するために、本発明では、波形を次のように対策した。
図9は本発明の液晶表示装置の第2実施例を説明するドライバ間を接続する信号配線を伝播する信号の時定数を説明する波形図である。図中、(a)の波形は画素クロック、(b)の波形は表示データを示す。なお、この波形は、画素クロックCL2の立ち下がりエッジでデータを取り込む方式の場合である。
tcycle は画素クロックの周期であり、このクロックの立ち下がりに同期してデータが取り込まれるが、信号配線の時定数τが、概ねτ=(tcycle −tsetup −thold)/2となるようにして、適度に波形を鈍らせるようにした。これは、「ドライバが正常に動作するタイミングマージンを確保した上で、ぎりぎりまで波形を鈍らせる」という観点で設定した条件である。
ここで、tsetup とtholdは、ドレインドライバが正常にデータを取り込むための必要最低セットアップ時間およびホールド時間である。
本実施例により、ドライバの正常な動作を確保することができ、また、波形を鈍らせることでEMIを低減することができる。
ところで、バケツリレー方式のドライバ構成では、ドライバ内の信号遅延分だけ各信号が遅延するが、その遅延量は信号線ごとにばらつきを持っている。このばらつきは、ドライバ設計上のばらつき、製造ばらつき、動作温度条件等の雰囲気による動作変動に起因するばらつきなどがある。
この遅延量のばらつきが大きくなると、ドライバに必要とするタイミングマージンを満足できなくなり、ドライバが正しいデータを取り込めなくなる恐れがある。したがって、単にバケツリレー方式でドライバIC(特に、ドレインドライバ)を接続しただけでは各ドライバごとに遅延量が累積して行き、後段のドライバほどデータ等の取り込み動作が不安定になる。図6乃至図8のように入力側にフリップフロップFF1a,FF1bを設けたことでもある程度の遅延をカバーできるが、本発明ではさらに下記のような構成とした。
図10は本発明の液晶表示装置の第3実施例を説明するドレインドライバの内部回路の構成例を説明する概略回路図である。なお、全体構成は前記図6乃至図8に示してあるので、ここでは、要部のみを図示した(以降の図でも同様)。図中、IC2はドレインドライバであり、その内部の入力側(前段のドライバ側)のフリップフロップFF1a,FF1bに加えて、出力側(次段のドライバ側)にも、それぞれフリップフロップFF2a,FF2bを設けた。
表示データの配線数は、例えばXGAで20本+α(クロックCL1の反転信号等を含む)であり、この信号数だけのフリップフロップ(FF1a,FF1b、FF2a,FF2b)が入力側と出力側にそれぞれ設けられることになる。
前段ドレインドライバからのデータはフリップフロップFF1a,FF1bで画素クロックCL2と同期してラッチ回路(1)LT1に取り込まれる。そして、次段のドレインドライバへは、フリップフロップFF2a〜FF2bでクロックCL2と同期して出力させる。
上記のフリップフロップは、図ではD型で示してあるが、これに限らず、他の形式のフリップフロップでもよい。また、出力側にのみフリップフロップFF2a,FF2bを設置した構成でもよい(図示は省略)。
本実施例により、ドライバ毎に遅延量が蓄積することがないので、全てのドライバが正常に動作可能となり、データの誤取り込みなどが回避されて安定した表示を得ることができる。
上記のドレインドライバの表示データの取り込みは画素クロックの立ち下がりに同期して行っているが、画素クロックの1周期で1データの取り込みであるため、解像度が高くなるほど画素クロックの周波数は高くなり、EMI(外部への電磁波干渉)の問題が無視できなくなる。本発明では、下記のようにすることでEMIを低減した。
図11は本発明の液晶表示装置の第3実施例を説明するドレインドライバの表示データ取り込みの際の波形図である。本実施例では、図6に示した回路構成で、画素クロック(a)の立ち上がりと立ち下がりの両エッジで表示データ(b)を取り込むようにした(デュアルエッジ取込み)。すなわち、表示データ(b)の前半は画素クロック(a)の立ち下がりエッジで、その後半は画素クロックの立ち上がりエッジで取り込む。図中、VIH、VIL、tsetup 、tholdは図9と同様である。本実施例により、画素クロック周波数は半分となり、その分だけEMIを低減することができる。
上記した画素クロックのデュアルエッジによる表示データの取込みの場合、上記図10で説明したようなタイミングの信号をドレインドライバから出力することが困難な場合がある。動作中のクロックが通常の半分の周波数しかないため、出力段のフリップフロップFF2a,FF2bにおいて次段のドレインドライバに出力する表示データを変化させるタイミングが存在し難いからである(通常のシングルエッジの場合は、ドレインドライバが表示データの取込みに使っていない側のクロックエッジのタイミングで表示データを変化させれば良いので問題はない。例えば、図10の場合は画素クロックの立ち上がりエッジのタイミングで出力データを変化させる)。
図12は本発明の液晶表示装置の第4実施例を説明するドレインドライバの内部回路の構成例を説明する概略回路図である。本実施例では、クロック配線(クロックライン)の出力段に遅延素子dLを設置した。この遅延素子は、例えば複数のインバータ回路を直列に接続するなどの既知の手段で構成できる。
図13は図10の構成でデュアルエッジによるデータの取込みを行おうとしたときの表示データと画素クロックの波形図である。図13に示したように、この場合、セットアップ時間tsetup /ホールド時間tholdは確保できない。
図14はデュアルエッジによる表示データの取込みにおける画素クロックを遅延素子dLで遅延させた。またドレインドライバ間を接続する配線抵抗を調整してセットアップ時間tsetup /ホールド時間tholdを調整した場合の波形図である。これにより、データ取込みのためのタイミング要件を確保できる。
配線抵抗の調整は、レーザトリミングなどの既知の手段を用いて配線幅、長さ、厚さを変えたり、または配線材料材料を異ならせることで実現できる。これにより、配線遅延量を調整できる。
一般に、デジタルICはデータの取込み時のセットアップ時間tsetup とホールド時間tholdに関し、両者の合計時間はある程度必要であるが、一方を犠牲にして他方を短くするという設計上の工夫は比較的容易である。そこで、必要なセットアップ時間を0(あるいは、それ以下)にする構成として置くことで(その分、必要ホールド時間は長くなるが)図13に示したような波形であっても、問題なく表示データの取込みが可能となる。勿論、セットアップ時間を犠牲にして、ホールド時間を0以下にしてもよい。
本実施例により、ドレインドライバの表示データ取込み時に必要なセットアップ時間(または、ホールド時間)が0以下であることで、表示データ送出側に特別な工夫を必要とせずにデータ取込み時のセットアップ時間tsetup /ホールド時間tholdを確保できる。
図15は本発明の液晶表示装置の第5実施例を説明する表示データと画素クロックの波形図である。図15に示したように、TCONから位相が90度異なる2相の画素クロックA,Bを供給し、ドレインドライバから次段のドレインドライバへの表示データの出力に際し、一方の画素クロックのエッジに同期して出力するデータを変化させ、他方の画素クロックを次段のドレインドライバ用の動作クロックとして送出する。すなわち、図中、Aで示すクロックAの両方のエッジに同期して出力するデータを変化させる。受ける側はBに示したクロックBの両方のエッジに同期して表示データを取り込む。これによって、クロック配線を1本増やすだけで次段のドレインドライバが表示データを取り込む際のセットアップ/ホールド時間を確保できる。
図16は本発明の液晶表示装置の第6実施例を説明する表示データと画素クロックの波形図である。図16に示したように、表示データ入力端子および出力端子をそれぞれ2組に分け、2相の画素クロックの一方で1組目のデータをラッチし、もう一方で2組目のデータをラッチする。図中、Aで示したデータ群AはクロックAの両方のエッジに同期して出力するデータを変化させる。受け側は、Bに示したクロックBの両方のエッジに同期して表示データを取り込む。
データ群Bは、図中、Cで示したように、画素クロックBの両方のエッジに同期して出力するデータを変化させ、受側はDに示したように、画素クロックAの両方のエッジに同期してデータを取り込む。
表示データ用の配線を2組に分けて別々のタイミングで変化させることで、電源、接地(GND)が安定し、EMIを低減することができる。
図17は本発明の液晶表示装置の第7実施例を説明するドレインドライバの説明図であり、(a)はドレインドライバの内部回路の構成例を説明する概略回路図、(b)はドレインドライバの配列と動作の説明図である。
本実施例では、(a)に示したように、ドレインドライバIC2の表示データ出力と画素クロック出力にゲートGATa,GATb、GATcを設けた。これらのゲートGATa,GATb、GATcは、ドレインドライバIC2が自身の表示データを取り込んでいる間は次段のドレインドライバへの表示データ、画素クロック線への当該データ、クロックの供給を禁止し、自身の内部レジスタすなわちラッチ回路(1)LT1が満杯になった時点で次段のドレインドライバへの表示データ、画素クロックの供給を開始する。
図17の(b)に示した構成において、ドレインドライバIC2で構成した各ドレインドライバDD1乃至DD5・・・の出力側には上記(a)に示したゲートGATa,GATb、GATcからなるゲートGAT1乃至GAT5が設けられている。タイミングコンバータTCONは、先ずドレインドライバDD1のための表示データを出力する。この際、当該ドライバDD1のゲートGT1は禁止されており、次段のドレインドライバDD2への出力端子は非駆動となっている。当然、ドレインドライバDD2以降のドレインドライバDD3,DD4,・・・の全ては動作せず、休眠状態にある。
ドレインドライバDD1は自身が取り込むべき表示データの取込みを終了した時点でゲートGAT1を開き、ドレインドライバDD2の出力端子を駆動して当該ドレインDD2への表示データの取込みを開始させる。この状態では、ドレインドライバDD1とDD2が動作状態にある(DD1はデータを送っているだけ)。
ドレインドライバDD2は自身の表示データ取込みを終了した時点でドレインドライバDD3へのデータ線を駆動状態とする。以下、同様にして順次ドレインドライバDD3,DD4,・・・に表示データを供給する。
このように構成したことによって、各ドレインドライバは余分な動作をすることがなく、低消費電力化を図ることが可能となる。また、外部機器へのEMIも低減される。
なお、図17では、ドレインドライバの表示データの入力側と出力側にフリップフロップFF1a,FF1b、FF2a,FF2bを備え、画素クロック線の出力側に遅延素子DLを設けているが、前記したフリップフロップFF1a,FF1b、FF2a,FF2bはデータの入力側と出力側の何れかにのみ設けた構成、あるいは遅延素子dLを設けない構成とすることもできる。
これの詳細な構成は、前記図6乃至図8に示したドレインドライバの各表示データ出力側と画素クロック出力側に図17に示したゲートGATa,GATb、GATcを追加したものに相当する。
本発明の第8実施例として、次のような動作を行わせる構成とした。ドレインドライバはタイミングコンバータTCONからの画像クロックの入力が開始されると、自身の表示データ取込みは行わずに、次段のドレインドライバへの信号の伝送のみを行う。そして、次段のドレインドライバからのキャリー信号を受けることで初めて自身の表示データの取込みを開始する構成とする。
このとき、次段の表示データ配線と画素クロック配線の駆動を停止する。その後、自身の内部レジスタが満杯になった時点で前段のドレインドライバにキャリー信号を送る。この繰り返しで、タイミングコンバータTCONから遠い側に位置する(遠端)ドレインドライバから表示データを詰め込んで行く。
一般的なドレインドライバICでは、当該ドライバを液晶パネルの上下どちらの側にも実装できるように、入力された表示データを内部レジスタ(ラッチ回路)のどちらの側から詰め込んで行くかを選択できる機能を備えている。本実施例では、基本的に信号の流れが一方向なので、内部レジスタへ詰め込む順番を変えただけでは上記の機能は実現できない。そこで、順次直列に接続されたドレインドライバ群の遠端のドレインドライバICが先ず表示データの受取りを始め、その内部レジスタが満杯になったら順次一つ前段のドレインドライバICにキャリー信号を送る。キャリー信号を受け取ったドレインドライバICは自分の番であることを認識して、表示データを内部レジスタに取込み始める。このとき、ドレインドライバICは、もはや不要になった次段へのデータ線の駆動を停止する。この構成は、図17の構成をベースにして実現できる。
本発明の第9実施例として、次のような動作を行わせる構成とした。すなわち、前記各実施例の説明において、タイミングコンバータTCONは、最終データを送出後、少なくとも「1ドライバ当たりの内部レイテンシ×ICチップ数」分のクロックを余分に出力し、その後クロック出力を停止する。
図10に示したような内部構成のドレインドライバの場合、各フリップフロップ毎の動作に1クロック必要である。この場合、あるドライバに入力されたデータが次段のドライバへと出力されるまでに数クロック必要となる(図10の構成では2クロック必要)。
したがって、タイミングコンバータTCONから見て遠端のドレインドライバにデータを送る場合には、上記TCONがデータを出力してから遠端のドレインドライバにそのデータが届くまでに「各ドレインドライバごとに必要なクロック数×ドレイン数」だけのクロックが必要となる。
少なくともこれだけのクロックは必須であるが、その後は必ずしもクロックは必要なくなるので、TCONからの出力を停止してしまえば、低消費電力で、かつEMIの低減が可能となる。
図18は本発明の第10実施例を説明する液晶パネルの模式平面図である。上記の各実施例におけるタイミングコンバータTCONを液晶パネルPNLの一方の基板、本実施例は、下側基板であるTFT基板SUB1上に、所謂ベアチップ実装したものである。
タイミングコンバータTCONは、液晶表示装置に使用される電子部品の中でも、最もサイズ(パッケージサイズ)が大きい部類の部品であり、液晶表示装置の小型化を実現するにあたっての大きな障害の一つである。
本実施例では、このタイミングコンバータTCONを液晶パネルPNLの下側基板SUB1上にベアチップ実装した。その実装位置は、スペース効率から見てドレインドライバIC2実装辺とゲートドライバIC1実装辺が隣接するコーナ部が好適であるが、この場所に限るものではない。しかし、タイミングコンバータTCONの出力信号はドレインドライバとゲートドライバの両方に入力されるので、その両ドライバに近い位置であるコーナ部に実装することで、配線長が短縮でき、またEMIも低減される。本実施例により、液晶表示装置の小型化が容易になる。
本発明の第11実施例として、上記のタイミングコンバータTCONをLVDSレシーバ一体型とした。LVDS一体型TCONでは、そうでないものに比べて入力端子の数が大幅に少ない。LVDS一体型でないTCONを液晶パネルの基板に直接実装しても、インターフェース基板にTCONを搭載した従来のものに比べて、液晶パネルとインターフェース基板とを接続するための端子数はあまり変わらない。しかし、本実施例のように、LVDS一体型としたTCONを液晶パネルの基板に直接実装することにより、上記端子数は大幅に少なくなる。これにより、接続ピッチの拡大で信頼性を向上でき、また接続用のコネクタのピン数が低減され、原価低減も可能となる。
本発明の第12実施例として、図6乃至図8に示したように、ドレインドライバの階調電圧V0,V1の入力端にバッファアンプBAを設け、階調電圧もドレインドライバ間で順次直列方式、所謂バケツリレー方式で供給するようにした。
表示データ入力に次いで本数の多いのが階調電圧入力である。これをフレキシブルプリント基板FPCで配線する必要がなくなれば、さらにコスト低下となる。しかし、液晶パネル上の配線抵抗は高く、また階調電圧入力端子にはある程度の電流が流れるのが通常であるため(所謂、R−DAC方式、C−DAC方式の何れの場合でも同様)、この電流と液晶パネル上の抵抗値により階調入力電圧が所望の電圧からシフトしてしまう。これでは、ドレインドライバ毎の表示にむらが生じてしまう。
これに対し、本実施例のように、階調電圧入力端子にバッファアンプを設置することにより、上記入力電流を無視できるレベルに低減することができ、表示むらの発生が回避される。
なお、ドレインドライバの階調電圧入力側にサンプル・ホールド回路を設けて、複数の階調電圧を時分割で供給するように構成してもよい。通常、階調電圧入力端子は10乃至20本ほどあるが、時分割入力とすることで1本の階調電圧入力端子で済む。この場合は、表示制御装置から出力される階調電圧を直列形式とする。これは、既知の回路構成技術で実現できる。これにより、配線数が少なくなり、液晶パネルの額縁サイズの縮小とコスト低減が可能となる。
図19は本発明の第13実施例を説明するドレインドライバの端子配列の模式図である。本実施例では、ドレインドライバIC2の出力端子のうちの液晶パネル駆動用端子(ドレイン線駆動端子)をドレインドライバIC2チップの長辺両側に振り分けてその端子バンプがチップの両長辺内にまんべんなく配置されるようにした。一方、前段および次段のドレインドライバとの間での信号に遣り取りを行うための端子バンプは当該チップの短辺両側に配置する。
端子バンプがICチップ内に偏在していると、ACF(異方性導電フィルム)での接続時に、圧力が各端子バンプに均一に加わらず、結果として接続不良を招く。
本実施例の構成としたことにより、端子バンプ面積の偏りが緩和されるため、信頼性の高い接続が可能となる。
図20は本発明の第14実施例を模式的に説明する液晶パネルの要部平面図であり、液晶パネルを構成する下側基板(ガラス基板)SUB1の略々全域を表示領域ARが占めている。そして、下辺の外縁にドレインドライバIC2が実装される端子配線が形成されている。図20中、IC2AはドレインドライバIC2の実装位置を示す。
図20に示したように、ドレイン線DLをドレインドライバIC2の実装位置IC2Aの下(当該ICの腹の下)を通して液晶パネルPNLの下側基板SUB1の端部まで引回し、製造工程で必要とされ、その後切断除去される基板部分に形成した短絡配線(共通配線)STに接続しておく。液晶パネルの製造段階で、短絡配線STを下側基板SUB1の切断除去時に切断するときに、ドレイン線DLは個々に分離される。
液晶パネルPNLの製造工程では、静電気の影響による薄膜トランジスタTFTの特性が変動し、画質上の不良の発生を招くことを防止するために、図17に示したような各ドレイン線を短絡する短絡配線(共通配線)STを下側基板SUB1の切り落とし部分に形成してある。従来の液晶パネルでは、この短絡配線(共通配線)STをドレインドライバのチップ搭載部(当該チップの腹の下)に配置し、チップの実装直前にレーザ等で切断していた。
本実施例では、下側基板SUB1の端面に近い側の辺に入力端子バンプが形成されないため、上記ドレイン線DLをチップの腹の下を通して最終的に切断除去される位置に設けた短絡配線(共通配線)STに接続した。
ちなみに、TCPを用いる方式ではもともと図20のようにドレイン線と短絡配線(共通配線)STが形成されているが、FCA実装とする場合は、従来の構成を用いたものでは入力端子バンプが邪魔して、各出力配線を下側基板SUB1の端辺まで導出させることができなかったため、上記のようなレーザ等による切断が不可欠であった。
本実施例の構成により、短絡配線(共通配線)STをレーザ等で切断する必要がなく、工程数が削減され、低コスト化が可能となる。
図21は本発明の第15実施例を模式的に説明する液晶パネルの要部平面図であり、液晶パネルを構成する下側基板(ガラス基板)SUB1の略々全域を表示領域ARが占めている。そして、下辺の外縁にドレインドライバIC2が実装される端子配線が形成されている。
図21に示したように、液晶パネルの下側基板SUB1上にはドレインドライバIC2間を接続する画素クロック、表示データおよび階調電圧の各配線が形成されている。そして、各ドレインドライバIC2への電源、接地(GND)端子は下側基板SUB1に端縁に直交する方向に当該ドレインドライバIC2実装位置からdだけ突出して形成されている。
本実施例におけるFPCは上記電源、接地(GND)端子に電源電圧供給線と接地線を有し、その幅Wは下側基板SUB1の端縁とドレインドライバIC2との実装位置間に収まる寸法とされ、外部プリント基板との接続部(ゲートFPCに隣接する部分)以外は液晶パネルの裏面に折り曲げる必要の無い幅で、下側基板SUB1への圧着部分とほぼ同様の幅とされている。
従来のFPCには画素クロック、表示データおよび階調電圧配線および電源、接地(GND)線が形成されており、液晶パネルからはみ出た部分を液晶パネルの裏面に折り曲げて収納していた。
本実施例のフレキシブルプリント基板FPC2には、電源線(接地線を含む)のみが形成されており、図示したサイズでよく、多層配線も必要としないため、低コスト化できる。
なお、上記のフレキシブルプリント基板FPC2は、として、下側基板SUB1への圧着部分の裏面に配線を形成することで、シンプルな構成とすることが可能となる。
図22は本発明の第16実施例を模式的に説明する図21と同様の液晶パネルの要部平面図である。本実施例では、ドレインドライバ側のFPCの一部、すなわちドレインドライバIC2の配列方向の間隙に配置できる突出部PRJを形成し、この突出部PRJにチップコンデンサCHCなどの電子部品を搭載するようにした。
本実施例により、電子部品の搭載スペースを充分に確保でき、当該電子部品の実装作業を容易にすることができる。
図23は本発明の第17実施例を模式的に説明する液晶パネルの要部断面図である。図中、SUB2は液晶パネルの他方の基板(カラーフィルタ基板:CF基板)であり、前記各実施例の同一符号は同一部分に対応する。
本実施例では、図21あるいは図22に示したフレキシブルプリント基板FPC2を下側基板SUB1の端縁から僅かに(dだけ)外側に突出させたものである。液晶パネルの製造工程では、静電気は下側基板SUB1上の配線へ飛び込むケースが多い。特に、製造工程中で使用するカセットやトレイなどの搬送装置や器具に液晶パネルの端部が接触したときに静電気が侵入し易い。
本実施例の構成により、液晶パネルの端部、特にTFTを形成した下側基板SUB1が外部の搬送装置等に接触することを防止できるので、特に図17に示されたようにドレイン線DLが下側基板SUB1の端部まで延びている場合の静電気によるTFTのダメージを回避できる。この突出幅dは液晶パネルやフレキシブルプリント基板FPCのサイズあるいは厚みに応じて任意に設定できる。
また、図23において、そのフレキシブルプリント基板FPCに形成した配線のうち、接地線を最外側に配置することで、静電気の侵入をより効果的に阻止できる。
図24は本発明の第18実施例を模式的に説明する液晶パネルの要部平面図である。なお、下側に位置する基板は図示を省略してある。
本実施例では、ドレインドライバ間の表示データおよび画素クロックの直列供給方式を行う配線を、下側基板SUB1上に直接形成すると共に、ドレインドライバIC2チップの短辺、および長辺の一部から引き回したものである。この構成により、各配線間の間隔に余裕が生じ、配線密度が粗くなるので、製造コストを低減できる。
図25は本発明の第19実施例を模式的に説明する液晶パネルの要部平面図である。本実施例では、ドレインドライバIC2間を接続する表示データ配線、画素クロック配線、階調電圧配線はドレインドライバIC2の短辺側で接続するように形成し、電源配線をドレインドライバIC2の長辺の、短辺に近接する部分から上記表示データ配線、画素クロック配線、階調電圧配線の延在方向と略平行な方向、かつ隣接するドレインドライバIC2方向に形成した。
そして、この電源配線(接地線も含む)の形成部分(フレキシブルプリント基板FPC2との接続部を含む)がフレキシブルプリント基板FPC2の圧着部に位置するようにした。このとき、ドレインドライバIC2の短辺側の配線を液晶パネルの有効表示領域AR側に寄せて形成することで、電源配線およびフレキシブルプリント基板FPC2との接続部を下側基板SUB1の端縁から後退させることができ、額縁の狭小化をさらに進めることが可能となる。
図26と図27はドレインドライバの実装部を拡大して示す模式平面図であり、図26はドレインドライバの入力側半分、図27はドレインドライバの出力側半分を示す。
図26と図27において、IC2A1はサイズ仕様1のドレインドライバIC2の実装位置、IC2A2はサイズ仕様2のドレインドライバIC2の実装位置である。サイズ仕様1のドレインドライバIC2A1とサイズ仕様2のドレインドライバIC2A2とは、短辺サイズが異なる。以下の説明でサイズ仕様1とサイズ仕様2のドレインドライバの実装位置にかかわらない部分はIC2Aとして説明する。なお、このドレインドライバの出力側の端子およびバンプ配列は入力側と対称は配列となっているので、以下では、主として入力側について説明する。
このドレインドライバIC2の前段ドレインドライバ側の短辺側と表示領域AR側の短辺近傍の長辺に前段ドレインドライバから伝送される表示データ、各クロック信号、階調電圧信号の配線と入力バンプが配置されている。ANLはアナログ信号である階調電圧信号配線で、そのバンプは表示領域AR側の短辺近傍の長辺に配置されている。アナログ配線は多少高抵抗でもよいので、線幅を狭くして長辺に配置してある。
高速のデジタル信号である表示データ信号および画素クロック信号CL2の配線DFは低抵抗である必要から、前段ドレインドライバ側の短辺側と表示領域AR側の短辺近傍の長辺の一部に配置されている。フレームクロック信号CL1や反転信号Mなどの低速のデジタル信号配線DSは表示領域AR側の短辺近傍の長辺の上記階調電圧信号配線ANLと高速のデジタル信号配線DFの間に配置されている。
このドレインドライバの出力配線であるドレイン線DLのバンプBPは当該ドレインドライバの基板切断線側である基板外縁側に配置され、このバンプBPを通ってドレイン線DLが表示領域AR側および基板切断線の外側(切断除去される部分)に形成した共通線STに延びて配線されている。
ドレインドライバの短辺入力側に形成されるバンプBPは千鳥状に配列されている。同様にドレイン線DLの端子BPも千鳥状に配列されている。これらの千鳥配列のバンプは図27に示したように、ドレインドライバの出力側半分でも同様に配列されている。入力側短辺に形成したバンプBPは出力側短辺のバンプを平行移動させた配置にされている。
図28に示したように、ドレインドライバIC2の出力配線OUTは斜め配線で画素領域ARのドレイン線DLに接続される。したがって、配線長が場所によって大きく異なるので、斜め配線部の抵抗値に差が生じる。この抵抗値の“差”がある程度大きくなると、それによるドレイン波形の鈍りの“差”に起因して表示むらが生じてしまう。
従来は、上記の斜め配線の太さ(幅)を、当該斜め配線が長い部分(ドレインドライバチップの両端部)で大きく(広く)し、配線が短い部分(ドレインドライバチップの中央部)では細く(狭く)するなどの手段を施して、抵抗値が一定になるように調整している。
しかし、ドレインドライバチップ当たりの出力数を増やした場合、斜め配線部の抵抗値差が大きくなり過ぎて調整し切れなくなってしまう。この対策として、本発明では、次のような構成を採用した。
図29は本発明の液晶表示装置の第20実施例を説明するためのドレインドライバの出力配線構成の説明図であり、出力配線OUTをドレインドライバIC1の表示領域(画素領域)ARから遠い側の辺に設けたものである。すなわち、表示領域(画素領域)から斜めに引き延ばされる出力配線OUTをドレインドライバIC1の腹の下で画素領域ARから遠い側の辺まで延長して設けた。
このような配線とすることにより、図29のAで示した配線領域でも抵抗値差の調整が可能となり、当該抵抗値を一定に調整するための自由度が広がる。また、図29中に黒丸で示したように、当該配線の端子を千鳥状に配置すればドレインドライバIC1のバンプとの接続裕が大きくなる。そして、基板切断線の外側に静電気対策用の共通配線を設け、この共通配線に上記出力配線OUTを延長して接続することにより、当該共通配線と出力配線をレーザ切断する工程を省略できる。
ドレインドライバの基板外側の長辺の短辺近傍には電源端子が配置されている。この電源端子VCC、GND、VLCD は図示したように階段状に形成されている。なお、DM1、DM2、DM3はダミー端子、DBPはダミーバンプを示す。
そして、電源端子VCC、GND、VLCD のドレインドライバ側に形成するバンプは長辺に沿って2列に設けてあり、接続抵抗を低減している。
ドレインドライバの表示領域AR側長辺に形成した各配線には、異なるサイズ仕様のドレインドライバに対応させるために、その端子BPを当該ドレインドライバの短辺に沿った方向に2ヵ所形成してある。
図26と図27に示したように、高速デジタル信号、低速デジタル信号、およびアナログ信号の各配線幅は、それぞれの抵抗が許容抵抗となるように線幅を変えてある。また、表示データ用の高速配線は一定の間隔をあけて配線してある。なお、低速デジタル信号用の配線は高速デジタル信号用の配線と同等の抵抗としてある。
高速デジタル信号用配線、低速デジタル信号用配線、およびアナログ信号用に設けるバンプは、配線幅に対応してその大きさを異ならせている。
ドレイン線DLをドレインドライバの基板外側に延ばし、これを静電対策用の共通線STに接続したことにより、基板を切断線CTLで切断除去した時に、各ドレイン線は個々に分離され、従来のように改めてレーザ光などを用いた切断工程を不要としている。このドレイン線DLの基板外側での配線は図示した基板外縁と直交するものに限らず、斜め配線としてもよい。
上記したように、このドレインドライバの実装位置の表示領域側長辺に2つのサイズ仕様のドレインドライバに対応したバンプBPを形成したことにより、2つのサイズ仕様のドレインドライバを兼用できる。一般に、この種のドレインドライバの小型化はその短辺サイズの縮小にある。本実施例の構成としたことで、サイズ仕様IC1A1とサイズ仕様IC1A2のドレインドライバの何れであっても、基板側の配線パターンを変更することなく適用できる。
図30はドレインドライバとフレキシブルプリント基板の配線の従来の接続構造の説明図である。従来、ドレインドライバIC2とフレキシブルプリント基板FPC2の配線の接続は、図30に示したようにフレキシブルプリント基板FPC2の配線端子をガラス(基板)端よりも外まで引き回し、スルーホールでフレキシブルプリント基板FPC2のバス配線に接続していた。したがって、ACFで熱圧着される部分は端子しかなかった。そのため、フレキシブルプリント基板FPC2は圧着部と同じ幅しかなく、しかもその同じ部分をバス配線に使っているため、スルーホールもバス配線も全てが熱圧着される領域に存在する。スルーホールを熱圧着すると、その接続信頼性に悪影響を及ぼす恐れがある。これについて、本発明では次のように対策した。
図31は本発明の第21実施例を模式的に説明するためのドレインドライバとフレキシブルプリント基板の配線の接続構造の説明図である。図示したように、隣接するドレインドライバIC2間にフレキシブルプリント基板FPC2の一部を突出させ、この突出部分(図22のPRJに相当)にスルーホールTHを配置した。なお、この突出部分にはチップコンデンサ等の部品CHCを実装する(図2、図22参照)。このような構造としたことにより、スルーホールTHは熱圧着領域から外れるので、上記した従来の構造における接続信頼性への悪影響を回避できる。
しかし、図32に示したように、フレキシブルプリント基板FPC2のバス配線は同層に形成されているため、図31に示した構造のままではフレキシブルプリント基板FPC2の端子とスルーホールTHをつなぐことはできない。そこで、本発明では、次のように対策した。
図33は図31に示した本発明の第21実施例をさらに説明するためのドレインドライバとフレキシブルプリント基板FPC2の配線の接続構造の説明図である。本実施例では、フレキシブルプリント基板FPCの端子を階段状に形成することで、この端子とスルーホールTHの接続を可能とした。なお、上記の各信号配線はゲート線、もしくはドレイン線と同層とすることができる。
図34は本発明の第22実施例を説明する下側基板の配線とフレキシブルプリント基板まわりの要部構造図である。図34において、液晶パネルを構成する下側基板SUB1の下辺(ドレインドライバ側)にはドレインドライバIC2が、また左辺(ゲートドライバ側)にはゲートドライバIC1が、それぞれFCA実装されている。
下側基板SUB1の下辺にはドレインドライバ間にデータ信号(表示データ、階調電圧信号)および画素クロック信号を含む高速と低速の各種クロック信号を順次直列に転送するためのドレインデータ配線が直接形成されている。
また、下側基板の左辺には上記ゲートドライバ間に上記走査電圧信号および走査クロック信号を順次直列に転送するためのゲートデータ配線とゲートドライバ電源配線とが直接形成してある。
そして、下側基板SUB1のドレインドライバIC2の外側周辺に沿ってドレインドライバ電源配線PWL−Dのみを形成したドレインドライバ電源配線部と、このドレインドライバ電源配線部の上記ゲートドライバIC1を配置した端部側に上記ドレインドライバ電源配線PWL−Dの延長部PWL−DEとドレインデータ配線DDLに接続するドレインデータ接続配線と、ゲートデータ配線GDLに接続するゲートデータ接続配線と上記ゲートドライバ電源配線PWL−Gに接続するゲートドライバ電源接続配線とを形成したインターフェース配線部I/F/FPCを形成したフレキシブルプリント基板FPC2が設置されている。
フレキシブルプリント基板FPC2のインターフェース配線部I/F/FPCは液晶パネルの背面に折り曲げられ、その先端に設けたコネクタCT4がインターフェースプリント基板PCBに設けたコネクタ(図示せず)に結合される。
なお、インターフェースプリント基板PCBはゲートドライバIC1の搭載位置で液晶パネルの背面に設置される。下側基板SUB1上の配線(ドレインデータ配線、ゲートデータ配線、ゲート電源配線)とフレキシブルプリント基板の接続配線とは図中に黒丸で示した(矢印A)パッドPAD−Aで圧着して電気的に接続が取られる。
本実施例によれば、ドレインドライバ側に比較してスペースに余裕のあるゲートドライバ側には、データ配線と電源配線を下側基板SUB1上に直接形成し、フレキシブルプリント基板はドレインドライバ側のみに設けている。
そして、ドレインドライバ側に設置するフレキシブルプリント基板FPC2にはドレイン電源配線のみを形成するものであるため、フレキシブルプリント基板は単層配線でよく、そのインターフェース配線部I/F/FPC部分の配線も単層配線とすることができる。
その結果、本実施例によれば、フレキシブルプリント基板の数を減らし、かつフレキシブルプリント基板自体の構成が単純化されるため、部品点数の削減と作業の簡素化と共に、コスト削減の効果がある。
図35は本発明の第23実施例を説明する下側基板の配線とフレキシブルプリント基板まわりの要部構造図である。本実施例は、図34に示した実施例におけるフレキシブルプリント基板FPC2からインターフェース配線部I/F/FPCを分離してゲートドライバIC1を配置した端部側のドレインドライバ設置辺に取り付けたものである。
フレキシブルプリント基板FPC2は液晶パネルのドレインドライバ側辺に沿って延びる短冊状であり、ドレインドライバ電源配線PWL−Dのみが2層配線で形成してある。そして、このドレインドライバ電源配線PWL−Dとインターフェース配線部I/F/FPCに形成されているドレインドライバ電源配線とを繋ぐドレインドライバ電源接続配線PWL−DDが図35に示したように下側基板SUB1上に直接形成されている。
ドレインドライバ側のデータ配線DDL、ゲートドライバ側のデータ配線GDLおよびゲートドライバ電源配線PWL−Gは前記第22実施例と同様に下側基板SUB1上に直接形成されている。フレキシブルプリント基板FPC2のドレインドライバ電源配線PWL−Dと上記ドレインドライバ電源接続配線PWL−DDの一端(給電端)とは図35に黒丸で示した(矢印B)パッドPAD−Bで電気的に接続が取られる。
また、フレキシブルプリント基板FPC2のドレインドライバ電源配線PWL−Dに一端を接続したドレインドライバ接続配線PWL−DDの他端とインターフェース配線部I/F/FPCに形成されているドレインドライバ電源配線とは、ドレインドライバ側のデータ配線DDL、ゲートドライバ側のデータ配線GDLおよびゲートドライバ電源配線PWL−Gと共に、図35の黒丸で示した(矢印A)パッドPAD−Aで電気的に接続が取られる。その他の構成は図34の第22実施例と同様である。
本実施例により、フレキシブルプリント基板FPC2が短冊状であることから、フレキシブルプリント基板基板の母材から切り出す場合の効率、所謂材料とりの効率が向上し、大きなコスト削減効果がある。その他の構成および効果は第22実施例と同様である。
図36は本発明の第24実施例を説明する下側基板の配線とフレキシブルプリント基板まわりの要部構造図である。本実施例は、図35で説明した第23実施例におけるインターフェース配線部I/F/FPCを液晶パネルのゲートドライバIC1配置辺側に取り付けたものである。
したがって、図36では図35におけるドレインドライバ電源配線PWL−Dとインターフェース配線部I/F/FPCに形成されているドレインドライバ電源配線とを繋ぐドレインドライバ電源接続配線PWL−DDはインターフェース配線部I/F/FPCを取り付けたゲートドライバIC1配置辺側まで延長して形成されている。そして、このドレインドライバ電源接続配線PWL−DDの他端、ドレインドライバ側データ配線DDL、ゲートドライバ側データ配線GDL、ゲートドライバ電源配線PWL−Gとインターフェース配線部I/F/FPCに形成されている各対応配線とは、矢印Cで示したパッドPAD−C(黒丸で示す)で電気的に接続される。
本実施例の効果は、基本的には上記第23実施例と同様であるが、インターフェース配線部I/F/FPCの取り付け位置をゲートドライバ搭載辺に沿って選択できることから、例えばTCONなどの他の部品を実装するためのスペース、あるいはこのインターフェース基板PCBの実装部品の位置関係などに応じて任意に設計できる。その他の効果は前記実施例と同様である。
図37は本発明の第25実施例を説明する下側基板の配線とフレキシブルプリント基板まわりの要部構造図である。本実施例は、図36で説明した第24実施例におけるフレキシブルプリント基板FPC2の端部(給電端)をゲートドライバ実装辺側に延長し、その先端にドレインドライバ電源配線用のコネクタCT5を設置したものである。
したがって、第24実施例と同様にゲートドライバ搭載辺に設けるインターフェース配線部I/F/FPCは、ドレインドライバ用のデータ配線とゲートドライバ用のデータ配線およびその電源配線を有したものとなる。これらインターフェース配線部I/F/FPCの配線と下基板SUB1上に形成した各配線とは、黒丸で示したパッドPAD−Dで電気的に接続される。
また、図37では、フレキシブルプリント基板FPC2がコネクタCT5側に段差を有した形状となっているが、これは前記図23で説明したように、当該フレキシブルプリント基板FPC2の外縁を距離dだけ下側基板SUB1からはみ出させるためと、当該フレキシブルプリント基板FPC2の突出部分を下側基板SUB1の背面に折り曲げてインターフェース基板PCBの図示しないコネクタの位置にフレキシブルプリント基板FPC2のコネクタCT5を合わせるためである。しかし、上記段差を無くして全体をストレートの短冊状としても構わない。
本実施例によれば、上記第23実施例と同様のフレキシブルプリント基板FPC2の材料取りの効率を向上させると共に、接続用のパッド箇所を一か所のみとすることで、作業工程数を削減できるという効果を有する。他の効果は前記の実施例と同様である。
次に、本発明を適用する液晶表示装置のその他の構成について説明する。
図38は液晶表示装置の等価回路を示すブロック図である。この液晶表示装置は、表示部である液晶パネル(TFT−LCD)の下側に映像信号線駆動回路103が配置され、側面側に走査信号線駆動回路104、およびコントローラ部101と電源部102が配置されている。
コントローラ部101と電源部102は多層プリント基板からなるインターフェース基板に実装され、液晶表示モジュールの額縁領域を縮小するために走査信号線駆動回路104の裏面に配置されている。
薄膜トランジスタTFTは隣接する2本のゲート信号線GLの交差領域内に配置され、そのドレイン電極とゲート電極は、それぞれドレイン線DL、ゲート線GLに接続されている。GTMはゲート線引出し線(G−1,G0,G1,G2,・・Gend,Gend+1)、DiR,DiG,DiB,・・Di+1R,Di+1G,Di+1B,・・はドレイン線引出し線、Caddは保持容量を示す。なお、ソース、ドレインは、本来その間のバイアス極性によって決まるもので、この液晶表示装置の回路では、その極性が動作中反転するので、ソース電極とドレイン電極は動作中入れ替わると理解されたい。
図39はホストコンピユータと液晶表示装置のコントローラ部間の表示データの流れの説明図である。ホストコンピユータ(図中ではPCと表記)の表示コントローラから出た表示データ(ここでは、18bit,65MHz)は送信側の低電圧差動信号送信器(送信用LVDS:LVDSトランスミッタ)LVDS−Tに入力して低電圧差動信号(LVDS)に変換されてインターフェースコネクタを介して液晶表示表示装置(図中、TFTと表記)の低電圧差動信号受信器(受信用LVDS:LVDSレシーバ)LVDS−Rに入力する。
LVDSレシーバLVDS−Rでは、入力した差動信号を元の信号(18bit,65MHz)に戻し、これを走査信号線駆動回路および映像信号線駆動回路を制御するタイミングコンバータTCONに与え、液晶表示装置に表示がなされる。
また、ホストコンピユータ側の差動信号送信器であるLVDSトランスミッタLVDS−Tは並列に入力するディジタルデータを直列のディジタルデータに変換して液晶表示装置に送信し、液晶表示装置側のLVDSレシーバLVDS−Rは、入力する直列のディジタルデータを並列のディジタルデータに変換して表示信号を再生するので、インターフェースコネクタの端子数が減り、接続の信頼性が向上すると共に、ホストコンピユータと液晶表示装置間の高周波電流配線数が減ることでEMIが発生し難くなる。
図40は本発明の液晶表示装置を実装した情報処理装置の一例である可搬型のノートパソコンの説明図である。このノートパソコンはキーボード部と表示部とがヒンジで連結されており、キーボード部にはホストコンピユータであるCPUが内蔵され、表示部には本発明による液晶表示装置が実装されている。
表示部に実装される液晶表示装置は、液晶パネルPNL、ゲート側フレキシブルプリント基板FPC1、ドレイン側フレキシブルプリント基板FPC2、低電圧作動信号LVDSレシーバを実装したインターフェース基板PCB、バックライト用のインバータ電源IV等から構成される。なお、LPCはインバータ電源IVからバックライト組立体を構成する蛍光管に給電するランプケーブルである。
図41は本発明による液晶表示装置を実装したディスクトップ型モニターの一例を示す外観図である。このモニターは本発明の液晶表示装置を実装した表示部と、表示部を支持するスタンド部とから構成される。表示部には液晶表示装置の液晶パネルPNLが画面を構成している。
本発明は、上記図40、図41で説明した情報処理装置に限らず、各種の表示装置にも同様に適用できるものである。
また、本発明は上記説明した各実施例に限定されるものではなく、本発明の技術思想を逸脱することなく、種々の変更が可能であることは言うまでもない。