JP2001177040A - 半導体集積回路とこの半導体集積回路を実装したプリント回路基板、およびこのプリント回路基板を用いた液晶表示装置 - Google Patents
半導体集積回路とこの半導体集積回路を実装したプリント回路基板、およびこのプリント回路基板を用いた液晶表示装置Info
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Abstract
(57)【要約】
【課題】プリント配線基板の配線パターンの設計を簡素
化し、コンデンサの数を低減すると共に、ＥＭＩを低減
可能とした半導体集積回路を提供する。 【解決手段】一つの機能の電源端子ＴＶｃｃを複数本有
する半導体集積回路ＣＨＩの前記複数本の電源端子ＴＶ
ｃｃの少なくとも２本を隣接配置し、電源配線の幅を２
本の電源端子の略々配置幅とした。
化し、コンデンサの数を低減すると共に、ＥＭＩを低減
可能とした半導体集積回路を提供する。 【解決手段】一つの機能の電源端子ＴＶｃｃを複数本有
する半導体集積回路ＣＨＩの前記複数本の電源端子ＴＶ
ｃｃの少なくとも２本を隣接配置し、電源配線の幅を２
本の電源端子の略々配置幅とした。
Description
【０００１】
【発明の属する技術分野】本発明は、プリント配線基板
への実装を容易にし、低インピーダンスでかつ電磁干渉
の発生を低減した半導体集積回路とこの半導体集積回路
を実装したプリント回路基板、およびこのプリント回路
基板を用いた液晶表示装置に関する。
への実装を容易にし、低インピーダンスでかつ電磁干渉
の発生を低減した半導体集積回路とこの半導体集積回路
を実装したプリント回路基板、およびこのプリント回路
基板を用いた液晶表示装置に関する。
【０００２】
【従来の技術】集積度の高い半導体集積回路すなわちＬ
ＳＩ（以下、半導体チップ、単にチップとも言う）は端
子数が多く、プリント配線基板に実装するための効率の
良い回路パターンを工夫した回路設計が重要である。特
に、その電源端子と電源配線あるいは接地配線との接続
距離を短縮して配線抵抗（インピーダンス）による電圧
の減衰や電磁干渉（ＥＭＩ）を低減する必要がある。
ＳＩ（以下、半導体チップ、単にチップとも言う）は端
子数が多く、プリント配線基板に実装するための効率の
良い回路パターンを工夫した回路設計が重要である。特
に、その電源端子と電源配線あるいは接地配線との接続
距離を短縮して配線抵抗（インピーダンス）による電圧
の減衰や電磁干渉（ＥＭＩ）を低減する必要がある。
【０００３】図１２は液晶表示装置の表示制御装置を構
成するタイミングコンバータ用の半導体集積回路の端子
構成の一例を説明する平面図である。この半導体集積回
路（半導体チップ）は一般にＴＣＯＮと称するＬＳＩ
で、その端子数（ピン数）は図示のＬＳＩでは１２８本
である。
成するタイミングコンバータ用の半導体集積回路の端子
構成の一例を説明する平面図である。この半導体集積回
路（半導体チップ）は一般にＴＣＯＮと称するＬＳＩ
で、その端子数（ピン数）は図示のＬＳＩでは１２８本
である。
【０００４】端子番号１番乃至１２８番のうち、１２，
３４，５３，７０，８２，９８，１２０番は電源電圧
（ＴＶｃｃ）入力端子であり、１７，２８，３９，４
８，５６，６２，６６，７３，７８，８９，９３，１０
１，１０６，１１１，１１６，１２４は接地端子（ＴＧ
ＮＤ）である。図中、白抜きで示したその他の端子は、
他の電圧および信号の入力端子／出力端子を示す。
３４，５３，７０，８２，９８，１２０番は電源電圧
（ＴＶｃｃ）入力端子であり、１７，２８，３９，４
８，５６，６２，６６，７３，７８，８９，９３，１０
１，１０６，１１１，１１６，１２４は接地端子（ＴＧ
ＮＤ）である。図中、白抜きで示したその他の端子は、
他の電圧および信号の入力端子／出力端子を示す。
【０００５】図１２に示したように、電源端子は同じ機
能の電源端子であっても、ＬＳＩの端子群の中で１本毎
に単独で配置されている。そのため、それぞれを接続す
るプリント回路基板に形成した電源配線は電源端子の幅
と同等の幅で形成されている。この種の電源配線は、そ
の配線幅が狭かったり、また配線長が大きくなるとイン
ピーダンスが大となり、また配線長が長くなると電磁放
射の発生量が大きくなって所謂ＥＭＩの原因となる。さ
らに、このような電磁放射の発生を低減するために電源
端子近傍の電源配線と接地パターンとの間にコンデンサ
（バイパスコンデンサ）を接続しているが、電源端子が
ばらばらに配置されているために、それぞれの電源端子
毎にコンデンサを必要とし、かつ配線の引回し状態によ
っては基板にスルーホールを設ける必要がある。
能の電源端子であっても、ＬＳＩの端子群の中で１本毎
に単独で配置されている。そのため、それぞれを接続す
るプリント回路基板に形成した電源配線は電源端子の幅
と同等の幅で形成されている。この種の電源配線は、そ
の配線幅が狭かったり、また配線長が大きくなるとイン
ピーダンスが大となり、また配線長が長くなると電磁放
射の発生量が大きくなって所謂ＥＭＩの原因となる。さ
らに、このような電磁放射の発生を低減するために電源
端子近傍の電源配線と接地パターンとの間にコンデンサ
（バイパスコンデンサ）を接続しているが、電源端子が
ばらばらに配置されているために、それぞれの電源端子
毎にコンデンサを必要とし、かつ配線の引回し状態によ
っては基板にスルーホールを設ける必要がある。
【０００６】図１３は従来のプリント回路基板の形成し
た配線パターンと半導体集積回路の電源端子との接続形
状およびコンデンサの接続状態の一例を説明する模式図
である。図中、ＣＨＩは半導体チップ、ＴＶｃｃは電源
端子、ＴＧＮＤは接地端子である。
た配線パターンと半導体集積回路の電源端子との接続形
状およびコンデンサの接続状態の一例を説明する模式図
である。図中、ＣＨＩは半導体チップ、ＴＶｃｃは電源
端子、ＴＧＮＤは接地端子である。
【０００７】半導体チップＣＨＩを実装するプリント回
路基板には、当該電源端子ＴＶｃｃの近傍に電源配線Ｖ
Ｌが形成してあり、電源端子ＴＶｃｃは電源配線ＶＬ
（実際には電源配線ＶＬの先端部に設けたパッド）に接
続し、プリント回路基板に形成したスルーホールＴＨを
介して電源電圧（例えば、３．３Ｖ）が供給される。そ
して、コンデンサＣが電源配線ＶＬに設けたパッドＰＤ
と接地線ＧＮＤＬに設けたパッドＰＤとの間に接続して
いる。
路基板には、当該電源端子ＴＶｃｃの近傍に電源配線Ｖ
Ｌが形成してあり、電源端子ＴＶｃｃは電源配線ＶＬ
（実際には電源配線ＶＬの先端部に設けたパッド）に接
続し、プリント回路基板に形成したスルーホールＴＨを
介して電源電圧（例えば、３．３Ｖ）が供給される。そ
して、コンデンサＣが電源配線ＶＬに設けたパッドＰＤ
と接地線ＧＮＤＬに設けたパッドＰＤとの間に接続して
いる。
【０００８】なお、この種の回路構成に関する従来技術
は既知であるので、特に文献を示すことはしない。
は既知であるので、特に文献を示すことはしない。
【０００９】
【発明が解決しようとする課題】上記したプリント回路
基板への従来のＬＳＩチップＣＨＩの実装形態では、Ｌ
ＳＩチップＣＨＩの電源端子ＴＶｃｃが単独で配置され
ているために、接続する電源配線ＶＬの幅は当該電源端
子ＴＶｃｃの幅程度である。そのため、この電源配線Ｖ
Ｌのインピーダンスを大幅に低減することが困難であ
る。
基板への従来のＬＳＩチップＣＨＩの実装形態では、Ｌ
ＳＩチップＣＨＩの電源端子ＴＶｃｃが単独で配置され
ているために、接続する電源配線ＶＬの幅は当該電源端
子ＴＶｃｃの幅程度である。そのため、この電源配線Ｖ
Ｌのインピーダンスを大幅に低減することが困難であ
る。
【００１０】また、コンデンサＣは、それぞれの電源端
子ごとに必要となり、コンデンサの数を低減することは
できない。さらに、複数の電源端子への電源の供給のた
めには、スルーホールの数も多く必要になり、その引回
しのために電源配線が長くなってしまい、ＥＭＩの発生
が多くなるという恐れがある。
子ごとに必要となり、コンデンサの数を低減することは
できない。さらに、複数の電源端子への電源の供給のた
めには、スルーホールの数も多く必要になり、その引回
しのために電源配線が長くなってしまい、ＥＭＩの発生
が多くなるという恐れがある。
【００１１】特に、液晶表示装置においては、取り扱う
信号周波数が高く、そのため電源配線に回り込む周波数
も高くなるため、ＥＭＩの発生を抑制する必要がある。
信号周波数が高く、そのため電源配線に回り込む周波数
も高くなるため、ＥＭＩの発生を抑制する必要がある。
【００１２】本発明の目的は、上記従来技術の諸問題を
解消して、プリント配線基板の配線パターンの設計を簡
素化し、コンデンサの数を低減すると共に、ＥＭＩを低
減可能とした半導体集積回路とこの半導体集積回路を実
装したプリント回路基板、およびこのプリント回路基板
を用いた液晶表示装置を提供することにある。
解消して、プリント配線基板の配線パターンの設計を簡
素化し、コンデンサの数を低減すると共に、ＥＭＩを低
減可能とした半導体集積回路とこの半導体集積回路を実
装したプリント回路基板、およびこのプリント回路基板
を用いた液晶表示装置を提供することにある。
【００１３】
【課題を解決するための手段】上記目的を達成するた
め、本発明は、半導体集積回路に一つの機能の電源端子
が複数存在する場合は、その少なくとも２本以上を隣接
させて配置し、これらまとめて配置した電源端子に接続
するコンデンサは、当該隣接配置した電源端子の近傍に
配置する。そして、このコンデンサを設置した電源配線
を電源端子の接続部分あるいはその近傍まで、まとめて
配置した隣接電源端子の幅に相当する幅とした。
め、本発明は、半導体集積回路に一つの機能の電源端子
が複数存在する場合は、その少なくとも２本以上を隣接
させて配置し、これらまとめて配置した電源端子に接続
するコンデンサは、当該隣接配置した電源端子の近傍に
配置する。そして、このコンデンサを設置した電源配線
を電源端子の接続部分あるいはその近傍まで、まとめて
配置した隣接電源端子の幅に相当する幅とした。
【００１４】このように構成することにより、電源配線
ＶＬのインピーダンスは大幅に低減され、コンデンサの
数も少なくなると共に、ＥＭＩの発生を大幅に低減する
ことができる。
ＶＬのインピーダンスは大幅に低減され、コンデンサの
数も少なくなると共に、ＥＭＩの発生を大幅に低減する
ことができる。
【００１５】また、上記の電源端子構成とした半導体集
積回路を搭載したプリント回路基板を液晶表示装置に適
用することにより、回路設計が容易で、ＥＭＩの発生を
低減した液晶表示装置を提供できる。以下、本発明の代
表的な構成を記述すれば、次のとおりである。
積回路を搭載したプリント回路基板を液晶表示装置に適
用することにより、回路設計が容易で、ＥＭＩの発生を
低減した液晶表示装置を提供できる。以下、本発明の代
表的な構成を記述すれば、次のとおりである。
【００１６】先ず、半導体集積回路については、 （１）：一つの機能の電源端子を複数本有する半導体集
積回路であって、前記複数本の電源端子の少なくとも２
本を隣接配置した。
積回路であって、前記複数本の電源端子の少なくとも２
本を隣接配置した。
【００１７】また、半導体集積回路を搭載したプリント
回路基板については、 （２）：一つの機能の電源端子を複数本有する半導体集
積回路を搭載するプリント回路基板であって、前記半導
体集積回路は前記複数本の電源端子の少なくとも２本を
隣接配置してなり、前記隣接する少なくとも２本の電源
端子に接続する電源配線パターンを前記隣接配置した少
なくとも２本の電源端子の略々配置幅分有する単一パタ
ーンとした。 （３）：（２）における前記隣接する少なくとも２本の
電源端子に接続する電源配線パターンは、前記電源端子
それぞれとの接続部では相互に分離した。 （４）：（２）における前記隣接する少なくとも２本の
電源端子に接続する電源配線パターンは、前記電源端子
それぞれとの接続部でも単一パターンとした。
回路基板については、 （２）：一つの機能の電源端子を複数本有する半導体集
積回路を搭載するプリント回路基板であって、前記半導
体集積回路は前記複数本の電源端子の少なくとも２本を
隣接配置してなり、前記隣接する少なくとも２本の電源
端子に接続する電源配線パターンを前記隣接配置した少
なくとも２本の電源端子の略々配置幅分有する単一パタ
ーンとした。 （３）：（２）における前記隣接する少なくとも２本の
電源端子に接続する電源配線パターンは、前記電源端子
それぞれとの接続部では相互に分離した。 （４）：（２）における前記隣接する少なくとも２本の
電源端子に接続する電源配線パターンは、前記電源端子
それぞれとの接続部でも単一パターンとした。
【００１８】そして、上記半導体集積回路を搭載したプ
リント回路基板を用いた液晶表示装置については、 （５）：液晶パネルの周辺にデータ線駆動回路基板と走
査線駆動回路基板およびインターフェース回路基板とを
取り付けた液晶表示装置であって、前記インターフェー
ス回路基板には、半導体集積回路チップを実装するため
の信号配線パターン、電源配線パターンおよび接地パタ
ーンを有して外部信号源からの表示信号と制御信号およ
び電源を入力して前記液晶表示装置に表示するための表
示データを生成するためのタイミングコンバータを含む
表示制御装置および電源部を構成する複数の半導体集積
回路を搭載してなり、前記タイミングコンバータを構成
する半導体集積回路は、一つの機能の電源端子を複数本
有し、前記複数本の電源端子の少なくとも２本を隣接配
置してなり、前記隣接する少なくとも２本の電源端子に
接続する前記電源配線パターンを、前記隣接配置した電
源端子の少なくとも近傍では当該少なくとも２本の電源
端子の略々隣接配置幅を含む幅とした。 （６）：（５）における前記電源端子の隣接配置幅を含
む幅を有する前記電源配線パターンと前記接地パターン
との間にバイパスコンデンサを接続した。
リント回路基板を用いた液晶表示装置については、 （５）：液晶パネルの周辺にデータ線駆動回路基板と走
査線駆動回路基板およびインターフェース回路基板とを
取り付けた液晶表示装置であって、前記インターフェー
ス回路基板には、半導体集積回路チップを実装するため
の信号配線パターン、電源配線パターンおよび接地パタ
ーンを有して外部信号源からの表示信号と制御信号およ
び電源を入力して前記液晶表示装置に表示するための表
示データを生成するためのタイミングコンバータを含む
表示制御装置および電源部を構成する複数の半導体集積
回路を搭載してなり、前記タイミングコンバータを構成
する半導体集積回路は、一つの機能の電源端子を複数本
有し、前記複数本の電源端子の少なくとも２本を隣接配
置してなり、前記隣接する少なくとも２本の電源端子に
接続する前記電源配線パターンを、前記隣接配置した電
源端子の少なくとも近傍では当該少なくとも２本の電源
端子の略々隣接配置幅を含む幅とした。 （６）：（５）における前記電源端子の隣接配置幅を含
む幅を有する前記電源配線パターンと前記接地パターン
との間にバイパスコンデンサを接続した。
【００１９】なお、本発明は上記の構成および後述する
実施例の構成に限定するものではなく、本発明の技術思
想を逸脱しない範囲で種々の変形が可能である。
実施例の構成に限定するものではなく、本発明の技術思
想を逸脱しない範囲で種々の変形が可能である。
【００２０】
【発明の実施の態様】以下、本発明の実施の形態につ
き、実施例の図面を参照して詳細に説明する。
き、実施例の図面を参照して詳細に説明する。
【００２１】図１は本発明による半導体集積回路の一実
施例を模式的に説明する平面図である。本実施例は、図
１２で説明したものと同様の液晶表示装置の表示制御装
置を構成する半導体集積回路の一つであるタイミングコ
ンバータ用の半導体集積回路ＣＨＩ（ＴＣＯＮ）の端子
構成の一例を説明する平面図である。その端子数（ピン
数）は１２８本である。
施例を模式的に説明する平面図である。本実施例は、図
１２で説明したものと同様の液晶表示装置の表示制御装
置を構成する半導体集積回路の一つであるタイミングコ
ンバータ用の半導体集積回路ＣＨＩ（ＴＣＯＮ）の端子
構成の一例を説明する平面図である。その端子数（ピン
数）は１２８本である。
【００２２】図中、ＣＨＩは半導体集積回路（半導体チ
ップ）であり、端子番号１番乃至１２８番のうち、１０
と１１，３４と３５，５７と５８，８１と８２，１１９
と１２０は電源電圧（Ｖｃｃ）入力端子（ＴＶｃｃ）、
７，１６，２７，３９，４８，５６，６２，６６，７
２，７８，８７，９３，１０１，１０６，１１１，１１
６，１２４番は接地端子（ＴＧＮＤ）である。また、図
中、白抜きで示したその他の端子は、他の電圧および信
号の入力端子／出力端子を示す。
ップ）であり、端子番号１番乃至１２８番のうち、１０
と１１，３４と３５，５７と５８，８１と８２，１１９
と１２０は電源電圧（Ｖｃｃ）入力端子（ＴＶｃｃ）、
７，１６，２７，３９，４８，５６，６２，６６，７
２，７８，８７，９３，１０１，１０６，１１１，１１
６，１２４番は接地端子（ＴＧＮＤ）である。また、図
中、白抜きで示したその他の端子は、他の電圧および信
号の入力端子／出力端子を示す。
【００２３】上記の電源電圧（Ｖｃｃ）は３．３Ｖ電源
端子で同じ機能の端子である。本実施例では、１０と１
１，３４と３５，５７と５８，８１と８２，１１９と１
２０各２本の電源端子はそれぞれ隣接して配置されてい
る。
端子で同じ機能の端子である。本実施例では、１０と１
１，３４と３５，５７と５８，８１と８２，１１９と１
２０各２本の電源端子はそれぞれ隣接して配置されてい
る。
【００２４】図２は図１に示した電源端子の電源供給回
路の構成例の説明図であり、ＴＶｃｃは電源端子、Ｖｃ
ｃは電源、Ｃはバイパス用のコンデンサを示す。図示し
たように、隣接する電源端子ＴＶｃｃは電源配線に共通
に接続されており、共通の接続点と接地配線の間にコン
デンサＣが接続されている。
路の構成例の説明図であり、ＴＶｃｃは電源端子、Ｖｃ
ｃは電源、Ｃはバイパス用のコンデンサを示す。図示し
たように、隣接する電源端子ＴＶｃｃは電源配線に共通
に接続されており、共通の接続点と接地配線の間にコン
デンサＣが接続されている。
【００２５】図３は図２に示した本発明の実施例におけ
るプリント回路基板の形成した配線パターンと半導体集
積回路の電源端子との接続形状およびコンデンサの接続
状態の第１構成例を説明する模式図である。図中、ＣＨ
Ｉは半導体チップ、ＴＶｃｃは電源端子、ＴＧＮＤは接
地端子、ＶＬＨＡは電源配線、ＴＨはスルーホール、Ｇ
ＮＤＬは接地配線である。
るプリント回路基板の形成した配線パターンと半導体集
積回路の電源端子との接続形状およびコンデンサの接続
状態の第１構成例を説明する模式図である。図中、ＣＨ
Ｉは半導体チップ、ＴＶｃｃは電源端子、ＴＧＮＤは接
地端子、ＶＬＨＡは電源配線、ＴＨはスルーホール、Ｇ
ＮＤＬは接地配線である。
【００２６】半導体チップＣＨＩを実装するプリント回
路基板には、当該電源端子ＴＶｃｃの近傍に電源配線Ｖ
Ｌが形成してあり、隣接配置した２本の電源端子ＴＶｃ
ｃは電源配線ＶＬに接続し、プリント回路基板に形成し
たスルーホールＴＨを介して電源電圧（３．３Ｖ）が供
給される。そして、コンデンサＣが電源配線ＶＬに設け
たパッドＰＤと接地線ＧＮＤＬに設けたパッドＰＤとの
間に接続している。電源配線ＶＬは２本の電源端子ＴＶ
ｃｃの接地幅と同等の配線幅を有し、隣接する各電源端
子ＴＶｃｃに延びて接続している。
路基板には、当該電源端子ＴＶｃｃの近傍に電源配線Ｖ
Ｌが形成してあり、隣接配置した２本の電源端子ＴＶｃ
ｃは電源配線ＶＬに接続し、プリント回路基板に形成し
たスルーホールＴＨを介して電源電圧（３．３Ｖ）が供
給される。そして、コンデンサＣが電源配線ＶＬに設け
たパッドＰＤと接地線ＧＮＤＬに設けたパッドＰＤとの
間に接続している。電源配線ＶＬは２本の電源端子ＴＶ
ｃｃの接地幅と同等の配線幅を有し、隣接する各電源端
子ＴＶｃｃに延びて接続している。
【００２７】このような構成により、電源配線ＶＬのイ
ンピーダンスを低くすることが可能となり、また電源端
子ＴＶＬからスルーホールＴＨまでの配線長、コンデン
サＣの電源配線ＶＬと電源端子ＴＶＬの接続位置までの
配線長を短くすることが可能となる。さらに、コンデン
サＣは２本の電源端子ＴＶＬに各一個配置される。
ンピーダンスを低くすることが可能となり、また電源端
子ＴＶＬからスルーホールＴＨまでの配線長、コンデン
サＣの電源配線ＶＬと電源端子ＴＶＬの接続位置までの
配線長を短くすることが可能となる。さらに、コンデン
サＣは２本の電源端子ＴＶＬに各一個配置される。
【００２８】したがって、電源配線系からのＥＭＩの発
生が抑制され、部品点数の削減が可能となる。
生が抑制され、部品点数の削減が可能となる。
【００２９】図４は図２に示した本発明の実施例におけ
るプリント回路基板の形成した配線パターンと半導体集
積回路の電源端子との接続形状およびコンデンサの接続
状態の第２構成例を説明する模式図である。
るプリント回路基板の形成した配線パターンと半導体集
積回路の電源端子との接続形状およびコンデンサの接続
状態の第２構成例を説明する模式図である。
【００３０】この構成例では、図３における電源配線Ｖ
Ｌの電源端子ＴＶｃｃ近傍の幅を２本の電源端子ＴＶｃ
ｃを含むように広い幅に形成している。その他の構成は
図３と同様である。
Ｌの電源端子ＴＶｃｃ近傍の幅を２本の電源端子ＴＶｃ
ｃを含むように広い幅に形成している。その他の構成は
図３と同様である。
【００３１】本構成により、電源配線ＶＬのインピーダ
ンスを図３のものよりもさらに低くすることが可能とな
り、また図３と同様に電源端子ＴＶＬからスルーホール
ＴＨまでの配線長、コンデンサＣの電源配線ＶＬと電源
端子ＴＶＬの接続位置までの配線長を短くすることが可
能となる。さらに、コンデンサＣは２本の電源端子ＴＶ
Ｌに各一個配置される。
ンスを図３のものよりもさらに低くすることが可能とな
り、また図３と同様に電源端子ＴＶＬからスルーホール
ＴＨまでの配線長、コンデンサＣの電源配線ＶＬと電源
端子ＴＶＬの接続位置までの配線長を短くすることが可
能となる。さらに、コンデンサＣは２本の電源端子ＴＶ
Ｌに各一個配置される。
【００３２】したがって、電源配線系からのＥＭＩの発
生が抑制され、部品点数の削減が可能となる。
生が抑制され、部品点数の削減が可能となる。
【００３３】図５は本発明によるプリント回路基板の半
導体チップ実装部分の配線パターンのパッド部の配置例
を模式的に説明する要部平面図である。図中、ＶＬＰは
電源配線パターンのパッド、ＣＰはコンデンサを接続す
るパッドを示し、半導体チップを実装する配線パターン
のパッド部以外の配線パターン等は図示を省略してあ
る。
導体チップ実装部分の配線パターンのパッド部の配置例
を模式的に説明する要部平面図である。図中、ＶＬＰは
電源配線パターンのパッド、ＣＰはコンデンサを接続す
るパッドを示し、半導体チップを実装する配線パターン
のパッド部以外の配線パターン等は図示を省略してあ
る。
【００３４】図示したように、電源配線パターンのパッ
ドＶＬＰは図３に示したように隣接する電源端子に対応
して共通接続するように形成してある。なお、図４に対
応した電源配線パターンのパッドＶＬＰでは、隣接する
２本の電源端子の幅を含むような幅のパターンとすれば
よい。
ドＶＬＰは図３に示したように隣接する電源端子に対応
して共通接続するように形成してある。なお、図４に対
応した電源配線パターンのパッドＶＬＰでは、隣接する
２本の電源端子の幅を含むような幅のパターンとすれば
よい。
【００３５】次に、本発明による半導体集積回路を実装
したプリント回路基板をインターフェース回路基板とし
て用いた液晶表示装置の構成例を説明する。
したプリント回路基板をインターフェース回路基板とし
て用いた液晶表示装置の構成例を説明する。
【００３６】図６は本発明を適用したアクティブ・マト
リクス型液晶表示装置の構成と駆動システムの説明図で
ある。この液晶表示装置は、液晶パネルＰＮＬの周辺に
データ線（ドレイン信号線、ドレイン線、または映像信
号線）駆動回路（半導体チップ）すなわちドレインドラ
イバＤＤＲを搭載したプリント回路基板、走査線（ゲー
ト信号線またはゲート線とも言う）駆動回路（半導体チ
ップ）すなわちゲートドライバＧＤＲを搭載したプリン
ト回路基板を有し、これらドレインドライバＤＤＲとゲ
ートドライバＧＤＲに画像表示のための表示データやク
ロック信号、階調電圧などを供給する表示制御手段であ
る表示制御装置ＣＲＬ、電源部ＰＷＵをを搭載したイン
ターフェース回路基板を備えている。なお、回路基板
（プリント回路基板）は図示していない。上記の駆動回
路を搭載したプリント回路基板と走査線駆動回路を搭載
したプリント回路基板に代えて、液晶パネルＰＮＬを構
成するガラス基板上に上記半導体チップを直接搭載した
形式のものもある。
リクス型液晶表示装置の構成と駆動システムの説明図で
ある。この液晶表示装置は、液晶パネルＰＮＬの周辺に
データ線（ドレイン信号線、ドレイン線、または映像信
号線）駆動回路（半導体チップ）すなわちドレインドラ
イバＤＤＲを搭載したプリント回路基板、走査線（ゲー
ト信号線またはゲート線とも言う）駆動回路（半導体チ
ップ）すなわちゲートドライバＧＤＲを搭載したプリン
ト回路基板を有し、これらドレインドライバＤＤＲとゲ
ートドライバＧＤＲに画像表示のための表示データやク
ロック信号、階調電圧などを供給する表示制御手段であ
る表示制御装置ＣＲＬ、電源部ＰＷＵをを搭載したイン
ターフェース回路基板を備えている。なお、回路基板
（プリント回路基板）は図示していない。上記の駆動回
路を搭載したプリント回路基板と走査線駆動回路を搭載
したプリント回路基板に代えて、液晶パネルＰＮＬを構
成するガラス基板上に上記半導体チップを直接搭載した
形式のものもある。
【００３７】図６において、コンピュータ、パソコンや
テレビ受像回路などの外部信号源からの表示データと制
御信号クロック、表示タイミング信号、同期信号等の各
種信号は表示制御装置ＣＲＬに入力する。表示制御装置
ＣＲＬを構成するインターフェース回路基板には、階調
基準電圧生成部、タイミングコンバータＴＣＯＮなどが
実装されており、外部からの表示データを液晶パネルＰ
ＮＬでの表示に適合した形式のデータに変換する。タイ
ミングコンバータＴＣＯＮの電源端子配列とその関連回
路は前記した本発明の実施例の構成を備えている。
テレビ受像回路などの外部信号源からの表示データと制
御信号クロック、表示タイミング信号、同期信号等の各
種信号は表示制御装置ＣＲＬに入力する。表示制御装置
ＣＲＬを構成するインターフェース回路基板には、階調
基準電圧生成部、タイミングコンバータＴＣＯＮなどが
実装されており、外部からの表示データを液晶パネルＰ
ＮＬでの表示に適合した形式のデータに変換する。タイ
ミングコンバータＴＣＯＮの電源端子配列とその関連回
路は前記した本発明の実施例の構成を備えている。
【００３８】ゲートドライバＧＤＲとドレインドライバ
ＤＤＲに対する表示データとクロック信号は図示したよ
うに供給される。ドレインドライバＤＤＲの前段のキャ
リー出力は、そのまま次段のドレインドライバのキャリ
ー入力に与えられる。
ＤＤＲに対する表示データとクロック信号は図示したよ
うに供給される。ドレインドライバＤＤＲの前段のキャ
リー出力は、そのまま次段のドレインドライバのキャリ
ー入力に与えられる。
【００３９】図７は液晶パネルの各ドライバの概略構成
と信号の流れを示すブロック図である。ドレインドライ
バＤＤＲは映像（画像）信号等の表示データのデータラ
ッチ部と出力電圧発生回路とから構成される。また、階
調基準電圧生成部ＨＴＶ、マルチプレクサＭＰＸ、コモ
ン電圧生成部ＣＶＤ、コモンドライバＣＤＤ、レベルシ
フト回路ＬＳＴ、ゲートオン電圧生成部ＧＯＶ、ゲート
オフ電圧生成部ＧＦＤ、およびＤＣ−ＤＣコンバータＤ
／Ｄは図６の電源部ＰＷＵに設けられる。
と信号の流れを示すブロック図である。ドレインドライ
バＤＤＲは映像（画像）信号等の表示データのデータラ
ッチ部と出力電圧発生回路とから構成される。また、階
調基準電圧生成部ＨＴＶ、マルチプレクサＭＰＸ、コモ
ン電圧生成部ＣＶＤ、コモンドライバＣＤＤ、レベルシ
フト回路ＬＳＴ、ゲートオン電圧生成部ＧＯＶ、ゲート
オフ電圧生成部ＧＦＤ、およびＤＣ−ＤＣコンバータＤ
／Ｄは図６の電源部ＰＷＵに設けられる。
【００４０】図８は信号源から表示制御装置に入力され
る表示データおよび表示制御装置からドレインドライバ
とゲートドライバに出力される信号を示すタイミング図
である。表示制御装置ＣＲＬは信号ソースからの制御信
号（クロック信号、表示タイミング信号、同期信号）を
受けて、ドレインドライバＤＤＲへの制御信号としてク
ロックＤ１（ＣＬ１）、シフトクロックＤ２（ＣＬ２）
および表示データを生成し、同時にゲートドライバＧＤ
Ｒへの制御信号として、フレーム開始指示信号ＦＬＭ、
クロックＧ（ＣＬ３）および表示データを生成する。
る表示データおよび表示制御装置からドレインドライバ
とゲートドライバに出力される信号を示すタイミング図
である。表示制御装置ＣＲＬは信号ソースからの制御信
号（クロック信号、表示タイミング信号、同期信号）を
受けて、ドレインドライバＤＤＲへの制御信号としてク
ロックＤ１（ＣＬ１）、シフトクロックＤ２（ＣＬ２）
および表示データを生成し、同時にゲートドライバＧＤ
Ｒへの制御信号として、フレーム開始指示信号ＦＬＭ、
クロックＧ（ＣＬ３）および表示データを生成する。
【００４１】信号源からの表示データの伝送に低電圧差
動信号（ＬＶＤＳ信号）を用いる方式では、当該信号ソ
ースからのＬＶＤＳ信号を上記表示制御装置を搭載する
基板（インターフェイス基板）に搭載したＬＶＤＳ受信
回路で元の信号に変換してからゲートドライバＧＤＲお
よびドレインドライバＤＤＲに供給する。
動信号（ＬＶＤＳ信号）を用いる方式では、当該信号ソ
ースからのＬＶＤＳ信号を上記表示制御装置を搭載する
基板（インターフェイス基板）に搭載したＬＶＤＳ受信
回路で元の信号に変換してからゲートドライバＧＤＲお
よびドレインドライバＤＤＲに供給する。
【００４２】図９は本発明による液晶表示装置の全体構
成を説明する展開斜視図であり、液晶表示装置（以下、
２枚の基板ＳＵＢ１，ＳＵＢ２を貼り合わせてなる液晶
パネル、駆動手段、バックライト、その他の構成部材を
一体化した液晶表示モジュール：ＭＤＬと称する）の具
体的構造を説明するものである。
成を説明する展開斜視図であり、液晶表示装置（以下、
２枚の基板ＳＵＢ１，ＳＵＢ２を貼り合わせてなる液晶
パネル、駆動手段、バックライト、その他の構成部材を
一体化した液晶表示モジュール：ＭＤＬと称する）の具
体的構造を説明するものである。
【００４３】ＳＨＤは金属板からなるシールドケース
（メタルフレームとも言う）、ＷＤは表示窓、ＩＮＳ１
〜３は絶縁シート、ＰＣＢ１〜３は駆動手段を構成する
回路基板（ＰＣＢ１はドレイン側回路基板：映像信号線
駆動用回路基板、ＰＣＢ２はゲート側回路基板、ＰＣＢ
３はインターフェース回路基板）、ＪＮ１〜３は回路基
板ＰＣＢ１〜３同士を電気的に接続するジョイナ、ＴＣ
Ｐ１，ＴＣＰ２はテープキャリアパッケージ、ＰＮＬは
液晶パネル、ＧＣはゴムクッション、ＩＬＳは遮光スペ
ーサ、ＰＲＳはプリズムシート、ＳＰＳは拡散シート、
ＧＬＢは導光板、ＲＦＳは反射シート、ＭＣＡは一体化
成形により形成された下側ケース（モールドフレー
ム）、ＭＯはＭＣＡの開口、ＬＰは蛍光管、ＬＰＣはラ
ンプケーブル、ＧＢは蛍光管ＬＰを支持するゴムブッシ
ュ、ＢＡＴは両面粘着テープ、ＢＬは蛍光管や導光板等
からなるバックライトを示し、図示の配置関係で拡散板
部材を積み重ねて液晶表示モジュールＭＤＬが組立てら
れる。
（メタルフレームとも言う）、ＷＤは表示窓、ＩＮＳ１
〜３は絶縁シート、ＰＣＢ１〜３は駆動手段を構成する
回路基板（ＰＣＢ１はドレイン側回路基板：映像信号線
駆動用回路基板、ＰＣＢ２はゲート側回路基板、ＰＣＢ
３はインターフェース回路基板）、ＪＮ１〜３は回路基
板ＰＣＢ１〜３同士を電気的に接続するジョイナ、ＴＣ
Ｐ１，ＴＣＰ２はテープキャリアパッケージ、ＰＮＬは
液晶パネル、ＧＣはゴムクッション、ＩＬＳは遮光スペ
ーサ、ＰＲＳはプリズムシート、ＳＰＳは拡散シート、
ＧＬＢは導光板、ＲＦＳは反射シート、ＭＣＡは一体化
成形により形成された下側ケース（モールドフレー
ム）、ＭＯはＭＣＡの開口、ＬＰは蛍光管、ＬＰＣはラ
ンプケーブル、ＧＢは蛍光管ＬＰを支持するゴムブッシ
ュ、ＢＡＴは両面粘着テープ、ＢＬは蛍光管や導光板等
からなるバックライトを示し、図示の配置関係で拡散板
部材を積み重ねて液晶表示モジュールＭＤＬが組立てら
れる。
【００４４】液晶表示モジュールＭＤＬは、下側ケース
ＭＣＡとシールドケースＳＨＤの２種の収納・保持部材
を有し、絶縁シートＩＮＳ１〜３、回路基板ＰＣＢ１〜
３、液晶パネルＰＮＬを収納固定した金属製のシールド
ケースＳＨＤと、蛍光管ＬＰ、導光板ＧＬＢ、プリズム
シートＰＲＳ等からなるバックライトＢＬを収納した下
側ケースＭＣＡとを合体させてなる。
ＭＣＡとシールドケースＳＨＤの２種の収納・保持部材
を有し、絶縁シートＩＮＳ１〜３、回路基板ＰＣＢ１〜
３、液晶パネルＰＮＬを収納固定した金属製のシールド
ケースＳＨＤと、蛍光管ＬＰ、導光板ＧＬＢ、プリズム
シートＰＲＳ等からなるバックライトＢＬを収納した下
側ケースＭＣＡとを合体させてなる。
【００４５】回路基板ＰＣＢ１とＰＣＢ２には液晶パネ
ルＰＮＬの各画素を駆動するための半導体集積回路（半
導体チップ）が搭載され、またインターフェース回路基
板ＰＣＢ３には外部ホストからの映像信号の受入れ、タ
イミング信号等の制御信号を受け入れる半導体チップ、
およびタイミングを加工してクロック信号を生成するタ
イミングコンバータＴＣＯＮ等が搭載される。このタイ
ミングコンバータＴＣＯＮの半導体チップの実装構造は
前記本発明の実施例で説明したようになっている。
ルＰＮＬの各画素を駆動するための半導体集積回路（半
導体チップ）が搭載され、またインターフェース回路基
板ＰＣＢ３には外部ホストからの映像信号の受入れ、タ
イミング信号等の制御信号を受け入れる半導体チップ、
およびタイミングを加工してクロック信号を生成するタ
イミングコンバータＴＣＯＮ等が搭載される。このタイ
ミングコンバータＴＣＯＮの半導体チップの実装構造は
前記本発明の実施例で説明したようになっている。
【００４６】インターフェース回路基板ＰＣＢ３および
回路基板ＰＣＢ１、ＰＣＢ２は多層配線基板であり、上
記クロック信号ラインＣＬＬはインターフェース回路基
板ＰＣＢ３および回路基板ＰＣＢ１、ＰＣＢ２の内層配
線として形成される。
回路基板ＰＣＢ１、ＰＣＢ２は多層配線基板であり、上
記クロック信号ラインＣＬＬはインターフェース回路基
板ＰＣＢ３および回路基板ＰＣＢ１、ＰＣＢ２の内層配
線として形成される。
【００４７】なお、液晶パネルＰＮＬには薄膜トランジ
スタＴＦＴを駆動するためのドレイン側回路基板ＰＣＢ
１、ゲート側回路基板ＰＣＢ２およびインターフェース
回路基板ＰＣＢ３がテープキャリアパッケージＴＣＰ
１，ＴＣＰ２で接続され、各回路基板間はジョイナＪＮ
１，２，３で接続されている。
スタＴＦＴを駆動するためのドレイン側回路基板ＰＣＢ
１、ゲート側回路基板ＰＣＢ２およびインターフェース
回路基板ＰＣＢ３がテープキャリアパッケージＴＣＰ
１，ＴＣＰ２で接続され、各回路基板間はジョイナＪＮ
１，２，３で接続されている。
【００４８】図１０は本発明による液晶表示装置を実装
した電子機器の一例としてのノート型コンピュータの斜
視図である。このノート型コンピュータ（可搬型パソコ
ン）はキーボード部（本体部）と、このキーボード部に
ヒンジで連結した表示部から構成される。キーボード部
にはキーボードとホスト（ホストコンピュータ）、ＣＰ
Ｕ等の信号生成機能を収納し、表示部には液晶パネルＰ
ＮＬを有し、その周辺に駆動回路基板ＰＣＢ１，ＰＣＢ
２、コントロールチップＴＣＯＮを搭載したＰＣＢ３、
およびバックライト電源であるインバータ電源基板など
が実装される。
した電子機器の一例としてのノート型コンピュータの斜
視図である。このノート型コンピュータ（可搬型パソコ
ン）はキーボード部（本体部）と、このキーボード部に
ヒンジで連結した表示部から構成される。キーボード部
にはキーボードとホスト（ホストコンピュータ）、ＣＰ
Ｕ等の信号生成機能を収納し、表示部には液晶パネルＰ
ＮＬを有し、その周辺に駆動回路基板ＰＣＢ１，ＰＣＢ
２、コントロールチップＴＣＯＮを搭載したＰＣＢ３、
およびバックライト電源であるインバータ電源基板など
が実装される。
【００４９】そして、上記液晶表示パネルＰＮＬ、各種
回路基板ＰＣＢ１，ＰＣＢ２，ＰＣＢ３、インバータ電
源基板、およびバックライトを一体化した図９で説明し
た液晶表示モジュールを実装してある。
回路基板ＰＣＢ１，ＰＣＢ２，ＰＣＢ３、インバータ電
源基板、およびバックライトを一体化した図９で説明し
た液晶表示モジュールを実装してある。
【００５０】図１１は本発明による液晶表示装置を実装
した電子機器の他例としてのディスプレイモニターの正
面図である。このディスプレイモニターは表示部とスタ
ンド部とから構成され、表示部には前記した本発明によ
る液晶パネルＰＮＬを持つ液晶表示装置が実装されてい
る。また、このようなディスプレイモニターのスタンド
部にホストコンピュータ、あるいはテレビ受像回路を内
蔵してもよい。
した電子機器の他例としてのディスプレイモニターの正
面図である。このディスプレイモニターは表示部とスタ
ンド部とから構成され、表示部には前記した本発明によ
る液晶パネルＰＮＬを持つ液晶表示装置が実装されてい
る。また、このようなディスプレイモニターのスタンド
部にホストコンピュータ、あるいはテレビ受像回路を内
蔵してもよい。
【００５１】本発明による半導体集積回路とこの半導体
集積回路を実装したプリント回路基板は上記した液晶表
示装置に限るものではなく、他の同様の半導体集積回路
および半導体集積回路を実装したプリント回路基板にも
適用できることは言うまでもない。
集積回路を実装したプリント回路基板は上記した液晶表
示装置に限るものではなく、他の同様の半導体集積回路
および半導体集積回路を実装したプリント回路基板にも
適用できることは言うまでもない。
【００５２】
【発明の効果】以上説明したように、本発明によれば、
プリント配線基板の配線パターンの設計を簡素化し、コ
ンデンサの数が低減できると共に、ＥＭＩを低減可能と
した半導体集積回路を提供できる。
プリント配線基板の配線パターンの設計を簡素化し、コ
ンデンサの数が低減できると共に、ＥＭＩを低減可能と
した半導体集積回路を提供できる。
【００５３】また、この半導体集積回路を実装したプリ
ント回路基板を用いることにより、部品点数を低減し、
ＥＭＩを低減した液晶表示装置を提供することができ
る。
ント回路基板を用いることにより、部品点数を低減し、
ＥＭＩを低減した液晶表示装置を提供することができ
る。
【図１】本発明による半導体集積回路の一実施例を模式
的に説明する平面図である。
的に説明する平面図である。
【図２】図１に示した電源端子の電源供給回路の構成例
の説明図である。
の説明図である。
【図３】図２に示した本発明の実施例におけるプリント
回路基板の形成した配線パターンと半導体集積回路の電
源端子との接続形状およびコンデンサの接続状態の第１
構成例を説明する模式図である。
回路基板の形成した配線パターンと半導体集積回路の電
源端子との接続形状およびコンデンサの接続状態の第１
構成例を説明する模式図である。
【図４】図２に示した本発明の実施例におけるプリント
回路基板の形成した配線パターンと半導体集積回路の電
源端子との接続形状およびコンデンサの接続状態の第２
構成例を説明する模式図である。
回路基板の形成した配線パターンと半導体集積回路の電
源端子との接続形状およびコンデンサの接続状態の第２
構成例を説明する模式図である。
【図５】本発明によるプリント回路基板の半導体チップ
実装部分の配線パターンのパッド部の配置例を模式的に
説明する要部平面図である。
実装部分の配線パターンのパッド部の配置例を模式的に
説明する要部平面図である。
【図６】本発明を適用したアクティブ・マトリクス型液
晶表示装置の構成と駆動システムの説明図である。
晶表示装置の構成と駆動システムの説明図である。
【図７】液晶パネルの各ドライバの概略構成と信号の流
れを示すブロック図である。
れを示すブロック図である。
【図８】信号源から表示制御装置に入力される表示デー
タおよび表示制御装置からドレインドライバとゲートド
ライバに出力される信号を示すタイミング図である。
タおよび表示制御装置からドレインドライバとゲートド
ライバに出力される信号を示すタイミング図である。
【図９】本発明による液晶表示装置の全体構成を説明す
る展開斜視図である。
る展開斜視図である。
【図１０】本発明による液晶表示装置を実装した電子機
器の一例としてのノート型コンピュータの斜視図であ
る。
器の一例としてのノート型コンピュータの斜視図であ
る。
【図１１】本発明による液晶表示装置を実装した電子機
器の他例としてのディスプレイモニターの正面図であ
る。
器の他例としてのディスプレイモニターの正面図であ
る。
【図１２】液晶表示装置の表示制御装置を構成するタイ
ミングコンバータ用の半導体集積回路の端子構成の一例
を説明する平面図である。
ミングコンバータ用の半導体集積回路の端子構成の一例
を説明する平面図である。
【図１３】従来のプリント回路基板の形成した配線パタ
ーンと半導体集積回路の電源端子との接続形状およびコ
ンデンサの接続状態の一例を説明する模式図である。
ーンと半導体集積回路の電源端子との接続形状およびコ
ンデンサの接続状態の一例を説明する模式図である。
ＣＨＩ 半導体集積回路 ＴＶｃｃ 電源端子 ＴＧＮＤ 接地端子 Ｖｃｃ 電源 Ｃ コンデンサ ＶＬ 電源配線 ＴＨ スルーホール ＧＮＤＬ 接地配線 ＰＤ パッド ＶＬＰ 電源端子パッド ＣＰ コンデンサ接続パッド。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 21/822 Ｈ０１Ｌ 27/04 Ｅ Ｈ０５Ｋ 1/02 Ｆターム(参考） 2H092 GA50 JA24 NA25 PA06 5E338 AA00 CC01 CC04 CC06 CD33 EE13 EE31 5F038 BE09 CA10 DF01 EZ20 5F067 AA00 AB03 CD01 5G435 AA16 AA17 BB12 EE37 EE41 GG31 HH12
Claims (3)
- 【請求項１】一つの機能の電源端子を複数本有する半導
体集積回路であって、前記複数本の電源端子の少なくと
も２本を隣接配置したことを特徴とする半導体集積回
路。 - 【請求項２】一つの機能の電源端子を複数本有する半導
体集積回路を搭載するプリント回路基板であって、前記
半導体集積回路は前記複数本の電源端子の少なくとも２
本を隣接配置してなり、前記隣接する少なくとも２本の
電源端子に接続する電源配線パターンを前記隣接配置し
た少なくとも２本の電源端子の略々配置幅分有する単一
パターンとしたことを特徴とするプリント回路基板。 - 【請求項３】液晶パネルの周辺にデータ線駆動回路基板
と走査線駆動回路基板およびインターフェース回路基板
とを取り付けた液晶表示装置であって、 前記インターフェース回路基板には、半導体集積回路チ
ップを実装するための信号配線パターン、電源配線パタ
ーンおよび接地パターンを有して外部信号源からの表示
信号と制御信号および電源を入力して前記液晶表示装置
に表示するための表示データを生成するためのタイミン
グコンバータを含む表示制御装置および電源部を構成す
る複数の半導体集積回路を搭載してなり、 前記タイミングコンバータを構成する半導体集積回路
は、一つの機能の電源端子を複数本有し、前記複数本の
電源端子の少なくとも２本を隣接配置してなり、前記隣
接する少なくとも２本の電源端子に接続する前記電源配
線パターンを、前記隣接配置した少なくとも２本の電源
端子の近傍で当該少なくとも２本の電源端子の略々隣接
配置幅を含む幅を有することを特徴とする液晶表示装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP35957599A JP2001177040A (ja) | 1999-12-17 | 1999-12-17 | 半導体集積回路とこの半導体集積回路を実装したプリント回路基板、およびこのプリント回路基板を用いた液晶表示装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP35957599A JP2001177040A (ja) | 1999-12-17 | 1999-12-17 | 半導体集積回路とこの半導体集積回路を実装したプリント回路基板、およびこのプリント回路基板を用いた液晶表示装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001177040A true JP2001177040A (ja) | 2001-06-29 |
Family
ID=18465207
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP35957599A Pending JP2001177040A (ja) | 1999-12-17 | 1999-12-17 | 半導体集積回路とこの半導体集積回路を実装したプリント回路基板、およびこのプリント回路基板を用いた液晶表示装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001177040A (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100506348B1 (ko) * | 2002-05-15 | 2005-08-04 | 가부시키가이샤 히타치 디스프레이즈 | 화상 표시장치 |
| WO2007099992A1 (ja) * | 2006-03-01 | 2007-09-07 | Daikin Industries, Ltd. | 基板及び装置 |
| US7414321B2 (en) | 2006-02-24 | 2008-08-19 | Alps Electric Co., Ltd. | Wiring configuration for semiconductor component |
| JP2010010550A (ja) * | 2008-06-30 | 2010-01-14 | Kyocera Corp | 電子部品の実装構造 |
| JP2011234760A (ja) * | 2010-04-30 | 2011-11-24 | Fujishoji Co Ltd | 遊技機 |
| JP2014155711A (ja) * | 2014-01-31 | 2014-08-28 | Fujishoji Co Ltd | 遊技機 |
| JP2015110105A (ja) * | 2015-03-18 | 2015-06-18 | 株式会社藤商事 | 遊技機 |
| US9615411B2 (en) | 2013-07-16 | 2017-04-04 | Samsung Display Co., Ltd. | Backlight unit including a power transmitting wire |
-
1999
- 1999-12-17 JP JP35957599A patent/JP2001177040A/ja active Pending
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100506348B1 (ko) * | 2002-05-15 | 2005-08-04 | 가부시키가이샤 히타치 디스프레이즈 | 화상 표시장치 |
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