KR101549291B1 - 표시장치 - Google Patents

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Abstract

본 발명은 표시패널의 휘도 불균일을 최소화할 수 있는 위한 표시장치에 관한 것이다. 본 발명의 실시 예에 따른 표시장치는 데이터 라인들과 게이트 라인들을 포함하는 표시패널; 상기 게이트 라인들에 게이트 펄스를 순차적으로 공급하는 게이트 드라이브 IC; 상기 데이터 라인들에 데이터 전압을 공급하는 데이터 드라이브 IC를 포함하고, 상기 게이트 드라이브 IC는 게이트 링크 라인들을 통해 상기 게이트 라인들에 접속되고, 상기 게이트 드라이브 IC에 접속된 게이트 링크 라인들의 저항값들은 상기 게이트 드라이브 IC의 일측 가장자리부터 타측 가장자리까지 4차 함수에 의해 정의되는 곡선으로 분포되는 것을 특징으로 한다.

Description

표시장치{DISPLAY DEVICE}
본 발명은 표시패널의 휘도 불균일을 최소화할 수 있는 위한 표시장치에 관한 것이다.
정보화 사회가 발전함에 따라 화상을 표시하기 위한 표시장치에 대한 요구가 다양한 형태로 증가하고 있으며, 근래에는 액정표시장치(LCD: Liquid Crystal Display), 플라즈마표시장치(PDP: Plasma Display Panel), 유기발광다이오드 표시장치(OLED: Organic Light Emitting Diode)와 같은 여러가지 평판표시장치가 활용되고 있다.
도 1은 종래 평판표시장치의 일 예를 보여주는 블록도이다. 도 1을 참조하면, 종래 평판표시장치는 표시패널(DIS), 게이트 구동회로(10), 및 데이터 구동회로(20) 등을 포함한다. 표시패널(DIS)은 게이트 라인들, 데이터 라인들, 및 매트릭스 형태로 배치되는 화소들을 포함한다. 표시패널(DIS)의 화소들 각각은 게이트 구동회로(10)로부터 게이트 라인들에 공급되는 게이트 신호에 응답하여 데이터 구동회로(20)로부터 데이터 라인들에 공급되는 데이터 전압을 공급받음으로써 화상을 표시한다. 게이트 구동회로(10)는 게이트 신호를 순차적으로 발생하는 다수의 게이트 드라이브 IC들(11, 12, 13)을 포함하며, 게이트 드라이브 IC들(11, 12, 13) 각각은 게이트 링크 라인(GLL)들을 통해 표시패널(DIS)의 게이트 라인들과 접속된다. 데이터 구동회로(20)는 데이터 전압을 공급하는 다수의 데이터 드라이브 IC들(21, 22, 23)을 포함하며, 데이트 드라이브 IC들(21, 22, 23) 각각은 데이터 링크 라인(DLL)들을 통해 표시패널(DIS)의 데이터 라인들과 접속된다.
게이트 드라이브 IC(11, 12, 13)의 크기와 표시패널(DIS)의 크기가 다르기 때문에, 게이트 드라이브 IC(11, 12, 13)의 중앙부부터 가장자리까지 형성되는 게이트 링크 라인(GLL)들의 길이가 서로 다르다. 즉, 게이트 드라이브 IC(11, 12, 13)의 중앙부와 게이트 라인을 연결하는 중앙 게이트 링크 라인의 길이가 가장 짧고, 게이트 드라이브 IC(11, 12, 13)의 가장자리와 게이트 라인을 연결하는 가장자리 게이트 링크 라인의 길이가 가장 길다. 이로 인해, 중앙 게이트 링크 라인의 배선 저항이 가장 작고, 가장자리 게이트 링크 라인의 배선 저항이 가장 크다.
도 2a는 중앙 게이트 링크 라인을 통해 공급되는 게이트 펄스의 파형도이고, 도 2b는 가장자리 게이트 링크 라인을 통해 공급되는 게이트 펄스의 파형도이다. 도 2a를 참조하면, 중앙 게이트 링크 라인의 배선 저항이 작기 때문에, 중앙 게이트 링크 라인을 통해 게이트 라인에 공급되는 게이트 펄스는 펄스 딜레이(d1)가 작다. 이에 비해, 도 2b를 참조하면, 가장자리 게이트 링크 라인의 배선 저항이 크기 때문에, 가장자리 게이트 링크 라인을 통해 게이트 라인에 공급되는 게이트 펄스는 펄스 딜레이(d2)가 크다. 이러한 펄스 딜레이의 차이로 인해, 가장자리 게이트 링크 라인을 통해 게이트 펄스를 공급받는 화소들과 중앙 게이트 링크 라인을 통해 게이트 펄스를 공급받는 화소들에 동일한 데이터 전압이 공급되더라도, 가장자리 게이트 링크 라인을 통해 게이트 펄스를 공급받는 화소들이 표시하는 휘도와 중앙 게이트 링크 라인을 통해 게이트 펄스를 공급받는 화소들이 표시하는 휘도는 서로 달라지는 문제가 발생한다. 즉, 표시패널의 휘도가 위치에 따라 불균일한 문제가 발생한다.
또한, 최근에는 표시장치의 디자인을 강조하기 위해 표시장치의 베젤 영역(B)을 최소화하는 추세에 있으며, 이로 인해 게이트 드라이브 IC(11, 12, 13)와 표시패널(DIS) 간의 간격은 매우 좁게 형성된다. 베젤 영역(B)은 표시장치에서 영상을 표시하지 않는 비표시영역을 의미한다. 게이트 링크 라인(GLL)들의 배선 폭을 조정함으로써 게이트 링크 라인(GLL)들의 배선 저항의 차이를 줄일 수 있으나, 이는 베젤 영역(B)을 증가시키기 때문에, 본 발명의 과제를 해결하기에는 문제가 있다.
본 발명은 베젤 영역을 늘리지 않고, 표시패널의 휘도 불균일을 최소화할 수 있는 표시장치를 제공한다.
본 발명의 표시장치는 데이터 라인들과 게이트 라인들을 포함하는 표시패널, 게이트 라인들에 게이트 펄스를 순차적으로 공급하는 게이트 드라이브 IC 및 데이터 라인들에 데이터 전압을 공급하는 데이터 드라이브 IC를 포함한다. 게이트 드라이브 IC는 게이트 링크 라인들을 통해 게이트 라인들에 접속되고, 게이트 드라이브 IC의 일측 가장자리로부터 타측 가장자리까지 접속된 게이트 링크 라인들의 저항값들은 다음의 [수학식]과 같은 4차 함수에 의해 정의되는 곡선으로 분포된다.
[수학식]
Figure 112015058092576-pat00012

이때, a, b, c, d, e는 0이 아닌 실수.
삭제
본 발명은 게이트 링크 라인들의 저항값들이 게이트 드라이브 IC의 일측 가장자리부터 타측 가장자리까지 4차 함수에 의해 정의되는 곡선으로 분포되도록 조정한다. 또한, 본 발명은 표시패널에 두 개 이상의 스캔 펄스들이 공급되는 경우, 휘도 불균일에 더 영향을 미치는 스캔 펄스를 공급하는 스캔 라인들에 접속된 게이트 링크 라인들의 최대 저항값과 최소 저항값의 차이를 최소화한다. 그 결과, 본 발명은 베젤 영역을 늘리지 않고, 표시패널의 휘도 불균일을 최소화할 수 있다.
도 1은 종래 평판표시장치의 일 예를 보여주는 블록도.
도 2a는 중앙 게이트 링크 라인을 통해 공급되는 게이트 펄스의 파형도.
도 2b는 가장자리 게이트 링크 라인을 통해 공급되는 게이트 펄스의 파형도.
도 3은 본 발명의 실시 예에 따른 표시장치를 개략적으로 나타내는 블록도.
도 4는 본 발명의 제1 실시 예에 따른 화소의 일 예를 보여주는 도면.
도 5는 본 발명의 제1 실시 예에 따른 게이트 드라이브 IC와 표시패널의 게이트 라인들을 접속하는 게이트 링크 라인들을 상세히 보여주는 일 예시도면.
도 6은 본 발명의 제1 실시 예에 따른 게이트 링크 라인들의 배선 저항값들의 변화를 보여주는 그래프.
도 7은 본 발명의 제2 실시 예에 따른 화소의 일 예를 보여주는 도면.
도 8은 본 발명의 제2 실시 예에 따른 게이트 드라이브 IC와 표시패널의 게이트 라인들을 접속하는 게이트 링크 라인들을 상세히 보여주는 일 예시도면.
도 9는 본 발명의 제2 실시 예에 따른 제1 및 제2 게이트 링크 라인들의 배선 저항값들의 변화를 보여주는 그래프.
이하 첨부된 도면을 참조하여 본 발명에 따른 바람직한 실시예들을 상세히 설명한다. 명세서 전체에 걸쳐서 동일한 참조번호들은 실질적으로 동일한 구성요소들을 의미한다. 이하의 설명에서, 본 발명과 관련된 공지 기능 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우, 그 상세한 설명을 생략한다. 이하의 설명에서 사용되는 구성요소 명칭은 명세서 작성의 용이함을 고려하여 선택된 것일 수 있는 것으로서, 실제 제품의 부품 명칭과는 상이할 수 있다.
도 3은 본 발명의 실시 예에 따른 표시장치를 개략적으로 나타내는 블록도이다. 도 3을 참조하면, 본 발명의 실시 예에 따른 표시장치는 표시패널(100), 게이트 구동회로(110), 데이터 구동회로(120), 타이밍 콘트롤러(130), 호스트 시스템(140) 등을 포함한다.
본 발명의 실시 예에 따른 표시장치의 표시패널(100)은 액정표시소자(Liquid Crystal Display, LCD), 전계 방출 표시소자(Field Emission Display, FED), 플라즈마 디스플레이 패널(Plasma Display Panel, PDP) 등의 평판 표시소자로도 구현될 수 있다. 도 4에서는 표시패널(100)이 액정표시소자로 구현된 것을 중심으로 설명하고, 도 7에서는 표시패널(100)이 유기발광다이오드 소자로 구현된 것을 중심으로 설명할 것이다.
게이트 구동회로(110)는 다수의 게이트 드라이브 IC(integrated circuit)들(111, 112, 113)을 포함한다. 게이트 드라이브 IC들(111, 112, 113) 각각은 화소들 각각의 적어도 하나 이상의 스위칭 TFT를 제어하기 위한 적어도 하나 이상의 게이트 펄스(또는 스캔 펄스)를 표시패널(100)의 게이트 라인(또는 스캔 라인)들에 공급한다. 게이트 드라이브 IC들(111, 112, 113)은 게이트 링크 라인(GLL)들을 통해 게이트 라인들에 접속된다. 게이트 드라이브 IC들(111, 112, 113)은 게이트 TCP(tape carrier package) 상에 실장될 수 있고, 게이트 TCP는 TAB(tape automated bonding) 공정에 의해 표시패널(100)에 접합될 수 있다. 또는, 게이트 드라이브 IC들(111, 112, 113)은 GIP(gate in panel) 공정에 의해 표시패널(100)의 화소들과 동시에 직접 형성될 수도 있다. 게이트 링크 라인들(GLL) 및 게이트 드라이브 IC들(111, 112, 113)에 대한 자세한 설명은 도 5 및 도 7을 결부하여 상세히 설명한다.
데이터 구동회로(120)는 다수의 소스 드라이브 IC들(121, 122, 123)을 포함한다. 소스 드라이브 IC들(121, 122, 123)은 타이밍 콘트롤러(130)로부터 디지털 영상 데이터(RGB)를 입력받는다. 소스 드라이브 IC들(121, 122, 123)은 타이밍 콘트롤러(130)로부터의 소스 타이밍 제어신호에 따라 감마보상전압들을 이용하여 디지털 영상 데이터(RGB)를 아날로그 데이터 전압으로 변환하고, 데이터 전압을 게이트 펄스와 동기화(synchronization)하여 표시패널(100)의 데이터 라인들에 공급한다. 소스 드라이브 IC들(121, 122, 123)은 데이터 링크 라인(DLL)들을 통해 데이터 라인들에 접속된다. 소스 드라이브 IC들(121, 122, 123)은 소스 TCP 상에 실장될 수 있고, 소스 TCP는 TAB 공정에 의해 표시패널(100)과 소스 PCB(printed circuit board)에 접합될 수 있다. 또는, 소스 드라이브 IC들(121, 122, 123)은 COG(chip on glass) 공정에 의해 표시패널(100)에 직접 접착될 수도 있다.
타이밍 콘트롤러(130)는 호스트 시스템(140)으로부터 디지털 영상 데이터(RGB)와 타이밍 신호를 입력받는다. 타이밍 신호는 수직 동기신호(vertical synchronization signal), 수평 동기신호(horizontal synchronization signal), 데이터 인에이블 신호(data enable signal), 도트 클럭(dot clock) 등을 포함할 수 있다. 타이밍 콘트롤러(130)는 타이밍 신호에 기초하여 게이트 구동회로(110)와 데이터 구동회로(120)의 동작 타이밍을 제어하기 위한 타이밍 제어신호들을 발생한다. 타이밍 제어신호들은 게이트 구동회로(110)의 동작 타이밍을 제어하기 위한 게이트 타이밍 제어신호(GCS), 데이터 구동회로(120)의 동작 타이밍을 제어하기 위한 데이터 타이밍 제어신호(DCS)를 포함한다. 타이밍 콘트롤러(130)는 게이트 타이밍 제어신호(GCS)를 게이트 구동회로(110)로 출력하고, 디지털 영상 데이터(RGB)와 데이터 타이밍 제어신호(DCS)를 데이터 구동회로(120)로 출력한다.
호스트 시스템(140)은 외부 비디오 소스 기기로부터 입력되는 디지털 영상 데이터(RGB)를 표시패널(100)에 표시하기에 적합한 해상도의 데이터 포맷으로 변환하기 위해 스케일러(scaler)가 내장된 시스템 온 칩(System on Chip)을 포함할 수 있다. 호스트 시스템(140)은 LVDS(Low Voltage Differential Signaling) 인터페이스, TMDS(Transition Minimized Differential Signaling) 인터페이스 등의 인터페이스를 통해 디지털 영상 데이터(RGB)와 타이밍 신호들을 타이밍 콘트롤러(130)에 공급한다.
도 4는 본 발명의 제1 실시 예에 따른 화소의 일 예를 보여주는 도면이다. 도 4를 참조하면, 본 발명의 제1 실시 예에 따른 화소는 표시패널(100)이 액정표시소자로 구현된 것을 중심으로 설명하였다. 표시패널(100)이 액정표시소자로 구현된 경우, 표시패널(100)은 두 장의 기판과 이들 사이에 형성된 액정층을 포함한다. 표시패널(100)의 하부 기판에는 다수의 데이터 라인(DL)들과 다수의 게이트 라인(GL)들이 교차된다. 데이터 라인(DL)들과 게이트 라인(GL)들의 교차 구조에 의해 표시패널(100)에는 화소들이 매트릭스 형태로 배치된다. 화소들 각각은 박막 트랜지스터(thin film transistor, 이하 "TFT"라 칭함), TFT에 접속된 액정셀(Clc), 및 스토리지 커패시터(storage capacitor, SC) 등을 포함한다. TFT는 게이트 라인(GL)의 게이트 펄스에 응답하여 데이터 라인(DL)의 데이터 전압을 화소 전극(1)에 공급한다. 스토리지 커패시터(SC)는 화소 전극(1)에 공급된 데이터 전압을 소정의 기간 동안 유지한다. 액정셀(Clc)은 화소 전극(1)과 공통전극(2) 사이의 전계에 의해 구동된다. 공통전극(2)은 TN(Twisted Nematic) 모드와 VA(Vertical Alignment) 모드와 같은 수직전계 구동방식에서 상부 유리기판상에 형성되며, IPS(In Plane Switching) 모드와 FFS(Fringe Field Switching) 모드와 같은 수평전계 구동방식에서 화소 전극(1)과 함께 하부 유리기판상에 형성된다. 표시패널(100)의 상부 기판상에는 블랙매트릭스, 컬러필터 등이 형성된다. 표시패널(100)의 상부 유리기판과 하부 유리기판 각각에는 편광판이 부착되고 액정과 접하는 내면에 액정의 프리틸트각을 설정하기 위한 배향막이 형성된다.
표시패널(100)이 액정표시소자로 구현된 경우, 표시장치는 표시패널(100)에 빛을 조사하기 위한 백라이트 유닛을 필요로 한다. 백라이트 유닛은 표시패널(100)에 광을 조사하는 다수의 광원을 포함한다. 백라이트 유닛은 직하형(direct type)과 에지형(edge type) 중 어느 하나로 구현될 수 있다. 직하형 백라이트 유닛은 표시패널(100)의 아래에 다수의 광학 시트들과 확산판이 적층되고 확산판 아래에 다수의 광원이 배치되는 구조를 갖는다. 에지형 백라이트 유닛은 표시패널(100)의 아래에 다수의 광학 시트들과 도광판이 적층되고 도광판의 측면에 다수의 광원들이 배치되는 구조를 갖는다.
도 5는 본 발명의 제1 실시 예에 따른 게이트 드라이브 IC와 표시패널의 게이트 라인들을 접속하는 게이트 링크 라인들을 상세히 보여주는 일 예시도면이다. 도 5를 참조하면, 게이트 드라이브 IC(GIC)는 게이트 링크 라인(GLL)들을 통해 표시패널(100)의 게이트 라인(GL)들에 접속된다. 게이트 드라이브 IC(GIC)의 크기와 표시패널(100)의 크기가 다르기 때문에, 게이트 드라이브 IC(GIC)의 중앙부(C)부터 일측 가장자리(EF)까지 형성되는 게이트 링크 라인(GLL)들의 길이가 서로 다르다. 게이트 드라이브 IC(GIC)의 중앙부(C)에서 일측 가장자리(EF)로 갈수록 게이트 링크 라인(GLL)의 길이가 길어진다. 즉, 게이트 링크 라인(GLL)들 중에서, 게이트 드라이브 IC(GIC)의 중앙부(C)와 게이트 라인(GL)을 연결하는 중앙 게이트 링크 라인(GLLC)의 길이가 가장 짧고, 게이트 드라이브(GIC)의 일측 가장자리(EF)와 게이트 라인(GL)을 연결하는 일측 가장자리 게이트 링크 라인(GLLEF)의 길이가 가장 길다. 이로 인해, 중앙 게이트 링크 라인(GLLC)의 배선 저항이 가장 작고, 일측 가장자리 게이트 링크 라인(GLLEF)의 배선 저항이 가장 크다.
또한, 게이트 드라이브 IC(GIC)의 중앙부(C)에서 타측 가장자리(ES)로 갈수록 게이트 링크 라인(GLL)의 길이가 길어진다. 즉, 게이트 링크 라인(GLL)들 중에서, 게이트 드라이브 IC(GIC)의 중앙부(C)와 게이트 라인(GL)을 연결하는 중앙 게이트 링크 라인(GLLC)의 길이가 가장 짧고, 게이트 드라이브(GIC)의 타측 가장자리(ES)와 게이트 라인(GL)을 연결하는 타측 가장자리 게이트 링크 라인(GLLES)의 길이가 가장 길다. 이로 인해, 중앙 게이트 링크 라인(GLLC)의 배선 저항이 가장 작고, 타측 가장자리 게이트 링크 라인(GLLES)의 배선 저항이 가장 크다.
결국, 게이트 드라이브 IC(GIC)의 중앙부(C)에서 일측 가장자리(EF) 또는 타측 가장자리(ES)로 갈수록 게이트 링크 라인(GLL)의 길이가 길어지기 때문에, 게이트 드라이브 IC(GIC)의 중앙부(C)에서 일측 가장자리(EF) 또는 타측 가장자리(ES)로 갈수록 게이트 링크 라인(GLL)의 배선 저항이 커진다. 도 2a 및 도 2b에서 살펴본 바와 같이, 게이트 링크 라인(GLL)들의 배선 저항의 차이는 게이트 펄스의 펄스 딜레이를 초래하며, 이로 인해 표시패널(100)의 휘도 불균형이 발생하게 된다. 따라서, 중앙 게이트 링크 라인(GLLC)의 배선 저항과 일측 가장자리 게이트 링크 라인(GLLEF) 또는 타측 가장자리 게이트 링크 라인(GLLES)의 배선 저항을 최소화할 필요가 있으며, 이에 대하여는 도 6을 결부하여 상세히 설명한다.
도 6은 본 발명의 제1 실시 예에 따른 게이트 링크 라인들의 배선 저항값들의 변화를 보여주는 그래프이다. 도 6을 참조하면, 게이트 드라이브 IC(GIC)에 접속된 게이트 링크 라인(GLL)들의 배선 저항값들(LINK_R)은 일측 가장자리(EF)로부터 중앙부(C)로 갈수록 감소하고, 게이트 드라이브 IC(GIC)에 접속된 게이트 링크 라인(GLL)들의 배선 저항값들(LINK_R)은 중앙부(C)로부터 타측 가장자리(ES)로 갈수록 증가한다.
특히, 게이트 드라이브 IC(GIC)에 접속된 게이트 링크 라인(GLL)들의 배선 저항값들(LINK_R)은 일측 가장자리(EF)로부터 타측 가장자리(ES)까지 U자형 분포를 갖는다. 구체적으로, 게이트 드라이브 IC(GIC)에 접속된 게이트 링크 라인(GLL)들의 저항값들(LINK_R)은 게이트 드라이브 IC(GIC)의 일측 가장자리(EF)부터 타측 가장자리(ES)까지 4차 함수에 의해 정의되는 곡선으로 분포되도록 구현될 수 있다. 도 6에 도시된 4차 함수에 의해 정의되는 곡선은 수학식 1과 같이 정의될 수 있다. 게이트 링크 라인(GLL)들의 저항값들(LINK_R)은 게이트 링크 라인(GLL)들의 배선 길이 및 배선 폭을 조정함으로써, 일측 가장자리(EF)부터 타측 가장자리(ES)까지 4차 함수에 의해 정의되는 곡선으로 분포될 수 있을 것이다.
Figure 112012087065845-pat00001
수학식 1에서, x는 게이트 드라이브 IC(GIC)의 일측 가장자리(EF)부터 타측 가장자리(ES)에서 게이트 링크 라인(GLL)의 위치를 나타내는 위치 변수를 의미하고, y는 해당 위치에서의 저항값을 의미한다. 상수 a, b, c, d, e는 일측 가장자리(EF)부터 타측 가장자리(ES)까지의 저항값들을 어떻게 설계하느냐에 따라 달라질 수 있다.
도 7은 본 발명의 제2 실시 예에 따른 화소의 일 예를 보여주는 도면이다. 도 7을 참조하면, 본 발명의 제2 실시 예에 따른 화소는 표시패널(100)이 유기발광다이오드 소자로 구현된 것을 중심으로 설명하였다. 표시패널(100)에는 데이터 라인(D)들과 게이트 라인(G)들이 서로 교차되도록 형성되며, 데이터 라인(D)들과 게이트 라인(G)들의 교차 영역에는 매트릭스 형태로 화소들이 배치된 화소 어레이가 형성된다. 표시패널(100)의 화소들 각각은 적어도 하나 이상의 스위칭 TFT(thin film transistor)(T1, T2), 구동 TFT(DT), 유기발광다이오드 소자(OLED), 및 적어도 하나 이상의 캐패시터(capacitor)(C1)를 포함한다. 화소들 각각은 스위칭 TFT들(T1, T2)과 구동 TFT(DT)를 이용하여 유기발광다이오드 소자(OLED)에 흐르는 전류를 제어하여 화상을 표시한다. 구체적으로, 구동 TFT(DT)는 화소들 각각에 공급되는 고전위 전압으로부터 유기발광다이오드(OLED)에 흐르는 전류의 양을 조절할 수 있으므로, 유기발광다이오드(OLED)의 발광량도 조절될 수 있다. 표시패널(100)은 화소 구조에 따라 배면발광(bottom emission), 및 전면발광(top emission) 등의 형태로 화상을 표시할 수 있다.
구체적으로, 화소들 각각은 도 7과 같이 3 개의 TFT들과 1 개의 캐패시터를 포함하는 3T1C 구조로 구현될 수 있다. 구동 TFT(DT)의 게이트 전극은 제1 노드(N1)에 접속되고, 소스 전극은 제2 노드(N2)에 접속되며, 드레인 전극은 고전위 전압을 공급하는 고전위 전압 공급원(VDD)에 접속된다. 유기발광다이오드(OLED)의 애노드 전극은 제2 노드(N2)에 접속되고, 캐소드 전극은 저전위 전압을 공급하는 저전위 전압 공급원(VSS)에 접속된다. 제1 TFT(T1)는 제1 스캔 라인(SL1)으로부터 공급되는 제1 로직 레벨 전압의 제1 스캔 펄스에 응답하여 제1 노드(N1)에 데이터 전압을 공급한다. 제1 TFT(T1)의 게이트 전극은 제1 스캔 펄스가 공급되는 제1 스캔 라인(SL1)에 접속되고, 소스 전극은 제1 노드(N1)에 접속되며, 드레인 전극은 데이터 전압이 공급되는 데이터 라인(DL)에 접속된다. 제2 TFT(T2)는 제2 스캔 라인(SL2)으로부터 공급되는 제1 로직 레벨 전압의 제2 스캔 펄스에 응답하여 제2 노드(N2)를 기준 전압으로 초기화시킨다. 제2 TFT(T2)의 게이트 전극은 제2 스캔 펄스가 공급되는 제2 스캔 라인(SL2)에 접속되고, 소스 전극은 기준 전압을 공급하는 기준 전압원(REF)에 접속되며, 드레인 전극은 제2 노드(N2)에 접속된다. 한편, 도 7에 도시된 본 발명의 제2 실시 예에 따른 화소 구조는 하나의 실시 예에 불과하므로, 이에 한정되지 않음에 주의하여야 한다.
도 8은 본 발명의 제2 실시 예에 따른 게이트 드라이브 IC와 표시패널의 게이트 라인들을 접속하는 게이트 링크 라인들을 상세히 보여주는 일 예시도면이다. 도 8을 참조하면, 게이트 드라이브 IC(GIC)는 제1 게이트 링크 라인들을 통해 표시패널(100)의 제1 스캔 라인(SL1)들에 접속되고, 제2 게이트 링크 라인들을 통해 제2 스캔 라인(SL2)들에 접속된다. 도 7에 도시된 바와 같이, 제1 스캔 라인(SL1)들은 화소들 각각의 제1 TFT(T1)를 제어하기 위한 신호인 제1 스캔 펄스를 공급하는 라인이고, 제2 스캔 라인(SL2)들은 화소들 각각의 제2 TFT(T2)를 제어하기 위한 신호인 제2 스캔 펄스를 공급하는 라인으로 구현될 수 있다. 도 7에서는 화소가 유기발광다이오드 소자로 구현된 것을 중심으로 설명하였지만, 이에 한정되지 않음에 주의하여야 한다. 즉, 화소가 액정표시소자로 구현된 경우에도 화소가 2 개 이상의 TFT들을 포함한다면, 제1 스캔 라인(SL1)들은 2 개 이상의 TFT들 중 어느 한 TFT를 제어하기 위한 신호를 공급하는 라인이고, 제2 스캔 라인(SL2)들은 2 개 이상의 TFT들 중 또 다른 TFT를 제어하기 위한 신호를 공급하는 라인으로 구현될 수 있다.
또한, 도 8에서 제1 게이트 링크 라인들은 굵은 실선으로 표현되었으며, 설명의 편의를 위해 제1 일측 가장자리 게이트 링크 라인(GLLEF1), 제1 중앙 게이트 링크 라인(GLLC1), 및 제1 타측 가장자리 게이트 링크 라인(GLLES1)이 제1 게이트 링크 라인들의 일 예로서 도시되었다. 제2 게이트 링크 라인들은 도 8에서 가는 실선으로 표현되었으며, 제2 일측 가장자리 게이트 링크 라인(GLLEF2), 제2 중앙 게이트 링크 라인(GLLC2), 및 제2 타측 가장자리 게이트 링크 라인(GLLES2)이 제2 게이트 링크 라인들의 일 예로서 도시되었다.
한편, 게이트 드라이브 IC(GIC)의 크기와 표시패널(100)의 크기가 다르기 때문에, 게이트 드라이브 IC(GIC)의 중앙부(C)부터 일측 가장자리(EF)까지 형성되는 제1 및 제2 게이트 링크 라인들의 길이가 서로 다르다. 먼저, 게이트 드라이브 IC(GIC)의 중앙부(C)에서 일측 가장자리(EF)로 갈수록 제1 및 제2 게이트 링크 라인들의 길이가 길어진다. 게이트 드라이브 IC(GIC)의 중앙부(C)부터 일측 가장자리(EF)까지 접속된 제1 게이트 링크 라인들 중에서, 게이트 드라이브 IC(GIC)의 중앙부(C)와 제1 스캔 라인(SL1)을 연결하는 제1 중앙 게이트 링크 라인(GLLC1)의 길이가 가장 짧고, 게이트 드라이브(GIC)의 일측 가장자리(EF)와 제1 스캔 라인(SL1)을 연결하는 제1 일측 가장자리 게이트 링크 라인(GLLEF1)의 길이가 가장 길다. 이로 인해, 제1 중앙 게이트 링크 라인(GLLC1)의 배선 저항이 가장 작고, 일측 가장자리 게이트 링크 라인(GLLEF1)의 배선 저항이 가장 크다. 또한, 게이트 드라이브 IC(GIC)의 중앙부(C)부터 일측 가장자리(EF)까지 접속된 제2 게이트 링크 라인들 중에서, 게이트 드라이브 IC(GIC)의 중앙부(C)와 제2 스캔 라인(SL2)을 연결하는 제2 중앙 게이트 링크 라인(GLLC2)의 길이가 가장 짧고, 게이트 드라이브(GIC)의 일측 가장자리(EF)와 제2 스캔 라인(SL2)을 연결하는 제2 일측 가장자리 게이트 링크 라인(GLLEF2)의 길이가 가장 길다. 이로 인해, 제2 중앙 게이트 링크 라인(GLLC2)의 배선 저항이 가장 작고, 일측 가장자리 게이트 링크 라인(GLLEF2)의 배선 저항이 가장 크다.
또한, 게이트 드라이브 IC(GIC)의 중앙부(C)에서 타측 가장자리(ES)로 갈수록 제1 및 제2 게이트 링크 라인들의 길이가 길어진다. 게이트 드라이브 IC(GIC)의 중앙부(C)부터 타측 가장자리(ES)까지 접속된 제1 게이트 링크 라인들 중에서, 게이트 드라이브 IC(GIC)의 중앙부(C)와 제1 스캔 라인(SL1)을 연결하는 제1 중앙 게이트 링크 라인(GLLC1)의 길이가 가장 짧고, 게이트 드라이브(GIC)의 타측 가장자리(ES)와 제1 스캔 라인(SL1)을 연결하는 제1 타측 가장자리 게이트 링크 라인(GLLES1)의 길이가 가장 길다. 이로 인해, 제1 중앙 게이트 링크 라인(GLLC1)의 배선 저항이 가장 작고, 제1 타측 가장자리 게이트 링크 라인(GLLES1)의 배선 저항이 가장 크다. 또한, 게이트 드라이브 IC(GIC)의 중앙부(C)부터 타측 가장자리(ES)까지 접속된 제2 게이트 링크 라인들 중에서, 게이트 드라이브 IC(GIC)의 중앙부(C)와 제2 스캔 라인(SL2)을 연결하는 제2 중앙 게이트 링크 라인(GLLC2)의 길이가 가장 짧고, 게이트 드라이브(GIC)의 타측 가장자리(ES)와 제2 스캔 라인(SL2)을 연결하는 제2 타측 가장자리 게이트 링크 라인(GLLES2)의 길이가 가장 길다. 이로 인해, 제2 중앙 게이트 링크 라인(GLLC2)의 배선 저항이 가장 작고, 제2 타측 가장자리 게이트 링크 라인(GLLES2)의 배선 저항이 가장 크다.
결국, 게이트 드라이브 IC(GIC)의 중앙부(C)에서 일측 가장자리(EF) 또는 타측 가장자리(ES)로 갈수록 제1 및 제2 게이트 링크 라인들의 길이가 길어지기 때문에, 게이트 드라이브 IC(GIC)의 중앙부(C)에서 일측 가장자리(EF) 또는 타측 가장자리(ES)로 갈수록 제1 및 제2 게이트 링크 라인들의 배선 저항이 커진다. 도 2a 및 도 2b에서 살펴본 바와 같이, 제1 및 제2 게이트 링크 라인들의 배선 저항의 차이는 게이트 펄스의 펄스 딜레이를 초래하며, 이로 인해 표시패널(100)의 휘도 불균형이 발생하게 된다. 따라서, 제1 중앙 게이트 링크 라인(GLLC1)의 배선 저항과 제1 일측 가장자리 게이트 링크 라인(GLLEF1) 또는 제1 타측 가장자리 게이트 링크 라인(GLLES1)의 배선 저항과, 제2 중앙 게이트 링크 라인(GLLC2)의 배선 저항과 제2 일측 가장자리 게이트 링크 라인(GLLEF2) 또는 제2 타측 가장자리 게이트 링크 라인(GLLES2)의 배선 저항을 최소화할 필요가 있으며, 이에 대하여는 도 9를 결부하여 상세히 설명한다.
도 9는 본 발명의 제2 실시 예에 따른 제1 및 제2 게이트 링크 라인들의 배선 저항값들의 변화를 보여주는 그래프이다. 도 9를 참조하면, 게이트 드라이브 IC(GIC)에 접속된 제1 및 제2 게이트 링크 라인들의 배선 저항값들(GLL1_R, GLL2_R)은 일측 가장자리(EF)로부터 중앙부(C)로 갈수록 감소한다. 또한, 게이트 드라이브 IC(GIC)에 접속된 제1 및 제2 게이트 링크 라인들의 배선 저항값들(GLL1_R, GLL2_R)은 중앙부(C)로부터 타측 가장자리(ES)로 갈수록 증가한다.
특히, 게이트 드라이브 IC(GIC)에 접속된 제1 게이트 링크 라인들의 배선 저항값들(GLL1_R)은 일측 가장자리(EF)로부터 타측 가장자리(ES)까지 U자형 분포를 갖는다. 구체적으로, 게이트 드라이브 IC(GIC)에 접속된 제1 게이트 링크 라인들의 저항값들(GLL1_R)은 게이트 드라이브 IC(GIC)의 일측 가장자리(EF)부터 타측 가장자리(ES)까지 4차 함수에 의해 정의되는 곡선으로 분포되도록 구현될 수 있다. 제1 게이트 링크 라인들의 저항값들(GLL1_R)은 제1 게이트 링크 라인들의 배선 길이 및 배선 폭을 조정함으로써, 일측 가장자리(EF)부터 타측 가장자리(ES)까지 4차 함수에 의해 정의되는 곡선으로 분포될 수 있을 것이다. 4차 함수에 의해 정의되는 곡선은 수학식 1을 결부하여 상세히 설명하였다.
또한, 게이트 드라이브 IC(GIC)에 접속된 제2 게이트 링크 라인들의 배선 저항값들(GLL2_R)은 일측 가장자리(EF)로부터 타측 가장자리(ES)까지 U자형 분포를 갖는다. 구체적으로, 게이트 드라이브 IC(GIC)에 접속된 제2 게이트 링크 라인들의 저항값들(GLL2_R)은 게이트 드라이브 IC(GIC)의 일측 가장자리(EF)부터 타측 가장자리(ES)까지 4차 함수에 의해 정의되는 곡선으로 분포되도록 구현될 수 있다. 제2 게이트 링크 라인들의 저항값들(GLL2_R)은 제2 게이트 링크 라인들의 배선 길이 및 배선 폭을 조정함으로써, 일측 가장자리(EF)부터 타측 가장자리(ES)까지 4차 함수에 의해 정의되는 곡선으로 분포될 수 있을 것이다.
한편, 제1 게이트 링크 라인들의 최대 저항값과 최소 저항값 사이의 차와 제2 게이트 링크 라인들의 최대 저항값과 최소 저항값 사이의 차는 서로 다르다. 예를 들어, 도 9와 같이 제1 게이트 링크 라인들의 최대 저항값과 최소 저항값 사이의 차는 제2 게이트 링크 라인들의 최대 저항값과 최소 저항값 사이의 차보다 작다. 표시패널(100)의 화소들을 구동하기 위해 2 개 이상의 스캔 펄스들이 공급되는 경우, 두 개 이상의 스캔 라인들이 필요하므로, 게이트 링크 라인들의 개수도 증가하게 된다. 이 경우, 게이트 링크 라인들의 집적도가 증가하므로, 베젤 영역을 넓히지 않고 게이트 링크 라인들의 배선 길이와 배선 폭을 조정하기는 쉽지 않다. 따라서, 본 발명은 두 개 이상의 스캔 펄스들 중에서 휘도 불균일에 더 영향을 미치는 스캔 펄스를 공급하는 스캔 라인들에 접속된 게이트 링크 라인들의 최대 저항값과 최소 저항값을 최소화한다. 예를 들어, 본 발명은 제1 스캔 펄스가 휘도 불균일에 더 영향을 미친다면, 제1 스캔 펄스를 공급하는 제1 스캔 라인(SL1)들에 접속된 제1 게이트 링크 라인들의 최대 저항값과 최소 저항값 사이의 차이를 다른 게이트 링크 라인들의 최대 저항값과 최소 저항값 사이의 차보다 작게 한다. 이를 통해, 본 발명은 베젤 영역을 늘리지 않고, 표시패널의 휘도 불균일을 최소화할 수 있다. 베젤 영역은 표시장치에서 영상을 표시하지 않는 비표시영역을 의미한다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.
100: 표시패널 110: 게이트 구동회로
111, 112, 113, GIC: 게이트 드라이브 IC
120: 데이터 구동회로 121, 122, 123: 데이터 드라이브 IC
130: 타이밍 콘트롤러 140: 호스트 시스템

Claims (8)

  1. 데이터 라인들과 게이트 라인들을 포함하는 표시패널;
    상기 게이트 라인들에 게이트 펄스를 순차적으로 공급하는 게이트 드라이브 IC; 및
    상기 데이터 라인들에 데이터 전압을 공급하는 데이터 드라이브 IC를 포함하고,
    상기 게이트 드라이브 IC는 게이트 링크 라인들을 통해 상기 게이트 라인들에 접속되고,
    상기 게이트 드라이브 IC의 일측 가장자리로부터 타측 가장자리까지 접속된 게이트 링크 라인들의 저항값들은 다음의 [수학식]과 같은 4차 함수에 의해 정의되는 곡선으로 분포되는 것을 특징으로 하는 표시장치,
    [수학식]
    Figure 112015058092576-pat00013

    이때, a, b, c, d, e는 0이 아닌 실수.
  2. 제 1 항에 있어서,
    상기 게이트 드라이브 IC의 일측 가장자리 또는 타측 가장자리에 접속된 게이트 링크 라인의 저항값이 가장 크고,
    상기 게이트 드라이브 IC의 중앙부에 접속된 게이트 링크 라인의 저항값이 가장 작은 것을 특징으로 하는 표시장치.
  3. 데이터 라인들과 스캔 라인들을 포함하는 표시패널;
    제1 스캔 라인들에 제1 스캔 펄스를 순차적으로 공급하고, 제2 스캔 라인들에 제2 스캔 펄스를 순차적으로 공급하는 게이트 드라이브 IC; 및
    상기 데이터 라인들에 데이터 전압을 공급하는 데이터 드라이브 IC를 포함하고,
    상기 게이트 드라이브 IC는 제1 게이트 링크 라인들을 통해 상기 제1 스캔 라인들에 접속되고, 제2 게이트 링크 라인들을 통해 제2 스캔 라인들에 접속되며,
    상기 제1 게이트 링크 라인들의 최대 저항값과 최소 저항값 사이의 차와 상기 제2 게이트 링크 라인들의 최대 저항값과 최소 저항값 사이의 차는 서로 다르게 설정되고,
    상기 게이트 드라이브 IC에 접속된 제1 게이트 링크 라인들 또는 제2 게이트 링크 라인들의 저항값들은 상기 게이트 드라이브 IC의 일측 가장자리부터 타측 가장자리까지 다음의 [수학식]과 같은 4차 함수에 의해 정의되는 곡선으로 분포되는 표시장치,
    [수학식]
    Figure 112015058092576-pat00014

    이때, a, b, c, d, e는 0이 아닌 실수.
  4. 제 3 항에 있어서,
    상기 제1 게이트 링크 라인들의 최대 저항값과 최소 저항값 사이의 차는 상기 제2 게이트 링크 라인들의 최대 저항값과 최소 저항값 사이의 차보다 작은 것을 특징으로 하는 표시장치.
  5. 삭제
  6. 삭제
  7. 제 3 항에 있어서,
    상기 게이트 드라이브 IC의 일측 가장자리 또는 타측 가장자리에 접속된 제1 게이트 링크 라인의 저항값이 상기 제1 게이트 링크 라인들의 최대 저항값이고,
    상기 게이트 드라이브 IC의 중앙부에 접속된 제1 게이트 링크 라인의 저항값이 상기 제1 게이트 링크 라인의 최소 저항값인 것을 특징으로 하는 표시장치.
  8. 제 3 항에 있어서,
    상기 게이트 드라이브 IC의 일측 가장자리 또는 타측 가장자리에 접속된 제2 게이트 링크 라인의 저항값이 상기 제2 게이트 링크 라인들의 최대 저항값이고,
    상기 게이트 드라이브 IC의 중앙부에 접속된 제2 게이트 링크 라인의 저항값이 상기 제2 게이트 링크 라인의 최소 저항값인 것을 특징으로 하는 표시장치.
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