JP5301201B2

JP5301201B2 - 表示装置およびその駆動方法、並びに電子機器

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Publication number: JP5301201B2
Application number: JP2008119202A
Authority: JP
Inventors: 益充猪野; 育弘鵜飼
Original assignee: 株式会社ジャパンディスプレイウェスト
Priority date: 2007-06-29
Filing date: 2008-04-30
Publication date: 2013-09-25
Anticipated expiration: 2028-04-30
Also published as: JP2009031752A; CN101334950A; TWI404023B; TW200912877A; KR101532655B1; CN101334950B; KR20090004614A

Description

本発明は、透明絶縁基板にスイッチング素子としての薄膜トランジスタが形成される表示装置およびその駆動方法、並びに電子機器に関するものである。

表示装置、たとえば液晶セルを画素の表示エレメント（電気光学素子）に用いた液晶表示装置（液晶ディスプレイ）は、画素がマトリクス状に配列され、液晶表示面を介して出力画像を表示するアクティブマトリクス型の画像ディスプレイである。

液晶表示装置は、薄型で低消費電力であるという特徴をいかして、たとえば携帯情報端末（Personal Digital Assistant：ＰＤＡ）、携帯電話、デジタルカメラ、ビデオカメラ、パーソナルコンピュータ用表示装置等、幅広い電子機器に適用されている。

図１（Ａ）〜（Ｃ）は、一般的な液晶表示装置の構成例およびゲートパルス波形を示す図である。
液晶表示装置１は、図１（Ａ）に示すように、有効画素部２、垂直駆動回路（ＶＤＲＶ）３、および水平駆動回路（ＨＤＲＶ）４を有している。

有効画素部２は、複数の画素回路２１が、マトリクス状に配列されている。
各画素回路２１は、スイッチング素子として薄膜トランジスタ（ＴＦＴ；thin film transistor）２２と、液晶セル２３と、保持容量２４とを有する。液晶セル２３はＴＦＴ２２のドレイン電極（またはソース電極）に画素電極が接続されている。保持容量２４は、ＴＦＴ２２のドレイン電極に一方の電極が接続されている。
これら画素回路２１の各々に対して、ゲート（走査）ライン５−１〜５−ｍが各行ごとにその画素配列方向に沿って配線され信号ライン６−１〜６−ｎが各列ごとにその画素配列方向に沿って配線されている。
そして、各画素回路２１のＴＦＴ２２のゲート電極は、各行単位で同一の走査ライン５−１〜５−ｍにそれぞれ接続されている。また、各画素回路２１のソース電極（または、ドレイン電極）は、各列単位で同一の信号ライン６−１〜６−ｎに各々接続されている。
さらに、液晶セル２３は、画素電極がＴＦＴ２２のドレイン電極に接続され、対向電極が共通ライン７に接続されている。保持容量２４は、ＴＦＴ２２のドレイン電極と共通ライン７との間に接続されている。
共通ライン７には、ガラス基板に駆動回路等と一体的に形成される図示しないＶＣＯＭ回路により所定の交流電圧がコモン電圧Ｖｃｏｍとして与えられる。

各走査ライン５−１〜５−ｍは、垂直駆動回路３により駆動され、各信号ライン６−１〜６−ｎは水平駆動回路４により駆動される。

垂直駆動回路３は、垂直スタート信号ＶＳＴ、垂直クロックＶｃｌｋ、イネーブル信号ＥＮＡＢを受けて、１フィールド期間ごとに垂直方向（行方向）に走査して走査ライン５−１〜５−ｍに接続された各画素回路２１を行単位で順次選択する処理を行う。
すなわち、垂直駆動回路３から走査ライン５−１に対して走査パルスＧｐ１が与えられたときには第１行目の各列の画素が選択され、ゲート（走査）ライン５−２に対してゲート（走査）パルスＧｐ２が与えられたときには第２行目の各列の画素が選択される。以下同様にして、ゲート（走査）ライン５−３，…，５−ｍ対してゲートパルスＧＰ３，…，Ｇｐｍが順に与えられる。
垂直駆動回路３のゲートパルスＧｐの各ゲートライン５−１〜５−ｍへの出力段には、ゲートバッファ８−１〜８−ｍが設けられている。
図１（Ｂ）は、ゲートバッファ８−ｍにおけるゲートパルスＧｐｍのゲートバッファリング後のゲートライン５−ｍへの出力段の波形例を示している。
図１（Ｃ）は、ゲートパルスＧｐｍのゲートライン５−ｍの配線末端部における波形例を示している。

水平駆動回路４は、図示しないクロックジェネレータにより生成された水平走査の開始を指令する水平スタートパルスＨｓｔ、水平走査の基準となる互いに逆相の水平クロックＨｃｌｋを受けてサンプリングパルスを生成する。
水平駆動回路４は、入力される画像データＲ（赤）、Ｇ（緑）、Ｂ（青）を、生成したサンプリングパルスに応答して順次サンプリングして、各画素回路２１に書き込むベきデータ信号として各信号ライン６−１〜６−ｎに供給する。
水平駆動回路４は、信号ラインを複数のグループに分割し、各分割グループに対応して信号ドライバ４１〜４４が設けられている。

図１の液晶表示装置１は、基本的な構成を示しているが、垂直駆動回路３によるゲートライン駆動や水平駆動回路４により信号ライン駆動に関する技術が多数提案されている（たとえば特許文献１〜６参照）。

特許第３２７６９９６号公報特開平２００７−５２３７０号公報特許第３２７０４８５号公報特開２００６−７８５０５号公報特開２００５−１４８４２４号公報特開２００５−１４８４２５号公報

ところで、図１の液晶表示装置１において、垂直駆動回路３から出力されたゲートパルスＧＰは、通常パネル内部のゲート配線の抵抗とゲート配線に寄生している容量（ＴＦＴのゲート容量、画素電極ＶＣＯＭ配線との間の容量）によりインピーダンスを発生させる。
その結果、図１（Ｂ）に示すような垂直駆動回路３の出力段（直近）の出力に対して、そのゲート配線の末端（出力段から離れた遠端側端部）となるゲート出力波形は、図１（Ｃ）中に破線で示すように、発生したインピーダンスにより時定数が発生するため、波形のなまりを発生する。

このゲートパルスの波形のなまりはゲートラインの配線上で垂直駆動回路３の出力段に近い部分と遠い分で波形のなまりの差を生む。
その結果、画素トランジスタとしてのＴＦＴ２２がゲート信号によりオン（ＯＮ）するタイミングがずれてくるため、液晶表示装置上での画像品質が劣化する。特に、水平方向での黒、グレイの輝度差を生む。
また、たとえば４Ｋ２Ｋのスーパーハイビジョン（４０９６×ＲＧＢ×２１６０）の画素数では、水平期間１Ｈが現状のハイビジョン（１９２０×ＲＧＢ×１０８０）よりさらに短くなるため、画質劣化がさらに、深刻になる。
この上、ハイフレームレート（High Frame Rate）２４０Ｈｚ（通常６０Ｈｚ）で通常の１Ｈ期間よりさらに４分の１と短くなり、画像自体表示できなくなる。

ここで、ハイフレームレートの説明を行う。たとえば、液晶表示装置においては、１秒間に表示するフレーム数、フレーム周波数を通常の４倍にして表示させて、動画特性を改善させる手法を使っている。通常は６０Ｈｚで動作させているので、２４０Ｈｚとなるわけである。

また、特許文献１〜６に開示された技術は、以下に示すような不利益がある。

特許文献１に開示された技術は、ゲートパルスの立ち下がりを故意に立ち上がりより長くして、トランジスタオフ時の画素電極への飛び込み電位を押さえる方法であるが、ゲートライン（線）での時定数の遅延の分布解消の対策にはならない。
そのため、ゲートラインの抵抗が画面の左右のシェーディング減少を起こすような高画素数、またはハイフレームレートで表示させる液晶表示装置には不向きである。

特許文献２に開示された技術は、垂直方向へのデータ転送を各画素ごとに行い、その制御クロック配線をその各画素ごとに引き回して、垂直方向の水平走査信号を転送し、かつ、各画素のゲートパルス信号を出力している。
この方法では、シフトレジスタ用の電源ＶＤＤ,ＶＳＳ、そして、クロック信号、かつ、シフトレジスタの入力信号線と出力信号線が必要となり、水平方向で輪切りにした場合、４本の配線が必要となるため、液晶の開口率を減少させる原因となる。
その結果、透過率を低下し、バックライトへの電力増加を引き起こす。
また、制御クロックラインが信号ラインと隣接するため、信号ラインと制御クロックラインとの間の寄生容量による飛び込み電位が発生し、誤動作を起こしやすい。また、容量のためにクロック自体なまりによる遅延をもつため、ゲート遅延を抑える効果をもたない。

特許文献３に開示された技術は、信号データをアナログではなく、デジタルデータで表示させるＰＷＭ（Pulse Wave Modulation）法を使用したものであり、画素のゲートパルスを受けて画素電位の出力にＣＭＯＳ回路の出力を使用している。
しかしながら、この方法は根本的にはゲート配線の遅延対策を行っておらず、そのため、ゲートラインの抵抗が画面の左右のシェーディング減少を起こすような高画素数、またはハイフレームレートで表示させる液晶表示装置には不向きである。

特許文献４に開示されている表示方法においては、薄膜トランジスタ（ＴＦＴ；thin film transistor）を使用した書き込み方式に関しては次のように実施されている。
この書き込み方式では、左から順次画素表示を行うように設定して1/240秒間で１フレーム画像の書き込み、もしくは、時間をずらして1/60秒間の液晶に対する書き込みを行い、あたかも1/24秒でのフレーム書き換えを実施させている（特許文献４の図２１）。
ところが、上述した特許文献４には、データ線駆動回路への画像信号データの入力タイミング（入力方法）に関して述べられておらず、画像フレーム周波数の２４０Ｈｚでの具体的書き込みシステムが構築されていない。

特許文献５および６に開示された技術は、消費電力の低減のために、画素内にメモリを内蔵させたものでＣＭＯＳのＳＲＡＭ構造の回路を構成している。
しかし、これはあくまで、画素電位を供給するための回路とその信号ラインの配線であり、ゲート遅延を解消するための回路構成とはなっていない。
そのため、表示装置のゲートラインの遅延は発生するため、高画素数、高速駆動の表示装置には対応できない回路である。

本発明は、走査ラインの遅延を抑止でき、高画素数、高速駆動の表示装置には対応可能な表示装置およびその駆動方法、並びに電子機器を提供することにある。

上記課題を解決するための本発明の一側面によれば、スイッチング素子を通して画素データを書き込む画素回路が少なくとも複数列のマトリクスを形成するように配置された画素部と、上記画素回路の行配列に対応するように配置され、上記スイッチング素子の導通制御のための複数の走査ラインと、上記画素回路の列配列に対応するように配置され、上記画素データを伝搬する複数の信号ラインと、上記複数の走査ラインに上記画素回路のスイッチング素子を導通させるための走査パルスを出力する駆動回路と、を有し、基板上に遮光領域が形成され、上記複数の走査ラインの配線途中に、対応する走査ラインを伝搬された走査パルスの波形整形を行う波形整形回路が配置されており、上記波形整形回路は、第１及び第２のＣＭＯＳバッファを縦続接続して形成され、上記第１のＣＭＯＳバッファは、ソースが電源電圧の供給ラインに接続された第１のＰＭＯＳトランジスタと、ドレインが当該第１のＰＭＯＳトランジスタのドレインに接続され、ソースが基準電圧の供給ラインに接続された第１のＮＭＯＳトランジスタとを有し、上記第２のＣＭＯＳバッファは、ソースが上記電源電圧の供給ラインに接続された第２のＰＭＯＳトランジスタと、ドレインが当該第２のＰＭＯＳトランジスタのドレインに接続され、ソースが上記基準電圧の供給ラインに接続された第２のＮＭＯＳトランジスタとを有し、上記第１のＰＭＯＳトランジスタ、上記第２のＰＭＯＳトランジスタ、上記第１のＮＭＯＳトランジスタ、及び上記第２のＮＭＯＳトランジスタは、上記遮光領域に配置され、上記走査ラインと上記信号ラインとは、上記電源電圧の供給ラインと上記基準電圧の供給ラインとで挟み込まれる表示装置が提供される。

また、上記課題を解決するための本発明の他の一側面によれば、上記の表示装置により、上記対応する走査ラインを伝搬された走査パルスの波形整形を、上記複数の走査ラインの配線途中で行う表示装置の駆動方法が提供される。また、上記課題を解決するための本発明の更に他の一側面によれば、上記の表示装置を含む電子機器が提供される。

本発明によれば、走査ラインの遅延を抑止でき、高画素数、高速駆動の表示装置に対応可能となる利点がある。また、信号ラインと走査ラインからの飛び込み電圧の侵入を防ぐことができる。

以下、本発明の実施の形態について図面を参照して詳細に説明する。

＜第１実施形態＞
図２（Ａ）〜（Ｃ）は、本発明の第１の実施形態にかかる液晶表示装置の構成例およびゲートパルス例を示す図である。

液晶表示装置１００は、図２に示すように、有効画素領域部１１０、垂直駆動回路（ＶＤＲＶ）１２０、および水平駆動回路（ＨＤＲＶ）１３０を有している。
また、垂直駆動回路１２０の走査パルスとしてのゲートパルスＧＰの走査ラインである各ゲートライン１１５−１〜１１５−ｍへの出力段には、ゲートバッファ１４０−１〜１４０−ｍが配置されている。

本実施形態のアクティブマトリックス型液晶表示装置において、垂直駆動回路１２０から出力されたゲートパルスに対してゲートラインの配線途中上で波形整形と電圧変更を行う波形整形回路１５０−１１〜１５０−１ｍ、１５０〜２１〜１５１−２ｍが配置されている。
垂直駆動回路１２０から出力されるゲートパルスおよび波形整形と電圧変更処理を受けたゲートパルスは、ゲートラインを通して薄膜トランジスタで構成される画素スイッチトランジスタに供給される。
この波形整形回路の構成、配置位置等については後で詳述する。

有効画素領域部１１０は、複数の画素回路１１１が、マトリクス状に配列されている。
各画素回路１１１は、スイッチング素子として薄膜トランジスタ（ＴＦＴ；thin film transistor）１１２と、液晶セル１１３と、保持領域（蓄積容量）１１４とを有する。
液晶セル１１３は、ＴＦＴ１１２のドレイン電極（またはソース電極）に画素電極が接続されている。保持容量１１４はＴＦＴ１１２のドレイン電極に一方の電極が接続されている。
これら画素回路１１１の各々に対して、ゲート（走査）ライン１１５−１〜１１５−ｍが各行ごとにその画素配列方向に沿って配線され、信号ライン１１６−１〜１１６−ｎが各列ごとにその画素配列方向に沿って配線されている。
そして、各画素回路１１１のＴＦＴ１１２のゲート電極は、各行単位で同一のゲート（走査）ライン１１５−１〜１１５−ｍにそれぞれ接続されている。また、各画素回路１１１のＴＦＴ１１２のソース電極（または、ドレイン電極）は、各列単位で同一の信号ライン１１６−１〜１１６−ｎに各々接続されている。
さらに、液晶セル１１３は、画素電極がＴＦＴ１１２のドレイン電極に接続され、対向電極が共通ライン１１７に接続されている。保持容量１１４は、薄膜トランジスタＴＦＴのドレイン電極と共通ライン１１７との間に接続されている。
共通ライン１１７には、ガラス基板に駆動回路等と一体的に形成される図示しないＶＣＯＭ回路により所定の交流電圧がコモン電圧Ｖｃｏｍとして与えられる。

各ゲートライン１１５−１〜１１５−ｍは、垂直駆動回路１２０により駆動され、各信号ライン１１６−１〜１１６−ｎは水平駆動回路１３０により駆動される。

ＴＦＴ１１２は、表示を行う画素を選択して、その画素の画素領域に表示信号を供給するためのスイッチング素子である。
ＴＦＴ１１２は、たとえば図３に示すようなボトムゲート構造、あるいは図４に示すようなトップゲート構造を有する。

ボトムゲート構造のＴＦＴ１１２Ａは、図３に示すように、たとえばガラス基板からななる透明絶縁基板２０１上にゲート絶縁膜２０２で覆われたゲート電極２０３が形成されている。
ゲート電極２０３は走査ラインとしてのゲートライン１１５と接続され、このゲートライン１１５から走査信号であるゲートパルスが入力され、ＴＦＴ１１２Ａはこの走査信号に応じてオン、オフする。ゲート電極は、たとえばモリブデン（Ｍｏ）、タンタル（Ｔａ）などの金属または合金をスパッタリングなどの方法で成膜して形成される。
ＴＦＴ１１２Ａは、ゲート絶縁膜２０２上にチャネル形成領域として機能する半導体膜２０４、並びに半導体膜２０４を挟んで一対のｎ^＋拡散層２０５，２０６が形成されている。半導体膜２０４上に層間絶縁膜２０７が形成され、さらに基板２０１、ゲート絶縁膜２０２、ｎ^＋拡散層２０５，２０６、層間絶縁膜２０７を覆うように層間絶縁膜２０８が形成されている。
一方のｎ^＋拡散層２０５には、層間絶縁膜２０８に形成されたコンタクトホール２０９ａを介してソース電極２１０が接続される。他方のｎ^＋拡散層２０６には、層間絶縁膜２０８に形成されたコンタクトホール２０９ｂを介してドレイン電極２１１が接続される。
ソース電極２１０およびドレイン電極２１１は、たとえばアルミニウム（Ａｌ）をパターニングしたものである。ソース電極２１０に信号ライン１１６が接続され、ドレイン電極２１１は図示しない接続電極を介して画素領域（画素電極）と接続される。

トップゲート構造のＴＦＴ１１２Ｂは、図４に示すように、たとえばガラス基板からなる透明絶縁基板２２１上にチャネル形成領域として機能する半導体膜２２２、並びに半導体膜２２２を挟んで一対にｎ^＋拡散層２２３，２２４が形成されている。
そして、半導体膜２２２並びに一対のｎ^＋拡散層２２３，２２４を覆うようにゲート絶縁膜２２５が形成され、半導体膜２２２と対向するゲート絶縁膜２２５上にゲート電極２２６が形成されている。さらに、基板２２１、ゲート絶縁膜２２５、ゲート電極２２６を覆うように、層間絶縁膜２２７が形成されている。
一方のｎ^＋拡散層２２３には、層間絶縁膜２２７およびゲート絶縁膜２２５に形成されたコンタクトホール２２８ａを介してソース電極２２９が接続される。他方のｎ^＋拡散層２２４には、層間絶縁膜２２７およびゲート絶縁膜２２５に形成されたコンタクトホール２２８ｂを介してドレイン電極２３０が接続される。

上述した液晶表示装置１において、画素回路１１１のＴＦＴ１１２は、非晶質シリコン（ａ−Ｓｉ）または多結晶シリコンのような半導体薄膜のトランジスタにより形成される。

垂直駆動回路１２０は、垂直スタート信号ＶＳＴ、垂直クロックＶＣＫ、イネーブル信号ＥＮＢを受けて、１フィールド期間ごとに垂直方向（行方向）に走査してゲートライン１１５−１〜１１５−ｍに接続された各画素回路１１１を行単位で順次選択する処理を行う。
すなわち、垂直駆動回路１２０からゲートライン１１５−１に対してゲートパルスＧＰ１が与えられたときには第１行目の各列の画素が選択され、ゲートライン１１５−２に対してゲートパルスＧＰ２が与えられたときには第２行目の各列の画素が選択される。以下同様にして、ゲートライン１１５−３，…，１１５−ｍに対してゲートパルスＧＰ３，…，ＧＰｍが順に与えられる。
図２（Ｂ）は、ゲートバッファ１４０−ｍにおけるゲートパルスＧＰｍのゲートバッファリング後のゲートライン１１５−ｍへの出力段の波形例を示している。
図２（Ｃ）は、ゲートパルスＧＰｍのゲートライン１１５−ｍの配線末端部における波形例を示している。

水平駆動回路１３０は、図示しないクロックジェネレータにより生成された水平走査の開始を指令する水平スタートパルスＨｓｔ、水平走査の基準となる互いに逆相の水平クロックＨＣＫを受けてサンプリングパルスを生成する。
水平駆動回路１３０は、入力される画像データＲ（赤）、Ｇ（緑）、Ｂ（青）を、生成したサンプリングパルスに応答して順次サンプリングして、各画素回路１１１に書き込むベきデータ信号として各信号ライン（線）１１６−１〜１１６−ｎに供給する。
水平駆動回路１３０は、信号ラインを複数のグループに分割し、各分割グループに対応して信号ドライバ１３１〜１３４が設けられている。

ここで、波形整形回路について説明する。

本実施形態においては、上述したように、ゲートライン１１５−１〜１１５−ｍの配線途中に、ゲートバッファ１４０−１〜１４０ｍによるゲートパルスの波形整形と電圧変更を行う波形整形回路１５０−１１〜１５０−１ｍ、１５０−２１〜１５０−２ｍが配置されている。
これにより、図２（Ｃ）中に実線で示す波形のように、ゲートライン１１５−１〜１１５−ｍのゲートバッファ１４０−１〜１４０ｍの出力段から離れた遠端部（末端部）でのゲートパルスの波形のなまりを改善させている。なお、図２（Ｃ）中に破線で示す波形は、波形整形回路を介さない場合の遠端部（末端部）でのゲートパルスの波形のなまりを示している。
これにより、高画素数で、かつ、高いフレーム周波数で表示することを容易にする表示装置が実現される。

波形整形回路１５０−１１〜１５０−１ｍ、１５０−２１〜１５０−２ｍは、波形整形用にゲートライン１１５−１〜１１５−ｍの配置途中に配置されている。
そして、波形整形回路１５０−１１〜１５０−１ｍ、１５０−２１〜１５０−２ｍは、電源電圧ＶＤＤ２（ＨＩＧＨ電位）の供給ライン１６０と基準電圧ＶＳＳ２（ＬＯＷ電位）の供給ライン１６１に共通に接続されている。
波形整形回路１５０−１１〜１５０−１ｍ、１５０−２１〜１５０−２ｍは、たとえば図５に示すように、２つのＣＭＯＳバッファを縦続接続した回路により形成されている。
本第１の実施形態においては、波形整形回路１５０−１１〜１５０−１ｍ、１５０−２１〜１５０−２ｍは、画素回路１１１のマトリクスの座標配置において、いわゆる垂直方向（信号ラインの配線方向）に同じ座標に配置されている。
具体的には、波形整形回路１５０−１１〜１５０−１ｍは信号ライン１１６−６とゲートライン１１５−１〜１１５−ｍとの交差位置に配置されている。波形整形回路１５０−２１〜１５０−２ｍは信号ライン１１６−１０とゲートライン１１５−１〜１１５−ｍとの交差位置に配置されている。

なお、図２（Ａ）においては、電源電圧ＶＤＤ２（ＨＩＧＨ電位）の供給ライン１６０と基準電圧ＶＳＳ２（ＬＯＷ電位）の供給ライン１６１を、ゲートラインや信号ラインと区別が明確となり理解が容易となるように、破線および一点鎖線で示されている。

図５（Ａ）〜（Ｃ）は、本実施形態に係る波形整形回路をＣＭＯＳバッファで構成した例を示す図である。図５（Ａ）は等価回路を示し、図５（Ｂ）は具体的な回路を示し、図５（Ｃ）はバッファ出力側の容量について説明するために示されている。

各波形整形回路１５０は、図５（Ｂ）に示すように、ＣＭＯＳバッファ（インバータ）ＢＦ１とＣＭＯＳバッファ（インバータ）ＢＦ２とが縦続接続されて構成されている。

ＣＭＯＳバッファＢＦ１は、ｐチャネルＭＯＳ（ＰＭＯＳ）トランジスタＰＴ１とｎチャネルＭＯＳ（ＮＭＯＳ）トランジスタＮＴ１により構成されている。
ＰＭＯＳトランジスタＰＴ１のソースが電源電圧ＶＤＤ２（ＨＩＧＨ電位）の供給ライン１６０に接続され、ドレインがＮＭＯＳトランジスタＮＴ１のドレインに接続され、そのドレイン同士の接続点によりノードＮＤ１が形成されている。そして、ＮＭＯＳトランジスタＮＴ１のソースが基準電圧ＶＳＳ２（ＬＯＷ電位）の供給ライン１６１に接続されている。
ＰＭＯＳトランジスタＰＴ１およびＮＭＯＳトランジスタＮＴ１のゲート同士が接続され、その接続点により入力ノードＮＤＩが形成され、この入力ノードＮＤＩが対応するゲートライン１１５（−１〜−ｍ）に接続されている。

ＣＭＯＳバッファＢＦ２は、ＰＭＯＳトランジスタＰＴ２とＮＭＯＳトランジスタＮＴ２により構成されている。
ＰＭＯＳトランジスタＰＴ２のソースが電源電圧ＶＤＤ２（ＨＩＧＨ電位）の供給ライン１６０に接続され、ドレインがＮＭＯＳトランジスタＮＴ２のドレインに接続され、そのドレイン同士の接続点によりノードＮＤ２が形成されている。そして、ＮＭＯＳトランジスタＮＴ２のソースが基準電圧ＶＳＳ２（ＬＯＷ電位）の供給ライン１６１に接続されている。
ＰＭＯＳトランジスタＰＴ２およびＮＭＯＳトランジスタＮＴ２のゲート同士が接続され、その接続点がＣＭＯＳバッファＢＦ１のノードＮＤ１に接続されている。そして、ノードＮＤ２が出力ノードとしてゲートライン１１５（−１〜−ｍ）に接続されている。

このような構成を有する波形整形回路１５０は、垂直駆動回路１２０の配置側（出力側、図では左側）からゲートライン１１５（−１〜−ｍ）を伝搬されたゲートパルスＧＰ１〜ＧＰｍの波形を正論理で出力して、かつ、波形整形を行う。

波形整形用のＣＭＯＳバッファＢＦ１、ＢＦ２の出力はゲートラインの容量Ｃｇａｔｅであり、画素電極、もしくは、ＴＦＴ（画素トランジスタ）がオン（ＯＮ）状態での液晶容量Ｃｌｃｄと画素の蓄積容量Ｃｓを含んだ容量も意味する。
また、波形整形回路１５０は、ＣＭＯＳバッファ１段では入力に対して出力は反転論理となるため、正論理とするためにＣＭＯＳバッファＢＦ１、ＢＦ２の２つ直列接続する回路により構成されている。
この波形整形回路１５０はその出力電源を必要とするため、画素ゲートのオンオフ（ON/OFF）をするためのハイ（High）側の電源電圧ＶＤＤ２とロー側の基準電圧ＶＳＳ２を供給する供給ライン１６０，１６１の配線が配置されている。
この配線は、画素信号配線と平行して配置されるようにする。
理由は、信号ライン１１６（−１〜−ｎ）の近傍で平行に配線された方が、たとえば、液晶の開口率の低下を最小限に抑えることができからである。また、有効画素領域部１１０の上部で電圧ＶＤＤ２,ＶＳＳ２の供給ライン１６０，１６１への低抵抗となるバス配線への接続としたほうが、水平方向の電源配線の電圧降下を最小で抑えることが可能となるからである。
その結果、有効画素の水平方向で波形整形回路１５０から出力されるハイレベルに相当する電圧（ハイ電圧）とローレベルに相当する電圧（ロー電圧）の変動も最小に抑えることができる。

また、本第１の実施形態においては、波形整形回路１５０に供給する電圧ＶＤＤ２,ＶＳＳ２の配線１６０，１６１と波形整形回路１５０は、水平方向の同じ座標に配置されることが望ましい。
その理由は、波形整形回路１５０の水平方向の座標が一定しているため、ゲートパルス波形の遅延が発生しないためである。

以上説明したように、本第１の実施形態によれば、垂直駆動回路１２０から出力されたゲートパルスに対してゲートラインの配線途中上で波形整形と電圧変更を行う波形整形回路１５０−１１〜１５０−１ｍ、１５０〜２１〜１５１−２ｍが配置されている。
したがって、本第１の実施形態によれば、以下の効果を得ることができる。
４Ｋ２Ｋの高画素数、２４０Ｈｚの高いフレーム周波数の表示装置において、ゲートラインの遅延による左右のシェーディング、もしくは、左右の色度差が発生しなくなり、良好な画質が得られる。
また、垂直駆動回路１２０からのゲートパルスＧＰの出力遅延、波形のなまりの発生を抑止でき、そのアクティブマトリックス表示装置の額縁の左側、もしくは、右側に存在する垂直駆動回路とバッファ回路の占有面積を小さくすることが可能となる。そのため、表示装置の左右の狭額縁化が達成できる。
また、波形整形回路１５０に供給する電圧ＶＤＤ２,ＶＳＳ２の配線１６０，１６１と波形整形回路１５０は、水平方向の同じ座標に配置されていることから、ゲートパルス波形の遅延を抑止することが可能である。

＜第２実施形態＞
図６（Ａ）〜（Ｃ）は、本発明の第２の実施形態に係る液晶表示装置の構成例およびゲートパルス波形例を示す図である。

本第２の実施形態に係る液晶表示装置１００Ａが第１の実施形態に係る液晶表示装置１００と異なる点は、波形整形回路１５０の配置位置にある。

すなわち、第１の実施形態に係る液晶表示装置１００においては、波形整形回路１５０に供給する電圧ＶＤＤ２,ＶＳＳ２の供給ライン１６０，１６１と波形整形回路１５０は、水平方向の同じ座標に配置されている。
これに対して、本第２の実施形態に係る液晶表示装置１００Ａにおいては、水平方向の同じ座標に配置されておらず、各ゲートラインおよび信号ラインの配線に対応して一列ずつずらして配置されている。

図６の例において、波形整形回路１５０−１１は信号ライン１１６−３とゲートライン１１５−１との交差位置近傍に配置されている。波形整形回路１５０−１２は信号ライン１１６−４とゲートライン１１５−２との交差位置近傍に配置されている。波形整形回路１５０−１３は信号ライン１１６−５とゲートライン１１５−３との交差位置近傍に配置されている。波形整形回路１５０−１４（ｍ）は信号ライン１１６−６とゲートライン１１５−４（ｍ）との交差位置近傍に配置されている。
また、波形整形回路１５０−２１は信号ライン１１６−７とゲートライン１１５−１との交差位置近傍に配置されている。波形整形回路１５０−２２は信号ライン１１６−８とゲートライン１１５−２との交差位置近傍に配置されている。波形整形回路１５０−２３は信号ライン１１６−９とゲートライン１１５−３との交差位置近傍に配置されている。波形整形回路１５０−２４（ｍ）は信号ライン１１６−１０とゲートライン１１５−４（ｍ）との交差位置近傍に配置されている。

この場合、波形整形回路１５０の水平方向の座標が一定していないような場合に、電源電圧ＶＤＤ２と基準電圧ＶＳＳ２の供給ライン１６０，１６１に局部的な偏りがなくなる。このため、電圧ＶＤＤＳ２,ＶＳＳ２の供給ライン１６０，１６１による配線レイアウトの影響での画素の透過率の均一性が確保される。
この場合、表示装置の輝度分布が一定となる。

本第２の実施形態において、その他の構成は第１の実施形態と同様であり、上述した第１の実施形態の効果と同様の効果も得ることができる。

＜第３実施形態＞
図７（Ａ）〜（Ｃ）は、本発明の第３の実施形態に係る液晶表示装置の構成例およびゲートパルス例を示す図である。

本第３の実施形態に係る液晶表示装置１００Ｂが第１および第２の実施形態に係る液晶表示装置１００，１００Ａと異なる点は、波形整形回路１５０の配置位置にある。

すなわち、第１および第２の実施形態に係る液晶表示装置１００，１００Ａにおいては、波形整形回路１５０に供給する電圧ＶＤＤ２,ＶＳＳ２の供給ライン１６０，１６１と波形整形回路１５０は、水平方向の同じ座標に配置されている。
あるいは逆に、波形整形回路１５０に供給する電圧ＶＤＤ２,ＶＳＳ２の供給ライン１６０，１６１と波形整形回路１５０は、同じ座標に配置されていない。
これに対して、本第３の実施形態に係る液晶表示装置１００Ｂにおいては、ゲートラインと信号ラインの略全部の交差位置近傍のゲートラインに、換言すれば各画素回路１１１のゲートパルスの入力部に波形整形回路１５０−１１〜１５０−ｎｍが配置されている。

このように、波形整形回路１５０は、ゲートラインの配線上で各画素回路１１１毎に配置させることにより、波形整形回路間に複数の画素回路１１１が存在してゲートパルスの波形の遅延のバラツキがその中で発生しないようにすることが可能となる。
すなわち、波形整形回路と波形整形回路間に複数の画素回路が存在することにより、寄生容量の不均一性はなくなり、均一な波形整形回路の画素ゲートの負荷容量が確保される。よって、ゲート電極での遅延は発生しなくなる。

本第３の実施形態において、その他の構成は第１および第２の実施形態と同様であり、上述した第１および第２の実施形態の効果と同様の効果を得ることができる。

＜第４実施形態＞
図８は、本発明の第４の実施形態に係る液晶表示装置の構成例を示す図である。

本第４の実施形態に係る液晶表示装置１００Ｃが第１の実施形態に係る液晶表示装置１００と異なる点は、時分割でパネル内に画像データを書き込む方式に対しても有効である構成を採用したことにある。
特に、パネルの額縁削減のため、図８に示すように、時分割スイッチを利用した場合においても、その時分割数が、水平選択期間の中で十分電気特性、画像特性を満たさない場合、本発明の適用が必要となる。

図８において、信号ドライバ１３１〜１３４による信号ＳＶ１〜ＳＶ４は、複数の転送ゲートＴＭＧを有するセレクタＳＥＬを介して信号ライン１１６（−１〜―１２）に転送される。
各転送ゲート（アナログスイッチ）ＴＭＧは外部からの相補的レベルをとる選択信号Ｓ１とその反転信号ＸＳ１、選択信号Ｓ２とその反転信号ＸＳ２、選択信号Ｓ３とその反転信号ＸＳ３、・・により導通状態が制御される。

このような構成を採用することにより、高精細（ＵＸＧＡ）、高速フレームレート方式のアクティブマトリックス型の表示装置において、接続端子数を減らし、接続の機械的な信頼を向上させるセレクタ時分割駆動方式の採用が可能となる。

本第４の実施形態において、その他の構成は第１の実施形態と同様であり、上述した第１の実施形態の効果と同様の効果も得ることができる。

＜第５実施形態＞
図９は、本発明の第５の実施形態に係る液晶表示装置の構成例を示す図である。

本第５の実施形態に係る液晶表示装置１００Ｄが第２の実施形態に係る液晶表示装置１００Ａと異なる点は、時分割でパネル内に画像データを書き込む方式に対しても有効である構成を採用したことにある。
特に、パネルの額縁削減のため、図９に示すように、時分割スイッチを利用した場合においても、その時分割数が、水平選択期間の中で十分電気特性、画像特性を満たさない場合、本発明の適用が必要となる。

図９において、信号ドライバ１３１〜１３４による信号ＳＶ１〜ＳＶ４は、複数の転送ゲートＴＭＧを有するセレクタＳＥＬを介して信号ライン１１６（−１〜―１２）に転送される。
各転送ゲート（アナログスイッチ）ＴＭＧは外部からの相補的レベルをとる選択信号Ｓ１とその反転信号ＸＳ１、選択信号Ｓ２とその反転信号ＸＳ２、選択信号Ｓ３とその反転信号ＸＳ３、・・により導通状態が制御される。

本第５の実施形態において、その他の構成は第２の実施形態と同様であり、上述した第１および第２の実施形態の効果と同様の効果も得ることができる。

＜第６実施形態＞
図１０は、本発明の第６の実施形態に係る液晶表示装置の構成例を示す図である。

本第６の実施形態に係る液晶表示装置１００Ｅが第３の実施形態に係る液晶表示装置１００Ｂと異なる点は、時分割でパネル内に画像データを書き込む方式に対しても有効である構成を採用したことにある。
特に、パネルの額縁削減のため、図１０に示すように、時分割スイッチを利用した場合においても、その時分割数が、水平選択期間の中で十分電気特性、画像特性を満たさない場合、本発明の適用が必要となる。

図１０において、信号ドライバ１３１〜１３４による信号ＳＶ１〜ＳＶ４は、複数の転送ゲートＴＭＧを有するセレクタＳＥＬを介して信号ライン１１６（−１〜―１２）に転送される。
各転送ゲート（アナログスイッチ）ＴＭＧは外部からの相補的レベルをとる選択信号Ｓ１とその反転信号ＸＳ１、選択信号Ｓ２とその反転信号ＸＳ２、選択信号Ｓ３とその反転信号ＸＳ３、・・により導通状態が制御される。

本第６の実施形態において、その他の構成は第３の実施形態と同様であり、上述した第１から第３の実施形態の効果と同様の効果も得ることができる。

＜第７実施形態＞
図１１は、本発明の第７の実施形態に係る液晶表示装置の構成例を示す図である。

本第７の実施形態に係る液晶表示装置１００Ｆが第３の実施形態に係る液晶表示装置１００Ｂと異なる点は、次の通りである。
すなわち、液晶表示装置１００Ｆにおいては、電源電圧ＶＤＤ２の供給ライン１６０と基準電圧ＶＳＳ２の供給ライン１６１が、全信号ライン１１６（−１〜−ｎ）と全ゲートライン１１５（−１〜−ｍ）との間にも配線されている。

この構成を採用することにより、ゲートラインと信号ラインで発生する、いわゆる飛込み電圧の隣接する画素回路１１１への侵入を防ぐことができ、良好な画質を得られるという利点がある。

本第７の実施形態において、その他の構成は第３の実施形態と同様であり、上述した第１から第３の実施形態の効果と同様の効果も得ることができる。

なお、第７の実施形態における電圧供給ラインの配線は、ここではあえて図示しないが、他の第１、第２、第４から第６の実施形態にも適用することがでる。その場合も飛込み電圧の隣接する画素回路１１１への侵入を防ぐことができ、良好な画質を得られるという効果を得ることができる。

＜第８実施形態＞
図１２（Ａ）〜（Ｃ）は、本発明の第８の実施形態に係る液晶表示装置の構成例およびゲートパルス波形例を示す図である。

本第８の実施形態に係る液晶表示装置１００Ｇが第１の実施形態に係る液晶表示装置１００と異なる点は、波形整形回路をＣＭＯＳバッファを単純に縦続接続して回路で構成するかわりに、いわゆるクロックドＣＭＯＳ回路により形成したことにある。

ここで、波形整形回路１５１について説明する。

本第８の実施形態においても、上述したように、ゲートライン１１５−１〜１１５−ｍの配線途中に、ゲートバッファ１４０−１〜１４０ｍによるゲートパルスの波形整形と電圧変更を行う波形整形回路１５１−１１〜１５１−１ｍ、１５１−２１〜１５１−２ｍが配置されている。
これにより、図１２（Ｃ）中に実線で示す波形のように、ゲートライン１１５−１〜１１５−ｍのゲートバッファ１４０−１〜１４０ｍの出力段から離れた遠端部（末端部）でのゲートパルスの波形のなまりを改善させている。なお、図１２（Ｃ）中に破線で示す波形は、波形整形回路を介さない場合の遠端部（末端部）でのゲートパルスの波形のなまりを示している。
これにより、高画素数で、かつ、高いフレーム周波数で表示することを容易にする表示装置が実現される。

波形整形回路１５１−１１〜１５１−１ｍ、１５１−２１〜１５１−２ｍは、波形整形用にゲートライン１１５−１〜１１５−ｍの配置途中に配置されている。
波形整形回路１５１−１１〜１５１−１ｍ、１５１−２１〜１５１−２ｍは、電源電圧ＶＤＤ２（ＨＩＧＨ電位）の供給ライン１６０と基準電圧ＶＳＳ２（ＬＯＷ電位）の供給ライン１６１に共通に接続されている。図１３に示すように、クロックドＣＭＯＳバッファとＣＭＯＳバッファを縦続接続した回路により形成されている。
本第８の実施形態においては、波形整形回路１５１−１１〜１５１−１ｍ、１５１−２１〜１５１−２ｍは、いわゆる垂直方向に同じ座標に配置されている。
具体的には、波形整形回路１５１−１１〜１５１−１ｍは信号ライン１１６−６とゲートライン１１５−１〜１１５−ｍとの交差位置に配置されている。波形整形回路１５１−２１〜１５１−２ｍは信号ライン１１６−１０とゲートライン１１５−１〜１１５−ｍとの交差位置に配置されている。

図１３（Ａ）〜（Ｃ）は、本第８の実施形態に係る波形整形回路としてクロックドＣＭＯＳ回路で構成した例を示す図である。
図１３（Ａ）は等価回路を示し、図１３（Ｂ）は具体的な回路を示し、図１３（Ｃ）はバッファ出力側の容量について説明するために示されている。

各波形整形回路１５１は、図１３（Ｂ）に示すように、図５のＣＭＯＳバッファＢＦ１がクロックドＣＭＯＳバッファＢＦ３を有し、このクロックドＣＭＯＳバッファＢＦ３とＣＭＯＳバッファ（インバータ）ＢＦ２とを縦続接続して構成されている。

クロックドＣＭＯＳバッファＢＦ３は、図５のＣＭＯＳバッファＢＦ１の構成に加えてＰＭＯＳトランジスタＰＴ３とＮＭＯＳトランジスタＮＴ３を有している。
ＰＭＯＳトランジスタＰＴ３のソースが電源電圧ＶＤＤ２（ＨＩＧＨ電位）の供給ライン１６０に接続され、ドレインがＰＭＯＳトランジスタＰＴ１のソースに接続されている。
また、ＮＭＯＳトランジスタＮＴ３のソース基準電圧ＶＳＳ２（ＬＯＷ電位）の供給ライン１６１に接続され、ドレインがＮＭＯＳトランジスタＮＴ１のソースに接続されている。
そして、ＮＭＯＳトランジスタＮＴ３のゲートにクロックＣＫが供給され、ＰＭＯＳトランジスタＰＴ３のゲートにクロックＣＫの反転（相補）信号ＸＣＫが供給される。
クロックドＣＭＯＳ回路は、クロックＣＫがハイレベルのときにＰＭＯＳトランジスタＰＴ３、ＮＭＯＳトランジスタＮＴ３がオンし、動作可能となる。
このクロックＣＫ，ＸＣＫは波形整形回路１５１の動作開始を制御可能なイネーブル信号としての機能を有する。
その他の構成は図５の回路と同様であるため、詳細な説明は省略する。

このような構成を有する波形整形回路１５１は、垂直駆動回路１２０の配置側（出力側、図では左側）からゲートライン１１５（−１〜−ｍ）を伝搬されたゲートパルスＧＰ１〜ＧＰｍの波形を正論理で出力して、かつ、波形整形を行う。

波形整形用のクロックドＣＭＯＳバッファＢＦ３とＣＭＯＳバッファＢＦ１の出力はゲートラインの容量Ｃｇａｔｅであり、画素電極、もしくは、ＴＦＴ（画素トランジスタ）がオン（ＯＮ）状態での液晶容量Ｃｌｃｄと画素の蓄積容量Ｃｓを含んだ容量も意味する。
また、波形整形回路１５１は、クロックドＣＭＯＳバッファＢＦ３は入力に対して出力は反転論理となるため、正論理とするためにＣＭＯＳバッファＢＦ２を直列接続する回路により構成されている。
この波形整形回路１５１はその出力電源を必要とするため、画素ゲートのオンオフ（ON/OFF）をするためのハイ（High）側の電源電圧ＶＤＤ２とロー側の基準電圧ＶＳＳを供給する供給ライン１６０，１６１の配線を配置している。
この配線は、画素信号配線と平行して配置されるようにする。理由は、信号ライン１１６（−１〜−ｎ）の近傍で平行に配線された方が、たとえば、液晶の開口率の低下を最小限に抑えることができからである。
また、有効画素領域部１１０の上部で電圧ＶＤＤ２,ＶＳＳ２の供給ライン１６０，１６１への低抵抗となるバス配線への接続としたほうが、水平方向の電源配線の電圧降下を最小で抑えることが可能となるからである。
その結果、有効画素の水平方向で波形整形回路１５１から出力されるハイ電圧とロー電圧の変動も最小に抑えることができる。

クロックドＣＭＯＳバッファＢＦ３は、制御信号としてのクロック（イネーブル信号）ＣＫ、ＸＣＫが常時波形整形回路１５１を形成するＣＭＯＳバッファに入り、その制御パルスであるクロックＣＫ、ＸＣＫの立ち上がり（もしくは立ち下がり）で動作を開始する。
このクロックＣＫ、ＸＣＫの供給ライン１６２を表示装置の垂直方向に配線して動作させることにより、垂直方向に対してクロックＣＫ、ＸＣＫの遅れ、もしくは、波形のなまりは発生するものの、水平方向に対しては同じ寄生容量の履歴をもつ。そのため、遅延は一定となる。
その結果、水平方向に配置されるゲートラインを転送される信号はクロックに制御された遅延の波形となる。これは、高速で垂直走査するゲート選択波形にとって水平方向を気にせずに選択信号を発生させることになる。

また、本第８の実施形態においても、第１の実施形態と同様に、波形整形回路１５１に供給する電圧ＶＤＤ２,ＶＳＳ２の供給ライン１６０，１６１と波形整形回路１５１は、水平方向の同じ座標に配置されることが望ましい。
その理由は、波形整形回路１５１の水平方向の座標が一定しているため、ゲートパルス波形の遅延が発生しないためである。

本第８の実施形態において、その他の構成は第１の実施形態と同様であり、上述した第１の効果と同様の効果も得ることができることはもとより、遅延をより一定に維持することが可能となる。

＜第９実施形態＞
図１４（Ａ）〜（Ｃ）は、本発明の第９の実施形態に係る液晶表示装置の構成例を示す図である。

本第９の実施形態に係る液晶表示装置１００Ｈが第８の実施形態に係る液晶表示装置１００Ｇと異なる点は、波形整形回路１５１の配置位置にある。

すなわち、第８の実施形態に係る液晶表示装置１００Ｇにおいては、波形整形回路１５１に供給する電圧ＶＤＤ２,ＶＳＳ２の供給ライン１６０，１６１、クロックＣＫ，ＸＣＫの配線１６２と波形整形回路１５１は、水平方向の同じ座標に配置されている。
これに対して、本第９の実施形態に係る液晶表示装置１００Ｈにおいては、水平方向の同じ座標に配置されておらず、各ゲートラインおよび信号ラインの配線に対応して一列ずつずらして配置されている。

図１４の例において、波形整形回路１５１−１１は信号ライン１１６−３とゲートライン１１５−１との交差位置近傍に配置されている。波形整形回路１５１−１２は信号ライン１１６−４とゲートライン１１５−２との交差位置近傍に配置されている。
波形整形回路１５１−１３は信号ライン１１６−５とゲートライン１１５−３との交差位置近傍に配置されている。波形整形回路１５１−１４（ｍ）は信号ライン１１６−５とゲートライン１１５−４（ｍ）との交差位置近傍に配置されている。
また、波形整形回路１５１−２１は信号ライン１１６−７とゲートライン１１５−１との交差位置近傍に配置されている。波形整形回路１５１−２２は信号ライン１１６−８とゲートライン１１５−２との交差位置近傍に配置されている。波形整形回路１５１−２３は信号ライン１１６−９とゲートライン１１５−３との交差位置近傍に配置されている。波形整形回路１５１−２４（ｍ）は信号ライン１１６−１０とゲートライン１１５−４（ｍ）との交差位置近傍に配置されている。

この場合、波形整形回路１５１の水平方向の座標が一定していないような場合に、電源電圧ＶＤＤ２と基準電圧ＶＳＳ２の供給ライン（配線）１６０，１６１に局部的な偏りがなくなる。このため、電圧ＶＤＤＳ２,ＶＳＳ２の供給ライン１６０，１６１による配線レイアウトの影響での画素の透過率の均一性が確保される。
この場合、表示装置の輝度分布が一定となる。

本第９の実施形態において、その他の構成は第８の実施形態と同様であり、上述した第１および第８の実施形態の効果と同様の効果も得ることができる。

＜第１０実施形態＞
図１５（Ａ）〜（Ｃ）は、本発明の第１０の実施形態に係る液晶表示装置の構成例を示す図である。
また、図１６（Ａ）〜（Ｊ）は、本第１０の実施形態に係る液晶表示装置のタイミングチャートである。

図１６（Ａ）は垂直駆動回路用垂直クロックＶＣＫを、図１６（Ｂ）は波形整形回路用クロックＣＫを、図１６（Ｃ）はクロックＣＫの反転信号ＸＣＫを、図１６（Ｄ）は垂直スタート信号ＶＳＴ（Ｖｓｔ）をそれぞれ示している。
図１６（Ｅ）は垂直駆動回路１２０の１行目の出力直近のゲートパルスＧＰ１を、図１６（Ｆ）は垂直駆動回路１２０の２行目の出力直近のゲートパルスＧＰ２を、図１６（Ｇ）は垂直駆動回路１２０の３行目の出力直近のゲートパルスＧＰ３をそれぞれ示している。
図１６（Ｈ）は垂直駆動回路１２０の１行目の遠端部のゲートパルスＧＰ１を、図１６（Ｉ）は垂直駆動回路１２０の２行目の遠端部のゲートパルスＧＰ２を、図１６（Ｊ）は垂直駆動回路１２０の第３行目の遠端部のゲートパルスＧＰ３をそれぞれ示している。
また、図１６（Ｅ）においてＶｇａｔｅ１Ｌが１行目の直近出力パルスを、図１６（Ｆ）においてＶｇａｔｅ２Ｌが２行目の直近出力パルスを、図１６（Ｇ）においてＶｇａｔｅ３Ｌが３行目の直近出力パルスをそれぞれ示している。
また、図１６（Ｈ）においてＶｇａｔｅ１Ｒが１行目の遠端部出力パルスを、図１６（Ｉ）においてＶｇａｔｅ２Ｒが２行目の遠端部出力パルスを、図１６（Ｊ）においてＶｇａｔｅ３Ｒが３行目の遠端部出力パルスをそれぞれ示している。

本第１０の実施形態に係る液晶表示装置１００Ｉが第８および第９の実施形態に係る液晶表示装置１００Ｇ，１００Ｈと異なる点は、波形整形回路１５１の配置位置にある。

すなわち、第８および第９の実施形態に係る液晶表示装置１００Ｇ，１００Ｈにおいては、波形整形回路１５１に供給する電圧ＶＤＤ２,ＶＳＳ２の配線１６０，１６１と波形整形回路１５１は、水平方向の同じ座標に配置されている。
あるいは逆に、波形整形回路１５１に供給する電圧ＶＤＤ２,ＶＳＳ２の配線１６０，１６１と波形整形回路１５１は、同じ座標に配置されていない。
これに対して、本第１０の実施形態に係る液晶表示装置１００Ｉにおいては、ゲートラインと信号ラインの略全部の交差位置近傍のゲートラインに、換言すれば各画素回路１１１のゲートパルスの入力部に波形整形回路１５１−１１〜１５１−ｎｍが配置されている。

本第１０の実施形態によれば、図１６（Ａ）〜（Ｊ）に示すように、ゲートパルスは良好に波形整形される。
また、クロックＣＫ、ＸＣＫの供給ライン１６２等の寄生容量により波形になまりが発生するが、水平方向では、すべてのクロックＣＫ、ＸＣＫの供給ライン１６２が同じ寄生容量値となるため、クロックＣＫ、ＸＣＫの波形のなまりは同じとなる。
そして、水平方向に伝搬されるゲートパルスの波形は、波形整形回路１５１を経由することから、水平方向での波形のなまりと遅延は発生しない。

このように、波形整形回路１５１は、ゲートラインの配線上で各画素回路１１１毎に配置させることにより、波形整形回路間に複数の画素回路１１１が存在してゲートパルスの波形の遅延のバラツキがその中で発生しないようにすることが可能となる。
すなわち、波形整形回路と波形整形回路間に複数の画素回路が存在することによる、寄生容量の不均一性はなくなり、均一な波形整形回路の画素ゲートの負荷容量が確保される。よって、ゲート電極での遅延は発生しなくなる。

本第１０の実施形態において、その他の構成は第８および第９の実施形態と同様であり、上述した第８および第９の実施形態の効果と同様の効果を得ることができる。

＜第１１実施形態＞
図１７は、本発明の第１１の実施形態に係る液晶表示装置の構成例を示す図である。

本第１１の実施形態に係る液晶表示装置１００Ｊが第８の実施形態に係る液晶表示装置１００Ｇと異なる点は、時分割でパネル内に画像データを書き込む方式に対しても有効である構成を採用したことにある。
特に、パネルの額縁削減のため、図１８に示すように、時分割スイッチを利用した場合においても、その時分割数が、水平選択期間の中で十分電気特性、画像特性を満たさない場合、本発明の適用が必要となる。

図１７において、信号ドライバ１３１〜１３４による信号ＳＶ１〜ＳＶ４は、複数の転送ゲートＴＭＧを有するセレクタＳＥＬを介して信号ライン１１６（−１〜―１２）に転送される。
各転送ゲート（アナログスイッチ）ＴＭＧは外部からの相補的レベルをとる選択信号Ｓ１とその反転信号ＸＳ１、選択信号Ｓ２とその反転信号ＸＳ２、選択信号Ｓ３とその反転信号ＸＳ３、・・により導通状態が制御される。

本第１１の実施形態において、その他の構成は第８の実施形態と同様であり、上述した第８の実施形態の効果と同様の効果も得ることができる。

＜第１２実施形態＞
図１８は、本発明の第１２の実施形態に係る液晶表示装置の構成例を示す図である。

本第１２の実施形態に係る液晶表示装置１００Ｋが第９の実施形態に係る液晶表示装置１００Ｈと異なる点は、時分割でパネル内に画像データを書き込む方式に対しても有効である構成を採用したことにある。
特に、パネルの額縁削減のため、図１８に示すように、時分割スイッチを利用した場合においても、その時分割数が、水平選択期間の中で十分電気特性、画像特性を満たさない場合、本発明の適用が必要となる。

図１８において、信号ドライバ１３１〜１３４による信号ＳＶ１〜ＳＶ４は、複数の転送ゲートＴＭＧを有するセレクタＳＥＬを介して信号ライン１１６（−１〜―１２）に転送される。
各転送ゲート（アナログスイッチ）ＴＭＧは外部からの相補的レベルをとる選択信号Ｓ１とその反転信号ＸＳ１、選択信号Ｓ２とその反転信号ＸＳ２、選択信号Ｓ３とその反転信号ＸＳ３、・・により導通状態が制御される。

本第１２の実施形態において、その他の構成は第９の実施形態と同様であり、上述した第８および第９の実施形態の効果と同様の効果も得ることができる。

＜第１３実施形態＞
図１９は、本発明の第１３の実施形態に係る液晶表示装置の構成例を示す図である。

本第１３の実施形態に係る液晶表示装置１００Ｌが第１０の実施形態に係る液晶表示装置１００Ｉと異なる点は、時分割でパネル内に画像データを書き込む方式に対しても有効である構成を採用したことにある。
特に、パネルの額縁削減のため、図１９に示すように、時分割スイッチを利用した場合においても、その時分割数が、水平選択期間の中で十分電気特性、画像特性を満たさない場合、本発明の適用が必要となる。

図１９において、信号ドライバ１３１〜１３４による信号ＳＶ１〜４は、複数の転送ゲートＴＭＧを有するセレクタＳＥＬを介して信号ライン１１６（−１〜―１２）に転送される。
各転送ゲート（アナログスイッチ）ＴＭＧは外部からの相補的レベルをとる選択信号Ｓ１とその反転信号ＸＳ１、選択信号Ｓ２とその反転信号ＸＳ２、選択信号Ｓ３とその反転信号ＸＳ３、・・により導通状態が制御される。

本第１３の実施形態において、その他の構成は第１０の実施形態と同様であり、上述した第８から第１０の実施形態の効果と同様の効果も得ることができる。

なお、第７の実施形態における電圧供給ラインの配線は、ここではあえて図示しないが、第８から第１３の実施形態にも適用することができる。
その場合も飛込み電圧の隣接する画素回路１１１への侵入を防ぐことができ、良好な画質を得られるという効果を得ることができる。

＜第１４実施形態＞
図２０（Ａ）〜（Ｃ）は、本発明の第１４の実施形態に係る液晶表示装置の構成例およびゲートパルス波形を示す図である。

本第１４の実施形態に係る液晶表示装置１００Ｍが第１の実施形態に係る液晶表示装置１００と異なる点は次の通りである。
すなわち、本第１４の実施形態に係る液晶表示装置１００Ｍにおいては、波形整形回路が、ＣＭＯＳバッファを単純に縦続接続した回路で構成する代わりに、いわゆるＣＭＯＳ構成のＮＡＮＤを含むクロックドＣＭＯＳ回路により形成されている。

ここで、波形整形回路１５２について説明する。

本第１４の実施形態においても、上述したように、ゲートライン１１５−１〜１１５−ｍの配線途中に、ゲートバッファ１４０−１〜１４０ｍによるゲートパルスの波形整形と電圧変更を行う波形整形回路１５２−１１〜１５２−１ｍ、１５２−２１〜１５２−２ｍが配置されている。
これにより、図２０（Ｃ）中に実線で示す波形のように、ゲートライン１１５−１〜１１５−ｍのゲートバッファ１４０−１〜１４０ｍの出力段から離れた遠端部（末端部）でのゲートパルスの波形のなまりを改善させている。なお、図２０（Ｃ）中に破線で示す波形は、波形整形回路を介さない場合の遠端部（末端部）でのゲートパルスの波形のなまりを示している。
これにより、高画素数で、かつ、高いフレーム周波数で表示することを容易にする表示装置が実現される。

波形整形回路１５２−１１〜１５２−１ｍ、１５２−２１〜１５２−２ｍは、波形整形用にゲートライン１１５−１〜１１５−ｍの配置途中に配置されている。
波形整形回路１５２−１１〜１５２−１ｍ、１５２−２１〜１５２−２ｍは、電源電圧ＶＤＤ２（ＨＩＧＨ電位）の供給ライン１６０と基準電圧ＶＳＳ２（ＬＯＷ電位）の供給ライン１６１に共通に接続されている。
波形整形回路１５２−１１〜１５２−１ｍ、１５２−２１〜１５２−２ｍは、図２１に示すように、ＣＭＯＳ構成のＮＡＮＤとＣＭＯＳバッファを縦続接続した回路により形成されている。
本第１４の実施形態においては、波形整形回路１５２−１１〜１５２−１ｍ、１５２−２１〜１５２−２ｍは、いわゆる垂直方向に同じ座標に配置されている。
具体的には、波形整形回路１５２−１１〜１５２−１ｍは信号ライン１１６−６とゲートライン１１５−１〜１１５−ｍとの交差位置に配置されている。波形整形回路１５２−２１〜１５２−２ｍは信号ライン１１６−１０とゲートライン１１５−１〜１１５−ｍとの交差位置に配置されている。

図２１（Ａ）〜（Ｃ）は、本第１４の実施形態に係る波形整形回路をＣＭＯＳ構成のナンドＮＡＮＤを含むクロックドＣＭＯＳ回路で構成した例を示す図である。
図２１（Ａ）は等価回路を示し、図２１（Ｂ）は具体的な回路を示し、図２１Ｃ）はバッファ出力側の容量について説明するために示されている。

各波形整形回路１５２は、図２１（Ｂ）に示すように、ＣＭＯＳ構成のナンドＮＡＮＤ１１とＣＭＯＳバッファ（インバータ）ＢＦ１１とを縦続接続して構成されている。

ＣＭＯＳ構成のナンドＮＡＮＤ１１は、ＰＭＯＳトランジスタＰＴ１１、ＰＴ１２とＮＭＯＳトランジスタＮＴ１１，ＮＴ１２により構成されている。
ＰＭＯＳトランジスタＰＴ１１、ＰＴ１２のソースが電源電圧ＶＤＤ２（ＨＩＧＨ電位）の供給ライン１６０に接続されている。両トランジスタＰＴ１１、ＰＴ１２のドレインがＮＭＯＳトランジスタＮＴ１１のドレインに接続され、そのドレイン同士の接続点によりノードＮＤ１１が形成されている。
そして、ＮＭＯＳトランジスタＮＴ１１のソースがＮＭＯＳトランジスタＮＴ１２のドレインに接続され、ＮＭＯＳトランジスタＮＴ１２のソースが基準電圧ＶＳＳ２（ＬＯＷ電位）の供給ライン１６１に接続されている。
ＰＭＯＳトランジスタＰＴ１２およびＮＭＯＳトランジスタＮＴ１２のゲート同士が接続され、その接続点により入力ノードＮＤＩが形成され、この入力ノードＮＤＩが対応するゲートライン１１５（−１〜−ｍ）に接続されている。
また、ＰＭＯＳトランジスタＰＴ１２およびＮＭＯＳトランジスタＮＴ１２のゲートがイネーブル信号ＥＮＢの供給ラインに接続されている。

ＣＭＯＳバッファＢＦ１１は、ＰＭＯＳトランジスタＰＴ１３とＮＭＯＳトランジスタＮＴ１３により構成されている。
ＰＭＯＳトランジスタＰＴ１３のソースが電源電圧ＶＤＤ２（ＨＩＧＨ電位）の供給ライン１６０に接続され、ドレインがＮＭＯＳトランジスタＮＴ１３のドレインに接続され、そのドレイン同士の接続点によりノードＮＤ１２が形成されている。
そして、ＮＭＯＳトランジスタＮＴ１３のソースが基準電圧ＶＳＳ２（ＬＯＷ電位）の供給ライン１６１に接続されている。
ＰＭＯＳトランジスタＰＴ１３およびＮＭＯＳトランジスタＮＴ１３のゲート同士が接続され、その接続点がＣＭＯＳ構成のナンドＮＡＮＤ１１のノードＮＤ１１に接続されている。そして、ノードＮＤ１２が出力ノードとしてゲートライン１１５（−１〜−ｍ）に接続されている。

このような構成を有する波形整形回路１５２は、垂直駆動回路１２０の配置側（出力側、図では左側）からゲートライン１１５（−１〜−ｍ）を伝搬されたゲートパルスＧＰ１〜ＧＰｍの波形を正論理で出力して、かつ、波形整形を行う。

波形整形用のＣＭＯＳ構成のナンドＮＡＮＤ１１とＣＭＯＳバッファＢＦ１１の出力はゲートラインの容量Ｃｇａｔｅであり、画素電極、もしくは、ＴＦＴ（画素トランジスタ）がオン（ＯＮ）状態での液晶容量Ｃｌｃｄと画素の蓄積容量Ｃｓを含んだ容量も意味する。
また、波形整形回路１５２は、ＣＭＯＳ構成のナンドＮＡＮＤ１１は入力に対して出力は反転論理となるため、正論理とするためにＣＭＯＳバッファＢＦ１１を直列接続する回路により構成さている。
この波形整形回路１５２はその出力電源を必要とするため、画素ゲートのオンオフ（ON/OFF）をするためのハイ（High）側の電源電圧ＶＤＤ２とロー側の基準電圧ＶＳＳを供給する供給ライン１６０，１６１の配線を配置している。
この配線は、画素信号配線と平行して配置されるようにする。理由は、信号ライン１１６（−１〜−ｎ）の近傍で平行に配線された方が、たとえば、液晶の開口率の低下を最小限に抑えることができるからである。
また、有効画素領域部１１０の上部で電圧ＶＤＤ２,ＶＳＳ２の供給ライン１６０，１６１への低抵抗となるバス配線への接続としたほうが、水平方向の電源配線の電圧降下を最小で抑えることが可能となるからである。
その結果、有効画素の水平方向で波形整形回路１５２から出力されるハイ電圧とロー電圧の変動も最小に抑えることができる。

ＣＭＯＳ構成のＮＡＮＤ１１は、制御信号としてのイネーブル信号（クロック）ＥＮＢクが常時波形整形回路１５２を形成するＣＭＯＳ構成のＮＡＮＤに入り、その制御パルスであるイネーブル信号ＥＮＢの立ち上がりもしくは立ち下がりで動作を開始する。
このイネーブル信号ＥＮＢの供給ライン１６３を表示装置の垂直方向に配線して動作させることにより、垂直方向に対してイネーブル信号ＥＮＢの遅れ、もしくは、波形のなまりは発生するものの、水平方向に対しては同じ寄生容量の履歴をもつ。このため、遅延は一定となる。
その結果、水平方向に配置されるゲート配線はクロックに制御された遅延の波形となる。これは、高速で垂直走査するゲート選択波形にとって水平方向を気にせずに選択信号を発生させることになる。

また、本第１４の実施形態においても、第１および第８の実施形態と同様に、波形整形回路１５２に供給する電圧ＶＤＤ２,ＶＳＳ２の供給ライン１６０，１６１と波形整形回路１５２は、水平方向の同じ座標に配置されることが望ましい。
その理由は、波形整形回路１５２の水平方向の座標が一定しているため、ゲートパルス波形の遅延が発生しないためである。

本第１４の実施形態において、その他の構成は第１の実施形態と同様であり、上述した第１の効果と同様の効果も得ることができることはもとより、遅延をより一定に維持することが可能となる。

＜第１５実施形態＞
図２２（Ａ）〜（Ｃ）は、本発明の第１５の実施形態に係る液晶表示装置の構成例およびゲートパルス波形を示す図である。

本第１５の実施形態に係る液晶表示装置１００Ｎが第１４の実施形態に係る液晶表示装置１００Ｍと異なる点は、波形整形回路１５２の配置位置にある。

すなわち、第１４の実施形態に係る液晶表示装置１００Ｍにおいては、波形整形回路１５２に供給する電圧ＶＤＤ２,ＶＳＳ２の供給ライン１６０，１６１、イネーブル信号ＥＮＢの供給ライン１６３と波形整形回路１５２は、水平方向の同じ座標に配置されている。
これに対して、本第１５の実施形態に係る液晶表示装置１００Ｎにおいては、水平方向の同じ座標に配置されておらず、各ゲートラインおよび信号ラインの配線に対応して一列ずつずらして配置されている。

図２２の例において、波形整形回路１５２−１１は信号ライン１１６−３とゲートライン１１５−１との交差位置近傍に配置されている。波形整形回路１５２−１２は信号ライン１１６−４とゲートライン１１５−２との交差位置近傍に配置されている。波形整形回路１５２−１３は信号ライン１１６−５とゲートライン１１５−３との交差位置近傍に配置されている。波形整形回路１５２−１４（ｍ）は信号ライン１１６−５とゲートライン１１５−４（ｍ）との交差位置近傍に配置されている。
また、波形整形回路１５２−２１は信号ライン１１６−７とゲートライン１１５−１との交差位置近傍に配置されている。波形整形回路１５２−２２は信号ライン１１６−８とゲートライン１１５−２との交差位置近傍に配置されている。波形整形回路１５２−２３は信号ライン１１６−９とゲートライン１１５−３との交差位置近傍に配置されている。波形整形回路１５２−２４（ｍ）は信号ライン１１６−１０とゲートライン１１５−４（ｍ）との交差位置近傍に配置されている。

この場合、波形整形回路１５２の水平方向の座標が一定していないような場合に、電源電圧ＶＤＤ２と基準電圧ＶＳＳ２の供給ライン（配線）１６０，１６１に局部的な偏りがなくなる。このため電圧ＶＤＤＳ２,ＶＳＳ２の供給ライン１６０，１６１による配線レイアウトの影響での画素の透過率の均一性が確保される。
この場合、表示装置の輝度分布が一定となる。

本第１５の実施形態において、その他の構成は第１４の実施形態と同様であり、上述した第１および第１４の実施形態の効果と同様の効果も得ることができる。

＜第１６実施形態＞
図２３（Ａ）〜（Ｃ）は、本発明の第１６の実施形態に係る液晶表示装置の構成例およびゲートパルス波形を示す図である。
また、図２４（Ａ）〜（Ｊ）および図２５（Ａ）〜（Ｋ）は、本第１６の実施形態に係る液晶表示装置のタイミングチャートである。

図２４（Ａ）は垂直スタート信号（スタートパルス）ＶＳＴ（Ｖｓｔ）を、図２４（Ｂ）は垂直駆動回路用垂直クロックＶＣＫを、図２４（Ｃ）は波形整形回路用イネーブル信号ＥＮＢをそれぞれ示している。
図２４（Ｄ）は垂直駆動回路１２０の１行目の出力直近のゲートパルスＧＰ１を、図２４（Ｅ）は垂直駆動回路１２０の２行目の出力直近のゲートパルスＧＰ２を、図２４（Ｆ）は垂直駆動回路１２０の３行目の出力直近のゲートパルスＧＰ３をそれぞれ示している。
図２４（Ｇ）は垂直駆動回路１２０の１行目の遠端部のゲートパルスＧＰ１を、図２４（Ｈ）は垂直駆動回路１２０の２行目の遠端部のゲートパルスＧＰ２を、図２４（Ｉ）は垂直駆動回路１２０の第３行目の遠端部のゲートパルスＧＰ３をそれぞれ示している。
また２ＺＵ４４（Ｄ）においてＶｇａｔｅ１Ｌが１行目の直近出力パルスを、図２４（Ｅ）においてＶｇａｔｅ２Ｌが２行目の直近出力パルスを、図２４（Ｆ）においてＶｇａｔｅ３Ｌが３行目の直近出力パルスをそれぞれ示している。
また、図２４（Ｇ）においてＶｇａｔｅ１Ｒが１行目の遠端部パルスを、図２４（Ｈ）においてＶｇａｔｅ２Ｒが２行目の直近出力パルスを、図２４（Ｉ）においてＶｇａｔｅ３Ｒが３行目の直近出力パルスをそれぞれ示している。

図２５（Ａ）は垂直スタート信号（スタートパルス）ＶＳＴ（Ｖｓｔ）を、図２５（Ｂ）は垂直駆動回路用垂直クロックＶＣＫをそれぞれ示している。
図２５（Ｃ）は波形整形回路用の１段目のイネーブル信号ＥＮＢを、図２５（Ｄ）は垂直駆動回路１２０の１行目の出力直近のゲートパルスＧＰ１を、図２５（Ｅ）は垂直駆動回路１２０の１行目の遠端部のゲートパルスＧＰ１をそれぞれ示している。
図２５（Ｆ）は波形整形回路用の中段目のイネーブル信号ＥＮＢを、図２５（Ｇ）は垂直駆動回路１２０の中段行目の出力直近のゲートパルスＧＰＭを、図２５（Ｈ）は垂直駆動回路１２０の中段行目の遠端部のゲートパルスＧＰＭをそれぞれ示している。
図２５（Ｉ）は波形整形回路用の最終段目のイネーブル信号ＥＮＢを、図２５（Ｊ）は垂直駆動回路１２０の最終行目の出力直近のゲートパルスＧＰＦを、図２５（Ｋ）は垂直駆動回路１２０の最終行目の遠端部のゲートパルスＧＰＦをそれぞれ示している。
また、図２５（Ｄ）においてＶｇａｔｅ１Ｌが１行目の直近出力パルスを、図２５（Ｅ）においてＶｇａｔｅ１Ｒが１行目の遠端部パルスをそれぞれ示している。
図２５（Ｇ）においてＶｇａｔｅＭＬが中段行目の直近出力パルスを、図２５（Ｈ）においてＶｇａｔｅＭＲが中段行目の遠端部パルスをそれぞれ示している。
図２５（Ｊ）においてＶｇａｔｅＦＬが最終行目の直近出力パルスを、図２５（Ｋ）においてＶｇａｔｅＦＲが最終行目の遠端部パルスをそれぞれ示している。

本第１６の実施形態に係る液晶表示装置１００Ｏが第１４および第１５の実施形態に係る液晶表示装置１００Ｍ，１００Ｎと異なる点は、波形整形回路１５２の配置位置にある。

すなわち、第１４および第１５の実施形態に係る液晶表示装置１００Ｍ，１００Ｎにおいては、波形整形回路１５２に供給する電圧ＶＤＤ２,ＶＳＳ２の供給ライン１６０，１６１と波形整形回路１５２は、水平方向の同じ座標に配置されている。
あるいは逆に、波形整形回路１５２に供給する電圧ＶＤＤ２,ＶＳＳ２の供給ライン１６０，１６１と波形整形回路１５２は、同じ座標に配置されていない。
これに対して、本第１６の実施形態に係る液晶表示装置１００Ｏにおいては、ゲートラインと信号ラインの略全部の交差位置近傍のゲートラインに、換言すれば各画素回路１１１のゲートパルスの入力部に波形整形回路１５２−１１〜１５２−ｎｍが配置されている。

本第１６の実施形態によれば、図２４（Ａ）〜（Ｊ）に示すようにゲートパルスは良好に波形整形される。
また、図２５（Ａ）〜（Ｋ）に示すように、イネーブル信号ＥＮＢは供給ライン１６３等の寄生容量により波形になまりが発生するが、水平方向では、すべてのイネーブル信号ＥＮＢの供給ライン１６３が同じ寄生容量値となる。このため、イネーブル信号ＥＮＢの波形のなまりは同じとなる。
そして、水平方向に伝搬されるゲートパルスの波形は、波形整形回路１５２を経由することから、水平方向での波形のなまりと遅延は発生しない。

このように、波形整形回路１５２は、ゲートラインの配線上で各画素回路１１１毎に配置させることにより、波形整形回路間に複数の画素回路１１１が存在してゲートパルスの波形の遅延のバラツキがその中で発生しないようにすることが可能となる。
すなわち、波形整形回路と波形整形回路間に複数の画素回路が存在することにより、寄生容量の不均一性はなくなり、均一な波形整形回路の画素ゲートの負荷容量が確保される。よって、ゲート電極での遅延は発生しなくなる。

本第１６の実施形態において、その他の構成は第１４および第１５の実施形態と同様であり、上述した第１４および第１５の実施形態の効果と同様の効果を得ることができる。

＜第１７実施形態＞
図２６は、本発明の第１７の実施形態に係る液晶表示装置の構成例を示す図である。

本第１７の実施形態に係る液晶表示装置１００Ｐが第１４の実施形態に係る液晶表示装置１００Ｍと異なる点は、時分割でパネル内に画像データを書き込む方式に対しても有効である構成を採用したことにある。
特に、パネルの額縁削減のため、図２６に示すように、時分割スイッチを利用した場合においても、その時分割数が、水平選択期間の中で十分電気特性、画像特性を満たさない場合、本発明の適用が必要となる。

図２６において、信号ドライバ１３１〜１３４による信号ＳＶ１〜ＳＶ４は、複数の転送ゲートＴＭＧを有するセレクタＳＥＬを介して信号ライン１１６（−１〜―１２）に転送される。
各転送ゲート（アナログスイッチ）ＴＭＧは外部からの相補的レベルをとる選択信号Ｓ１とその反転信号ＸＳ１、選択信号Ｓ２とその反転信号ＸＳ２、選択信号Ｓ３とその反転信号ＸＳ３、・・により導通状態が制御される。

このように構成を採用することにより、高精細（ＵＸＧＡ）、高速フレームレート方式のアクティブマトリックス型の表示装置において、接続端子数を減らし、接続の機械的な信頼を向上させるセレクタ時分割駆動方式の採用が可能となる。

本第１７の実施形態において、その他の構成は第１４の実施形態と同様であり、上述した第１４の実施形態の効果と同様の効果も得ることができる。

＜第１８実施形態＞
図２７は、本発明の第１８の実施形態に係る液晶表示装置の構成例を示す図である。

本第１８の実施形態に係る液晶表示装置１００Ｑが第１５の実施形態に係る液晶表示装置１００Ｎと異なる点は、時分割でパネル内に画像データを書き込む方式に対しても有効である構成を採用したことにある。
特に、パネルの額縁削減のため、図２７に示すように、時分割スイッチを利用した場合においても、その時分割数が、水平選択期間の中で十分電気特性、画像特性を満たさない場合、本発明の適用が必要となる。

図２７において、信号ドライバ１３１〜１３４による信号ＳＶ１〜ＳＶ４は、複数の転送ゲートＴＭＧを有するセレクタＳＥＬを介して信号ライン１１６（−１〜―１２）に転送される。
各転送ゲート（アナログスイッチ）ＴＭＧは外部からの相補的レベルをとる選択信号Ｓ１とその反転信号ＸＳ１、選択信号Ｓ２とその反転信号ＸＳ２、選択信号Ｓ３とその反転信号ＸＳ３、・・により導通状態が制御される。

本第１８の実施形態において、その他の構成は第１５の実施形態と同様であり、上述した第１４および第１５の実施形態の効果と同様の効果も得ることができる。

＜第１９実施形態＞
図２８は、本発明の第１９の実施形態に係る液晶表示装置の構成例を示す図である。

本第１９の実施形態に係る液晶表示装置１００Ｒが第１６の実施形態に係る液晶表示装置１００Ｏと異なる点は、時分割でパネル内に画像データを書き込む方式に対しても有効である構成を採用したことにある。
特に、パネルの額縁削減のため、図２８に示すように、時分割スイッチを利用した場合においても、その時分割数が、水平選択期間の中で十分電気特性、画像特性を満たさない場合、本発明の適用が必要となる。

図２８において、信号ドライバ１３１〜１３４による信号ＳＶ１〜ＳＶ４は、複数の転送ゲートＴＭＧを有するセレクタＳＥＬを介して信号ライン１１６（−１〜―１２）に転送される。
各転送ゲート（アナログスイッチ）ＴＭＧは外部からの相補的レベルをとる選択信号Ｓ１とその反転信号ＸＳ１、選択信号Ｓ２とその反転信号ＸＳ２、選択信号Ｓ３とその反転信号ＸＳ３、・・により導通状態が制御される。

本第１９の実施形態において、その他の構成は第１６の実施形態と同様であり、上述した第１４から第１６の実施形態の効果と同様の効果も得ることができる。

＜第２０実施形態＞
図２９（Ａ）〜（Ｃ）は、本発明の第２０の実施形態に係る液晶表示装置の構成例およびゲートパルス波形を示す図である。

本第２０の実施形態に係る液晶表示装置１００Ｓが第１６の実施形態に係る液晶表示装置１００Ｏと異なる点は、次の通りである。
本第２０の実施形態に係る液晶表示装置１００Ｓは、電源電圧ＶＤＤ２の供給ライン１６０と基準電圧ＶＳＳ２の供給ライン１６１が、全信号ライン１１６（−１〜−ｎ）と全ゲートライン１１５（−１〜−ｍ）との間にも配線されている。

本第２０の実施形態において、その他の構成は第１０の実施形態と同様であり、上述した第１４から第１６の実施形態の効果と同様の効果も得ることができる。

なお、第２０の実施形態における電圧供給ラインの配線は、ここではあえて図示しないが、他の第１４、第１５、第１７から第１９の実施形態にも適用することができる。その場合も飛込み電圧の隣接する画素回路１１１への侵入を防ぐことができ、良好な画質を得られるという効果を得ることができる。

以上の第１〜第２０の実施形態において、等価回路上における波形整形回路１５０，１５１，１５２の配置位置、構成、および電源配線等について説明した。
以下、デバイス上における波形整形回路１５０，１５１，１５２の配置位置について説明する。

本実施形態においては、透過型液晶表示装置では波形整形回路１５０，１５１，１５２は基本的にブラックカラーフィルタマスクの直下に配置する。
また、反射型あるいは透過反射併用型の液晶表示装置においては、波形整形回路１５０，１５１，１５２は反射領域に配置する。

図３０（Ａ）および（Ｂ）は、透過型液晶表示装置の断面図を示す図である。
この透過型液晶表示装置３００は、図３に示したボトムゲート型ＴＦＴを有する場合であり、ＴＦＴ基板３１０と対向基板３２０間に液晶層３３０を挟持させた構成を有する。
図３０（Ａ）に示すように、ＴＦＴ基板３１０はガラス基板３１１上に平坦化膜３１２が形成され、平坦化膜３１２上に透明電極３１３が形成され、透明電極３１３上に配向膜３１４が形成されている。
対向基板３２０は、ガラス基板３２１上にブラックカラーフィルタの遮光領域３２２が形成され、さらに配向膜３２３が形成されている。
なお、図３０（Ｂ）において、図３と同一構成部分は同一符号をもって表している。そして、ＴＦＴの構造自体は既に説明してあることから、ここではその説明を省略する。

図３１は、図５の波形整形回路を採用した場合の透過型液晶表示装置の画素回路の第１の例を示す平面図である。
このように波形整形回路１５０の構成素子ＰＴ１，ＰＴ２，ＮＴ１，ＮＴ２および配線は、ブラックカラーフィルタマスクからなる遮光領域３２２の直下に配置する。

この例では、正論理で入力したゲートパルスＧＰをバッファＢＦ１、ＢＦ２を介した後、正論理で画素回路１１１のＴＦＴ１１２のゲートに印加するように構成されている。

波形整形回路１５０は、ポリシリコンのＴＦＴ（薄膜トランジスタ）で形成するため、バックライトからの光は遮光されてしまうことから、画素の透過率の低下の原因となる。
そのため、ＴＦＴ（薄膜トランジスタ）による波形整形回路１５０とその電源配線１６０，１６１（ＶＤＤ２，ＶＳＳ２）がある任意の画素では、輝度のバラツキが発生しやすくなる。
そのため、この画素の輝度バラツキを軽減するためにブラックカラーフィルタマスクからなる遮光領域３２２をその回路の直上において、透過率を一定にして、輝度バラツキを抑えている。

図３２は、図５の波形整形回路を採用した場合の透過型液晶表示装置の画素回路の第２の例を示す平面図である。
この第２の例が図３１の第１の例と異なる点は、負論理で入力したゲートパルスＧＰをバッファＢＦ１でレベル反転させて正論理で画素回路１１１のＴＦＴ１１２のゲートに印加するように構成されていることにある。そして、バッファＢＦ２を介して負論理で出力することにある。
したがって、画素回路１１１の位置がバッファＢＦ１の出力とバッファＢＦ２の入力との間となるように構成されている。

図３３は、図５の波形整形回路を採用した場合の透過型液晶表示装置の画素回路の第３の例を示す平面図である。
第３の例と図３１の第１の例と異なる点は、信号ライン１１６とゲートライン１１５からの飛び込み電圧の侵入を防ぐ構成に対応させたことにある。
すなわち、この例では、信号ライン１１６とゲートライン１１５を電源電圧ＶＤＤ２の供給ライン１６０と基準電圧ＶＳＳ２の供給ライン１６１で挟み込み、信号ライン１１６とゲートライン１１５からの飛び込み電圧の侵入を防ぐ構成に対応させている。

図３４は、図５の波形整形回路を採用した場合の透過型液晶表示装置の画素回路の第４の例を示す平面図である。
第４の例と図３２の第２の例と異なる点は、信号ライン１１６とゲートライン１１５からの飛び込み電圧の侵入を防ぐ構成に対応させたことにある。
すなわち、この例では、信号ライン１１６とゲートライン１１５を電源電圧ＶＤＤ２の供給ライン１６０と基準電圧ＶＳＳ２の供給ライン１６１で挟み込み、信号ライン１１６とゲートライン１１５からの飛び込み電圧の侵入を防ぐ構成に対応させている。

図３５（Ａ）は透過反射（併用）型液晶表示装置の画素回路の断面図であり、図３５（Ｂ）は図５の波形整形回路を採用した場合の透過反射（併用）型液晶表示装置の画素回路の第１の例を示す平面図である。

図３５（Ａ）に示すように、透過反射（併用）型液晶表示装置４００は、透明絶縁基板４０１およびそれに形成された薄膜トランジスタ（ＴＦＴ）４０２、画素領域４０３などを有する。
液晶表示装置４００は、それらと対向して配設される透明絶縁基板４０４およびそれに形成されたオーバーコート層４０５、カラーフィルタ４０５ａ、並びに対向電極４０６、および画素領域４０３と対向電極４０６に挟持された液晶層４０７から構成される。
画素領域４０３が行列状に配設され、画素領域４０３の周囲にＴＦＴ４０２にゲートパルスＧＰを供給するゲートライン１１５と、ＴＦＴ４０２に表示信号を供給するための信号ライン１１６とが互いに直交するように設けられ、画素部が構成されている。
また、透明絶縁基板４０１、ＴＦＴ４０２側には、ゲートライン１１５と平行な金属膜からなる保持容量用配線（以下、ＣＳ線と称する）が設けられている。このＣＳ配線は、画素電極との間に保持容量ＣＳを形成し、対向電極４０６に接続されている。
また、画素領域４０３には、反射型表示を行なうための反射領域Ａと透過型表示を行なうための透過領域Ｂとが設けられている。
透明絶縁基板４０１は、たとえば、ガラスなどの透明材料で形成される。透明絶縁基板４０１にＴＦＴ４０２と、絶縁膜を介してＴＦＴ４０９上に形成される散乱層４０８と、この散乱層４０８上に形成された平坦化層４０９とが形成されている。さらに平坦化層４０９上に、透明電極４１０、上述した反射領域Ａおよび透過領域Ｂを有する画素領域４０３を構成する反射電極４１１とが形成されている。

そして、図３５（Ｂ）に示すように、波形整形回路１５０の構成素子ＰＴ１，ＰＴ２，ＮＴ１，ＮＴ２および配線は、反射領域Ａに配置する。
前述したように、波形整形回路１５０はポリシリコンのＴＦＴ（薄膜トランジスタ）で形成するため、バックライトからの光は遮光されてしまうため、画素の透過率の低下の原因となる。
そのため、反射液晶にみられるようにバックライトの光りを通さないものに対して、その反射液晶の反射領域の直下に積極的に配置してしまう方法がある。
これにより、波形整形回路１５０に使用したＣＭＯＳを形成するＴＦＴレイアウトは自由度が透過型に比べて格段に広がり、電源電圧ＶＤＤ２，基準電圧ＶＳＳ２に見られる電源配線の幅を太くすることができるため、ＣＭＯＳ出力の電源配線抵抗による遅延は発生しにくくなる。

図３６（Ａ）は反射型液晶表示装置の画素回路の断面図であり、図３６（Ｂ）は図５の波形整形回路を採用した場合の反射型液晶表示装置の画素回路の第１の例を示す平面図である。
デバイス構造は、透過領域Ｂがないだけで併用型と同様であることからここでの説明は省略する。
この場合も、図３６（Ｂ）に示すように、波形整形回路１５０の構成素子ＰＴ１，ＰＴ２，ＮＴ１，ＮＴ２および配線は、反射領域Ａに配置する。

図３７は図５の波形整形回路を採用した場合の透過反射（併用）型液晶表示装置の画素回路の第２の例を示す平面図である。
この第２の例と図３５の第１の例と異なる点は、信号ライン１１６とゲートライン１１５からの飛び込み電圧の侵入を防ぐ構成に対応させたことにある。
すなわち、この例では、信号ライン１１６とゲートライン１１５を、電源電圧ＶＤＤ２の供給ライン１６０と、基準電圧ＶＳＳ２の供給ライン１６１で挟み込み、信号ライン１１６とゲートライン１１５からの飛び込み電圧の侵入を防ぐ構成に対応させている。

図３８は図５の波形整形回路を採用した場合反射型液晶表示装置の画素回路の第２の例を示す平面図である。
この第２の例と図３６の第１の例と異なる点は、信号ライン１１６とゲートライン１１５からの飛び込み電圧の侵入を防ぐ構成に対応させたことにある。
すなわち、この例では、信号ライン１１６とゲートライン１１５を、電源電圧ＶＤＤ２の供給ライン１６０と、基準電圧ＶＳＳ２の供給ライン１６１で挟み込み、信号ライン１１６とゲートライン１１５からの飛び込み電圧の侵入を防ぐ構成に対応させている。

図３９は、図１３の波形整形回路を採用した場合の透過型液晶表示装置の画素回路の第１の例を示す平面図である。
このように波形整形回路１５１の構成素子ＰＴ１，ＰＴ２，ＰＴ３、ＮＴ１，ＮＴ２，ＮＴ３および配線は、ブラックカラーフィルタマスクからなる遮光領域３２２の直下に配置する。

この例では、正論理で入力したゲートパルスＧＰをバッファＢＦ３、ＢＦ２を介した後、正論理で画素回路１１１のＴＦＴ１１２のゲートに印加するように構成されている。

波形整形回路１５１は、ポリシリコンのＴＦＴ（薄膜トランジスタ）で形成するため、バックライトからの光は遮光されてしまうため、画素の透過率の低下の原因となる。
そのため、ＴＦＴ（薄膜トランジスタ）による波形整形回路１５１とその電源配線１６０，１６１（ＶＤＤ２，ＶＳＳ２）がある任意の画素では、輝度のバラツキが発生しやすくなる。
そのため、この画素の輝度バラツキを軽減するためにブラックカラーフィルタマスクからなる遮光領域３２２をその回路の直上において、透過率を一定にして、輝度バラツキを抑えている。

図４０は、図１３の波形整形回路を採用した場合の透過型液晶表示装置の画素回路の第２の例を示す平面図である。
この第２の例が図３９の第１の例と異なる点は、負論理で入力したゲートパルスＧＰをバッファＢＦ３でレベル反転させて正論理で画素回路１１１のＴＦＴ１１２のゲートに印加するように構成されていることにある。そして、バッファＢＦ１を介して負論理で出力することにある。
したがって、画素回路１１１の位置がバッファＢＦ３の出力とバッファＢＦ１１の入力との間となるように構成されている。

図４１は、図１３の波形整形回路を採用した場合の透過型液晶表示装置の画素回路の第３の例を示す平面図である。
この第３の例と図３９の第１の例と異なる点は、信号ライン１１６とゲートライン１１５からの飛び込み電圧の侵入を防ぐ構成に対応させたことにある。
すなわち、この例では、信号ライン１１６とゲートライン１１５を、電源電圧ＶＤＤ２の供給ライン１６０と、基準電圧ＶＳＳ２の供給ライン１６１で挟み込み、信号ライン１１６とゲートライン１１５からの飛び込み電圧の侵入を防ぐ構成に対応させている。

図４２は、図１３の波形整形回路を採用した場合の透過型液晶表示装置の画素回路の第４の例を示す平面図である。
この第４の例と図４０の第２の例と異なる点は、信号ライン１１６とゲートライン１１５からの飛び込み電圧の侵入を防ぐ構成に対応させたことにある。
すなわち、この例では、信号ライン１１６とゲートライン１１５を、電源電圧ＶＤＤ２の供給ライン１６０と、基準電圧ＶＳＳ２の供給ライン１６１で挟み込み、信号ライン１１６とゲートライン１１５からの飛び込み電圧の侵入を防ぐ構成に対応させている。

図４３は、図１３の波形整形回路を採用した場合の透過反射（併用）型液晶表示装置の画素回路の第１の例を示す平面図である。

図４３に示すように、波形整形回路１５１の構成素子ＰＴ１，ＰＴ２，ＰＴ３、ＮＴ１，ＮＴ２，ＮＴ３および配線は、反射領域Ａに配置する。
前述したように、波形整形回路１５１はポリシリコンのＴＦＴ（薄膜トランジスタ）で形成するため、バックライトからの光は遮光されてしまうため、画素の透過率の低下の原因となる。
そのため、反射液晶にみられるようにバックライトの光りを通さないものに対して、その反射液晶の反射領域の直下に積極的に配置してしまう方法がある。
これにより、波形整形回路１５１に使用したＣＭＯＳを形成するＴＦＴレイアウトは自由度が透過型に比べて格段に広がり、電源電圧ＶＤＤ２，基準電圧ＶＳＳ２に見られる電源配線の幅を太くすることができる。このため、ＣＭＯＳ出力の電源配線抵抗による遅延は発生しにくくなる。

図４４は図１３の波形整形回路を採用した場合の反射型液晶表示装置の画素回路の第１の例を示す平面図である。
この場合も、図４４に示すように、波形整形回路１５１の構成素子ＰＴ１，ＰＴ２，ＰＴ３、ＮＴ１，ＮＴ２，ＮＴ３および配線は、反射領域Ａに配置する。

図４５は図１３の波形整形回路を採用した場合の透過反射（併用）型液晶表示装置の画素回路の第２の例を示す平面図である。
この第２の例と図４３の第１の例と異なる点は、信号ライン１１６とゲートライン１１５からの飛び込み電圧の侵入を防ぐ構成に対応させたことにある。
すなわち、この例では、信号ライン１１６とゲートライン１１５を、電源電圧ＶＤＤ２の供給ライン１６０と、基準電圧ＶＳＳ２の供給ライン１６１で挟み込み、信号ライン１１６とゲートライン１１５からの飛び込み電圧の侵入を防ぐ構成に対応させている。

図４６は図１３の波形整形回路を採用した場合の反射型液晶表示装置の画素回路の第２の例を示す平面図である。
この第２の例と図４４の第１の例と異なる点は、信号ライン１１６とゲートライン１１５からの飛び込み電圧の侵入を防ぐ構成に対応させたことにある。
すなわち、この例では、信号ライン１１６とゲートライン１１５を、電源電圧ＶＤＤ２の供給ライン１６０と、基準電圧ＶＳＳ２の供給ライン１６１で挟み込み、信号ライン１１６とゲートライン１１５からの飛び込み電圧の侵入を防ぐ構成に対応させている。

図４７は、図２１の波形整形回路を採用した場合の透過型液晶表示装置の画素回路の第１の例を示す平面図である。
このように波形整形回路１５２の構成素子ＰＴ１１，ＰＴ１２，ＰＴ１３、ＮＴ１１，ＮＴ１２，ＮＴ１３および配線は、ブラックカラーフィルタマスクからなる遮光領域３２２の直下に配置する。

波形整形回路１５２は、ポリシリコンのＴＦＴ（薄膜トランジスタ）で形成するため、バックライトからの光は遮光されてしまうため、画素の透過率の低下の原因となる。
そのため、ＴＦＴ（薄膜トランジスタ）による波形整形回路１５２とその電源配線１６０，１６１（ＶＤＤ２，ＶＳＳ２）がある任意の画素では、輝度のバラツキが発生しやすくなる。
そのため、この画素の輝度バラツキを軽減するためにブラックカラーフィルタマスクからなる遮光領域３２２をその回路の直上において、透過率を一定にして、輝度バラツキを抑えている。

図４８は、図２１の波形整形回路を採用した場合の透過型液晶表示装置の画素回路の第２の例を示す平面図である。
この第２の例が図４７の第１の例と異なる点は、負論理で入力したゲートパルスＧＰをＮＡＮＤ１１でレベル反転させて正論理で画素回路１１１のＴＦＴ１１２のゲートに印加するように構成されていることにある。そして、バッファＢＦ１１を介して負論理で出力することにある。
したがって、画素回路１１１の位置がＮＡＮＤ１１の出力とバッファＢＦ１１の入力との間となるように構成されている。

図４９は、図２１の波形整形回路を採用した場合の透過型液晶表示装置の画素回路の第３の例を示す平面図である。
この第３の例と図４７の第１の例と異なる点は、信号ライン１１６とゲートライン１１５からの飛び込み電圧の侵入を防ぐ構成に対応させたことにある。
すなわち、この例では、信号ライン１１６とゲートライン１１５を、電源電圧ＶＤＤ２の供給ライン１６０と、基準電圧ＶＳＳ２の供給ライン１６１で挟み込み、信号ライン１１６とゲートライン１１５からの飛び込み電圧の侵入を防ぐ構成に対応させている。

図５０は、図２１の波形整形回路を採用した場合の透過型液晶表示装置の画素回路の第４の例を示す平面図である。
この第４の例と図４８の第２の例と異なる点は、信号ライン１１６とゲートライン１１５からの飛び込み電圧の侵入を防ぐ構成に対応させたことにある。
すなわち、この例では、信号ライン１１６とゲートライン１１５を、電源電圧ＶＤＤ２の供給ライン１６０と、基準電圧ＶＳＳ２の供給ライン１６１で挟み込み、信号ライン１１６とゲートライン１１５からの飛び込み電圧の侵入を防ぐ構成に対応させている。

図５１は図２１の波形整形回路を採用した場合の透過反射（併用）型液晶表示装置の画素回路の第１の例を示す平面図である。

図５１に示すように、波形整形回路１５２の構成素子ＰＴ１１，ＰＴ１２，ＰＴ１３、ＮＴ１１，ＮＴ１２，ＮＴ１３および配線は、反射領域Ａに配置する。
前述したように、波形整形回路１５２はポリシリコンのＴＦＴ（薄膜トランジスタ）で形成するため、バックライトからの光は遮光されてしまうため、画素の透過率の低下の原因となる。
そのため、反射液晶にみられるようにバックライトの光りを通さないものに対して、その反射液晶の反射領域の直下に積極的に配置してしまう方法がある。
これにより、波形整形回路１５２に使用したＣＭＯＳを形成するＴＦＴレイアウトは自由度が透過型に比べて格段に広がり、電源電圧ＶＤＤ２，基準電圧ＶＳＳ２に見られる電源配線の幅を太くすることができる。このため、ＣＭＯＳ出力の電源配線抵抗による遅延は発生しにくくなる。

図５２は図２１の波形整形回路を採用した場合の反射型液晶表示装置の画素回路の第１の例を示す平面図である。
この場合も、図５２に示すように、波形整形回路１５１の構成素子ＰＴ１１，ＰＴ１２，ＰＴ１３、ＮＴ１１，ＮＴ１２，ＮＴ１３および配線は、反射領域Ａに配置する。

図５３は図２１の波形整形回路を採用した場合の透過反射（併用）型液晶表示装置の画素回路の第２の例を示す平面図である。
この第２の例と図５１の第１の例と異なる点は、信号ライン１１６とゲートライン１１５からの飛び込み電圧の侵入を防ぐ構成に対応させたことにある。
すなわち、この例では、信号ライン１１６とゲートライン１１５を、電源電圧ＶＤＤ２の供給ライン１６０と、基準電圧ＶＳＳ２の供給ライン１６１で挟み込み、信号ライン１１６とゲートライン１１５からの飛び込み電圧の侵入を防ぐ構成に対応させている。

図５４は図２１の波形整形回路を採用した場合の反射型液晶表示装置の画素回路の第２の例を示す平面図である。
この第２の例と図５２の第１の例と異なる点は、信号ライン１１６とゲートライン１１５からの飛び込み電圧の侵入を防ぐ構成に対応させたことにある。
すなわち、この例では、信号ライン１１６とゲートライン１１５を、電源電圧ＶＤＤ２の供給ライン１６０と、基準電圧ＶＳＳ２の供給ライン１６１で挟み込み、信号ライン１１６とゲートライン１１５からの飛び込み電圧の侵入を防ぐ構成に対応させている。

また、上記実施形態に係るアクティブマトリクス型液晶表示装置に代表されるアクティブマトリクス型表示装置は、パーソナルコンピュータ、ワードプロセッサ等のＯＡ機器やテレビジョン受像機などのディスプレイとして用いられる。本表示装置は、この外、特に装置本体の小型化、コンパクト化が進められている携帯電話機やＰＤＡなどの電子機器の表示部として用いて好適なものである。

すなわち、本実施形態における表示装置は、図５５（Ａ）〜（Ｇ）に示す様々な電子機器に適用可能である。
たとえば、デジタルカメラ、ノート型パーソナルコンピュータ、携帯電話、ビデオカメラなど、電子機器に入力された、若しくは、電子機器内で生成した映像信号を、画像若しくは映像として表示するあらゆる分野の電子機器の表示装置に適用することが可能である。
以下、このような表示装置が適用された電子機器の例を示す。

図５５（Ａ）は本発明が適用されたテレビジョン５００の一例を示す。このテレビジョン５００は、フロントパネル５０１、フィルタガラス５０２等から構成される映像表示画面３０３を含む。本発明の実施形態に係る表示装置をその映像表示画面５０３に用いることにより作製される。

図５５（Ｂ），（Ｃ）は本発明が適用されたデジタルカメラ５１０の一例を示す。デジタルカメラ５１０は、撮像レンズ５１１、フラッシュ用の発光部５１２、表示部５１３、コントロールスイッチ５１４等を含む。本発明の実施形態に係る表示装置をその表示部５１３に用いることにより作製される。

図５５（Ｄ）は本発明が適用されたビデオカメラ５２０を示す。ビデオカメラ５２０は、本体部５２１、前方を向いた側面に被写体撮影用のレンズ５２２、撮影時のスタート／ストップスイッチ５２３、表示部５２４等を含む。本発明の実施形態に係る表示装置をその表示部５２４に用いることにより作製される。

図５５（Ｅ），（Ｆ）は本発明が適用された携帯端末装置５３０を示す。携帯端末装置５３０は、上側筐体５３１、下側筐体５３２、連結部（ここではヒンジ部）５３３、ディスプレイ５３４、サブディスプレイ５３５、ピクチャーライト５３６、カメラ５３７等を含む。本発明の実施形態に係る表示装置をそのディスプレイ５３４やサブディスプレイ５３５に用いることにより作製される。

図５５（Ｇ）は本発明が適用されたノート型パーソナルコンピュータ５４０を示す。ノート型パーソナルコンピュータ５４０は、本体５４１に、文字等を入力するとき操作されるキーボード５４２、画像を表示する表示部５４３等を含む。本発明の実施形態に係る表示装置をその表示部５４３に用いることにより作製される。

なお、上記実施形態では、アクティブマトリクス型液晶表示装置に適用した場合を例に採って説明した、しかし、本発明はこれに限定されるものではなく、エレクトロルミネッセンス（ＥＬ）素子を各画素の電気光学素子として用いたＥＬ表示装置などの他のアクティブマトリクス型表示装置にも同様に適用可能である。

図１（Ａ）〜（Ｃ）は、一般的な液晶表示装置の構成例およびゲートパルス波形を示す図である。図２（Ａ）〜（Ｃ）は、本発明の第１の実施形態に係る液晶表示装置の構成例およびゲートパルス波形を示す図である。図３は、ボトムゲート構造のＴＦＴを示す簡略断面図である。図４は、トップゲート構造のＴＦＴを示す簡略断面図である。図５（Ａ）〜（Ｃ）は、本実施形態に係る波形整形回路をＣＭＯＳバッファで構成した例を示す図である。図６（Ａ）〜（Ｃ）は、本発明の第２の実施形態に係る液晶表示装置の構成例およびゲートパルス波形例を示す図である。図７（Ａ）〜（Ｃ）は、本発明の第３の実施形態に係る液晶表示装置の構成例を示す図である。図８は、本発明の第４の実施形態に係る液晶表示装置の構成例を示す図である。図９は、本発明の第５の実施形態に係る液晶表示装置の構成例を示す図である。図１０は、本発明の第６の実施形態に係る液晶表示装置の構成例を示す図である。図１１は、本発明の第７の実施形態に係る液晶表示装置の構成例を示す図である。図１２（Ａ）〜（Ｃ）は、本発明の第８の実施形態に係る液晶表示装置の構成例およびゲートパルス波形を示す図である。図１３（Ａ）〜（Ｃ）は、本第８の実施形態に係る波形整形回路をクロックドＣＭＯＳ回路で構成した例を示す図である。図１４（Ａ）〜（Ｃ）は、本発明の第９の実施形態に係る液晶表示装置の構成例およびゲートパルス波形を示す図である。図１５（Ａ）〜（Ｃ）は、本発明の第１０の実施形態に係る液晶表示装置の構成例を示す図である。図１６（Ａ）〜（Ｊ）は、本第１０の実施形態に係る液晶表示装置のタイミングチャートである。図１７は、本発明の第１１の実施形態に係る液晶表示装置の構成例を示す図である。図１８は、本発明の第１２の実施形態に係る液晶表示装置の構成例を示す図である。図１９は、本発明の第１３の実施形態に係る液晶表示装置の構成例を示す図である。図２０（Ａ）〜（Ｃ）は、本発明の第１４の実施形態に係る液晶表示装置の構成例を示す図である。図２１（Ａ）〜（Ｃ）は、本第１４の実施形態に係る波形整形回路をＣＭＯＳ構成のナンドＮＡＮＤを含むクロックドＣＭＯＳ回路で構成した例を示す図である。図２２（Ａ）〜（Ｃ）は、本発明の第１５の実施形態に係る液晶表示装置の構成例を示す図である。図２３（Ａ）〜（Ｃ）は、本発明の第１６の実施形態に係る液晶表示装置の構成例を示す図である。図２４（Ａ）〜（Ｉ）は、本第１６の実施形態に係る液晶表示装置のタイミングチャートである。図２５（Ａ）〜（Ｋ）は、本第１６の実施形態に係る液晶表示装置のタイミングチャートである。図２６は、本発明の第１７の実施形態に係る液晶表示装置の構成例を示す図である。図２７は、本発明の第１８の実施形態に係る液晶表示装置の構成例を示す図である。図２８は、本発明の第１９の実施形態に係る液晶表示装置の構成例を示す図である。図２９（Ａ）〜（Ｃ）は、本発明の第２０の実施形態に係る液晶表示装置の構成例を示す図である。図３０（Ａ）および（Ｂ）は、透過型液晶表示装置の断面図を示す図である。図３１は、図５の波形整形回路を採用した場合の透過型液晶表示装置の画素回路の第１の例を示す平面図である。図３２は、図５の波形整形回路を採用した場合の透過型液晶表示装置の画素回路の第２の例を示す平面図である。図３３は、図５の波形整形回路を採用した場合の透過型液晶表示装置の画素回路の第３の例を示す平面図である。図３４は、図５の波形整形回路を採用した場合の透過型液晶表示装置の画素回路の第４の例を示す平面図である。図３５（Ａ）および（Ｂ）は、透過反射（併用）型液晶表示装置の画素回路の断面図および図５の波形整形回路を採用した場合の透過反射（併用）型液晶表示装置の画素回路の第１の例を示す平面図である。図３６（Ａ）および（Ｂ）は、反射型液晶表示装置の画素回路の断面図および図５の波形整形回路を採用した場合の反射型液晶表示装置の画素回路の第１の例を示す平面図である。図３７は、図５の波形整形回路を採用した場合の透過反射（併用）型液晶表示装置の画素回路の第２の例を示す平面図である。図３８は、図５の波形整形回路を採用した場合反射型液晶表示装置の画素回路の第２の例を示す平面図である。図３９は、図１３の波形整形回路を採用した場合の透過型液晶表示装置の画素回路の第１の例を示す平面図である。図４０は、図１３の波形整形回路を採用した場合の透過型液晶表示装置の画素回路の第２の例を示す平面図である。図４１は、図１３の波形整形回路を採用した場合の透過型液晶表示装置の画素回路の第３の例を示す平面図である。図４２は、図１３の波形整形回路を採用した場合の透過型液晶表示装置の画素回路の第４の例を示す平面図である。図４３は、図１３の波形整形回路を採用した場合の透過反射（併用）型液晶表示装置の画素回路の第１の例を示す平面図である。図４４は、図１３の波形整形回路を採用した場合の反射型液晶表示装置の画素回路の第１の例を示す平面図である。図４５は、図１３の波形整形回路を採用した場合の透過反射（併用）型液晶表示装置の画素回路の第２の例を示す平面図である。図４６は、図１３の波形整形回路を採用した場合の反射型液晶表示装置の画素回路の第２の例を示す平面図である。図４７は、図２１の波形整形回路を採用した場合の透過型液晶表示装置の画素回路の第１の例を示す平面図である。図４８は、図２１波形整形回路を採用した場合の透過型液晶表示装置の画素回路の第２の例を示す平面図である。図４９は、図２１の波形整形回路を採用した場合の透過型液晶表示装置の画素回路の第３の例を示す平面図である。図５０は、図２１の波形整形回路を採用した場合の透過型液晶表示装置の画素回路の第４の例を示す平面図である。図５１は、図２１の波形整形回路を採用した場合の透過反射（併用）型液晶表示装置の画素回路の第１の例を示す平面図である。図５２は、図２１の波形整形回路を採用した場合の反射型液晶表示装置の画素回路の第１の例を示す平面図である。図５３は、図２１の波形整形回路を採用した場合の透過反射（併用）型液晶表示装置の画素回路の第２の例を示す平面図である。図５４は、図１３の波形整形回路を採用した場合の反射型液晶表示装置の画素回路の第２の例を示す平面図である。図５５（Ａ）〜（Ｇ）は、本実施形態に係る表示装置が適用される電子機器の例を示す図である。

符号の説明

１００，１００Ａ〜１００Ｍ・・・液晶表示装置、１１０・・・有効画素部、１１５−１〜１１５−ｍ・・・ゲートライン（走査ライン）、１１６−１〜１１６−ｎ・・・信号ライン、１２０・・・垂直駆動回路（ＶＤＲＶ）、１３０・・・水平駆動回路（ＨＤＲＶ）、１３１〜１３４・・・信号ドライバ、１５０，１５１,１５２・・・波形整形回路、１６０・・・電源電圧ＶＤＤ２の供給ライン、１６１・・・基準電圧ＶＤＤ２の供給ライン、１６２・・・クロックの供給ライン、１６３・・・イネーブル信号の供給ライン。

Claims

スイッチング素子を通して画素データを書き込む画素回路が少なくとも複数列のマトリクスを形成するように配置された画素部と、
上記画素回路の行配列に対応するように配置され、上記スイッチング素子の導通制御のための複数の走査ラインと、
上記画素回路の列配列に対応するように配置され、上記画素データを伝搬する複数の信号ラインと、
上記複数の走査ラインに上記画素回路のスイッチング素子を導通させるための走査パルスを出力する駆動回路と、
を有し、
基板上に遮光領域が形成され、
上記複数の走査ラインの配線途中に、対応する走査ラインを伝搬された走査パルスの波形整形を行う波形整形回路が配置されており、
上記波形整形回路は、第１及び第２のＣＭＯＳバッファを縦続接続して形成され、
上記第１のＣＭＯＳバッファは、ソースが電源電圧の供給ラインに接続された第１のＰＭＯＳトランジスタと、ドレインが当該第１のＰＭＯＳトランジスタのドレインに接続され、ソースが基準電圧の供給ラインに接続された第１のＮＭＯＳトランジスタとを有し、
上記第２のＣＭＯＳバッファは、ソースが上記電源電圧の供給ラインに接続された第２のＰＭＯＳトランジスタと、ドレインが当該第２のＰＭＯＳトランジスタのドレインに接続され、ソースが上記基準電圧の供給ラインに接続された第２のＮＭＯＳトランジスタとを有し、
上記第１のＰＭＯＳトランジスタ、上記第２のＰＭＯＳトランジスタ、上記第１のＮＭＯＳトランジスタ、及び上記第２のＮＭＯＳトランジスタは、上記遮光領域に配置され、
上記走査ラインと上記信号ラインとは、上記電源電圧の供給ラインと上記基準電圧の供給ラインとで挟み込まれる
表示装置。
上記波形整形回路は、
画素回路のマトリクスの座標配置において、信号ラインの配線方向の同じ座標に位置するように、上記複数の走査ラインの配線途中に配置されている
請求項１記載の表示装置。
上記波形整形回路は、
画素回路のマトリクスの座標配置において、信号ラインの配線方向の異なる座標に位置するように、上記複数の走査ラインの配線途中に配置されている
請求項１記載の表示装置。
上記波形整形回路は、
各画素回路の入力段に位置するように、上記複数の走査ラインの配線途中に配置されている
請求項１記載の表示装置。
上記電源電圧の供給ラインは、上記信号ラインと平行に配置される
請求項１から４のいずれか一に記載の表示装置。
上記波形整形回路は、入力信号に対して出力信号は正論理で形成される
請求項１記載の表示装置。
上記各信号ラインの信号ドライバと対応する信号ラインとの間に、時分割に画像データを選択して供給するためのセレクタスイッチを有する
請求項１記載の表示装置。
上記波形整形回路は、イネーブル信号に応じて動作開始が制御可能で、当該イネーブル信号の供給ラインの配線は、上記信号ラインと平行に形成され、入力信号に対して出力信号は正論理で形成される
請求項１記載の表示装置。
上記波形整形回路は、上記イネーブル信号により動作開始が制御されるＣＭＯＳ構成のＮＡＮＤを含む
請求項８記載の表示装置。
スイッチング素子を通して画素データを書き込む画素回路が少なくとも複数列のマトリクスを形成するように配置された画素部と、
上記画素回路の行配列に対応するように配置され、上記スイッチング素子の導通制御のための複数の走査ラインと、
上記画素回路の列配列に対応するように配置され、上記画素データを伝搬する複数の信号ラインと、
上記複数の走査ラインに上記画素回路のスイッチング素子を導通させるための走査パルスを出力する駆動回路と、
を有し、
基板上に遮光領域が形成され、
上記複数の走査ラインの配線途中に、対応する走査ラインを伝搬された走査パルスの波形整形を行う波形整形回路が配置されており、
上記波形整形回路は、第１及び第２のＣＭＯＳバッファを縦続接続して形成され、
上記第１のＣＭＯＳバッファは、ソースが電源電圧の供給ラインに接続された第１のＰＭＯＳトランジスタと、ドレインが当該第１のＰＭＯＳトランジスタのドレインに接続され、ソースが基準電圧の供給ラインに接続された第１のＮＭＯＳトランジスタとを有し、
上記第２のＣＭＯＳバッファは、ソースが上記電源電圧の供給ラインに接続された第２のＰＭＯＳトランジスタと、ドレインが当該第２のＰＭＯＳトランジスタのドレインに接続され、ソースが上記基準電圧の供給ラインに接続された第２のＮＭＯＳトランジスタとを有し、
上記第１のＰＭＯＳトランジスタ、上記第２のＰＭＯＳトランジスタ、上記第１のＮＭＯＳトランジスタ、及び上記第２のＮＭＯＳトランジスタは、上記遮光領域に配置され、
上記走査ラインと上記信号ラインとは、上記電源電圧の供給ラインと上記基準電圧の供給ラインとで挟み込まれる表示装置により、
上記対応する走査ラインを伝搬された走査パルスの波形整形を、上記複数の走査ラインの配線途中で行う
表示装置の駆動方法。
上記信号ラインに平行な配線でイネーブル信号を供給して当該イネーブル信号に応じて波形整形の動作開始を制御する
請求項１０に記載の表示装置の駆動方法。
請求項１〜９のいずれか１項に記載の表示装置を含む電子機器。