KR20090004614A

KR20090004614A - 표시장치, 표시장치의 구동방법 및 전자기기

Info

Publication number: KR20090004614A
Application number: KR1020080062331A
Authority: KR
Inventors: 마스미츠 이노; 야스히로 우카이
Original assignee: 소니 가부시끼 가이샤
Priority date: 2007-06-29
Filing date: 2008-06-30
Publication date: 2009-01-12
Also published as: CN101334950A; JP5301201B2; TWI404023B; JP2009031752A; CN101334950B; KR101532655B1; TW200912877A

Abstract

화소부, 복수의 주사 라인, 복수의 신호 라인, 및 구동 회로를 포함하는 표시장치가 개시된다.

스위칭 소자, 파형 정형, 주사 라인, 주사 펄스

Description

표시장치, 표시장치의 구동방법 및 전자기기{DISPLAY APPARATUS, DRIVING METHOD FOR DISPLAY APPARATUS AND ELECTRONIC APPARATUS}

본 발명은 스위칭 소자로서의 박막 트랜지스터가 투명 절연 기판에 형성되는 표시장치, 상기 표시장치의 구동방법, 및 전자기기에 관한 것이다.

본 발명은 2008년 4월 30일자에 일본 특허청에 제출된 일본 특허출원 JP 2008-119202, 둘다 2007년 6월 29일자에 일본 특허청에 제출된 일본 특허출원 JP 2007-173459 및 JP 2007-173460에 관련된 주제를 포함하며, 그 전체 내용은 본 명세서에 참고문헌으로 첨부된다.

표시장치, 예를 들면 액정 셀이 표시 엘리먼트 또는 전기광학 엘리먼트로서 사용되는 액정 표시장치는 화소가 매트릭스 형태로 배열되고 출력 화상이 액정 표시면을 통하여 표시되는 화상 표시장치이다.

액정 표시장치는 초박형이고 저소비 전력이라는 특징을 가진다. 그 특징을 최대한 이용하고 있는, 액정 표시장치는 예를 들면 휴대 정보단말(Personal Digital Assistants: PDA), 휴대전화, 디지털 카메라, 비디오 카메라, 개인용 컴퓨터와 같은 폭넓은 전자기기에 적용된다.

도 1a 내지 도 1c는 일반적인 액정 표시장치의 일례 및 그 액정 표시장치의 게이트 펄스 파형을 도시한다.

도 1a를 참조하면, 도시된 액정 표시장치(1)는 유효 화소부(2), 수직 구동회로(vertical driving circuit: VDRV)(3), 및 수평 구동회로(horizontal driving circuit: HDRV)(4)를 포함한다.

유효 화소부(2)는 매트릭스 형태로 배열된 복수의 화소 회로(21)를 가진다.

각각의 화소 회로(21)는 스위칭 소자로서 기능하는 박막 트랜지스터(TFT)(22), 액정 셀(23), 및 저장 용량(24)을 포함한다. 액정 셀(23)은 그것의 화소 전극이 TFT(22)의 드레인 전극 또는 소스 전극에 접속된다. 저장 용량(24)은 그것의 일방의 전극이 TFT(22)의 드레인 전극에 접속된다.

화소 회로(21)는 각 행마다 화소 배열 방향을 따라 배선되는 게이트 라인(5-1 내지 5-m) 및 각 열마다 그 화소 배열 방향을 따라 배선되는 신호 라인(6-1 내지 6-n)에 접속된다.

화소 회로(21)의 TFT(22)의 게이트 전극은 행단위로 동일한 게이트 라인(5-1 내지 5-m)에 각각 접속된다. 화소 회로(21)의 소스 전극 또는 드레인 전극은 열단위로 동일한 신호 라인(6-1 내지 6-n)에 각각 접속된다.

또한, 각각의 액정 셀(23)에 있어서, 그 화소 전극이 TFT(22)의 드레인 전극에 접속되고, 그 대향 전극이 공통 라인(7)에 접속된다. 저장 용량(24)은 TFT(22) 의 드레인 전극과 공통 라인(7) 사이에 접속된다.

공통 라인(7)은 유리 기판에 구동회로 등과 일체로 형성되는 도면에 도시되지 않은 VCOM 회로로부터, 공통 전압(Vcom)으로서, 소정의 교류전압을 수신하도록 접속된다.

게이트 라인(5-1 내지 5-m)은 수직 구동회로(3)에 의해 각각 구동되며, 신호 라인(6-1 내지 6-n)은 수평 구동회로(4)에 의해 각각 구동된다.

수직 구동회로(3)는 수직 스타트 신호(VST), 수직 클록(Vclk), 및 인에이블 신호(ENAB)를 수신하며, 게이트 라인(5-1 내지 5-m)에 접속된 화소 회로(21)를 행단위로 순차 선택하도록 1필드 기간마다 수직방향, 즉 행 방향으로 주사한다.

특히, 주사 펄스(Gp1)가 수직 구동회로(3)로부터 주사 라인(5-1)에 인가될 때 제1행째의 열의 화소가 선택되고, 다른 주사 펄스(Gp2)가 주사 라인(5-2)에 인가될 때 제2행째의 열의 화소가 선택된다. 그후에, 게이트 펄스(Gp3,…, Gpm)가 게이트 라인 또는 주사 라인(5-3,…, 5-m)에 유사하게 각각 인가된다.

게이트 버퍼(8-1 내지 8-m)가 수직 구동회로(3)에서 각 게이트 라인(5-1 내지 5-m)으로의 게이트 펄스(Gp)의 출력 스테이지에 설치된다.

도 1b는 게이트 펄스(Gpm)의 게이트 버퍼링후 게이트 버퍼(8-m)에서 게이트 라인(5-m)으로의 출력 스테이지에 있어서의 파형 예를 도시한다.

도 1c는 게이트 펄스(Gpm)의 게이트 라인(5-m)의 배선 말단부에 있어서의 파형 예를 도시한다.

수평 구동회로(4)는 도시되지 않은 클록 발생기에로부터 생성된 수평주사의 시작을 표시하는 수평 스타트 펄스(Hst), 수평주사의 기준으로서 사용되는 서로 역상의 수평 클록(Hclk)을 수신한다. 다음에, 수평 구동회로(4)는 샘플링 펄스를 생성한다.

수평 구동회로(4)는 생성된 샘플링 펄스에 응답하여 입력되는 화상 데이터 R(빨강), G(초록), B(파랑)를 순차 샘플링하고, 샘플링된 화상 데이터를 화소 회로(21)에 기록되는 데이터 신호로서 신호 라인(6-1 내지 6-n)에 공급한다.

수평 구동회로(4)는 신호 라인을 복수의 그룹으로 분할하고, 분할 그룹에 대응하는 신호 드라이버(41 내지 44)를 포함한다.

도 1에 도시된 액정 표시장치(1)는 기본적인 구성을 보이고 있지만, 전술한 바와 같은 수직 구동회로(3)에 의한 게이트 라인 구동 및 전술한 바와 같은 수평 구동회로(4)에 의한 신호 라인 구동에 관한 기술이 다수 제안되어 있다. 그런 기술들은 예를 들면 일본국 특허 제3,276,996호(이하, 특허문헌 1로서 참조됨), 일본국 공개특허공보 제2007-52370호(이하, 특허문헌 2로서 참조됨), 일본국 특허 제3,270,485호(이하, 특허문헌 3으로서 참조됨), 일본국 공개특허공보 제2006-78505호(이하, 특허문헌 4로서 참조됨), 일본국 공개특허공보 제2005-148424호(이하, 특허문헌 5로서 참조됨), 및 일본국 공개특허공보 제2005-148425호(이하, 특허문헌 6으로서 참조됨)에 개시되어 있다.

부수적으로, 도 1에 도시된 액정 표시장치(1)의 수직 구동회로(3)로부터 출력된 게이트 펄스(Gp)는 보통 패널 내부의 게이트 배선의 저항과 게이트 배선에 기생하고 있는 용량, 즉 TFT의 게이트 용량, 화소 전극과 VCOM 배선 사이의 용량에 의해 임피던스를 발생시킨다.

그 결과, 수직 구동회로(3)의 각 게이트 배선의 말단부에서, 즉 수직 구동회로(3)로부터 게이트 배선의 원단부에서의 게이트 출력 파형은 도 1c에서 파선으로 나타낸 바와 같이 발생된 임피던스에 의해 시정수가 발생되기 때문에 수직 구동회로(3)의 바로 다음의 출력 스테이지에서의 출력에 대하여 약간의 왜곡을 나타낸다.

게이트 펄스의 파형의 왜곡은 게이트 라인 상의 수직 구동회로(3)의 출력 스테이지로부터 거리가 다른 위치들 간의 파형에서 약간의 차이를 가져온다.

그 결과, 게이트 라인 상의 다른 위치에 있는 화소 트랜지스터로서의 TFT(22)가 서로 벗어난 타이밍에 게이트 신호에 의해 온되며, 결과적으로 액정 표시장치에서의 화상품질이 열화된다. 특히, 수평방향에서의 블랙 및 그레이의 휘도차이가 나타난다.

또한, 예를 들면, 4K2K의 슈퍼 하이비전(4,096 × RGB × 1,080)의 화소수와 관련하여, 수평 기간(1H)이 하이비전(1,920 × RGB × 1,080)보다 한층 더 짧기 때문에, 화질 열화가 한층 더 심각하다.

그외에, 240Hz(보통 60Hz)의 고프레임율은 1H 기간을 1/4까지 추가로 감소시 키며, 화상 자체의 표시가 불가능해진다.

여기에서, 고프레임율이 설명된다. 예를 들면, 액정 표시장치는 1초간에 표시하는 프레임수와 프레임 주파수를 보통의 4배까지 증가시켜 표시하여 동영상 특성을 개선하는 기술을 사용한다. 액정 표시장치는 보통 60Hz로 동작하기 때문에, 고프레임율은 240Hz가 된다.

한편, 특허문헌 1 내지 6에 개시된 기술은 이하에 설명된 바와 같은 단점을 가진다.

특허문헌 1에 개시된 기술은 게이트 펄스의 하강 에지를 고의로 상승 에지보다 길게 하여 트랜지스터의 오프시 화소 전극내의 원치않는 전위를 억제하는 방법에 대한 것이다. 그러나, 이 기술은 게이트 라인에 따른 지연 분포의 해소에 대한 대책이 되지 못한다.

그러므로, 이 기술은 게이트 라인의 저항이 화면의 좌우에서의 쉐이딩(shading) 감소를 일으키는 것 같은 고화소수를 포함하거나 또는 표시를 위해 고프레임율을 사용하는 액정 표시장치에는 맞지 않다.

특허문헌 2에 개시된 기술은 각 화소마다 수행되는 수직방향에서의 데이터 전송, 개별 화소마다 배치된 제어 클록 배선에 따른 수직 방향의 수평 주사 신호의 전송, 및 각 화소마다의 게이트 펄스 신호의 출력을 포함한다.

이 기술에 따르면, 시프트 레지스터용 전원(VDD 및 VSS), 클록 신호, 및 ㅅ시프트 레지스터용 클록 신호와 입력 신호 라인 및 출력 신호 라인이 요구되고, 이들 라인에 대한 공간이 액정의 개구 주변에 필요하다. 이것은 액정의 개구율을 감 소시키는 원인이 된다.

이것은 투과율의 감소를 초래하고 백라이트에 대한 전력을 증가시킨다.

또한, 제어 클록 라인과 신호 라인이 서로 인접하기 때문에, 신호 라인과 제어 클록 라인 사이의 기생 용량에 의한 원치않는 전위의 침입이 발생한다. 결과적으로, 오동작이 발생하기 쉽다. 더욱이, 클록 자체가 용량에 의해 초래되는 왜곡에 의한 지연을 가지기 때문에, 게이트 지연을 억제하는 효과가 없다.

특허문헌 3에 개시된 기술은 아날로그 신호 뿐만 아니라 디지털 데이터가 표시를 위한 신호 데이터로서 사용되는 PWM(Pulse Wave Modulation)법을 사용하며, 화소의 게이트 펄스가 수신되고 CMOS 회로의 출력이 화소 전위의 출력으로서 사용된다.

그러나, 이 기술은 근본적으로 게이트 배선의 지연 대책을 제공하지 않는다. 그러므로, 이 기술은 게이트 라인의 저항이 화면의 좌우에서의 쉐이딩 감소를 일으키는 것 같은 고화소수를 포함하거나 또는 표시를 위해 고프레임율을 사용하는 액정 표시장치에는 맞지 않다.

특허문헌 4에 개시된 표시 방법에 있어서, 박막 트랜지스터(TFT)를 사용하는 기록 방법이 다음과 같은 방식으로 수행된다.

상기 기록 방법에서, 화소 표시는 왼쪽으로부터 순차 수행되고, 1/240초간에 1프레임 화상의 기록 또는 순차적으로 빗나간 타이밍에 1/60초간의 액정에 대한 기록을 행하고, 마치 1/24초에서의 프레임 재기록이 수행되는 것처럼 나타난다(특허문헌 4의 도 21).

그러나, 특허문헌 4에는 데이터 라인 구동회로내의 화상 신호 데이터의 입력 타이밍(입력 방법)에 관하여 서술하고 있지 않으며, 화상 프레임 주파수의 240Hz에서의 구체적 기록 시스템이 개시되지 않는다.

특허문헌 5 및 6에 개시된 기술에서, 메모리가 전력 소비의 감소를 위하여 화소내에 내장되며, CMOS의 SRAM 구조의 회로가 구성된다.

그러나, 이 기술은 어디까지나 화소 전위를 공급하기 위한 회로와 신호 라인의 배선에 관한 것이며, 게이트 지연을 해소하는 회로 구성을 개시하지는 않는다.

그러므로, 표시장치의 게이트 라인에 따른 지연이 발생하기 때문에, 그 회로는 고화소수를 포함하는 또는 고속으로 구동되는 표시장치에는 대응할 수 없다.

따라서, 주사 라인에 따른 지연을 억제할 수 있고 고화소수가 고속으로 구동될 수 있는, 표시장치, 표시장치의 구동방법, 및 전자기기를 제공하는 것이 요구된다.

본 발명의 실시예에 따르면, 복수 열의 매트릭스를 형성하도록 배치되고, 화소 데이터가 스위칭 소자를 통해 기록되는, 복수의 화소 회로를 포함하는 화소부; 상기 화소 회로의 행에 대응하여 배치되고, 상기 스위칭 소자의 도통을 제어하는 복수의 주사 라인; 상기 화소 회로의 열에 대응하여 배치되고, 상기 화소 데이터를 전파시키는 복수의 신호 라인; 및 상기 화소 회로의 스위칭 소자를 상기 복수의 주사 회로에 도통시키기 위한 주사 펄스를 출력하는 구동회로를 포함하는 표시장치로 서, 파형 정형 회로가 각 주사 라인의 배선에 배치되어, 상기 주사 라인으로 전파된 주사 펄스의 파형 정형을 수행하는 것을 특징으로 하는 표시장치가 제공된다.

본 발명의 다른 실시예에 따르면, 복수 열의 매트릭스를 형성하도록 배치되고, 화소 데이터가 스위칭 소자를 통해 기록되는, 복수의 화소 회로를 포함하는 화소부; 상기 화소 회로의 행에 대응하여 배치되고, 상기 스위칭 소자의 도통을 제어하는 복수의 주사 라인; 상기 화소 회로의 열에 대응하여 배치되고, 상기 화소 데이터를 전파시키는 복수의 신호 라인; 및 상기 화소 회로의 스위칭 소자를 상기 복수의 주사 회로에 도통시키기 위한 주사 펄스를 출력하는 구동회로를 포함하는 표시장치의 구동방법으로서, 상기 복수의 주사 라인의 각 주사 라인 중간에서 전파된 주사 펄스의 파형을 정형하는 단계를 포함하는 것을 특징으로 하는 표시장치의 구동방법이 제공된다.

본 발명의 또다른 실시예에 따르면, 복수 열의 매트릭스를 형성하도록 배치되고, 화소 데이터가 스위칭 소자를 통해 기록되는, 복수의 화소 회로를 포함하는 화소부; 상기 화소 회로의 행에 대응하여 배치되고, 상기 스위칭 소자의 도통을 제어하는 복수의 주사 라인; 상기 화소 회로의 열에 대응하여 배치되고, 상기 화소 데이터를 전파시키는 복수의 신호 라인; 및 상기 화소 회로의 스위칭 소자를 상기 복수의 주사 회로에 도통시키기 위한 주사 펄스를 출력하는 구동회로를 포함하는 표시장치의 구동방법으로서, 상기 신호 라인에 평행한 배선을 통해 인에이블 신호를 공급하여 상기 인에이블 신호에 따라 파형 정형 동작의 시작을 제어하는 단계; 및 상기 복수의 주사 라인의 각 주사 라인 중간에 전파된 주사 펄스의 파형을 정형 하는 단계를 포함하는 것을 특징으로 하는 표시장치의 구동방법이 제공된다.

본 발명의 또다른 실시예에 따르면, 표시장치를 포함하는 전자기기로서, 상기 표시장치는, 복수 열의 매트릭스를 형성하도록 배치되고, 화소 데이터가 스위칭 소자를 통해 기록되는, 복수의 화소 회로를 포함하는 화소부; 상기 화소 회로의 행에 대응하여 배치되고, 상기 스위칭 소자의 도통을 제어하는 복수의 주사 라인; 상기 화소 회로의 열에 대응하여 배치되고, 상기 화소 데이터를 전파시키는 복수의 신호 라인; 상기 화소 회로의 스위칭 소자를 상기 복수의 주사 회로에 도통시키기 위한 주사 펄스를 출력하는 구동회로; 및 각 주사 라인의 배선에 배치되어 상기 주사 라인에 전파된 주사 펄스의 파형 정형을 수행하는 파형 정형 회로를 포함하는 것을 특징으로 하는 전자기기가 제공된다.

상기 표시장치, 표시장치의 구동방법, 및 전자기기는 이들이 주사 라인에서의 지연을 억제할 수 있고, 고속으로 구동되는 고화소수의 표시를 수행할 수 있다는 점에서 유리하다.

이하, 본 발명의 실시예에 대해서 도면을 참조하여 상세하게 설명한다.

<제1 실시예>

도 2a 내지 도 2c는 본 발명의 제1실시예에 따른 액정 표시장치의 구성 예 및 게이트 펄스 예를 도시한다.

도 2a를 참조하면, 액정 표시장치(100)는 유효 화소 영역부(110), 수직 구동회로(VDRV)(120), 및 수평 구동회로(HDRV)(130)를 포함한다.

게이트 버퍼(140-1 내지 140-m)가 수직 구동회로(120)에서 게이트 펄스(Gp)의 주사 라인이 되는 게이트 라인(115-1 내지 115-m)으로의 출력 스테이지에 배치된다.

본 실시예의 액티브 매트릭스형 액정 표시장치에 있어서, 수직 구동회로(120)로부터 출력된 게이트 펄스에 대하여 파형 정형과 전압 변경을 수행하는 파형 정형 회로(150-11 내지 150-1m, 150-21 내지 151-2m)이 게이트 라인(115-1 내지 115-m) 상의 중간에 배치된다.

수직 구동회로(120)로부터 출력되는 게이트 펄스 또는 파형 정형과 전압 변경이 처리된 후의 게이트 펄스는 각 게이트 라인(115-1 내지 115-m)을 통해서 박막 트랜지스터로 구성되는 화소 스위칭 트랜지스터에 공급된다.

파형 정형 회로의 구성, 배치 등에 관해서는 이후에 상세히 설명한다.

유효 화소 영역부(110)는 매트릭스 형태로 배열되는 복수의 화소 회로(111)를 포함한다.

각각의 화소 회로(111)는 스위칭 소자로서의 박막 트랜지스터(TFT)(112), 액정 셀(113), 및 유지 영역 또는 축적 용량(144)을 포함한다.

액정 셀(113)은 그 화소 전극이 TFT(112)의 드레인 전극 또는 소스 전극에 접속된다. 저장 용량(114)은 그 하나의 전극이 TFT(112)의 드레인 전극에 접속된 다.

화소 회로(111)에 대하여, 게이트 라인(115-1 내지 115-m)은 각 행마다의 화소 배열 방향을 따라 연장되고, 신호 라인(116-1 내지 116-n)은 각 열마다의 화소 배열 방향을 따라 배선된다.

화소 회로(111)의 TFT(112)는 그 게이트 전극이 각 행단위로 동일한 게이트 라인(115-1 내지 115-m)에 접속된다. 또한, 화소 회로(111)의 TFT(112)는 그 소스 전극 또는 드레인 전극이 각 열단위로 동일한 신호 라인(116-1 내지 116-n)에 접속된다.

더욱이, 액정 셀(113)은 그 화소 전극이 TFT(112)의 드레인 전극에 접속되고, 그 대향 전극이 공통 라인(117)에 접속된다. 저장 용량(114)은 박막 트랜지스터(TFT)의 드레인 전극과 공통 라인(117) 사이에 접속된다.

공통 라인(117)에는 유리 기판에 구동회로 등과 일체로 형성되는 도시되지 않은 VCOM 회로로부터 소정의 ac 전압이 공통 전압(Vcom)으로서 인가된다.

게이트 라인(115-1 내지 115-m)은 수직 구동회로(120)에 의해 구동되고, 신호 라인(116-1 내지 116-n)은 수평 구동회로(130)에 의해 구동된다.

TFT(112)는 표시를 행하는 화소를 선택하고, 선택된 화소의 화소 영역에 표시 신호를 공급하기 위한 스위칭 소자이다.

TFT(112)는 예를 들면 도 3에 도시된 바와 같은 하부 게이트 구조, 또는 도 4에 도시된 바와 같은 상부 게이트 구조를 가진다.

도 3를 참조하면, 도시된 하부 게이트 구조의 TFT(112A)에 있어서, 게이트 절연막(202)으로 덮힌 게이트 전극(203)이 예를 들어 유리 기판으로 형성되는 투명 절연 기판(201) 상에 형성되어 있다.

게이트 전극(203)은 주사 라인으로서의 게이트 라인(115)에 접속되고, 주사 신호인 게이트 펄스가 게이트 라인(115)으로부터 게이트 전극(203)에 입력된다. TFT(21A)는 주사 신호에 따라 온 또는 오프된다. 게이트 전극(203)은 예를 들면 스퍼터링과 같은 방법에 의해 몰리브덴(Mo) 또는 탄탈(Ta)의 금속 또는 합금 막으로 형성된다.

TFT(112A)는 게이트 절연막(202) 상에 형성되어 채널 형성 영역으로서 기능하는 반도체막(204)을 포함한다. TFT(112A)는 반도체막(204)을 가로질러 형성된 한 쌍의 n⁺ 확산층(205, 206)을 더 포함한다. 층간 절연막(207)이 반도체막(204) 상에 형성되고, 다른 층간 절연막(208)이 절연 기판(201), 게이트 절연막(202), n⁺ 확산층(205, 206), 및 층간 절연막(207)을 덮도록 형성된다.

소스 전극(210)은 층간 절연막(208)에 형성된 콘택 홀(209a)을 통해서 n⁺ 확산층(205)에 접속된다. 한편, 드레인 전극(211)은 층간 절연막(208)에 형성된 콘택 홀(209b)을 통해서 다른 n⁺확산층(206)에 접속된다.

소스 전극(210) 및 드레인 전극(211)은 예를 들면 알루미늄(Al)의 패터닝에 의해 형성된다. 소스 전극(210)에 신호 라인(116)이 접속되고, 드레인 전극(211)은 도시되지 않은 접속 전극을 통해서 화소 영역 또는 화소 전극에 접속된다.

도 4를 참조하면, 상부 게이트 구조의 TFT(112B)가 도시된다. TFT(112B)는 예를 들면 유리 기판으로 형성되는 투명 절연 기판(221) 상에 채널 형성 영역으로서 기능하는 반도체막(222)을 포함한다. TFT(112B)는 반도체막(222)을 가로질러 형성되는 한쌍의 n⁺ 확산층(223, 224)을 더 포함한다.

게이트 절연막(225)이 반도체막(222)과 한쌍의 n⁺ 확산층(223, 224)을 덮는 식으로 형성되고, 게이트 전극(226)이 반도체막(222)과 마주하는 게이트 절연막(225) 상에 형성된다. 더욱이, 층간 절연막(227)이 기판(221), 게이트 절연막(225), 게이트 전극(226)을 덮는 식으로 형성된다.

소스 전극(229)이 층간 절연막(227) 및 게이트 절연막(225)에 형성된 콘택 홀(228a)을 거쳐서 n⁺ 확산층(223)에 접속된다. 드레인 전극(230)이 층간 절연막(227) 및 게이트 절연막(225)에 형성된 콘택 홀(228b)을 거쳐서 다른 n⁺ 확산층(224)에 접속된다.

다시 도 2a를 참조하면, 전술한 액정 표시장치(1)에 있어서, 각 화소 회로(111)의 TFT(112)는 비정질 실리콘(a-Si) 또는 폴리실리콘으로 이루어진 반도체 박막의 트랜지스터에 의해 형성된다.

수직 구동회로(120)는 수직 스타트 신호(VST), 수직 클록(VCK), 인에이블 신호(ENB)를 수신하고, 게이트 라인(115-1 내지 115-m)에 접속된 화소 회로(111)를 행단위로 순차 선택하도록 1필드 기간마다 수직방향, 즉 행 방향으로 주사한다.

특히, 게이트 펄스(Gp1)가 수직 구동회로(120)로부터 게이트 라인(115-1)에 공급되면, 제1행째의 열의 화소가 선택되지만, 게이트 펄스(Gp2)가 게이트 라인(115-2)에 공급되면, 제2행째의 열의 화소가 선택된다. 이후에, 게이트 펄스(Gp3,…, Gpｍ)가 게이트 라인(115-3, …, 115-m)에 각각 순차적으로 공급된다.

도 2b는 게이트 버퍼(140-m)에 있어서의 게이트 펄스(Gpm)의 게이트 버퍼링후의 게이트 라인(115-m)으로의 출력 스테이지의 파형 예를 도시한다.

도 2c는 게이트 펄스(Gpm)의 게이트 라인(115-m)의 배선 말단부에 있어서의 파형 예를 도시한다.

수평 구동회로(130)는 도시되지 않은 클록 발생기에 의해 생성된 수평주사의 시작을 표시하는 수평 스타트 펄스(Hst), 수평주사의 기준이 되는 서로 역상의 수평 클록(HCK)을 수신하며, 샘플링 펄스를 생성한다.

수평 구동회로(130)는 입력되는 화상 데이터 R(빨강), G(초록), B(파랑)을 생성된 샘플링 펄스에 응답하여 순차 샘플링하고, 샘플링된 화상 데이터를 화소 회로(21)에 기록되는 데이터 신호로서 신호 라인(116-1 내지 116-n)에 공급한다.

수평 구동회로(130)는 신호 라인(116-1 내지 116-n)을 복수의 그룹으로 분할하고, 개별 그룹에 대응하는 신호 드라이버(131 내지 134)를 포함한다.

여기에서, 파형 정형 회로가 설명된다.

본 실시예에 있어서, 게이트 버퍼(140-1 내지 140m)로부터 게이트 펄스의 파형 정형과 전압 변경을 행하는 파형 정형 회로(150-11 내지 150-1m, 150-21 내지 150-2m)가 상기한 바와 같이 게이트 라인(115-1 내지 115-m)의 중간에 배치된다.

이에 따라, 도 2c에 실선으로 나타낸 파형으로부터 알 수 있는 바와 같이, 게이트 라인(115-1 내지 115-m)의 게이트 버퍼(140-1 내지 140m)의 출력 스테이지로부터 벗어난 원단부 또는 말단부에서의 게이트 펄스의 파형은 왜곡으로부터 개선되어 있다. 또한, 도 2c에 파선으로 나타낸 파형은 파형 정형 회로가 개입되지 않는 경우의 원단부 또는 말단부에서의 게이트 펄스의 파형의 왜곡을 보이고 있다.

이에 따라, 표시장치는 고화소수 및 높은 프레임 주파수에 의한 표시를 쉽게 한다.

파형 정형 회로(150-11 내지 150-1m, 150-21 내지 150-2m)는 파형 정형을 위하여 게이트 라인(115-1 내지 115-m)의 배선 중간에 배치되어 있다.

또한, 파형 정형 회로(150-11 내지 150-1m, 150-21 내지 150-2m)는 고전위가 되는 전원전압(VDD2)의 공급 라인(160)과 저전위가 되는 기준전압(VSS2)의 공급 라인(161)에 공통으로 접속된다.

파형 정형 회로(150-11 내지 150-1m, 150-21 내지 150-2m)는 예를 들면 도 5a 내지 도 5c에 도시된 바와 같은 캐스케이드 접속으로 접속된 2개의 CMOS 버퍼를 포함하는 회로로부터 각각 형성된다.

제1 실시예에 있어서, 파형 정형 회로(150-11 내지 150-1m, 150-21 내지 150-2m)는 화소 회로(111)의 매트릭스의 좌표 배치에 있어서, 수직방향, 즉 신호 라인의 연장 방향으로 동일한 좌표에 배치된다.

구체적으로, 파형 정형 회로(150-11 내지 150-1m)는 각각 신호 라인(116-6)과 게이트 라인(115-1 내지 115-m)의 교차 위치에 배치되어 있다. 파형 정형 회 로(150-21 내지 150-2m)는 신호 라인(116-10)과 게이트 라인(115-1 내지 115-m)의 교차 위치에 배치되어 있다.

또한, 도 2a에 있어서, 고전위의 전원전압(VDD2)의 공급 라인(160)과 저전위의 기준전압(VSS2)의 공급 라인(161)은 게이트 라인 및 신호 라인과의 구별 및 이해가 용이하도록 각각 파선 및 일점 쇄선에 의해 표시되고 있다.

도 5a 내지 도 5c는 본 실시형태에 따른 파형 정형 회로가 CMOS 버퍼로 형성되는 예를 도시한다. 도 5a는 등가회로를 나타내고, 도 5b는 구체적인 회로를 나타내는 반면, 도 5c는 버퍼 출력측의 용량을 도시한다.

도 5b에 도시된 바와 같이, 각 파형 정형 회로(150)는 캐스케이드 접속으로 접속된 CMOS 버퍼 또는 인버터(BF1)와 다른 CMOS 버퍼 또는 인버터(BF2)를 포함한다.

CMOS 버퍼(BF1)는 p채널 MOS(PMOS) 트랜지스터(PT1)와 n채널 MOS(NMOS) 트랜지스터(NT1)를 포함한다.

PMOS 트랜지스터(PT1)는 그 소스가 고전위의 전원전압(VDD2)의 공급 라인(160)에 접속되고, 그 드레인이 NMOS 트랜지스터(NT1)의 드레인에 접속된다. 노드(ND1)가 PMOS 트랜지스터(PT1) 및 NMOS 트랜지스터(NT1)의 드레인의 접속점에 의해 형성된다. NMOS 트랜지스터(NT1)는 그 소스가 저전위의 기준전압(VSS2)의 공급 라인(161)에 접속된다.

PMOS 트랜지스터(PT1) 및 NMOS 트랜지스터(NT1)의 게이트가 서로 접속되고, 입력 노드(ND1)가 게이트의 접속점에 의해 형성된다. 그 입력 노드(ND1)는 대응하 는 게이트 라인(115-1 내지 115-m) 중 하나에 접속된다.

CMOS 버퍼(BF2)는 PMOS 트랜지스터(PT2)와 NMOS 트랜지스터(NT2)를 포함한다.

PMOS 트랜지스터(PT2)는 그 소스가 고전위의 전원전압(VDD2)의 공급 라인(160)에 접속되고, 드레인이 NMOS 트랜지스터(NT2)의 드레인에 접속된다. 노드(ND2)가 PMOS 트랜지스터(PT2)와 NMOS 트랜지스터(NT2)의 드레인의 접속점에 의해 형성된다. NMOS 트랜지스터(NT2)는 그 소스가 저전위의 기준전압(VSS2)의 공급 라인(161)에 접속된다.

PMOS 트랜지스터(PT2) 및 NMOS 트랜지스터(NT2)의 게이트가 서로 접속되고, 그 게이트의 접속점이 CMOS 버퍼(BF1)의 노드(ND1)에 접속된다. 노드(ND2)가 출력 노드로서 대응하는 게이트 라인(115-1 내지 115-m) 중 하나에 접속된다.

전술한 바와 같은 구성을 가지는 파형 정형 회로(150)는 수직 구동회로(120)의 배치측, 즉 도 2의 좌측의 출력측으로부터 대응하는 게이트 라인(115-1 내지 115-m)을 따라 전파된 게이트 펄스(Gp1 내지 Gpｍ)를 정논리로 출력하고, 또한 파형 정형을 수행한다.

파형 정형을 위한 CMOS 버퍼(BF1와 BF2)의 출력은 게이트 라인의 용량(Cgate)을 의미하며, 화소 전극 또는 TFT(화소 트랜지스터)가 온 상태에 있는 상태에서의 액정 용량(Clcd)과 화소의 축적 용량(Cs)을 포함하는 용량도 의미한다.

또한, CMOS 버퍼의 제1 스테이지가 입력에 대하여 부논리 출력을 나타내기 때문에, 파형 정형 회로(150)에 대해 정논리 출력을 출력하기 위하여, 파형 정형 회로(150)는 CMOS 버퍼(BF1, BF2)의 직렬 접속 회로로 형성된다.

파형 정형 회로(150)가 그 출력 전원을 필요로 하기 때문에, 화소 게이트의 온 오프를 위하여 고전위측의 전원전압(VDD2)과 저전위측의 전원전압(VSS)을 공급하는 공급 라인(160, 161)이 배치되어 있다.

공급 라인(160, 161)의 배선은 화소 신호 라인과 평행하게 배치된다.

그 이유는, 공급 라인(160, 161)이 신호 라인(116)((116-1 내지 116n)의 근방에서 평행하게 배선된 경우에, 예를 들면 액정의 개구율의 저하가 최소화될 수 있기 때문이다. 또한, 전압(VDD2, VSS2)의 공급 라인(160, 161)에 대해 저저항을 나타내는 버스 배선이 유효 화소 영역부(110) 상에 접속되는 경우에, 수평방향의 전원 라인의 전압강하가 최소화될 수 있기 때문이다.

그 결과, 유효 화소의 수평방향에서 파형 정형 회로(150)로부터 출력되는 하이 레벨에 대응하는 전압(고전압)과 로우 레벨에 대응하는 전압(저전압)의 변동도 최소화될 수 있다.

또한, 제1 실시예에 있어서, 파형 정형 회로(150)에 공급되는 전압(VDD2 및 VSS2)의 배선(160, 161)과 파형 정형 회로(150)은 수평방향의 동일한 좌표에 배치되는 것이 바람직하다.

그 이유는, 수평방향에서의 파형 정형 회로(150)의 좌표가 일정하기 때문에, 게이트 펄스 파형의 지연이 지연을 겪지 않는다.

이상에서 설명한 바와 같이, 제1 실시예에 따르면, 수직 구동회로(120)로부터 출력된 게이트 펄스에 대하여 게이트 라인의 배선 중간에서 파형 정형과 전압 변경을 행하는 파형 정형 회로(150-11 내지 150-1m, 150-21 내지 151-2m)가 배치되어 있다.

따라서, 제1 실시예에 의하면, 이하의 효과가 얻어질 수 있다.

4K2K의 고화소수를 포함하고 240Hz의 높은 프레임 주파수를 사용하는 표시장치에 있어서, 게이트 라인의 지연에 의한 좌우의 쉐이딩 또는 좌우의 색도 차이가 발생하지 않게 되며, 양호한 화질이 얻어질 수 있다.

또한, 수직 구동회로(120)로부터의 게이트 펄스(Gp)의 출력 지연, 파형의 왜곡 발생이 억제될 수 있고, 액티브 매트릭스 표시장치의 액자의 좌측 또는 우측에 위치하는 수직 구동회로와 버퍼 회로의 점유 면적이 감소될 수 있다. 그러므로, 표시장치의 액자가 좌우 부분이 감소된 폭으로 형성될 수 있다.

더욱이, 파형 정형 회로(150)에 공급되는 전압(VDD2, VSS2)의 배선(160, 161)과 파형 정형 회로(150)는 수평방향의 동일한 좌표에 배치되어, 게이트 펄스 파형의 지연이 억제될 수 있다.

<제2 실시예>

도 6a, 도 6b 및 도 6c는 각각 본 발명의 제2 실시예에 따른 액정 표시장치의 구성 예 및 게이트 펄스 파형 예를 도시한다.

먼저, 도 6a를 참조하면, 제2 실시예에 따른 액정 표시장치(100A)는 제1 실시예에 따른 액정 표시장치(100)와 구성면에서 유사하지만, 파형 정형 회로(150)의 배치 위치가 다르다.

특히, 전술한 제1 실시예에 따른 액정 표시장치(100)에 있어서, 파형 정형 회로(150)에 공급되는 전압(VDD2, VSS2)의 공급 라인(160, 161)과 파형 정형 회로(150)는 수평방향의 동일한 좌표에 배치되어 있다.

대조적으로, 제2 실시예에 따른 액정 표시장치(100A)에 있어서, 파형 정형 회로(150)에 공급되는 전압(VDD2, VSS2)의 공급 라인(160, 161)과 파형 정형 회로(150)는 수평방향의 동일한 좌표에 배치되고 않고, 게이트 라인과 신호 라인의 배선에 대응하는 관계로 서로 일렬씩 빗나간 관계로 배치되어 있다.

도 6a의 예에서, 파형 정형 회로(150-11)는 신호 라인(116-30)과 게이트 라인(115-1)의 교차 위치의 근방에 배치되어 있다. 파형 정형 회로(150-12)는 신호 라인(116-4)과 게이트 라인(115-2)의 교차 위치의 근방에 배치되어 있다. 파형 정형 회로(150-13)는 신호 라인(116-5)과 게이트 라인(115-3)의 교차 위치의 근방에 배치되어 있다. 파형 정형 회로(150-14(m))는 신호 라인(116-5)과 게이트 라인(115-m)의 교차 위치의 근방에 배치되어 있다.

한편, 파형 정형 회로(150-21)는 신호 라인(116-7)과 게이트 라인(115-1)의 교차 위치의 근방에 배치되어 있다. 파형 정형 회로(150-22)는 신호 라인(116-8)과 게이트 라인(115-2)의 교차 위치의 근방에 배치되어 있다. 파형 정형 회로(150-23)는 신호 라인(116-9)과 게이트 라인(115-3)의 교차 위치의 근방에 배치되어 있다. 파형 정형 회로(150-24(m))는 신호 라인(116-10)과 게이트 라인(115-m)의 교차 위치의 근방에 배치되어 있다.

이 경우에, 파형 정형 회로(150)의 수평방향의 좌표가 고정되지 않는 경우에, 전원전압(VDD2)과 기준전압(VSS2)의 공급 라인(160, 161)으로부터 국부적인 기 울기가 제거된다. 그러므로, 전압(VDD2, VSS2)의 공급 라인(160, 161)에 의한 배선 배치의 영향하에서 화소의 투과율의 균일성이 보장된다.

이 경우에, 표시장치의 휘도 분포가 고정된다.

제2 실시예에서의 그 밖의 구성은 제1 실시예와 유사하며, 전술한 제1 실시예에 의해 얻어지는 효과와 동일한 효과가 얻어질 수 있다.

<제3 실시예>

도 7a, 도 7b 및 도 7c는 본 발명의 제3 실시예에 따른 액정 표시장치의 구성 예 및 게이트 펄스 예를 도시한다.

도 7a를 참조하면, 제3 실시예에 따른 액정 표시장치(100B)는 제1 및 제2 실시예에 따른 액정 표시장치(100, 100A)와 구성면에서 유사하지만, 파형 정형 회로(150)의 배치 위치에서 다르다.

특히, 제1 및 제2 실시예에 따른 액정 표시장치(100, 100A)에 있어서, 파형 정형 회로(150)에 공급되는 전압(VDD2, VSS2)의 공급 라인(160, 161)과 파형 정형 회로(150)는 수평방향의 동일한 좌표에 배치되어 있다.

또는 반대로, 파형 정형 회로(150)에 공급되는 전압(VDD2, VSS2)의 공급 라인(160, 161)과 파형 정형 회로(150)는 동일한 좌표에 배치되지 않는다.

대조적으로, 제3 실시예에 따른 액정 표시장치(100B)에 있어서, 게이트 라인과 신호 라인의 거의 모든 교차 위치 근방의 게이트 라인에, 바꾸어 말하면 각각의 화소 회로(111)의 게이트 펄스의 입력부에 파형 정형 회로(150-11 내지 150-nm)가 배치되어 있다.

이런 방식으로, 파형 정형 회로(150)가 게이트 라인의 배선 상에서 각각의 화소 회로(111)에 대해 배치되는 경우에, 파형 정형 회로간에 복수의 화소 회로(111)가 존재하여 게이트 펄스의 파형의 지연의 편차가 발생하지 않도록 하는 것이 가능해진다.

다시 말해서, 파형 정형 회로와 다른 파형 정형 회로간에 복수의 화소 회로가 존재하는 경우에, 기생 용량의 불균일성이 제거되고, 파형 정형 회로의 화소 게이트의 균일한 부하 용량이 확보된다. 따라서, 게이트 전극에서의 지연은 더 이상 발생하지 않는다.

제3 실시예에 있어서, 그 밖의 구성은 제1 및 제2실시예와 유사하고, 전술한 제1 및 제2 실시예에 의해 얻어지는 효과와 유사한 효과가 얻어질 수 있다.

<제4 실시예>

도 8은 본 발명의 제4 실시예에 따른 액정 표시장치의 구성 예를 도시한다.

도 8를 참조하면, 제4 실시예에 따른 액정 표시장치(100C)는 제1 실시예에 따른 액정 표시장치(100)와 구성면에서 유사하지만, 화상 데이터가 시분할로 패널에 기록되는 방식에 대해서도 유효한 구성을 채용한다는 점에서 다르다.

특히, 패널의 액자 감소를 위하여, 도 8에 도시된 바와 같이 시분할 스위치가 이용되는 경우에 있어서도, 시분할 스위치의 시분할수가 수평 선택기간 중에 전기 특성과 화상 특성을 충분히 만족시키지 않을 경우, 본 발명의 적용이 요구된다.

신호 드라이버(131∼134)로부터의 신호(SV1 내지 SV4)는 복수의 전송 게이트(TMG)를 가지는 선택기(SEL)를 거쳐서 신호 라인(116)(116-1 내지 116-12)로 전 송된다.

전송 게이트(아날로그 스위치)(TMG)의 도통 상태는 외부에서 공급되고 서로 상보적 레벨을 가지는 선택신호(S1)와 그 반전 신호(XS1), 선택신호(S2)와 그 반전 신호(XS2), 선택신호(S3)와 그 반전 신호(XS3), ...에 의해 제어된다.

전술한 바와 같은 구성이 채용되는 경우에, 고선명(UXGA), 고속 프레임율 방식의 액티브 매트릭스형 표시장치에 대하여, 접속 단자수를 감소시키고, 접속의 기계적인 신뢰를 향상시키는 선택기 시분할 구동방식의 채용이 가능해진다.

제4 실시예에 있어서, 그 밖의 구성은 제1 실시예에 유사하고, 전술한 제1 실시예에 의해 얻어지는 효과와 동일한 효과가 얻어질 수 있다.

<제5 실시예>

도 9는 본 발명의 제5 실시예에 따른 액정 표시장치의 구성 예를 도시한다.

도 9를 참조하면, 제5 실시예에 따른 액정 표시장치(100D)는 제2 실시예에 따른 액정 표시장치(100A)와 구성면에서 유사하지만, 화상 데이터가 시분할로 패널내에 기록되는 방식에 대해서도 유효한 구성을 채용한다는 점에서 다르다.

특히, 패널의 액자 감소를 위하여, 도 9에 도시된 바와 같이 시분할 스위치가 이용되는 경우에 있어서도, 그 시분할수가 수평 선택기간 중에 전기 특성과 화상 특성을 충분히 만족시키지 않을 경우, 본 발명의 적용이 요구된다.

도 9를 참조하면, 신호 드라이버(131 내지 134)로부터의 신호(SV1 내지 SV4)는 복수의 전송 게이트(TMG)를 가지는 선택기(SEL)를 거쳐서 신호 라인(116-1 내지 116-12)에 전송된다.

전송 게이트(아날로그 스위치)(TMG)의 도통 상태는 외부에서 공급되는 서로 상보적 레벨을 가지는 선택신호(S1)와 그 반전 신호(XS1), 선택신호(S2)와 그 반전 신호(XS2), 선택신호(S3)와 그 반전 신호(XS3), ...에 의해 제어된다.

전술한 바와 같은 이러한 구성이 채용되는 경우에, 고선명(UXGA), 고속 ㅍ프프레임율 방식의 액티브 매트릭스형 표시장치에 대해서, 접속 단자수를 감소시키고, 접속의 기계적인 신뢰를 향상시키는 선택기 시분할 구동방식의 채용이 가능해진다.

제5 실시예에 있어서, 그 밖의 구성은 제2 실시예와 유사하고, 전술한 제1 및 제2 실시예에 의해 얻어지는 효과와 동일한 효과가 얻어질 수 있다.

<제6 실시예>

도 10은 본 발명의 제6 실시예에 따른 액정 표시장치의 구성 예를 도시한다.

도 10를 참조하면, 제6 실시예에 따른 액정 표시장치(100E)는 제3 실시예에 따른 액정 표시장치(100B)와 구성면에서 유사하지만, 화상 데이터가 시분할로 패널내에 기록되는 방식에 대해서도 유효한 구성을 채용한다는 점에서 다르다.

특히, 패널의 액자 감소를 위하여, 도 10에 도시된 바와 같이 시분할 스위치가 이용되는 경우에 있어서도, 시분할 스위치의 시분할수가 수평 선택기간 중에 전기 특성과 화상 특성을 충분히 만족시키지 않을 경우, 본 발명의 적용이 요구된다.

도 10을 참조하면, 신호 드라이버(131 내지 134)로부터의 신호(SV1 내지 SV4)는 복수의 전송 게이트(TMG)를 가지는 선택기(SEL)를 거쳐서 신호 라인(116-1 내지 116-12)에 전송된다.

전술한 바와 같은 이러한 구성이 채용되는 경우에, 고선명(UXGA), 고속 프플프레임율 방식의 액티브 매트릭스형 표시장치에 대하여, 접속 단자수를 감소시키고, 접속의 기계적인 신뢰를 향상시키는 선택기 시분할 구동방식의 채용이 가능해진다.

제6 실시예에 있어서, 그 밖의 구성은 제3실시예와 유사하고, 전술한 제1 내지 제3실시예에 의해 얻어지는 효과와 동일한 효과가 얻어질 수 있다.

<제7 실시예>

도 11은 본 발명의 제7 실시예에 따른 액정 표시장치의 구성 예를 도시한다.

도 11을 참조하면, 제7 실시예에 따른 액정 표시장치(100F)는 제3 실시예에 따른 액정 표시장치(100B)와 구성면에서 유사하지만, 다음과 같은 점에서 다르다.

특히, 액정 표시장치(100F)에 있어서, 전원전압(VDD2)의 공급 라인(160)과 전원전압(VSS2)의 공급 라인(161)이 모든 신호 라인(116)((116-1 내지 116m)과 모든 게이트 라인(115-1 내지 115-m)의 사이에도 배선되어 있다.

전술한 구성이 채용되는 경우에, 게이트 라인과 신호 라인 사이에서 발생하는 인접한 화소 회로(111) 내의 원치않는 전압의 침입이 방지될 수 있다. 결과적으로, 양호한 화질이 얻어질 tn 있다.

제7 실시예의 그 밖의 구성은 제3 실시예와 유사하고, 전술한 제1 내지 제3 실시예에 의해 얻어지는 효과와 동일한 효과가 얻어질 수 있다.

제7 실시예에서의 전압공급 라인의 배선은 도 11에 도시되지 않았지만, 제7 실시예의 구성은 다른 제1, 제2, 제4 내지 제6 실시예에도 적용될 수 있다. 그 경우에도, 인접하는 화소 회로(111) 내의 원치않는 전압의 침입이 방지될 수 있고, 양호한 화질이 얻어질 수 있다.

<제8 실시예>

도 12a, 도 12b 및 도 12c는 각각 본 발명의 제8 실시예에 따른 액정 표시장치의 구성 예 및 게이트 펄스 파형 예를 도시한다.

도 12a를 참조하면, 제8 실시예에 따른 액정 표시장치(100G)는 전술한 제1 실시예에 따른 액정 표시장치(100)와 구성면에서 유사하지만, 파형 정형 회로가 단순히 캐스케이드 접속으로 접속된 CMOS 버퍼가 아니라 클록된 CMOS 회로를 사용하여 구성되는 점에서 다르다.

여기에서, 파형 정형 회로(151)가 설명된다.

제8 실시예에 있어서도, 상기한 바와 같이, 게이트 라인(115-1 내지 115-m) 의 배선 중간에, 게이트 버퍼(140-1 내지 140-m)에 의한 게이트 펄스의 파형 정형과 전압 변경을 행하는 파형 정형 회로(150-11 내지 150-1m, 150-21 내지 150-2m)가 배치되어 있다.

이에 따라, 도 12c에서 실선으로 나타낸 파형과 같이, 게이트 라인(115-1 내지 115-m)의 게이트 버퍼(140-1 내지 140-m)의 출력 스테이지로부터 벗어난 원단부 또는 말단부에서의 게이트 펄스의 파형이 그것의 왜곡으로부터 개선된다. 또한, 도 12c에서 파선으로 나타낸 파형은 파형 정형 회로가 개입되지 않는 경우의 원단부 또는 말단부에서의 게이트 펄스의 파형의 왜곡을 보이고 있다.

이에 따라, 표시장치는 고화소수와 높은 프레임 주파수에서의 표시가 용이하다.

파형 정형 회로(151-11 내지 151-1m, 151-21 내지 151-2m)는 파형 정형을 위한 게이트 라인(115-1 내지 115-m)의 배선 중간에 배치되어 있다.

또한, 파형 정형 회로(151-11 내지 151-1m, 151-21 내지 151-2m)는 고전위의 전원전압(VDD2) 공급 라인(160)과 저전위의 기준전압(VSS2)의 공급 라인(161)에 공통으로 접속된다. 파형 정형 회로(151-11 내지 151-1m, 151-21 내지 151-2m)는 도 13에 도시된 바와 같이 캐스케이드 접속으로 접속된 클록된 CMOS 버퍼와 CMOS 버퍼를 포함하는 회로로 각각 형성된다.

제8 실시예에 있어서, 파형 정형 회로(151-11 내지 151-1m, 151-21 내지 151-2m)는 수직방향의 동일한 좌표에 배치되어 있다.

구체적으로, 파형 정형 회로(151-11 내지 151-1m)는 신호 라인(116-6)과 게이트 라인(115-1 내지 115-m)의 교차 위치에 각각 배치되어 있다. 파형 정형 회로(151-21 내지 151-2m)는 신호 라인(116-10)과 게이트 라인(115-1 내지 115-m)의 교차 위치에 각각 배치되어 있다.

도 13a 내지 도 13c는 제8 실시예와 같이 파형 정형 회로가 클록된 CMOS 회로로 구성되는 예를 도시한다.

특히, 도 13a는 등가회로를 나타내고, 도 13b는 구체적인 회로를 나타내고, 도 13c는 버퍼 출력측의 용량을 도시한다.

도 13b에 도시된 바와 같이, 각각의 파형 정형 회로(151)는 도 5의 CMOS 버퍼(BF1)의 구성 대신에 클록된 CMOS 버퍼 또는 인버터(BF3), 및 클록된 CMOS 버퍼(BF3)에 캐스케이드 접속으로 접속된 다른 CMOS 버퍼 또는 인버터(BF2)를 포함한다.

클록된 CMOS 버퍼(BF3)는 도 5의 CMOS 버퍼(BF1)의 구성에 더하여 PMOS 트랜지스터(PT3)와 NMOS 트랜지스터(NT3)를 포함한다.

PMOS 트랜지스터(PT3)는 그 소스가 고전위의 전원전압(VDD2)의 공급 라인(160)에 접속되고, 그 드레인이 PMOS 트랜지스터(PT1)의 소스에 접속된다.

한편, NMOS 트랜지스터(NT3)는 그 소스가 저전위의 전원전압(VSS2)의 공급 라인(161)에 접속되고, 그 드레인이 NMOS 트랜지스터(NT1)의 소스에 접속된다.

NMOS 트랜지스터(NT3)의 게이트에 클록(CK)이 공급되고, PMOS 트랜지스터(PT3)의 게이트에 클록(CK)의 반전 또는 상보 신호(XCK)가 공급된다.

클록(CK)이 하이 레벨일 때, PMOS 트랜지스터(PT3)와 NMOS 트랜지스터(NT3)는 클록된 CMOS 회로를 동작시키는 온 상태에 배치된다.

클록(CK, XCK)은 파형 정형 회로(151)의 동작 시작을 제어가능한 인에이블 신호로서의 기능을 가진다.

파형 정형 회로(151)의 그 밖의 구성은 도 5a 내지 도 5c와 유사하므로, 여기에서 동일한 상세 설명은 중복을 방지하기 위해 생략한다.

전술한 바와 같은 구성을 가지는 파형 정형 회로(151)는 수직 구동회로(120) 의 배치측, 즉 출력측 또는 도 13a에서의 좌측으로부터 전송된 게이트 펄스(Gp1 내지 Gpm)의 파형을 정논리 출력으로서 출력하고, 추가로 파형 정형을 수행한다.

파형 정형을 위한 클록된 CMOS 버퍼(BF3)와 CMOS 버퍼(BF1)의 출력은 게이트 라인의 용량(Cgate)을 의미하며, 화소 전극 또는 TFT(화소 트랜지스터)가 온 상태인 상태에서의 액정 용량(Clcd)과 화소의 축적 용량(Cs)을 포함하는 용량도 의미한다.

더욱이, 클록된 CMOS 버퍼(BF3)가 입력에 대하여 반전 논리 출력을 나타내기 때문에, 파형 정형 회로(151)는 CMOS 버퍼(BF2)가 정논리 출력을 얻기 위하여 클록된 CMOS 버퍼(BF3)에 접속되는 회로로 구성되어 있다.

파형 정형 회로(151)가 출력 전원을 필요로 하기 때문에, 화소 게이트의 온 오프를 위한 고전위측의 전원전압(VDD2)과 저전위측의 전원전압(VSS2)을 공급하는 공급 라인(160, 161)의 배선이 배치된다.

이 배선은 화소 신호 배선과 평행하게 배치된다. 그 이유는 이들이 신호 라인(116)((116-1 내지 116n)에 평행하게 근방에 배치되는 경우에, 예를 들면 액정의 개구율의 저하가 최소화될 수 있기 때문이다.

더욱이, 전압(VDD2, VSS2)의 공급 라인(160, 161)에 대해 저저항이 되는 버스 라인이 유효 화소 영역부(110)의 상에 접속되는 경우에, 수평방향의 전원 라인의 전압강하가 최소화될 수 있다.

그 결과, 유효 화소의 수평방향에서 파형 정형 회로(150)로부터 출력되는 고전압과 저전압의 변동도 최소화될 수 있다.

클록이 파형 정형 회로(151)를 형성하는 CMOS 버퍼에 진입할 때, 클록된 CMOS 버퍼(BF3)는 제어신호로서 클록(인에이블 신호)(CK 또는 XCK)의 상승 에지 또는 하강 에지에서 동작을 시작한다.

클록(CK 또는 XCK)의 공급 라인(162)이 표시장치의 수직방향에 배선되어 동작될 때, 수직방향에서의 클록(CK, XCK)의 지연 또는 왜곡이 발생하더라도, 수평방향에 있어서, 클록(CK, XCK)은 동일한 기생 용량의 동일한 이력을 가진다. 그러므로, 지연은 고정적이 된다.

그 결과, 수평방향에 배치되는 게이트 라인을 따라 전송되는 신호는 클록에 의해 제어된 지연의 파형이 된다. 이것은 고속으로 수직주사하는 게이트 선택 파형에 있어서 수평방향에 유의할 필요없이 선택신호를 발생시키게 된다.

또한, 제8 실시예에 있어서도, 제1 실시예와 같이, 파형 정형 회로(151)에 공급되는 전압(VDD2, VSS2)의 공급 라인(160, 161)과 파형 정형 회로(151)는 수평방향의 동일한 좌표에 배치되는 것이 바람직하다.

그 이유는 파형 정형 회로(151)의 수평방향의 좌표가 고정되기 때문에, 게이트 펄스 파형이 지연을 겪지 않기 때문이다.

제8 실시예에서의 그 밖의 구성은 제1실시예와 유사하고, 전술한 제1 실시예에 의해 얻어지는 효과와 유사한 효과가 얻어질 수 있다. 물론, 지연이 고도의 정밀도로 일정하게 유지될 수 있다.

<제9 실시예>

도 14a, 도 14b 및 도 14c는 각각 본 발명의 제9 실시예에 따른 액정 표시장 치의 구성 예 및 게이트 펄스 파형의 예를 도시한다.

도 14a를 참조하면, 제9 실시예에 따른 액정 표시장치(100H)는 제8 실시예에 따른 액정 표시장치(100G)와 구성면에서 유사하지만, 파형 정형 회로(150)의 배치 위치가 다르다.

특히, 제8 실시예에 따른 액정 표시장치(100G)에 있어서, 파형 정형 회로(150)에 공급되는 전압(VDD2, VSS2)의 공급 라인(160, 161), 클록(CK, XCK)의 배선(162), 및 파형 정형 회로(150)는 수평방향의 동일한 좌표에 배치되어 있다.

대조적으로, 제9 실시예에 따른 액정 표시장치(100H)에 있어서, 파형 정형 회로(150)에 공급되는 전압(VDD2, VSS2)의 공급 라인(160, 161), 클록(CK, XCK)의 배선(162), 및 파형 정형 회로(150)는 수평방향의 동일한 좌표에 배치되지 않고, 게이트 라인 및 신호 라인의 배선에 대응하는 관계로 서로 일렬씩 빗나간 관계로 배치되어 있다.

도 14a의 예에 있어서, 파형 정형 회로(150-11)는 신호 라인(116-3)과 게이트 라인(115-1)의 교차 위치 근방에 배치되어 있다. 파형 정형 회로(150-12)는 신호 라인(116-4)과 게이트 라인(115-2)의 교차 위치 근방에 배치되어 있다.

파형 정형 회로(150-13)는 신호 라인(116-5)과 게이트 라인(115-3)의 교차 위치 근방에 배치되어 있다. 파형 정형 회로(150-14(m))는 신호 라인(116-6)과 게이트 라인(115-m)의 교차 위치 근방에 배치되어 있다.

한편, 파형 정형 회로(150-21)는 신호 라인(116-7)과 게이트 라인(115-1)의 교차 위치 근방에 배치되어 있다. 파형 정형 회로(150-22)는 신호 라인(116-8)과 게이트 라인(115-2)의 교차 위치 근방에 배치되어 있다. 파형 정형 회로(150-23)는 신호 라인(116-9)과 게이트 라인(115-3)의 교차 위치 근방에 배치되어 있다. 파형 정형 회로(150-24(m))은 신호 라인(116-10)과 게이트 라인(115-m)의 교차 위치 근방에 배치되어 있다.

이 경우에, 파형 정형 회로(150)의 수평방향의 좌표가 일정하지 않은 경우에, 전원전압(VDD2)과 기준전압(VSS2)의 공급 라인(160, 161)으로부터 국부적인 기울기가 제거된다. 그러므로, 전압(VDD2, VSS2)의 공급 라인(160, 161)에 의한 배선 배치의 영향에서의 화소의 투과율의 균일성이 확보된다.

이 경우에, 표시장치의 휘도분포가 고정된다.

제9 실시예에서의 그 밖의 구성은 제8 실시예와 유사하고, 전술한 제1 및 제8 실시예에 의해 얻어지는 효과와 동일한 효과도 얻을 수 있다.

<제10 실시예>

도 15a, 도 15 b 및 도 15c는 각각 본 발명의 제10 실시예에 따른 액정 표시장치의 구성 예 및 게이트 펄스 파형의 예를 도시한다.

한편, 도 16a 내지 도 16j는 제10 실시예에 따른 액정 표시장치의 동작을 도시한다.

특히, 도 16a는 수직 구동회로용 수직 클록(VCK)을; 도 16b는 파형 정형 회로용 클록(CK)을; 도 16c는 클록(CK)의 반전 신호(XCK)를; 도 16d는 수직 스타트 신호(VST)(Vst)를 도시한다.

도 16e는 수직 구동회로(120)의 제1 행째의 직후 출력으로서의 게이트 펄 스(Gp1)를; 도 16f는 수직 구동회로(120)의 제2 행째의 직후 출력으로서의 게이트 펄스(Gp2)를; 도 16g는 수직 구동회로(120)의 제3 행째의 직후 출력으로서의 게이트 펄스(Gp3)를 도시한다.

도 16h는 수직 구동회로(120)의 제1 행째의 원단부의 게이트 펄스(Gp1)를; 도 16i는 수직 구동회로(120)의 제2 행째의 원단부의 게이트 펄스(Gp2)를; 도 16j는 수직 구동회로(120)의 제3 행째의 원단부의 게이트 펄스(Gp3)를 도시한다.

또한, 도 16e의 타이밍 챠트 Vgate_1_L은 제1 행째의 직후 출력 펄스를; 도 16f의 타이밍 챠트 Vgate_2_L은 제2 행째의 직후 출력 펄스를; 도 16g의 타이밍 챠트 Vgate_3_L은 제3 행째의 직후 출력 펄스를 도시한다.

또한, 도 16h의 타이밍 챠트 Vgate_1_R은 제1 행째의 원단부 펄스를; 도 16i의 타이밍 챠트 Vgate_2_R은 제2 행째의 직후 출력 펄스를; 도 16j의 타이밍 챠트 Vgate_3_R은 제3 행째의 직후 출력 펄스를 도시한다.

도 15a을 참조하면, 제10 실시예에 따른 액정 표시장치(100I)는 제8 및 제9 실시예에 따른 액정 표시장치(100G, 100H)와 구성면에서 유사하지만, 파형 정형 회로(151)의 배치 위치가 다르다.

특히, 제8 및 제9 실시예에 따른 액정 표시장치(100G, 100H)에 있어서, 파형 정형 회로(151)에 공급되는 전압(VDD2, VSS2)의 배선(160, 161)과 파형 정형 회로(151)는 수평방향의 동일한 좌표에 배치되어 있다.

또는 반대로, 제10 실시에에 따른 액적 표시장치에 있어서, 파형 정형 회로(151)에 공급되는 전압(VDD2, VSS2)의 배선(160, 161)과 파형 정형 회로(151)는 동일한 좌표에 배치되지 않는다.

이에 대하여, 제10 실시예에 따른 액정 표시장치(100I)에 있어서, 게이트 라인과 신호 라인의 거의 모든 교차 위치 근방의 게이트 라인에, 바꾸어 말하면 화소 회로(111)의 게이트 펄스에 대한 입력부에 파형 정형 회로(151-11 내지 151-nm)가 배치되어 있다.

제10 실시예에 의하면, 도 16a 내지 도 16j에 도시된 바와 같이, 게이트 펄스가 양호하게 파형 정형된다.

또한, 클록(CK, XCK)의 공급 라인(162) 등의 기생 용량에 의해 게이트 펄스의 파형이 왜곡되더라도, 수평방향에서, 모든 클록(CK, XCK)의 공급 라인(162)이 같은 기생 용량값을 가지기 때문에, 클록(CK, XCK)의 파형의 왜곡이 동일해진다.

다음에, 수평방향으로 전파되는 게이트 펄스의 파형이 파형 정형 회로(151)를 경유하기 때문에, 수평방향에서의 파형의 왜곡과 지연은 발생하지 않는다.

이런 식으로, 파형 정형 회로(151)가 게이트 라인의 배선 상에 각각의 화소 회로(111) 마다 배치되기 때문에, 파형 정형 회로간에 복수의 화소 회로(111)가 존재하여 게이트 펄스의 파형의 지연의 편차가 발생하지 않는다.

다시 말해서, 파형 정형 회로와 다른 파형 정형 회로간에 복수의 화소 회로가 존재하기 때문에, 기생 용량의 불균일성은 없어지고, 파형 정형 회로의 화소 게이트의 균일한 부하용량이 확보된다. 따라서, 게이트 전극에서의 지연은 더 이상 발생하지 않는다.

제10 실시예에서의 그 밖의 구성은 제8 및 제9 실시예와 유사하고, 전술한 제8 및 제9 실시예에 의해 얻어지는 효과와 동일한 효과가 얻어질 수 있다.

<제11 실시예>

도 17은 본 발명의 제11 실시예에 따른 액정 표시장치의 구성 예를 도시한다.

도 17를 참조하면, 제11 실시예에 따른 액정 표시장치(100J)는 제1 실시예에 따른 액정 표시장치(100G)와 구성면에서 유사하지만, 화상 데이터가 시분할로 패널에 기록되는 방식에 대해서도 유효한 구성이 채용되는 점이 다르다.

특히, 패널의 액자 감소를 위하여, 도 18에 도시된 바와 같이 시분할 스위치가 이용되는 경우에 있어서도, 시분할 스위치의 시분할수가 수평 선택기간 중에 충분히 전기 특성과 화상 특성을 만족시키지 않을 경우, 본 발명의 적용이 요구된다.

도 17에서, 신호 드라이버(131 내지 134)로부터의 신호(SV1 내지 SV4)는 복수의 전송 게이트(TMG)를 가지는 선택기(SEL)를 거쳐서 신호 라인(116)(116-1 내지 116-12)으로 전송된다.

전술한 바와 같은 구성이 채용되는 경우에, 고선명(UXGA), 고속 프레임율 방식의 액티브 매트릭스형의 표시장치에 있어서, 접속 단자수를 감소시키고, 접속의 기계적인 신뢰를 향상시키는 선택기 시분할 구동방식의 채용이 가능해진다.

제11 실시예에서의 그 밖의 구성은 제8 실시예와 유사하며, 전술한 제8 실시 예에 의해 얻어지는 효과와 동일한 효과가 얻어질 수 있다.

<제12 실시예>

도 18은 본 발명의 제12 실시예에 따른 액정 표시장치의 구성 예를 도시한다.

도 18을 참조하면, 제12 실시예에 따른 액정 표시장치(100K)는 제9 실시예에 따른 액정 표시장치(100H)와 구성면에서 유사하지만, 화상 데이터가 시분할로 패널에 기록되는 방식에 대해서도 유효한 구성이 채용되는 점이 다르다.

도 18에 있어서, 신호 드라이버(131 내지 134)로부터의 신호(SV1 내지 SV4)는 복수의 전송 게이트(TMG)를 가지는 선택기(SEL)를 거쳐서 신호 라인(116)(116-1 내지 116-12)으로 전송된다.

전술한 바와 같은 이러한 구성이 채용되는 경우에, 고선명(UXGA), 고속 프레임율 방식의 액티브 매트릭스형의 표시장치에 있어서, 접속 단자수를 감소시키고, 접속의 기계적인 신뢰를 향상시키는 선택기 시분할 구동방식의 채용이 가능해진다.

제12 실시예에서의 그 밖의 구성은 제9 실시예와 유사하며, 전술한 제8 및 제9 실시예에 의해 얻어지는 효과와 동일한 효과가 얻어질 수 있다.

<제13 실시예>

도 19는 본 발명의 제13 실시예에 따른 액정 표시장치의 구성 예를 도시한다.

도 19를 참조하면, 제13 실시예에 따른 액정 표시장치(100L)는 제10 실시예에 따른 액정 표시장치(100I)와 구성면에서 유사하지만, 화상 데이터가 시분할로 패널에 기록되는 방식에 대해서도 유효한 구성이 채용된다는 점이 다르다.

특히, 패널의 액자 감소를 위하여, 도 19에 도시된 바와 같이 시분할 스위치가 이용되는 경우에 있어서도, 시분할 스위치의 시분할수가 수평 선택기간 중에 충분히 전기 특성과 화상 특성을 만족시키지 않을 경우, 본 발명의 적용이 요구된다.

도 19를 참조하면, 신호 드라이버(131 내지 134)에 의한 신호(SV1 내지 SV4)는 복수의 전송 게이트(TMG)를 가지는 선택기(SEL)를 거쳐서 신호 라인(116)(116-1 내지 116-12)으로 전송된다.

제13 실시예에서의 그 밖의 구성은 제10의 실시예와 유사하며, 전술한 제8 내지 제10 실시예에 의해 얻어지는 효과와 동일한 효과가 얻어질 수 있다.

또한, 제7 실시예에 있어서의 전압공급 라인의 배선은 여기에서 굳이 도면에 도시하지 않았지만, 제8 내지 제13 실시예에도 적용할 수 있다.

그 경우에도, 원치않는 전압의 인접하는 화소 회로(111)로의 침입이 방지될 수 있다. 이에 따라서, 양호한 화질이 달성될 수 있다.

<제14 실시예>

도 20a, 도 20b 및 도 20c는 본 발명의 제14 실시예에 따른 액정 표시장치의 구성 예 및 게이트 펄스 파형을 도시한다.

도 20a를 참조하면, 제14 실시예에 따른 액정 표시장치(100M)는 제1 실시예에 따른 액정 표시장치(100)와 구성면에서 유사하지만, 다음과 같은 점에서 다르다.

특히, 제14 실시예에 따른 액정 표시장치(100M)에 있어서, 파형 정형 회로가 캐스케이드 접속으로 단순히 접속된 CMOS 버퍼로 형성되는 회로 대신에 클록된 CMOS 회로에 의해 구성된다.

여기에서, 파형 정형 회로(152)가 설명된다.

제14 실시예에 있어서도, 상기한 바와 같이, 게이트 라인(115-1 내지 115-m)의 배선 중간에, 게이트 버퍼(140-1 내지 140-m)에 의한 게이트 펄스의 파형 정형과 전압 변경을 행하는 파형 정형 회로(152-11 내지 152-1m, 152-21 내지 152-2m)가 배치되어 있다.

이에 따라, 도 20c의 실선으로 나타낸 파형과 같이, 게이트 라인(115-1 내지 115-m)의 게이트 버퍼(140-1 내지 140-m)의 출력 스테이지로부터 벗어난 원단부 또는 말단부에서의 게이트 펄스의 파형이 왜곡으로부터 개선된다. 또한, 도 20c의 파선으로 나타낸 파형은 파형 정형 회로가 개입되지 않은 경우의 원단부 또는 말단부에서의 게이트 펄스의 파형의 왜곡을 보이고 있다.

이에 따라, 표시장치는 고화소수 및 높은 프레임 주파수에 의한 표시가 용이해진다.

파형 정형 회로(152-11 내지 152-1m, 152-21 내지 152-2m)는 파형 정형을 위한 게이트 라인(115-1 내지 115-m)의 라인 중간에 배치되어 있다.

더욱이, 파형 정형 회로(152-11 내지 152-1m, 152-21 내지 152-2m)는 고전위가 되는 전원전압(VDD2)의 공급 라인(160)과 저전위가 되는 기준전압(VSS2)의 공급 라인(161)에 공통으로 접속된다.

파형 정형 회로(152-11 내지 152-1m, 152-21 내지 152-2m)는 예를 들면 도 21a 내지 도 21c에 도시된 바와 같이 캐스케이드 접속으로 접속된 CMOS 구성의 NAND 게이트와 CMOS 버퍼를 포함하는 회로에 의해 각각 형성되어 있다.

제14의 실시예에 있어서, 파형 정형 회로(152-11 내지 152-1m, 152-21 내지 152-2m)는 수직방향에서 동일한 좌표에 배치되어 있다.

구체적으로, 파형 정형 회로(152-11 내지 152-1m)는 신호 라인(116-6)과 게이트 라인(115-1 내지 115-m)의 교차 위치에 배치되어 있다. 파형 정형 회로(152-21 내지 152-2m)는 신호 라인(116-10)과 게이트 라인(115-1 내지 115-m)의 교차 위치에 배치되어 있다.

도 21a 내지 도 21c는 제14 실시예에 따른 파형 정형 회로가 CMOS 구성의 클록된 CMOS 회로로 구성한 예를 도시한다.

특히, 도 21a는 등가회로를 나타내고, 도 21b는 구체적인 회로를 나타내는 반면, 도 21c는 버퍼 출력측의 용량을 도시한다.

도 21b에 도시된 바와 같이, 각각의 파형 정형 회로(152)는 CMOS 구성의 NAND 회로(11) 및 NAND 회로(11)와 캐스케이드 접속으로 접속된 CMOS 버퍼 또는 인버터(BF11)를 포함한다.

CMOS 구성의 NAND 회로(11)는 한쌍의 PMOS 트랜지스터(PT11, PT12)와 NMOS 트랜지스터(NT11, NT12)를 포함한다.

PMOS 트랜지스터(PT11, PT12)는 그 소스가 고전위의 전원전압(VDD2)의 공급 라인(160)에 접속된다. PMOS 트랜지스터(PT11, PT12)는 그 드레인이 NMOS 트랜지스터(NT11)의 드레인에 접속되고, 드레인들의 접속점에 의해 노드(ND11)가 형성된다.

NMOS 트랜지스터(NT11)는 그 소스가 NMOS 트랜지스터(NT12)의 드레인에 접속되고, NMOS 트랜지스터(NT12)는 그 소스가 저전위의 기준전압(VSS2)의 공급 라인(161)에 접속된다.

PMOS 트랜지스터(PT12) 및 NMOS 트랜지스터(NT12)는 그 게이트가 서로 접속되고, 그 게이트의 접속점에 의해 노드(ND1)가 형성되어, 대응하는 게이트 라인(115-1 내지 115-m)에 접속된다.

또한, PMOS 트랜지스터(PT12) 및 NMOS 트랜지스터(NT12)는 그 게이트가 인에이블 신호(ENB)의 공급 라인에 접속된다.

CMOS 버퍼(BF11)는 PMOS 트랜지스터(PT13)와 NMOS 트랜지스터(NT13)를 포함한다.

PMOS 트랜지스터(PT13)는 그 소스가 고전위의 전원전압(VDD2)의 공급 라인(160)에 접속되고, 그 드레인이 NMOS 트랜지스터(NT13)의 드레인에 접속된다. 그 드레인들의 접속점에 의해 노드(ND12)가 형성되된다.

NMOS 트랜지스터(NT13)는 그 소스가 저전위의 기준전압(VSS2)의 공급 라인(161)에 접속된다.

PMOS 트랜지스터(PT13) 및 NMOS 트랜지스터(NT13)는 그 게이트가 서로 접속되어, 그 게이트의 접속점이 CMOS 구성의 NAND 회로(11)의 노드(ND11)에 접속된다. 노드(ND12)는 출력 노드로서 대응하는 게이트 라인(115-1 내지 115-m)에 접속된다.

전술한 바와 같이 이러한 구성을 가지는 파형 정형 회로(152)는 수직 구동회로(120)의 배치측, 즉 출력측 또는 도 20a에서의 좌측으로부터 전송되는 게이트 펄스(Gp1 내지 Gpｍ)의 파형을 정논리로서 출력하고, 파형 정형을 행한다.

파형 정형을 위한 CMOS 구성의 NAND 회로(11)와 CMOS 버퍼(BF11)의 출력은 게이트 라인의 용량(Cgate)을 의미하며, 화소 전극 또는 TFT(화소 트랜지스터)가 온 상태가 되는 상태에서의 액정 용량(Clcd)과 화소의 축적 용량(Cs)을 포함하는 용량도 의미한다.

또한, CMOS 구성의 NAND 회로(11)가 입력에 대하여 반전 논리 출력을 나타내기 때문에, 파형 정형 회로(152)는 정논리 출력을 얻기 위하여 CMOS 버퍼(BF11)가 NAND 회로(11)에 직렬 접속되는 회로에 의해 구성된다.

파형 정형 회로(152)가 출력 전원을 필요로 하기 때문에, 화소 게이트의 온 오프를 위한 하이 측의 전원전압(VDD2)과 로우 측의 기준전압(VSS)을 공급하는 공급 라인(160, 161)의 배선이 배치된다.

이 배선은 화소 신호 배선과 평행하게 배치된다. 그 이유는 이들이 신호 라인(116)(116-1 내지 116-n)에 근방에 평행하게 배치되는 경우에, 예를 들면 액정의 개구율의 저하가 최소화될 수 있기 때문이다.

또한, 전압(VDD2, VSS2)의 공급 라인(160, 161)에 대해 저저항이 되는 버스 배선이 유효 화소 영역부(110)의 상부에 접속되는 경우에, 수평방향의 전원 라인의 전압강하가 최소화될 수 있다.

그 결과, 유효 화소의 수평방향에서 파형 정형 회로(152)로부터 출력되는 고전압과 저전압의 변동도 최소화될 수 있다.

CMOS 구성의 NAND 회로(11)는 인에이블 신호(ENB)가 파형 정형 회로(152)를 형성하는 CMOS 구성의 NAND 회로(11)에 입력될 때 그 제어 펄스로서 인에이블 신호 또는 클록(ENB)의 상승 에지 또는 하강 에지에서 동작을 시작한다.

인에이블 신호(ENB)의 공급 라인(163)이 표시장치의 수직방향에 배선되어 동작되는 경우에, 수직방향에서의 인에이블 신호(ENB)의 지연 또는 파형의 왜곡이 발생하지만, 인에이블 신호(ENB)는 같은 기생 용량의 이력을 가진다. 그러므로, 지연은 고정되어진다.

그 결과, 수평방향에 배치되는 게이트 라인을 따라 전송된 신호는 클록에 제어된 지연의 파형을 보인다. 이것은 고속으로 수직주사하는 게이트 선택 파형에 있 어서 수평방향에 유의할 필요없이 선택신호를 발생시키게 된다.

또한, 제14의 실시예에 있어서도, 제1 및 제8 실시예와 같이, 파형 정형 회로(152)에 공급되는 전압(VDD2, VSS2)의 공급 라인(160, 161)과 파형 정형 회로(152)는 수평방향의 동일한 좌표에 배치되는 것이 바람직하다.

그 이유는 파형 정형 회로(152)의 수평방향의 좌표가 일정하기 때문에 게이트 펄스 파형의 지연이 발생하지 않는다.

제14 실시예에 있어서의 그 밖의 구성은 제1 실시예와 유사하며, 전술한 제1 효과에 의해 얻어지는 동일한 효과가 얻어질 수 있다. 물론, 지연이 고정밀도로 일정하게 유지될 수 있다.

<제15 실시예>

도 22a, 도 22b 및 도 22c는 각각 본 발명의 제15 실시예에 따른 액정 표시장치의 구성 예 및 게이트 펄스 파형을 도시한다.

도 22a를 참조하면, 제15 실시예에 따른 액정 표시장치(100N)는 제14 실시예에 따른 액정 표시장치(100G)과 구성면에서 유사하지만, 파형 정형 회로(152)의 배치 위치가 다르다.

특히, 제14 실시예에 따른 액정 표시장치(100M)에 있어서, 파형 정형 회로(152)에 공급되는 전압(VDD2, VSS2)의 공급 라인(160, 161), 인에이블 신호(ENB)의 공급 라인(163), 및 파형 정형 회로(152)는 수평방향의 동일한 좌표에 배치되어 있다.

이에 대하여, 제15 실시예에 따른 액정 표시장치(100N)에 있어서, 수평방향 의 동일한 좌표에 배치되지 않고, 게이트 라인 및 신호 라인의 배선에 대응하여 일렬씩 빗나간 관계로 배치되어 있다.

도 22a의 예에서, 파형 정형 회로(152-11)는 신호 라인(116-3)과 게이트 라인(115-1)의 교차 위치 근방에 배치되어 있다. 파형 정형 회로(152-12)는 신호 라인(116-4)과 게이트 라인(115-2)의 교차 위치 근방에 배치되어 있다. 파형 정형 회로(152-13)는 신호 라인(116-5)과 게이트 라인(115-3)의 교차 위치 근방에 배치되어 있다. 파형 정형 회로(152-14(m))는 신호 라인(116-5)과 게이트 라인(115-m)의 교차 위치 근방에 배치되어 있다.

한편, 파형 정형 회로(152-21)는 신호 라인(116-7)과 게이트 라인(115-1)의 교차 위치 근방에 배치되어 있다. 파형 정형 회로(152-22)는 신호 라인(116-8)과 게이트 라인(115-2)의 교차 위치 근방에 배치되어 있다. 파형 정형 회로(152-23)는 신호 라인(116-9)과 게이트 라인(115-3)의 교차 위치 근방에 배치되어 있다. 파형 정형 회로(152-24(m))는 신호 라인(116-10)과 게이트 라인(115-4m)의 교차 위치 근방에 배치되어 있다.

이 경우에, 파형 정형 회로(152)의 수평방향의 좌표가 일정하지 않은 경우에, 전원전압(VDD2)과 기준전압(VSS2)의 공급 라인(160, 161)의 배선으로부터 국부적인 기울기가 제거된다. 그러므로, 전압(VDD2, VSS2)의 공급 라인(160, 161)의 배선 배치의 영향하에서 화소의 투과율의 균일성이 확보된다.

이 경우에, 표시장치의 휘도분포가 일정하게 된다.

제15 실시예에서의 그 밖의 구성은 제14 실시예와 유사하며, 전술한 제1 및 제14 실시예에 의해 얻어지는 효과와 동일한 효과가 얻어질 수 있다.

<제16 실시예>

도 23a, 도 23b 및 도 23c는 각각 발명의 제16 실시예에 따른 액정 표시장치의 구성 예 및 게이트 펄스 파형을 도시한다.

한편, 도 24a 내지 도 24j는 제16 실시예에 따른 액정 표시장치의 동작을 도시한다.

특히, 도 24a는 수직 스타트 신호(VST)(Vst)를; 도 24b는 수직 구동회로용 수직 클록(VCK)을; 도 24c는 파형 정형 회로용 인에이블 신호(ENB)를 각각 보이고 있다.

도 24d는 수직 구동회로(120)의 제1 행째의 즉각 게이트 펄스(Gp1)를; 도 24e는 수직 구동회로(120)의 제2 행째의 즉각 게이트 펄스(Gp2)를; 도 24f는 수직 구동회로(120)의 제3 행째의 즉각 게이트 펄스(Gp3)를 각각 보이고 있다.

도 24g는 수직 구동회로(120)의 제1 행째의 원단부의 게이트 펄스(Gp1)를; 도 24h는 수직 구동회로(120)의 제2 행째의 원단부의 게이트 펄스(Gp2)를; 도 24i는 수직 구동회로(120)의 제3 행째의 원단부의 게이트 펄스(Gp3)를 각각 보이고 있다.

또한, 도 24d의 타이밍 챠트 Vgate_1_L은 제1 행째의 직후 출력 펄스를; 도 24e의 타이밍 챠트 Vgate_2_L은 제2 행째의 직후 출력 펄스를; 도 24f의 Vgate_3_L은 제3 행째의 직후 출력 펄스를 각각 보이고 있다.

또한, 도 24g의 타이밍 챠트 Vgate_1_R은 제1 행째의 원단부 펄스를; 도 24h 의 타이밍 챠트 Vgate_2_R은 제2 행째의 직후 출력 펄스를; 도 24i의 타이밍 챠트 Vgate_3_R은 제3 행째의 직후 출력 펄스를 각각 보이고 있다.

도 25a는 수직 스타트 신호 또는 스타트 펄스(VST)(Vst)를; 도 24b는 수직 구동회로용 수직 클록(VCK)을 각각 보이고 있다.

도 25c는 파형 정형 회로용의 제1 스테이지에서의 인에이블 신호(ENB)를; 도 25d는 수직 구동회로(120)의 제1 행째의 즉각 게이트 펄스(Gp1)를; 도 25e는 수직 구동회로(120)의 제1 행째의 원단부의 게이트 펄스(Gp1)를 각각 보이고 있다.

도 25f는 파형 정형 회로용의 중간 스테이지에서의 인에이블 신호(ENB)를; 도 25g는 수직 구동회로(120)의 중간 스테이지에서의 즉각 게이트 펄스(GpM)를; 도 25h는 수직 구동회로(120)의 중간 스테이지에서의 원단부의 게이트 펄스(GpM)를 각각 보이고 있다.

도 25i는 파형 정형 회로용의 최종 스테이지에서의 인에이블 신호(ENB)를; 도 25j는 수직 구동회로(120)의 최후 행의 즉각 게이트 펄스(GpF)를; 도 25k는 수직 구동회로(120)의 최후 행의 원단부의 게이트 펄스(GpF)를 각각 보이고 있다.

또한, 도 25d의 타이밍 챠트 Vgate_1_L은 제1 행째의 직후 출력 펄스를; 도 25e의 타이밍 챠트 Vgate_1_R은 제1 행째의 원단부 펄스를 각각 보이고 있다.

도 25g의 타이밍 챠트 Vgate_M_L은 중간 스테이지에서의 직후 출력 펄스를; 도 25h의 타이밍 챠트 Vgate_M_R은 중간 스테이지에서의 원단부 펄스를 각각 보이고 있다.

도 25j의 타이밍 챠트 Vgate_F_L은 최후 행의 직후 출력 펄스를; 도 25k의 타이밍 챠트 Vgate_F_R은 최후 행의 원단부 펄스를 각각 보이고 있다.

도 23a를 참조하면, 제16 실시예에 따른 액정 표시장치(100O)는 제14 및 제15 실시예에 따른 액정 표시장치(100M, 100N)와 구성면에서 유사하지만, 파형 정형 회로(152)의 배치 위치가 다르다.

특히, 제14 및 제16 실시예에 따른 액정 표시장치(100M, 100N)에 있어서, 파형 정형 회로(152)에 공급되는 전압(VDD2, VSS2)의 공급 라인(160, 161)과 파형 정형 회로(152)는 수평방향의 동일한 좌표에 배치되어 있다.

또는 반대로, 파형 정형 회로(152)에 공급되는 전압(VDD2, VSS2)의 공급 라인(160, 161)과 파형 정형 회로(152)는 동일한 좌표에 배치되지 않는다.

이에 대하여, 제16 실시예에 따른 액정 표시장치(100O)에 있어서, 게이트 라인과 신호 라인의 거의 모든 교차 위치 근방의 게이트 라인에, 바꾸어 말하면 각각의 화소 회로(111)의 게이트 펄스의 입력부에 파형 정형 회로(152-11 내지 152-nm)가 배치되어 있다.

제16 실시예에 의하면, 도 24a 내지 도 24j에 도시된 바와 같이 게이트 펄스는 양호하게 파형 정형된다.

또한, 인에이블 신호(ENB)가 공급 라인(163) 등의 기생 용량에 의해 파형에 왜곡이 발생하지만, 수평방향에서의 모든 인에이블 신호(ENB)의 공급 라인(163)이 같은 기생 용량값을 가지기 때문에, 인에이블 신호(ENB)의 파형의 왜곡이 동일하다.

다음에, 수평방향으로 전송되는 게이트 펄스가 파형 정형 회로(152)를 경유 하기 때문에, 수평방향에서의 파형의 왜곡과 지연은 발생하지 않는다.

이렇게, 파형 정형 회로(152)가 게이트 라인의 배선 상에서 화소 회로(111) 마다 배치되기 때문에, 파형 정형 회로간에 복수의 화소 회로(111)가 존재하여 게이트 펄스의 파형의 지연의 편차가 발생하지 않는다.

다시 말해서, 파형 정형 회로와 다른 파형 정형 회로간에 복수의 화소 회로가 존재하기 때문에, 기생 용량의 불균일성은 제거되고, 파형 정형 회로의 화소 게이트의 균일한 부하 용량이 확보된다. 따라서, 게이트 전극에서의 지연은 발생하지 않게 된다.

제16 실시예에서의 그 밖의 구성은 제14 및 제15의 실시예와 유사하며, 전술한 제14 및 제15의 실시예에 의해 얻어지는 효과와 동일한 효과가 얻어질 수 있다.

<제17 실시예>

도 26은 본 발명의 제17 실시예에 따른 액정 표시장치의 구성 예를 도시한다.

도 26를 참조하면, 제17 실시예에 따른 액정 표시장치(100P)는 제14 실시예에 따른 액정 표시장치(100M)와 구성면에서 유사하며, 화상 데이터가 시분할로 패널에 기록되는 방식에 대해서도 유효한 구성이 채용된다는 점이 다르다.

특히, 패널의 액자 감소를 위하여, 도 26에 도시된 바와 같이 시분할 스위치가 이용되는 경우에 있어서도, 시분할 스위치의 시분할수가 수평 선택기간 중에 충분히 전기 특성과 화상 특성을 만족시키지 않을 경우, 본 발명의 적용이 요구된다.

도 26에서, 신호 드라이버(131 내지 134)로부터의 신호(SV1 내지 SV4)는 복 수의 전송 게이트(TMG)를 가지는 선택기(SEL)를 거쳐서 신호 라인(116)(116-1 내지 116-12)으로 전송된다.

전술한 바와 같은 이런 구성이 채용되는 경우에, 고선명(UXGA), 고속 프레임율 방식의 액티브 매트릭스형의 표시장치에 있어서, 접속 단자수를 감소시키고, 접속의 기계적인 신뢰를 향상시키는 선택기 시분할 구동방식의 채용이 가능해진다.

제17 실시예에서의 그 밖의 구성은 제14 실시예와 유사하며, 전술한 제14 실시예에 의해 얻어지는 효과와 동일한 효과가 얻어질 수 있다.

<제18 실시예>

도 27은 본 발명의 제18 실시예에 따른 액정 표시장치의 구성 예를 도시한다.

도 27를 참조하면, 제18 실시예에 따른 액정 표시장치(100Q)는 제15 실시예에 따른 액정 표시장치(100N)와 구성면에서 유사하지만, 화상 데이터가 시분할로 패널에 기록되는 방식에 대해서도 유효한 구성이 채용된다는 점이 다르다.

특히, 패널의 액자 감소를 위하여, 도 27에 도시된 바와 같이 시분할 스위치가 이용되는 경우에 있어서도, 시분할 스위치의 시분할수가 수평 선택기간 중에 충분히 전기 특성과 화상 특성을 만족시키지 않을 경우, 본 발명의 적용이 요구된다.

도 27에서, 신호 드라이버(131 내지 134)로부터의 신호(SV1 내지 SV4)는 복 수의 전송 게이트(TMG)를 가지는 선택기(SEL)를 거쳐서 신호 라인(116)(116-1 내지 116-12)으로 전송된다.

제18 실시예에서의 그 밖의 구성은 제15 실시예와 유사하며, 전술한 제14 및 제15 실시예에 의해 얻어지는 효과와 동일한 효과가 얻어질 수 있다.

<제19 실시예>

도 28은 본 발명의 제19 실시예에 따른 액정 표시장치의 구성 예를 도시한다.

도 28를 참조하면, 제19 실시예에 따른 액정 표시장치(100R)는 제16 실시예에 따른 액정 표시장치(100O)와 구성면에서 유사하며, 화상 데이터가 시분할로 패널내에 기록되는 방식에 대해서도 유효한 구성이 채용된다는 점에서 다르다.

특히, 패널의 액자 감소를 위하여, 도 28에 도시된 바와 같이 시분할 스위치가 이용되는 경우에 있어서도, 시분할 스위치의 시분할수가 수평 선택 기간 중에 충분히 전기 특성과 화상 특성을 만족시키지 않는 경우에, 본 발명의 적용이 요구된다.

도 28에서, 신호 드라이버(131 내지 134)에 의한 신호(SV1 내지 SV4)는 복수의 전송 게이트(TMG)를 가지는 선택기(SEL)를 거쳐서 신호 라인(116)(116-1 내지 116-12)으로 전송된다.

제19 실시예에서의 그 밖의 구성은 제16의 실시예와 유사하며, 전술한 제14 내지 제16 실시예에 의해 얻어지는 효과와 동일한 효과가 얻어질 수 있다.

<제20 실시예>

도 29a, 도 29b 및 도 29c는 본 발명의 제20 실시예에 따른 액정 표시장치의 구성 예 및 게이트 펄스 파형의 예를 도시한다.

도 29a를 참조하면, 제20 실시예에 따른 액정 표시장치(100S)는 제16 실시예에 따른 액정 표시장치(100O)와 구성면에서 유사하지만, 다음과 같은 점이 다르다.

제20 실시예에 따른 액정 표시장치(100S)는 전원전압(VDD2)의 공급 라인(160)과 기준전압(VSS2)의 공급 라인(161)이 모든 신호 라인(116)(116-1 내지 116-m)과 모든 게이트 라인(115)(115-1 내지 115-m)의 사이에도 배선되어 있다.

전술한 바와 같은 구성이 채용되는 경우에, 게이트 라인과 신호 라인으로 발 생하는 원치않는 전압의 인접하는 화소 회로(111)로의 침입이 방지될 수 있다. 이에 따라, 양호한 화질이 얻어질 수 있다.

제20 실시예에서의 그 밖의 구성은 제10 실시예와 유사하며, 전술한 제14 내지 제16 실시예에 의해 얻어지는 효과와 동일한 효과가 얻어질 수 있다.

또한, 제20 실시예에서의 전압공급 라인의 배선은 여기에서 굳이 도면에 나타내지 않았지만, 다른 제14, 제15, 제17 내지 제19 실시예에도 적용할 수 있다. 그 경우도 원치않는 전압의 인접하는 화소 회로(111)로의 침입이 방지될 수 있고, 양호한 화질이 얻어질 수 있다.

본 발명의 제1 내지 제20 실시예에 있어서, 등가회로에 있어서의 파형 정형 회로(150, 151, 152)의 배치 위치, 구성, 및 전원 라인 등이 전술되었다.

이하, 디바이스에 있어서의 파형 정형 회로(150, 151, 152)의 배치 위치가 설명된다.

본 실시예에서, 투과형 액정 표시장치에서, 파형 정형 회로(150, 151, 152)는 기본적으로 블랙 컬러 필터 마스크의 바로 아래에 배치된다.

한편, 반사형 또는 투과반사형의 액정 표시장치에 있어서, 파형 정형 회로(150, 151, 152)는 반사 영역에 배치된다.

도 30a 및 도 30b는 투과형 액정 표시장치를 도시한다.

도 30a 및 도 30b를 참조하면, 투과형 액정 표시장치(300)는 도 3을 참조하여 이전에 설명된 바와 같은 하부 게이트형 TFT를 포함하고, TFT 기판(310)과 대향기판(320) 사이에 액정층(330)이 삽입되도록 구성된다.

도 30a에 도시된 바와 같이, TFT 기판(310)은 유리 기판(311), 유리 기판(311) 상에 형성된 평탄화 막(312), 평탄화 막(312) 상에 형성된 투명전극(313), 및 투명전극(313) 상에 형성된 배향막(314)을 포함한다.

대향 기판(320)은 유리 기판(321), 유리 기판(321)상에 형성된 차광 영역(322), 및 차광 영역(322) 상에 형성된 배향막(323)을 포함한다.

또한, 도 30b에 있어서, 도 3과 동일구성 부분은 동일한 참조 부호에 의해 나타내고 있다. 그리고, TFT의 구조 자체는 이미 설명되었기 때문에, 그 중복 설명은 장황함을 피하기 위하여 생략된다.

도 31은 도 5a 내지 도 5c를 참조하여 전술된 파형 정형 회로가 채용되는 경우의 투과형 액정 표시장치의 화소 회로의 제1의 예를 도시한다.

도 31에 도시된 바와 같이, 파형 정형 회로(150)의 구성 소자(PT1, PT2, NT1 및 NT2) 및 배선은 블랙 컬러 필터 마스크로 이루어지는 차광 영역(322)의 바로 아래에 배치된다.

본 예에서, 정논리로 입력되는 게이트 펄스(Gp)는 버퍼(BF1, BF2)를 통과한 후 정논리로 화소 회로(111)의 TFT(112)의 게이트에 인가된다.

파형 정형 회로(150)가 폴리실리콘 TFT(박막 트랜지스터)로 형성되기 때문에, 백라이트로부터의 광이 파형 정형 회로(150)에 의해 차단되고, 이것은 화소의 투과율의 저하를 일으킨다.

그러므로, TFT(박막 트랜지스터)로 형성되는 파형 정형 회로(150)와 그 파형 정형 회로(150)에 대한 전압(VDD2, VSS2)의 전원 라인(160, 161)을 포함하는 임의 의 화소에서, 휘도의 편차가 발생하기 쉬워진다.

그러므로, 화소간의 휘도 편차를 억제하는 블랙 컬러 필터 마스크로 이루어지는 차광 영역(322)이 그 회로의 바로 위에 배치되어, 투과율을 일정하게 하고, 휘도 편차를 억제한다.

도 32는 도 5a 내지 도 5c를 참조하여 전술된 파형 정형 회로가 채용되는 경우의 투과형 액정 표시장치의 화소 회로의 제2 예를 도시한다.

제2 예는 도 31의 제1 예와 유사하지만, 부논리로 입력된 게이트 펄스(Gp)를 버퍼(BF1)에 의해 레벨 반전시켜서, 정논리로 화소 회로(111)의 TFT(112)의 게이트에 인가되는 점에서 다르다. 다음에, 게이트 펄스(Gp)는 버퍼(BF2)를 통해 부논리로 출력된다.

따라서, 화소 회로(111)는 버퍼(BF1)의 출력과 버퍼(BF2)의 입력 사이에 배치된다.

도 33은 도 5a 내지 도 5c를 참조하여 전술된 파형 정형 회로가 채용되는 경우의 투과형 액정 표시장치의 화소 회로의 제3 예를 도시한다.

제3 예는 도 31의 제1 예와 유사하지만, 신호 라인(116)과 게이트 라인(115)으로부터의 원치않는 전압의 침입을 방지하도록 구성된다는 점에서 다르다.

특히, 제3 예에서, 신호 라인(116)과 게이트 라인(115)은 신호 라인(116)과 게이트 라인(115)으로부터의 원치않는 전압의 침입을 방지하도록 전원전압(VDD2)의 공급 라인(160)과 기준전압(VSS2)의 공급 라인(161) 사이에 삽입된다.

도 34는 도 5a 내지 도 5c를 참조하여 전술된 파형 정형 회로가 채용되는 경 우의 투과형 액정 표시장치의 화소 회로의 제4 예를 도시한다.

제4 예는 도 32의 제2 예와 유사하지만, 신호 라인(116)과 게이트 라인(115)으로부터의 원치않는 전압의 침입을 방지하도록 구성된다는 점에서 다르다.

도 35a는 투과반사형 액정 표시장치의 화소 회로를 도시하고, 도 35b는 도 5a 내지 도 5c를 참조하여 전술된 파형 정형 회로가 채용되는 경우의 투과반사형 액정 표시장치의 화소 회로의 제1의 예를 도시한다.

도 35a를 참조하면, 투과반사형 액정 표시장치(400)는 투명 절연 기판(401) 및 투명 절연 기판(401) 상에 형성된 박막 트랜지스터(TFT)(402), 화소 영역(403) 등을 포함한다.

투과반사형 액정 표시장치(400)는 투명 절연 기판(401)과 마주하는 관계로 설치되는 투명 절연 기판(404), TFT(402), 및 화소 영역(403)을 더 포함한다. 투과반사형 액정 표시장치(400)는 오버코트층(405), 컬러 필터(405a), 대향 전극(406), 및 투명 절연 기판(404) 상에 형성된 액정층(407)을 더 포함한다. 액정층(407)은 화소 영역(403)과 대향 전극(406) 사이에 삽입된다.

화소 영역(403)은 매트릭스로 배치되며, TFT(402)에 게이트 펄스(Gp)를 공급하는 게이트 라인(115)과 TFT(402)에 표시 신호를 공급하기 위한 신호 라인(116)이 서로 직교 관계로 개별 화소 영역(403)의 주위에 제공되어, 화소부를 구성한다.

또한, 투명 절연 기판(401)과 TFT(402) 측에는 게이트 라인(115)에 평행하게 연장하는 금속막으로 형성되는 저장 용량용 배선(이하, CS 라인이라고 칭한다)이 설치된다. 상기 CS 라인은 화소 전극과 저장 용량(CS)을 형성하고, 대향 전극(406)에 접속된다.

또한, 반사형 표시를 행하기 위한 반사 영역(A)과 투과형 표시를 행하기 위한 투과 영역(B)이 각 화소 영역(403)에 제공된다.

투명 절연 기판(401)은 예를 들면 유리와 같은 투명재료로 형성된다. TFT(402), 산란층(408), 평탄화 층(409)이 투명 절연 기판(401) 상에 형성된다. 특히, 산란층(408)은 그 사이에 삽입된 절연막으로 TFT(402) 상에 형성되고, 평탄화 층(409)이 산란층(408) 상에 형성된다. 더욱이, 투명 전극(410)과 반사 전극(411)이 평탄화 층(409) 상에 형성된다. 반사 전극(411)은 전술한 반사 영역(A) 및 투과 영역(B)을 가지는 화소 영역(403)을 형성한다.

이제, 도 35b를 참조하면, 파형 정형 회로(150)의 구성 소자(PT1, PT2, NT1 NT2) 및 배선은 반사 영역(A)에 배치된다.

전술한 바와 같이, 파형 정형 회로(150)는 폴리실리콘 TFT(박막 트랜지스터)로 형성되기 때문에, 백라이트로부터의 광은 파형 정형 회로(150)에 의해 차단되고, 이것은 화소의 투과율의 저하의 원인이 된다.

이런 점에서, 반사 액정과 같이 백라이트의 광을 통과시키지 않는 것이 존재하는 경우에, 파형 정형 회로(151)가 반사 액정의 반사 영역의 바로 아래에 적극적으로 배치되는 방법이 유용하다.

상기 파형 정형 회로(150)의 배치에 의해, 파형 정형 회로(150)에 사용된 CMOS의 형성을 위한 TFT 배치의 자유도가 투과형과 비교하여 상당히 증가한다. 이에 따라, 전원전압(VDD2)과 기준전압(VSS2)의 전원 라인의 폭이 증가될 수 있기 때문에, CMOS 출력의 전원 라인 저항에 의한 지연은 발생하기 어려워진다.

도 36a는 반사형 액정 표시장치의 화소 회로이며, 도 36b는 도 5a 내지 도 5c를 참조하여 전술한 파형 정형 회로가 채용되는 경우의 반사형 액정 표시장치의 화소 회로의 제1의 예를 도시한다.

반사형 액정 표시장치의 화소 회로의 디바이스 구조는 투과 영역(B)을 가지지 않는다는 점만 제외하면 투과반사형 액정 표시장치와 유사하다. 그러므로, 디바이스 구조의 중복 설명은 여기에서 장황함을 피하기 위해 생략된다.

이 경우에도, 도 36b에 도시된 바와 같이 파형 정형 회로(150)의 구성 소자(PT1, PT2, NT1, NT2) 및 배선은 반사 영역(A)에 배치된다.

도 37은 도 5a 내지 도 5c를 참조하여 전술한 파형 정형 회로가 채용되는 경우의 투과반사형 액정 표시장치의 화소 회로의 제2 예를 도시한다.

제2 예는 도 35a와 도 35b의 제1 예와 유사하지만, 신호 라인(116)과 게이트 라인(115)으로부터의 원치않는 전압의 침입이 방지되도록 구성된다는 점에서 다르다.

특히, 본 예에서, 신호 라인(116)과 게이트 라인(115)으로부터의 원치않는 전압의 침입이 방지되도록, 신호 라인(116)과 게이트 라인(115)은 전원전압(VDD2)의 공급 라인(160)과 기준전압(VSS2)의 공급 라인(161) 사이에 삽입된다.

도 38은 도 5a 내지 도 5c를 참조하여 전술한 파형 정형 회로가 채용되는 경우의 반사형 액정 표시장치의 화소 회로의 제2 예를 도시한다.

제2 예는 도 36의 제1 예와 유사하지만, 신호 라인(116)과 게이트 라인(115)으로부터의 원치않는 전압의 침입이 방지되도록 구성된다는 점에서 다르다.

도 39는 도 13a 내지 도 13c를 참조하여 전술한 파형 정형 회로가 채용되는 경우의 투과형 액정 표시장치의 화소 회로의 제1 예를 도시한다.

도 39에 도시된 바와 같이, 파형 정형 회로(151)의 구성 소자(PT1, PT2, NT1, NT2) 및 배선은 블랙 컬러 필터 마스크로 형성된 차광 영역(322)의 바로 아래에 배치된다.

본 예에서, 정논리로 입력된 게이트 펄스(Gp)는 버퍼(BF3, BF2)를 통과한 후 정논리로 화소 회로(111)의 TFT(112)의 게이트에 인가된다.

파형 정형 회로(151)가 폴리실리콘 TFT(박막 트랜지스터)로 형성되기 때문에, 백라이트로부터의 광은 파형 정형 회로(151)에 의해 차광되고, 이것은 화소의 투과율의 저하의 원인이 된다.

그러므로, TFT(박막 트랜지스터)로 형성되는 파형 정형 회로(151)와 그 파형 정형 회로(151)를 위한 전압( VDD2, VSS2)의 전원 라인(160, 161)을 포함하는 임의의 화소에서, 휘도의 편차가 발생하기 쉬워진다.

그러므로, 화소간의 휘도 편차를 감소시키기 위한 블랙 컬러 필터 마스크로 형성되는 차광 영역(322)이 투과율을 일정하게 하기 위하여 그 회로 상에 배치되어, 휘도 편차를 억제한다.

도 40은 도 13a 내지 도 13c를 참조하여 전술한 파형 정형 회로가 채용되는 경우의 투과형 액정 표시장치의 화소 회로의 제2 예를 도시한다.

제2 예는 도 39의 제1 예와 유사하지만, 부논리로 입력된 게이트 펄스(Gp)가 버퍼(BF3)에 의해 레벨 반전시켜서 정논리로 화소 회로(111)의 TFT(112)의 게이트에 인가되도록 구성된다는 점이 다르다. 그리고, 게이트 펄스(Gp)는 버퍼(BF1)를 통해 부논리로 출력된다.

따라서, 화소 회로(111)는 버퍼(BF3)의 출력과 버퍼(BF11)의 입력 사이에 배치된다.

도 41은 도 13a 내지 도 13c를 참조하여 전술한 파형 정형 회로가 채용되는 경우의 투과형 액정 표시장치의 화소 회로의 제3 예를 도시한다.

제3 예는 도 39의 제1 예와 유사하지만, 신호 라인(116)과 게이트 라인(115)으로부터의 원치않는 전압의 침입이 방지되도록 구성된다는 점이 다르다.

도 42는 도 13a 내지 도 13c를 참조하여 전술한 파형 정형 회로가 채용되는 경우의 투과형 액정 표시장치의 화소 회로의 제4 예를 도시한다.

제4 예는 도 40의 제2 예와 유사하지만, 신호 라인(116)과 게이트 라인(115)으로부터의 원치않는 전압의 침입이 방지되도록 구성된다는 점이 다르다.

도 43은 도 13a 내지 도 13c를 참조하여 전술한 파형 정형 회로가 채용되는 경우의 투과반사형 액정 표시장치의 화소 회로의 제1 예를 도시한다.

도 43에 도시된 바와 같이, 파형 정형 회로(151)의 구성 소자(PT1, PT2, NT1, NT2) 및 배선은 반사 영역(A)에 배치된다.

전술한 바와 같이, 파형 정형 회로(151)는 폴리실리콘 TFT(박막 트랜지스터)로 형성되기 때문에, 백라이트로부터의 광이 파형 정형 회로(151)에 의해 차광되고, 이것은 화소의 투과율의 저하의 원인이 된다.

상기 파형 정형 회로(151)의 배치에 의해, 파형 정형 회로(151)에 사용된 CMOS의 형성을 위한 TFT 배치의 자유도가 투과형과 비교하여 상당히 증가한다. 이에 따라, 전원전압(VDD2)과 기준전압(VSS2)의 전원 라인의 폭이 증가될 수 있기 때문에, CMOS 출력의 전원 라인 저항에 의한 지연은 발생하기 어려워진다.

도 44는 도 13a 내지 도 13c를 참조하여 전술한 파형 정형 회로가 채용되는 경우의 반사형 액정 표시장치의 화소 회로의 제1 예를 도시한다.

도 44를 참조하면, 파형 정형 회로(151)의 구성 소자(PT1, PT2, NT1, NT2) 및 배선은 반사 영역(A)에 배치된다.

도 45는 도 13a 내지 도 13c를 참조하여 전술한 파형 정형 회로가 채용되는 경우의 투과반사형 액정 표시장치의 화소 회로의 제2 예를 도시한다.

제2 예는 도 43의 제1 예와 유사하지만, 신호 라인(116)과 게이트 라인(115)으로부터의 원치않는 전압의 침입이 방지되도록 구성되는 점에서 다르다.

도 46은 도 13a 내지 도 13c를 참조하여 전술한 파형 정형 회로가 채용되는 경우의 반사형 액정 표시장치의 화소 회로의 제2 예를 도시한다.

제2 예는 도 44의 제1 예와 유사하지만, 신호 라인(116)과 게이트 라인(115)으로부터의 원치않는 전압의 침입이 방지되도록 구성되는 점에서 다르다.

도 47은 도 21a 내지 도 21c의 파형 정형 회로가 채용되는 경우의 투과형 액정 표시장치의 화소 회로의 제1 예를 도시한다.

도 47에 도시된 바와 같이, 파형 정형 회로(152)의 구성 소자(PT1, PT2,PT3, NT1, NT2, NT3) 및 배선은 블랙 컬러 필터 마스크로 형성되는 차광 영역(322)의 바로 아래에 배치된다.

본 예에서, 정논리로 입력된 게이트 펄스(Gp)는 버퍼(BF1, BF2)를 통과한 후, 정논리로 화소 회로(111)의 TFT(112)의 게이트에 인가된다.

파형 정형 회로(152)가 폴리실리콘 TFT(박막 트랜지스터)로 형성되기 때문에, 백라이트로부터의 광은 파형 정형 회로(152)에 의해 차단되고, 이것은 화소의 투과율의 저하의 원인이 된다.

그러므로, TFT(박막 트랜지스터)로 형성되는 파형 정형 회로(152)와 그 파형 정형 회로(152)에 대한 전압(VDD2, VSS2)의 전원 라인(160, 161)을 포함하는 임의의 화소에서, 휘도의 편차가 발생하기 쉬워진다.

도 48은 도 21a 내지 도 21c를 참조하여 전술된 파형 정형 회로가 채용되는 경우의 투과형 액정 표시장치의 화소 회로의 제2 예를 도시한다.

제2 예는 도 47의 제1 예와 유사하지만, 부논리로 입력된 게이트 펄스(Gp)를 NAND 회로(11)에 의해 레벨 반전시켜서, 정논리로 화소 회로(111)의 TFT(112)의 게이트에 인가되는 점에서 다르다. 다음에, 게이트 펄스(Gp)는 버퍼(BF11)를 통해 부논리로 출력된다.

따라서, 화소 회로(111)는 NAND 회로(11)의 출력과 버퍼(BF11)의 입력 사이 에 배치된다.

도 49는 도 21a 내지 도 21c를 참조하여 전술된 파형 정형 회로가 채용되는 경우의 투과형 액정 표시장치의 화소 회로의 제3 예를 도시한다.

제3 예는 도 47의 제1 예와 유사하지만, 신호 라인(116)과 게이트 라인(115)으로부터의 원치않는 전압의 침입이 방지되도록 구성된다는 점에서 다르다.

도 50은 도 21a 내지 도 21c를 참조하여 전술된 파형 정형 회로가 채용되는 경우의 투과형 액정 표시장치의 화소 회로의 제4 예를 도시한다.

제4 예는 도 48의 제2 예와 유사하지만, 신호 라인(116)과 게이트 라인(115)으로부터의 원치않는 전압의 침입이 방지되도록 구성된다는 점에서 다르다.

특히, 제4 예에서, 신호 라인(116)과 게이트 라인(115)은 신호 라인(116)과 게이트 라인(115)으로부터의 원치않는 전압의 침입을 방지하도록 전원전압(VDD2)의 공급 라인(160)과 기준전압(VSS2)의 공급 라인(161) 사이에 삽입된다.

도 51은 도 21a 내지 도 21c를 참조하여 전술된 파형 정형 회로가 채용되는 경우의 투과반사형 액정 표시장치의 화소 회로의 제1의 예를 도시한다.

도 51를 참조하면, 파형 정형 회로(152)의 구성 소자(PT11, PT12, PT13, NT11, NT12, NT13) 및 배선은 반사 영역(A)에 배치된다.

전술한 바와 같이, 파형 정형 회로(152)가 폴리실리콘 TFT(박막 트랜지스터) 로 형성되기 때문에, 백라이트로부터의 광은 파형 정형 회로(152)에 의해 차단되고, 이것은 화소의 투과율의 저하의 원인이 된다.

이런 점에서, 반사 액정과 같이 백라이트의 광을 통과시키지 않는 것이 존재하는 경우에, 파형 정형 회로(152)가 반사 액정의 반사 영역의 바로 아래에 적극적으로 배치되는 방법이 유용하다.

상기 파형 정형 회로(152)의 배치에 의해, 파형 정형 회로(152)에 사용된 CMOS의 형성을 위한 TFT 배치의 자유도가 투과형과 비교하여 상당히 증가한다. 이에 따라, 전원전압(VDD2)과 기준전압(VSS2)의 전원 라인의 폭이 증가될 수 있기 때문에, CMOS 출력의 전원 라인 저항에 의한 지연은 발생하기 어려워진다.

도 52는 도 21a 내지 도 21c를 참조하여 전술된 파형 정형 회로가 채용되는 경우의 반사형 액정 표시장치의 화소 회로의 제1의 예를 도시한다.

도 52를 참조하면, 도시된 배열에서도, 파형 정형 회로(152)의 구성 소자(PT11, PT12, PT13, NT11, NT12, NT13) 및 배선은 반사 영역(A)에 배치된다.

도 53은 도 21a 내지 도 21c를 참조하여 전술된 파형 정형 회로가 채용되는 경우의 투과반사형 액정 표시장치의 화소 회로의 제2 예를 도시한다.

제2 예는 도 51의 제1 예와 유사하지만, 신호 라인(116)과 게이트 라인(115)으로부터의 원치않는 전압의 침입을 방지하도록 구성된다는 점에서 다르다.

특히, 본 예에서, 신호 라인(116)과 게이트 라인(115)은 신호 라인(116)과 게이트 라인(115)으로부터의 원치않는 전압의 침입을 방지하도록 전원전압(VDD2)의 공급 라인(160)과 기준전압(VSS2)의 공급 라인(161) 사이에 삽입된다.

도 54는 도 21a 내지 도 21c를 참조하여 전술된 파형 정형 회로가 채용되는 경우의 반사형 액정 표시장치의 화소 회로의 제2 예를 도시한다.

제2 예는 도 52의 제1 예와 유사하지만, 신호 라인(116)과 게이트 라인(115)으로부터의 원치않는 전압의 침입을 방지하도록 구성된다는 점에서 다르다.

전술한 실시예에 따른 액티브 매트릭스형 액정 표시장치로 대표되는 액티브 매트릭스형 표시장치는 퍼스널 컴퓨터와 워드프로세서 등의 OA 기기, 텔레비전 수상기 등의 표시장치로서 사용된다. 본 발명의 표시장치는 장치 본체의 소형화, 컴팩트화를 위한 휴대전화기 또는 PDA 등의 전자기기의 표시부로서 적합하게 적용될 수 있다.

특히, 본 발명에 따른 표시장치는 도 55a 내지 도 55g의 예로서 도시된 여러가지 전기기기에 적용될 수 있다.

특히, 표시장치는 예를 들면 디지털 카메라, 노트북형 퍼스널 컴퓨터, 휴대전화, 비디오 카메라 등과 같은 전자기기에 입력되는 영상 신호 또는 전자기기에서 생성되는 영상신호를 표시하는 모든 분야의 전자기기의 표시장치에 적용하는 것이 가능하다.

이하, 본 발명의 표시장치가 적용되는 전자기기의 예가 설명된다.

도 55a는 본 발명이 적용된 텔레비전의 예를 도시한다. 도 55a를 참조하면, 텔레비전(500)은 전면 패널(501), 유리 필터(502) 등으로 구성되는 영상 표시 화면부(303)를 포함한다. 본 발명에 따른 표시장치는 영상 표시 화면부(503)로서 사용될 수 있다.

도 55b 및 도 55c는 본 발명이 적용된 디지털 카메라의 예를 도시한다. 도 55b 및 도 55c를 참조하면, 디지털 카메라(510)는 촬영 렌즈(511), 플래쉬 발광부(512), 표시부(513), 제어 스위치(514) 등을 포함한다. 본 발명에 따른 표시장치는 표시부(513)에 사용될 수 있다.

도 55d는 본 발명이 적용된 비디오 카메라의 예를 나타낸다. 도 55d를 참조하면, 비디오 카메라(520)는 본체부(521), 피사체 촬영용 렌즈(522), 촬영시에 동작되는 시작/정지 스위치(523), 표시부(524) 등을 포함한다. 본 발명에 따른 표시장치는 표시부(524)에 사용될 수 있다.

도 55e 및 도 55f는 본 발명이 적용된 휴대 단말장치를 나타낸다. 도 55e 및 도 55f를 참조하면, 휴대 단말장치(530)는 상측 하우징(531), 하측 하우징(532), 힌지 형태의 연결부(533), 표시부(534), 부표시부(535), 픽처 라이트(536), 카메라(537) 등을 포함한다. 본 발명에 따른 표시장치는 표시부(534) 또는 부표시부(535)에 사용될 수 있다.

도 55g는 본 발명이 적용된 노트북형 퍼스널 컴퓨터를 나타낸다. 도 55g를 참조하면, 노트북형 퍼스널 컴퓨터(540)는 본체(541), 문자 등을 입력할 때 조작되는 키보드(542), 화상을 표시하는 표시부(543) 등을 포함한다. 본 발명에 따른 표시장치는 표시부(543)에 사용될 수 있다.

또한, 상기 실시예에서, 본 발명은 액티브 매트릭스형 액정 표시장치에 적용된다. 그러나, 본 발명은 이에 제한되지 않고, 전기발광(EL) 디바이스가 각 화소의 전기광학소자로서 사용되는 EL 표시 장치와 같은 다른 액티브 매트릭스형 표시장치에도 유사하게 적용될 수 있다.

당해 발명이 속하는 분야에서 통상의 지식을 가진 자라면, 다양한 변형, 조합, 부분 조합, 및 변경이 첨부된 특허청구범위의 사상과 그 균등물 범위내에 있는 한 디자인 요구와 다른 인자에 의존하여 발생할 수 있다고 이해될 것이다.

도 1a, 도 1b, 및 도 1c는 각각 일반적인 액정 표시장치의 구성 예 및 게이트 펄스 파형의 예를 도시하는 회로도 및 파형도이고,

도 2a, 도 2b, 및 도 2c는 각각 본 발명의 제1 실시예에 따른 액정 표시장치의 구성 예 및 게이트 펄스 파형을 도시하는 회로도 및 파형도이고,

도 3은 하부 게이트 구조의 TFT를 나타내는 개략도이고,

도 4는 상부 게이트 구조의 TFT를 나타내는 개략도이고,

도 5a, 도 5b, 및 도 5c는 CMOS 버퍼로 형성되는 도 2a의 액정 표시장치 내의 파형 정형 회로의 예를 도시하는 회로도이고,

도 6a, 도 6b, 및 도 6c는 본 발명의 제2 실시예에 따른 액정 표시장치 및 게이트 펄스 파형의 구성 예를 도시한 도면이고,

도 7a, 도 7b, 및 도 7c는 각각 본 발명의 제3 실시예에 따른 액정 표시장치의 구성 예를 도시한 회로도이고,

도 8은 본 발명의 제4 실시예에 따른 액정 표시장치의 구성 예를 도시하는 회로도이고,

도 9, 도 10, 및 도 11은 각각 본 발명의 제5, 제6, 및 제7 실시예에 따른 액정 표시장치의 구성 예를 도시한 회로도이고,

도 12a, 도 12b, 및 도 12c는 각각 본 발명의 제8 실시예에 따른 액정 표시장치의 구성 예 및 게이트 펄스 파형의 예를 도시한 회로도 및 파형도이고,

도 13a, 도 13b, 및 도 13c는 클록된 COMS 회로로 형성되는 도 12a의 액정 표시장치의 파형 정형 회로를 도시한 도면이고,

도 14a, 도 14b, 및 도 14c는 각각 본 발명의 제9 실시예에 따른 액정 표시장치의 구성 예 및 게이트 펄스 파형의 예를 도시한 회로도 및 파형도이고,

도 15a, 도 15b, 및 도 15c는 각각 본 발명의 제10 실시예에 따른 액정 표시장치의 구성 예 및 게이트 펄스 파형의 예를 도시한 회로도 및 파형도이고,

도 16a 내지 도 16j는 도 15a에 도시된 액정 표시장치의 타이밍 차트이고,

도 17, 도 18, 및 도 19는 본 발명의 제11 네지 제13 실시예에 따른 액정 표시장치의 구성 예를 도시한 회로도이고,

도 20a, 도 20b, 및 도 20c는 각각 본 발명의 제14 실시예에 따른 액정 표시장치의 구성 예 및 게이트 펄스 파형의 예를 도시한 회로도 및 파형도이고,

도 21a, 도 21b, 및 도 21c는 CMOS 구성의 NAND를 포함하는 클록된 CMOS 회로로 구성한 도 20a의 액정 표시장치의 파형 정형 회로를 도시하는 회로도이고,

도 22a, 도 22b, 및 도 22c는 각각 본 발명의 제15 실시예에 따른 액정 표시장치의 구성 예 및 게이트 펄스 파형의 예를 도시한 회로도 및 파형도이고,

도 23a, 도 23b, 및 도 23c는 각각 본 발명의 제16 실시예에 따른 액정 표시장치의 구성 예 및 게이트 펄스 파형의 예를 회로도 및 파형도이고,

도 24a 내지 도 24i는 도 23a에 도시한 액정 표시장치의 타이밍 차트이고,

도 25a 내지 도 25k는 도 23a에 도시한 액정 표시장치의 다른 동작을 설명하는 타이밍 차트이고,

도 26, 도 27, 및 도 28은 각각 본 발명의 제17, 제18 및 제19 실시예에 따 른 액정 표시장치의 구성 예 및 게이트 펄스 파형의 예를 도시한 회로도 및 파형도이고,

도 29a, 도 29b, 및 도 29c는 각각 제20 실시예에 따른 액정 표시장치의 구성 예 및 게이트 펄스 파형의 예를 도시한 회로도 및 파형도이고,

도 30a 및 도 30b는 투과형 액정 표시장치의 단면도이고,

도 31, 도 32, 33, 및 도 34는 도 5a의 파형 정형 회로가 채용되는 경우의 투과형 액정 표시장치의 화소 회로의 제1, 제2, 제3, 및 제4 예를 도시하는 평면도이고,

도 35a 및 도 35b는 투과반사형 액정 표시장치의 화소 회로의 단면도 및 도 5a의 파형 정형 회로가 채용되는 경우의 투과반사형 액정 표시장치의 화소 회로의 제1 예를 도시하는 평면도이고,

도 36a 및 도 36b는 반사형 액정 표시장치의 화소 회로의 단면도 및 도 5a의 파형 정형 회로가 채용되는 경우의 반사형 액정 표시장치의 화소 회로의 제1 예를 도시하는 평면도이고,

도 37은 도 5의 파형 정형 회로가 채용되는 경우의 투과반사형 액정 표시장치의 화소 회로의 제2 예를 도시하는 평면도이고,

도 38은 도 5의 파형 정형 회로가 채용되는 경우의 반사형 액정 표시장치의 화소 회로의 제2 예를 도시하는 평면도이고,

도 39, 도 40, 도 41, 및 도 42는 도 13의 파형 정형 회로가 채용되는 경우의 투과형 액정 표시장치의 화소 회로의 제1, 제2, 제3 및 제4 예를 도시하는 평면 도이고,

도 43은 도 13의 파형 정형 회로가 채용되는 경우의 투과반사형 액정 표시장치의 화소 회로의 제1 예를 도시하는 평면도이고,

도 44는 도 13의 파형 정형 회로가 채용되는 경우의 반사형 액정 표시장치의 화소 회로의 제1의 예를 도시하는 평면도이고,

도 45는 도 13의 파형 정형 회로가 채용되는 경우의 투과반사형 액정 표시장치의 화소 회로의 제2 예를 도시하는 평면도이고,

도 46은 도 13의 파형 정형 회로가 채용되는 경우의 반사형 액정 표시장치의 화소 회로의 제2 예를 도시하는 평면도이고,

도 47, 도 48, 도 49, 및 도 50은 도 21의 파형 정형 회로가 채용되는 경우의 투과형 액정 표시장치의 화소 회로의 제1, 제2, 제3, 및 제4 예를 도시하는 평면도이고,

도 51은 도 21 파형 정형 회로가 채용되는 경우의 투과반사형 액정 표시장치의 화소 회로의 제2 예를 도시하는 평면도이고,

도 52는 도 21의 파형 정형 회로가 채용되는 경우의 반사형 액정 표시장치의 화소 회로의 제1 예를 도시하는 평면도이고,

도 53은 도 21의 파형 정형 회로가 채용되는 경우의 투과반사형 액정 표시장치의 화소 회로의 제2 예를 도시하는 평면도이고,

도 54는 도 21의 파형 정형 회로가 채용되는 경우의 반사형 액정 표시장치의 화소 회로의 제2 예를 도시하는 평면도이고,

도 55a 내지 도 55g는 본 발명에 따른 표시장치가 적용되는 전자기기의 수개의 예를 도시하는 개략도이다.

※ 도면의 주요부분에 대한 부호의 설명 ※

100, 100A 내지 100M : 액정 표시장치 110 : 유효 화소부

115-1 내지 115-m : 주사 라인 116-1 내지 116-n : 신호 라인

120 : 수직 구동회로(VDRV) 130: 수평 구동회로(HDRV)

131 내지 134 : 신호 드라이버 150, 151, 152 : 파형 정형 회로

160 : 전원전압(VDD2)의 공급 라인 161 : 기준전압(VSS2)의 공급 라인

162 : 클록용 공급 라인 163 : 인에이블 신호용 공급 라인

Claims

복수 열의 매트릭스를 형성하도록 배치되고, 화소 데이터가 스위칭 소자를 통해 기록되는, 복수의 화소 회로를 포함하는 화소부;

상기 화소 회로의 행에 대응하여 배치되고, 상기 스위칭 소자의 도통을 제어하는 복수의 주사 라인;

상기 화소 회로의 열에 대응하여 배치되고, 상기 화소 데이터를 전파시키는 복수의 신호 라인; 및

상기 화소 회로의 스위칭 소자를 상기 복수의 주사 회로에 도통시키기 위한 주사 펄스를 출력하는 구동회로를 포함하는 표시장치로서,

파형 정형 회로가 각 주사 라인의 배선에 배치되어, 상기 주사 라인으로 전파된 주사 펄스의 파형 정형을 수행하는 것을 특징으로 하는 표시장치.
제1항에 있어서,

상기 파형 정형 회로는, 상기 화소 회로의 매트릭스의 좌표 배치에 있어서, 상기 신호 라인이 연장하는 방향의 동일한 좌표 상에 위치하도록, 대응하는 주사 라인의 배선 중간에 배치되는 것을 특징으로 하는 표시장치.
제1항에 있어서,

상기 파형 정형 회로는, 상기 화소 회로의 매트릭스의 좌표 배치에 있어서, 상기 신호 라인이 연장하는 방향의 다른 좌표 상에 위치하도록, 대응하는 주사 라인의 배선 중간에 배치되는 것을 특징으로 하는 표시장치.
제1항에 있어서,

상기 파형 정형 회로는, 상기 화소 회로의 입력 스테이지에 위치하도록, 상기 주사 라인의 배선 중간에 배치되는 것을 특징으로 하는 표시장치.
제1항에 있어서,

차광 영역을 가지는 기판을 더 포함하며, 상기 파형 정형 회로는 상기 차광 영역에 배치되어 있는 것을 특징으로 하는 표시장치.
제1항에 있어서,

상기 표시장치는 반사형 또는 투과반사형 액정 표시장치이고, 상기 파형 정형 회로는 상기 액정 표시장치의 반사 영역에 배치되어 있는 것을 특징으로 하는 표시장치.
제1항에 있어서,

상기 파형 정형 회로에 접속되어, 상기 신호 라인과 평행하게 연장하는 전원 라인을 더 포함하는 것을 특징으로 하는 표시장치.
제7항에 있어서,

상기 전원 라인은 각각의 신호 라인과 인접한 주사 라인 중 하나 사이에 배치되는 것을 특징으로 하는 표시장치.
제1항에 있어서,

상기 파형 정형 회로는 CMOS 회로로 형성되고, 입력 신호에 대하여 정논리의 출력 신호를 형성하는 것을 특징으로 하는 표시장치.
제1항에 있어서,

상기 신호 라인에 각각 대응하는 복수의 신호 드라이버, 및

상기 신호 드라이버와 대응하는 신호 라인 중 하나 사이에 배치되어, 시분할 적으로 화상 데이터를 선택하여 공급하는 복수의 선택기 스위치를 더 포함하는 것을 특징으로 하는 표시장치.
제1항에 있어서,

상기 파형 정형 회로는 인에이블 신호에 따라 동작 시작의 제어가 가능하고, 상기 표시장치는,

상기 신호 라인과 평행하게 형성되는 상기 인에이블 신호용 공급 라인의 배선을 더 포함하고, 상기 파형 정형 회로는 입력 신호에 대하여 정논리의 출력 신호를 형성하는 것을 특징으로 하는 표시장치.
제11항에 있어서,

상기 파형 정형 회로는 상기 인에이블 신호에 따라 동작 시작의 제어가 가능한 CMOS 구성의 NAND 회로를 포함하는 것을 특징으로 하는 표시장치.
복수 열의 매트릭스를 형성하도록 배치되고, 화소 데이터가 스위칭 소자를 통해 기록되는, 복수의 화소 회로를 포함하는 화소부; 상기 화소 회로의 행에 대응하여 배치되고, 상기 스위칭 소자의 도통을 제어하는 복수의 주사 라인; 상기 화소 회로의 열에 대응하여 배치되고, 상기 화소 데이터를 전파시키는 복수의 신호 라인; 및 상기 화소 회로의 스위칭 소자를 상기 복수의 주사 회로에 도통시키기 위한 주사 펄스를 출력하는 구동회로를 포함하는 표시장치의 구동방법으로서,

상기 복수의 주사 라인의 각 주사 라인 중간에서 전파된 주사 펄스의 파형을 정형하는 단계를 포함하는 것을 특징으로 하는 표시장치의 구동방법.
복수 열의 매트릭스를 형성하도록 배치되고, 화소 데이터가 스위칭 소자를 통해 기록되는, 복수의 화소 회로를 포함하는 화소부; 상기 화소 회로의 행에 대응하여 배치되고, 상기 스위칭 소자의 도통을 제어하는 복수의 주사 라인; 상기 화소 회로의 열에 대응하여 배치되고, 상기 화소 데이터를 전파시키는 복수의 신호 라인; 및 상기 화소 회로의 스위칭 소자를 상기 복수의 주사 회로에 도통시키기 위한 주사 펄스를 출력하는 구동회로를 포함하는 표시장치의 구동방법으로서,

상기 신호 라인에 평행한 배선을 통해 인에이블 신호를 공급하여 상기 인에이블 신호에 따라 파형 정형 동작의 시작을 제어하는 단계; 및

상기 복수의 주사 라인의 각 주사 라인 중간에 전파된 주사 펄스의 파형을 정형하는 단계를 포함하는 것을 특징으로 하는 표시장치의 구동방법.
표시장치를 포함하는 전자기기로서,

상기 표시장치는,

복수 열의 매트릭스를 형성하도록 배치되고, 화소 데이터가 스위칭 소자를 통해 기록되는, 복수의 화소 회로를 포함하는 화소부;

상기 화소 회로의 행에 대응하여 배치되고, 상기 스위칭 소자의 도통을 제어하는 복수의 주사 라인;

상기 화소 회로의 열에 대응하여 배치되고, 상기 화소 데이터를 전파시키는 복수의 신호 라인;

상기 화소 회로의 스위칭 소자를 상기 복수의 주사 회로에 도통시키기 위한 주사 펄스를 출력하는 구동회로; 및

각 주사 라인의 배선에 배치되어 상기 주사 라인에 전파된 주사 펄스의 파형 정형을 수행하는 파형 정형 회로를 포함하는 것을 특징으로 하는 전자기기.
제15항에 있어서,

상기 파형 정형 회로는 인에이블 신호에 따라 동작 시작의 제어가 가능하고, 상기 표시장치는 상기 신호 라인과 평행하게 형성된 상기 인에이블 신호용 공급 라인의 배선을 더 포함하며, 상기 파형 정형 회로는 입력 신호에 대하여 정논리의 출력 신호를 형성하는 것을 특징으로 하는 전자기기.