JP2012185339A - 液晶表示素子 - Google Patents

Abstract

【課題】絵柄によって動作中の配線容量が変化することに起因する疑似信号の発生を抑圧し、表示品質を向上させる。
【解決手段】液晶表示素子１０は、バッファアンプ１１が制御信号用配線Ｓ+とスイッチングトランジスタＴｒ５のゲートとの間に接続され、バッファアンプ１２が制御信号用配線Ｓ-とスイッチングトランジスタＴｒ６のゲートとの間に接続されている。このため、画面全体で一様な中間階調（グレー）の画像を表示する場合と、中間階調の画面内に四角の白いボックスで表示される画像を表示する場合とで、トランジスタＴｒ５、Ｔｒ６のドレインに印加される保持容量Ｃs1、Ｃs2の保持電圧が異なったとしても、それが配線Ｓ+、Ｓ-に反映されることがない。
【選択図】図１

Description

本発明は液晶表示素子に係り、特に画像データをランプ信号を用いてデジタル−アナログ変換（ＤＡ変換）して得られた正極性信号電圧と負極性信号電圧とをそれぞれ２つの保持容量に別々にサンプリング保持し、それら２つの保持容量の正極性及び負極性の各保持電圧を交互に画素電極に印加する構成の画素を備えたアクティブマトリクス型の液晶表示素子に関する。

近年、プロジェクタ装置やプロジェクションテレビには画像を投影するための中心部品としてＬＣＯＳ（Liquid Crystal on Silicon）型の液晶表示装置が多く用いられている。このＬＣＯＳ型の液晶表示装置は、透明電極、液晶層、マトリクス状に配置された光反射性を有する画素電極、及びシリコン基板上に液晶駆動回路が形成された液晶駆動素子などが重なった構造を有している。

この液晶表示装置では、アナログ映像信号を入力して液晶表示素子を駆動するため、連続して光透過率を制御でき、良好な階調特性が得られる。一方、デジタル信号処理技術の進展と共に液晶駆動素子の外部回路のデジタル化が進んでいる。それに伴い、映像信号としてデジタル信号を液晶駆動回路に入力し、液晶駆動回路側でデジタル映像信号をＤＡ変換してアナログ映像信号として液晶表示素子に供給するようにした方がシステム全体として好都合である。

そこで、本出願人は先に、２本のデータ線（列信号線）を一組とする複数組のデータ線と、複数本のゲート線（行走査線）との各交差部にそれぞれ画素をマトリクス状に配置し、それらの各画素においてデジタル映像信号をランプ信号を用いてＤＡ変換して得られる正極性映像信号と負極性映像信号とを２つの保持容量に別々にサンプリング保持した後、それらの保持電圧を交互に画素電極に印加して液晶表示素子を交流駆動する液晶表示装置を提案した（例えば、特許文献１参照）。

この特許文献１記載の液晶表示装置では、正極性用ビデオスイッチと負極性用ビデオスイッチとを一組とするビデオスイッチが、１ラインの複数の画素の各画素毎に組単位に設けられると共に、各組の正極性用ビデオスイッチが一組のデータ線の一方のデータ線を介して各画素に接続され、負極性用ビデオスイッチが他方のデータ線を介して各画素に接続されている。

また、１水平走査期間（１Ｈ）内で最小階調（黒レベル）から最大階調（白レベル）まで単調的にレベル増加する図６（Ａ）に示す１Ｈ周期の正極性ランプ信号Ref_Ramp(+)と、上記正極性ランプ信号Ref_Ramp(+)に対し反転関係にあり、かつ、１Ｈ内で最小階調（黒レベル）から最大階調（白レベル）まで単調的にレベル減少する図６（Ｂ）に示す１Ｈ周期の負極性ランプ信号Ref_Ramp(-)とを、各組の上記正極性用ビデオスイッチと負極性用ビデオスイッチにそれぞれ共通に供給する。各組の上記正極性用ビデオスイッチと負極性用ビデオスイッチとは、各水平走査期間の開始毎に同時にオンとされる。

そして、正極性ランプ信号Ref_Ramp(+)及び負極性ランプ信号Ref_Ramp(-)に同期したクロックをカウントするカウンタから最小階調の階調値から最大階調の階調値まで１Ｈ周期で値が変化する基準階調データを出力させ、その基準階調データとラインバッファにラッチされているデジタル映像信号の１ラインの画素値とをコンパレータにおいて画素単位で比較し、基準階調データと画素値とが一致した時コンパレータから出力される一致パルスによりその画素に対応する同じ組の正極性用ビデオスイッチと負極性用ビデオスイッチとを同時にオフとし、このときの正極性ランプ信号Ref_Ramp(+)及び負極性ランプ信号Ref_Ramp(-)の電圧をオフとされた正極性用ビデオスイッチと負極性用ビデオスイッチにゲート線を介して接続された画素に保持することでアナログ映像信号への変換が行われる。

各画素内の正極性用保持容量と負極性用保持容量とは、上記のビデオスイッチのオフ時の正極性ランプ信号Ref_Ramp(+)及び負極性ランプ信号Ref_Ramp(-)の電圧をサンプリング保持し、それらの保持電圧を交互に液晶表示素子の画素電極に印加することで液晶表示素子を交流駆動する。

この液晶表示装置は、画素電極に印加する電圧を２つの保持容量に１フレーム期間それぞれ保持しておくことができるので、液晶表示素子の交流駆動周波数は、垂直走査周波数によらず、画素回路での反転制御周期で自由に設定することができる。これにより、この液晶表示装置によれば、交流駆動周波数を垂直走査周波数よりも極めて高く設定でき、それにより従来に比べて焼き付きを防止でき、信頼性や安定性、シミなどの表示品位低下を防止でき、更にデジタルのパルス幅変調（ＰＷＭ）方式より階調を正しく表現できるなどの特長が得られる。

特開２００９−２２３２８９号公報

しかしながら、この液晶表示装置では、上記のような特長を有する反面、デジタル映像信号の画素値に応じたランプ信号の電圧をビデオスイッチをオフとしてデータ線にサンプルホールドして画素に供給する方式であり、ランプ信号線に接続されるビデオスイッチのうちオフとされるビデオスイッチの数が入力デジタル映像信号の絵柄によって変動することにより、データ線となるアルミニウム配線による寄生抵抗と、ビデオスイッチ後の画素部の負荷容量が変動して基準となるランプ信号波形が変動する。例えば、一様な中間階調（グレー）画面を表示する場合、図６（Ａ）、（Ｂ）に示すランプ信号のグレーの階調レベルIa、Ibで１ラインの複数の画素にそれぞれ対応して設けられた複数のビデオスイッチの全てが一斉にオフとなり、負荷容量が短時間で大きく変化し、この影響でランプ信号波形が変動する。

また、画素内の正極性用保持容量の保持電圧と負極性用保持容量の保持電圧とは、２つのスイッチングトランジスタを別々に介して画素電極に印加される構成であるため、絵柄に応じた保持電圧の大小によって２つのスイッチングトランジスタに入力されるスイッチング信号の前縁の傾斜が変化して疑似信号が発生し、表示画像の品質に問題が発生する場合がある。

ここで、１ラインの各画素内の正極性用保持容量の保持電圧を画素電極に印加する正極性用スイッチングトランジスタはそれぞれのゲートに印加される同じ第１の制御信号によりスイッチング制御され、負極性用保持容量の保持電圧を画素電極に印加する負極性用スイッチングトランジスタはそれぞれのゲートに印加される同じ第２の制御信号によりスイッチング制御される。第１の制御信号のローレベル期間オフとされる正極性用スイッチングトランジスタは、画面全体で一様な中間階調（グレー）の画像を表示する場合、正極性用保持容量の保持電圧が図６（Ａ）にIaで示す中間レベルであるため、第１の制御信号の立下りは図７に実線IIIで示すように比較的傾斜が緩やかである。これは、負極性用保持容量の保持電圧を画素電極に印加する負極性用スイッチングトランジスタをスイッチング制御する第２の制御信号も同様である。

一方、中間階調の画面内に四角の白いボックスで表示される画像を表示する場合は、その白いボックスの画像の正極性用保持容量の保持電圧は図６（Ａ）にIIaで示すＶddに近い高電圧となるため、正極性用スイッチングトランジスタは一様な中間階調（グレー）画面を表示する場合に比べて速いタイミングでオフとなるため、同じ１ラインの各画素内の正極性用スイッチングトランジスタのゲート容量の総和が小さくなり、第１の制御信号の立下りが図７に点線IVで示すように全グレー表示のときに比較して急峻になる。第１の制御信号の立下りが急峻になると、その分フィードスルーによる電圧変動が大きくなり画素電極電圧が小さくなる現象が発生する。これは黒ボックス時の第２の制御信号の場合も同様である。従って、中間階調の画面内に四角の白いボックスで表示される画像を表示する場合は、画面全体が中間階調（グレー）の画像を表示する場合に比較して、画素電極電圧が小さくなりその分暗くなるためそれが表示画像に反映されてしまう。

本発明は上記の点に鑑みなされたもので、絵柄によって動作中の配線容量が変化することに起因する疑似信号の発生を抑圧し、表示品質を向上させた液晶表示素子を提供することを目的とする。

上記の目的を達成するため、本発明の液晶表示素子は、２本のデータ線を一組とする複数組のデータ線と複数本のゲート線とがそれぞれ交差する交差部に複数の画素が設けられ、複数の画素のそれぞれが、
対向する画素電極と共通電極との間に液晶層が挟持された表示素子と、入力画像データの画素値と単調的に水平走査周期で値が変化する基準階調データが示す階調値とが一致した時に、一組の２本のデータ線のうち一方のデータ線を介して供給される基準階調データと同期して水平走査周期内で最小階調値を示す電圧から最大階調値を示す電圧まで単調的にレベル増加する正極性用ランプ信号の電圧をサンプリングして一定期間第１の保持容量に保持する第１のサンプリング及び保持手段と、入力画像データの画素値と基準階調データが示す階調値とが一致した時に、一組の２本のデータ線のうち他方のデータ線を介して供給される基準階調データと同期して水平走査周期内で最小階調値を示す電圧から最大階調値を示す電圧まで単調的にレベル減少する、正極性用ランプ信号とは逆極性の負極性用ランプ信号の電圧をサンプリングして一定期間第２の保持容量に保持する第２のサンプリング及び保持手段と、第１の配線を介して供給される第１の制御信号によりオンに制御されて第１の保持容量の第１の保持電圧を画素電極に印加する第１のスイッチングトランジスタと、第２の配線を介して供給される第２の制御信号によりオンに制御されて第２の保持容量の第２の保持電圧を画素電極に印加する第２のスイッチングトランジスタとを、垂直走査周期よりも短い所定の周期で交互にオンとする保持電圧読み出し手段と、第１の配線と第１のスイッチングトランジスタとの間に接続されて第１の制御信号を第１のスイッチングトランジスタに供給する第１のバッファ回路と、第２の配線と第２のスイッチングトランジスタとの間に接続されて第２の制御信号を第２のスイッチングトランジスタに供給する第２のバッファ回路とを備えることを特徴とする。

また、上記の目的を達成するため、本発明の液晶表示素子は、第１及び第２のバッファ回路は、それぞれインバータであることを特徴とする。

また、上記の目的を達成するため、本発明の液晶表示素子は、第１のバッファ回路は、第１の配線に接続されている同じ１ラインの複数の画素のうち２以上の設定した数の画素内の第１のスイッチングトランジスタと第１の配線との間に共通に接続され、第２のバッファ回路は、第２の配線に接続されている同じ１ラインの複数の画素のうち２以上の設定した数の画素内の第２のスイッチングトランジスタと第２の配線との間に共通に接続されていることを特徴とする。

本発明によれば、絵柄によって動作中の配線容量が変化することに起因する疑似信号の発生を抑圧し、絵柄によって表示画像が変化することを防止し、表示品質を向上することができる。

本発明の液晶表示素子の第１の実施の形態の回路図である。 本発明の液晶表示素子を備える液晶表示装置の一例の構成図である。 図２の液晶表示装置の交流駆動制御の概要の説明用タイミングチャートである。 本発明の液晶表示素子の第２の実施の形態の回路図である。 図４の動作説明用タイミングチャートである。 液晶表示装置で使用するランプ信号波形を示す図である。 従来の液晶表示素子の課題を説明する信号波形図である。

次に、本発明の実施の形態について図面を参照して説明する。

（第１の実施の形態）
図１は、本発明になる液晶表示素子の第１の実施の形態の回路図、図２は、本発明になる液晶表示素子を備える液晶表示装置の一例の構成図を示す。

本発明になる液晶表示素子を備える液晶表示装置は、図２に１００で示すように、シフトレジスタ回路１０１、１ラインラッチ回路１０２、コンパレータ１０３、階調カウンタ１０４、アナログスイッチであるビデオスイッチ１０５、２本のデータ線（列信号線）を一組とするｍ組（ｍは１ラインの画素数）のデータ線（Ｄ1+〜Ｄm+）及び（Ｄ1-〜Ｄm-）と、ｎ本（ｎは垂直方向の画素数）のゲート線（行走査線）Ｇ1〜Ｇnとの各交差部にそれぞれ配置された全部でｍ×ｎ個の画素１０６、タイミング発生器１０７、極性切り替え制御回路１０８、及び垂直シフトレジスタ１０９を含む構成とされている。

シフトレジスタ回路１０１、１ラインラッチ回路１０２、コンパレータ１０３、及び階調カウンタ１０４は、水平ドライバ回路を構成している。なお、コンパレータ１０３は、図１では図示の簡単のために一つのブロックで示しているが、実際には各画素列毎に設けられている。ビデオスイッチ１０５は、各画素列毎に正極性用及び負極性用の２つ１組のサンプリング用ビデオスイッチが配置された構成である。極性切り替え制御回路１０８は、タイミング発生器１０７からのタイミング信号に基づいて、配線Ｓ+に正極性ゲート制御信号、配線Ｓ-に負極性ゲート制御信号、配線Ｂに負荷特性制御信号をそれぞれ出力する。垂直シフトレジスタ１０９は、行走査線Ｇ１〜Ｇｎに対して行選択信号を１水平走査周期で順次出力して、行走査線Ｇ１〜Ｇｎを１水平走査周期で各行走査線単位で順次選択する。

この液晶表示装置１００の基本的な構成は特許文献１に記載の液晶表示装置と同様であるが、各画素１０６が図１に示す本実施形態の液晶表示素子１０である点に特徴がある。

まず、液晶表示装置１００の概略動作について説明する。水平同期信号に同期した、複数ビットの画素データ（DATA）が時系列的に合成されたデジタル映像信号は、シフトレジスタ回路１０１で１ライン分のデータとして順次展開され、１ライン分の展開が終了した時点で、１ラインラッチ回路１０２でラッチされる。１ラインラッチ回路１０２は、シフトレジスタ回路１０１から出力される１ライン期間の画素データDATAを保持した後、各画素列のコンパレータ１０３の第１のデータ入力部に供給する。

階調カウンタ１０４は、水平同期信号に同期したクロックCount-CKをカウントして、階調値が１水平走査期間（１Ｈ）内で最小値から最大値まで一巡するカウント値（基準階調データ）Ｃ-outを水平走査期間毎に出力し、各画素列のコンパレータ１０３の第２のデータ入力部に供給する。コンパレータ１０３は、第１のデータ入力部の入力画素データDATAの値と第２のデータ入力部の入力基準階調データＣ-outの値（階調値）とを比較し、両者の値が一致したタイミングで一致パルスを生成して出力する。

ビデオスイッチ１０５を構成する正極性用及び負極性用の２つ１組のサンプリング用ビデオスイッチのうち、正極性用のサンプリング用ビデオスイッチは、入力側共通配線に図示しないランプ信号発生器から正極性用ランプ信号である基準ランプ電圧Ref_Ramp(+)が印加される。一方、負極性用のサンプリング用ビデオスイッチは、入力側共通配線に図示しないランプ信号発生器から負極性用ランプ信号である基準ランプ電圧Ref_Ramp(-)が印加される。

前述したように、上記の基準ランプ電圧Ref_Ramp(+)及びRef_Ramp(-)のうち、Ref_Ramp(+)は、図６（Ａ）に示したように１Ｈ内で映像の黒レベルから白レベルにレベルが単調的に増加する方向に変化する１Ｈ周期の正極性掃引信号である。一方、上記の基準ランプ電圧Ref_Ramp(-)は、図６（Ｂ）に示したように１Ｈ内で映像の黒レベルから白レベルにレベルが単調的に減少する方向に変化する１Ｈ周期の負極性掃引信号である。従って、基準ランプ電圧Ref_Ramp(+)とRef_Ramp(-)は、所定の基準電位について反転関係となっている。

ｍ組のビデオスイッチ１０５は、SW-Start信号を受け、各水平走査期間の開始時点で同時にオンとなった後、対応する画素のコンパレータ１０３から一致パルスを受けた時点でオフに移行するように画素単位に開閉制御される。正極性用及び負極性用の２つ１組のサンプリング用ビデオスイッチが、上記一致パルスを受けて同時にオフした時点の基準ランプ電圧Ref_Ramp(+)とRef_Ramp(-)の対応レベルが同時にサンプリングされて、それぞれ前述した正極性映像信号、負極性映像信号として、その画素列の画素データ線Di+、Di-に出力される。この時点の基準ランプ電圧レベルは、画素データDATAをデジタル−アナログ変換して得られたアナログ電圧である。

ｍ組のビデオスイッチ１０５は、各水平走査期間の開始毎にすべてが同時にオンとされるが、オフになるタイミング、すなわち基準ランプ電圧をサンプル・ホールドするタイミングはそのときに表示しようとする絵柄によって対応して設けられた画素毎に異なり、すべて同時の時もあれば別々のときもある。オフになる順序も固定されているわけではなく、絵柄によってその都度オフの順番は異なる。このような液晶表示装置１００では、ランプ信号を用いたＤＡ変換方式の動作により直線性が良いなどの特長がある。

次に、図１中の画素１０６を構成する本実施の形態の液晶表示素子１０について説明する。液晶表示素子１０は、正極性の映像信号及び負極性の映像信号を書き込むための画素選択トランジスタＴｒ１及びＴｒ２と、各々の極性の映像信号電圧を並列的に保持する独立した２つの保持容量Ｃs1及びＣs2と、トランジスタＴｒ３〜Ｔｒ７と、バッファ回路の一例としてのバッファアンプ１１及び１２と、表示素子ＬＣとからなる。なお、トランジスタＴｒ１〜Ｔｒ７は、ここではすべてＮチャンネル電界効果トランジスタ（ＦＥＴ）であるが、これに限定されるものではない。表示素子ＬＣは、互いに対向して配置された画素電極ＰＥと共通電極ＣＥとの間に液晶層（表示体）ＬＣＭが挟持された周知の構造である。トランジスタＴｒ３とＴｒ７、及びトランジスタＴｒ４とＴｒ７は、それぞれ所謂ソースフォロワ・バッファであり、トランジスタＴｒ３、Ｔｒ４が信号入力トランジスタ、トランジスタＴｒ７が定電流源負荷として機能する。トランジスタＴｒ７は極性切り替えスイッチングトランジスタＴｒ５、Ｔｒ６の後段、すなわち画素電極ＰＥノードに配置され、正極性、負極性のソースフォロワ・バッファ双方の負荷として共通に機能する構成となっている。ＭＯＳトランジスタのソースフォロワ・バッファの入力抵抗はほぼ無限大で、保持容量Ｃs1及びＣs2の蓄積電荷はリークすることなく、１垂直走査期間後に信号が新たに書き込まれるまで保持される。

また、トランジスタＴｒ５、Ｔｒ６は、バッファアンプ１１、１２の出力端子と、画素電極ＰＥ間とを接続する。画素電極ＰＥに対してバッファアンプ１１、１２の出力の導通・非導通を個別に制御することが可能な構成となっている。

また、画素部データ線は、各画素について正極性用データ線Ｄi+、負極性用データ線Ｄi-（ただし、ｉは１〜ｍのうちの任意の自然数）の２本一組で構成され、図示しないデータ線駆動回路でサンプリングされた互いに極性の異なる映像信号が供給される。画素選択トランジスタＴｒ１、Ｔｒ２の各ドレイン端子は各々正極性用データ線Ｄi+、負極性用データ線Ｄi-に接続され、各ゲート端子は同一行について行走査線（ゲート線）Ｇjに接続されている。また、配線ＢがトランジスタＴｒ７のゲートに接続されている。また、配線Ｓ+、Ｓ-はゲート制御信号用の配線で、それぞれバッファアンプ１１、１２を通してトランジスタＴｒ５、Ｔｒ６のゲートに別々に接続されている。更に、行走査線Ｇjが同じ行の複数の画素のトランジスタＴｒ１及びＴｒ２にそれぞれ共通接続されている。

次に、この液晶表示素子１０の交流駆動制御の概要について図３のタイミングチャートと共に説明する。図３（Ａ）は、垂直同期信号ＶＤを示し、図３（Ｂ）は、図１の液晶表示素子１０におけるトランジスタＴｒ７のゲートに印加される配線Ｂの負荷特性制御信号を示す。また、図３（Ｃ）は、上記液晶表示素子１０における正極性側駆動電圧を転送するスイッチングトランジスタＴｒ５のゲートに印加される配線Ｓ+のゲート制御信号、同図（Ｄ）は、上記液晶表示素子１０における負極性側駆動電圧を転送するスイッチングトランジスタＴｒ６のゲートに印加される配線Ｓ-のゲート制御信号の各信号波形を示す。

図１において、図３（Ｃ）に示す配線Ｓ+のゲート制御信号がハイレベルの期間、正極性側スイッチングトランジスタＴｒ５がオンとなり、この期間に配線Ｂに供給される負荷特性制御信号を図３（Ｂ）に示すようにハイレベルとすると、ソースフォロワ・バッファがアクティブとなり、画素電極ＰＥノードが正極性の映像信号レベルに充電される。画素電極ＰＥの電位が完全に充電された状態となった時点で、配線Ｂの負荷特性制御信号をローレベルとし、かつ、そのとき配線Ｓ+のゲート制御信号もローレベルに切り替えると、画素電極ＰＥはフローティングとなり、液晶容量に正極性駆動電圧が保持される。

一方、図３（Ｄ）に示す配線Ｓ-のゲート制御信号がハイレベルの期間、負極性側スイッチングトランジスタＴｒ６がオンとなり、この期間に配線Ｂに供給される負荷特性制御信号を同図（Ｂ）に示すようにハイレベルとすると、ソースフォロワ・バッファがアクティブとなり、画素電極ＰＥノードが負極性の映像信号レベルに充電される。画素電極ＰＥの電位が完全に充電された状態となった時点で、配線Ｂの負荷特性制御信号をローレベルとし、かつ、そのとき配線Ｓ-のゲート制御信号もローレベルに切り替えると、画素電極ＰＥはフローティングとなり、液晶容量に負極性駆動電圧が保持される。

以下、上記のスイッチングトランジスタＴｒ５及びＴｒ６を交互にオンとするスイッチングに同期して、配線Ｂの負荷特性制御信号によりトランジスタＴｒ７を間欠的にアクティブとする動作を繰り返すことで、表示素子ＬＣの画素電極ＰＥには正極性と負極性の各映像信号で交流化された駆動電圧ＶＰＥが図３（Ｅ）に示すように印加される。液晶表示素子１０は保持電荷を直接画素電極ＰＥに転送するのではなく、ソースフォロワ・バッファを介して電圧を供給する構成のため、正負極性での繰り返し充放電を行っても電荷の中和の問題はなく、電圧レベルの減衰がない駆動が実現できる。

また、図３（Ｆ）に示すＶcomは、液晶表示装置の対向基板に形成した共通電極ＣＥに印加する電圧を表している。液晶層ＬＣＭの実質的な交流駆動電圧は、この共通電極ＣＥの印加電圧Ｖcomと画素電極ＰＥの印加電圧との差電圧である。図３（Ｆ）に示すように、共通電極ＣＥの印加電圧Ｖcomは、画素電極電位の反転基準レベルＶcとほぼ等しい基準レベルに対して、画素極性切り替えと同期して反転されている。これにより、共通電極ＣＥの印加電圧Ｖcomと画素電極ＰＥの印加電圧との電位差の絶対値が常に同一となり、液晶層ＬＣＭには図３（Ｇ）に示すような直流成分の無い交流電圧ＶＬＣが印加される。このように、液晶表示素子１０では、共通電極ＣＥの印加電圧を画素電極ＰＥと逆相で切り替えることによって、画素電極ＰＥ側に供給する電圧の振幅を小さくすることができるため、駆動回路側のトランジスタ耐圧や消費電力を低減できる。

また、保持容量Ｃs1、Ｃs2にそれぞれサンプリング保持された正極性、負極性の各映像信号電圧（具体的には基準ランプ電圧Ref_Ramp(+)とRef_Ramp(-)の電圧）は、高入力抵抗のソースフォロワ回路であるトランジスタＴｒ３、Ｔｒ４を介して読み出され、図３（Ｃ）、（Ｄ）に示したように配線Ｓ+、Ｓ-に交互に供給されるゲート制御信号によりオンとされるスイッチングトランジスタＴｒ５、Ｔｒ６により交互に選択されて画素電極ＰＥに正極性、負極性に反転する図３（Ｅ）に示した駆動電圧ＶＰＥとして印加される。この図１に示した液晶表示素子１０は、１垂直走査期間（１フレーム）に１度、保持容量Ｃs1、Ｃs2に正極性、負極性の各映像信号電圧を書き込んでしまえば、次のフレームの映像信号電圧が保持されるまでの１フレーム期間、何回でも保持容量Ｃs1、Ｃs2から映像信号電圧を読み出し、トランジスタＴｒ５、Ｔｒ６を交互に切り替えて表示素子ＬＣを交流駆動できる。従って、液晶表示素子１０は、映像信号の書き込み周期とは独立に垂直走査周波数の制約のない、高い駆動周波数で表示素子ＬＣを交流駆動することができる。

以上の動作は前述した特許文献１の画素の動作と同様であるが、本実施の形態では、特許文献１に記載した画素の構成に加えて、バッファアンプ１１及び１２を設けているため、疑似信号の発生を抑制し、表示品質を向上させることができる。以下、このことについて説明する。

従来は画面全体で一様な中間階調（グレー）の画像を表示する場合と、中間階調の画面内に四角の白いボックスで表示される画像を表示する場合とでは、正極性用保持容量（図１のＣs1に相当）の保持電圧が異なるために、配線Ｓ+に接続される寄生容量が異なってしまい、それにより図７に示したように配線Ｓ+のゲート制御信号の立下りの傾斜が異なる波形となっていた（これは、全グレーと黒ボックス時の配線Ｓ-のゲート制御信号も同様）。この立下りの傾斜が異なるゲート制御信号の波形のため、トランジスタＴｒ５のフィードスルーによる電圧変動が異なり、それが画像に現れる結果となっていた。

これに対し、本実施の形態の液晶表示素子１０では、バッファアンプ１１が配線Ｓ+とトランジスタＴｒ５のゲートとの間に接続されているため、画面全体で一様な中間階調（グレー）の画像を表示する場合と、中間階調の画面内に四角の白ボックスで表示される画像を表示する場合とで、トランジスタＴｒ５のドレインに印加される正極性用保持容量Ｃs1の保持電圧が異なったとしても、それが配線Ｓ+に反映されることがない。

同様に、本実施の形態の液晶表示素子１０では、バッファアンプ１２が配線Ｓ-とトランジスタＴｒ６のゲートとの間に接続されているため、画面全体で一様な中間階調（グレー）の画像を表示する場合と、中間階調の画面内に四角の黒ボックスで表示される画像を表示する場合とで、トランジスタＴｒ６のドレインに印加される負極性用保持容量Ｃs2の保持電圧が異なったとしても、それが配線Ｓ-に反映されることがない。

従って、本実施の形態の液晶表示素子１０によれば、画面全体で一様な中間階調（グレー）の画像を表示する場合と、中間階調の画面内に四角の白いボックスで表示される画像を表示する場合のいずれの場合も、配線Ｓ+、Ｓ-の各ゲート制御信号はその立下りの傾斜が同じ波形となる。従って、本実施の形態の液晶表示素子１０によれば、画面全体で一様な中間階調（グレー）の画像を表示する場合と、中間階調の画面内に四角の白いボックスで表示される画像における中間階調の画像を表示する場合のいずれにおいても、画素電極ＰＥの印加電圧は中間階調（グレー）の画像を表示する同じ電圧となり、トランジスタＴｒ５、Ｔｒ６のフィードスルーによる電圧変動による表示画像への影響を受けないようにできる。すなわち、本実施の形態の液晶表示素子１０によれば、絵柄によって動作中の配線容量が変化することに起因する疑似信号の発生を抑圧し、絵柄によって表示画像が変化することを防止し、表示品質を向上することができる。

（第２の実施の形態）
次に、本発明の第２の実施の形態について説明する。

図４は、本発明になる液晶表示素子の第２の実施の形態の回路図を示す。同図中、図１と同一構成部分には同一符号を付し、その説明を省略する。図４に示す本実施の形態の液晶表示素子２０は、第１の実施の形態の液晶表示素子１０と同様に、図２に示した液晶表示装置１００における画素１０６として用いることができる液晶表示素子であり、バッファアンプ１１、１２の代わりに、バッファ回路としてインバータを用いた点に特徴がある。

すなわち、図４において、互いにドレイン同士とゲート同士とが接続されたＰチャンネルＭＯＳ型電界効果トランジスタ（以下、ＰＭＯＳトランジスタという）Ｔｒ８とＮチャンネルＭＯＳ型電界効果トランジスタ（以下、ＮＭＯＳトランジスタという）Ｔｒ９とは第１のＣＭＯＳインバータを構成しており、ＰＭＯＳトランジスタＴｒ８のゲートとＮＭＯトランジスタＴｒ９のゲートとはそれぞれ配線Ｓ+に接続され、ＰＭＯＳトランジスタＴｒ８のドレインとＮＭＯトランジスタＴｒ９のドレインとはそれぞれスイッチングトランジスタＴｒ５のゲートに接続されている。

また、互いにドレイン同士とゲート同士とが接続されたＰＭＯＳトランジスタＴｒ１０とＮＭＯＳトランジスタＴｒ１１とは第２のＣＭＯＳインバータを構成しており、ＰＭＯＳトランジスタＴｒ１０のゲートとＮＭＯトランジスタＴｒ１１のゲートとはそれぞれ配線Ｓ-に接続され、ＰＭＯＳトランジスタＴｒ１０のドレインとＮＭＯトランジスタＴｒ１１のドレインとはそれぞれスイッチングトランジスタＴｒ６のゲートに接続されている。

次に、本実施の形態の動作について、図５のタイミングチャートと共に説明する。なお、図５（Ａ）、（Ｂ）、（Ｅ）、（Ｆ）、（Ｇ）は、図３（Ａ）、（Ｂ）、（Ｅ）、（Ｆ）、（Ｇ）と同じ信号波形であり、その説明を省略する。一方、図５（Ｃ）、（Ｄ）に示す配線Ｓ+、Ｓ-のゲート制御信号はＣＭＯＳインバータにより反転されるため、図３（Ｃ）、（Ｄ）に示した配線Ｓ+、Ｓ-のゲート制御信号の逆極性の信号となっている。

図４において、配線Ｓ+を介して入力される図５（Ｃ）に示す正極性用ゲート制御信号がローレベルになると、そのローレベル期間は第１のＣＭＯＳインバータを構成するＰＭＯＳトランジスタＴｒ８及びＮＭＯＳトランジスタＴｒ９のうちＴｒ８のみがオンとなり、それによりトランジスタＴｒ５のゲートにＶｄｄに近いハイレベルの信号が印加されるため、トランジスタＴｒ５がオンとされる。トランジスタＴｒ５がオンとなると、正極性用保持容量Ｃs1に保持されていた正極性信号電圧がソースフォロワトランジスタＴｒ３及びスイッチングトランジスタＴｒ５を通して画素電極ＰＥに印加される。その後、図５（Ｃ）に示す正極性用ゲート制御信号がハイレベルになると、第１のＣＭＯＳインバータを構成するＰＭＯＳトランジスタＴｒ８及びＮＭＯＳトランジスタＴｒ９のうちＴｒ９のみがオンとなり、それによりトランジスタＴｒ５のゲートにＧＮＤ電圧に近いローレベルの信号が印加されるため、トランジスタＴｒ５がオフとされ、正極性信号電圧の画素電極ＰＥへの印加が遮断される。

続いて、配線Ｓ-を介して入力される図５（Ｄ）に示す負極性用ゲート制御信号がローレベルになり、そのローレベル期間、第２のＣＭＯＳインバータを構成するＰＭＯＳトランジスタＴｒ１０及びＮＭＯＳトランジスタＴｒ１１のうちＴｒ１０のみがオンとなり、それによりトランジスタＴｒ６のゲートにＶｄｄに近いハイレベルの信号が印加されるため、トランジスタＴｒ６がオンとされる。トランジスタＴｒ６がオンとなると、負極性用保持容量Ｃs2に保持されていた負極性信号電圧がソースフォロワトランジスタＴｒ４及びスイッチングトランジスタＴｒ６を通して画素電極ＰＥに印加される。その後、図５（Ｄ）に示す負極性用ゲート制御信号がハイレベルになると、第２のＣＭＯＳインバータを構成するＰＭＯＳトランジスタＴｒ１０及びＮＭＯＳトランジスタＴｒ１１のうちＴｒ１０のみがオンとなり、それによりトランジスタＴｒ６のゲートにＧＮＤ電圧に近いローレベルの信号が印加されるため、トランジスタＴｒ６がオフとされ、負極性信号電圧の画素電極ＰＥへの印加が遮断される。

本実施の形態の液晶表示素子２０は、配線Ｓ+、Ｓ-とトランジスタＴｒ５、Ｔｒ６のゲートとの間に、バッファアンプ１１、１２の代わりにＣＭＯＳインバータを接続する構成としており、ＣＭＯＳインバータもバッファアンプ１１、１２と同様にトランジスタＴｒ５、Ｔｒ６の状態を配線Ｓ+、Ｓ-に反映させることがないので、第１の実施の形態の液晶表示素子１０と同様に、保持容量Ｃs1、Ｃs2から配線Ｓ+、Ｓ-への影響を遮断することができ、絵柄によって表示画像が変化することを防止できる。

なお、第１の実施の形態の液晶表示素子１０ではバッファアンプ１１及び１２を設けているが、バッファアンプ１１及び１２を構成するには多数のトランジスタが必要になり、スペースが限られている画素内に配置するのは不利である。これに対し、本実施の形態の液晶表示素子２０で設けている第１及び第２のＣＭＯＳインバータはそれぞれ２個のトランジスタで構成できるので、画素内への配置がバッファアンプ１１及び１２を設ける場合に比べて容易である。

なお、本発明は以上の実施の形態に限定されるものではなく、例えば、図４の第１及び第２のＣＭＯＳインバータを同一の配線Ｓ+、Ｓ-に接続されている水平方向に隣接する複数の画素（例えば２画素）で共有することもできる。この場合は、画素に追加する回路を第１及び第２の実施の形態に比べてより少なくすることができる。なお、水平方向に隣接する複数の画素でインバータを共有する構成とした場合も、以上の各実施の形態と同様に絵柄による表示画像の変化を防止することができる。

１０、２０ 液晶表示素子
１１、１２ バッファアンプ
１００ 液晶表示装置
１０３ コンパレータ
１０４ 階調カウンタ
１０５ ビデオスイッチ
１０６ 画素（液晶表示素子）
１０８ 極性切り替え制御回路
１０９ 垂直シフトレジスタ
Ｔｒ１、Ｔｒ２ 画素選択トランジスタ
Ｔｒ３、Ｔｒ４ ソースフォロワトランジスタ
Ｔｒ５、Ｔｒ６ スイッチング用トランジスタ
Ｔｒ７ 定電流負荷用トランジスタ
Ｔｒ８、Ｔｒ９ 第１のＣＭＯＳインバータを構成するトランジスタ
Ｔｒ１０、Ｔｒ１１ 第２のＣＭＯＳインバータを構成するトランジスタ
Ｄ1+〜Ｄm+、Ｄi+ 正極性用データ線（列信号線）
Ｄ1-〜Ｄm-、Ｄi- 負極性用データ線（列信号線）
Ｇ1〜Gn、Ｇj ゲート線（行走査線）
Ｓ+、Ｓ- ゲート制御信号用配線
ＬＣ 表示素子
ＰＥ 画素電極
ＣＥ 共通電極
ＬＣＭ 液晶層

Claims (3)

1. ２本のデータ線を一組とする複数組のデータ線と複数本のゲート線とがそれぞれ交差する交差部に複数の画素が設けられ、前記複数の画素のそれぞれが、
   対向する画素電極と共通電極との間に液晶層が挟持された表示素子と、
   入力画像データの画素値と単調的に水平走査周期で値が変化する基準階調データが示す階調値とが一致した時に、一組の前記２本のデータ線のうち一方のデータ線を介して供給される前記基準階調データと同期して水平走査周期内で最小階調値を示す電圧から最大階調値を示す電圧まで単調的にレベル増加する正極性用ランプ信号の電圧をサンプリングして一定期間第１の保持容量に保持する第１のサンプリング及び保持手段と、
   前記入力画像データの画素値と前記基準階調データが示す階調値とが一致した時に、一組の前記２本のデータ線のうち他方のデータ線を介して供給される前記基準階調データと同期して水平走査周期内で最小階調値を示す電圧から最大階調値を示す電圧まで単調的にレベル減少する、前記正極性用ランプ信号とは逆極性の負極性用ランプ信号の電圧をサンプリングして一定期間第２の保持容量に保持する第２のサンプリング及び保持手段と、
   第１の配線を介して供給される第１の制御信号によりオンに制御されて前記第１の保持容量の第１の保持電圧を前記画素電極に印加する第１のスイッチングトランジスタと、第２の配線を介して供給される第２の制御信号によりオンに制御されて前記第２の保持容量の第２の保持電圧を前記画素電極に印加する第２のスイッチングトランジスタとを、垂直走査周期よりも短い所定の周期で交互にオンとする保持電圧読み出し手段と、
   前記第１の配線と前記第１のスイッチングトランジスタとの間に接続されて前記第１の制御信号を前記第１のスイッチングトランジスタに供給する第１のバッファ回路と、
   前記第２の配線と前記第２のスイッチングトランジスタとの間に接続されて前記第２の制御信号を前記第２のスイッチングトランジスタに供給する第２のバッファ回路と
   を備えることを特徴とする液晶表示素子。
2. 前記第１及び第２のバッファ回路は、それぞれインバータであることを特徴とする請求項１記載の液晶表示素子。
3. 前記第１のバッファ回路は、前記第１の配線に接続されている同じ１ラインの複数の前記画素のうち２以上の設定した数の画素内の前記第１のスイッチングトランジスタと前記第１の配線との間に共通に接続され、前記第２のバッファ回路は、前記第２の配線に接続されている同じ１ラインの複数の前記画素のうち２以上の前記設定した数の画素内の前記第２のスイッチングトランジスタと前記第２の配線との間に共通に接続されていることを特徴とする請求項１又は２記載の液晶表示素子。

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