JP2009086402A - アクティブマトリクス回路基板および表示装置 - Google Patents
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Abstract
【課題】データ線の電位変動を抑制することで画像データの書き込みが確実に行え、回路規模が大幅に増大することがないアクティブマトリクス回路基板を提供する。
【解決手段】本発明のアクティブマトリクス回路基板1は、各画素2に、ゲート線4およびデータ線5に接続された画素スイッチング素子(駆動用TFT18)と、画素スイッチング素子に接続され、データ線および画素スイッチング素子を介して入力される画像データを記憶し、当該画像データを示す出力信号を出力するメモリ回路(SRAM19)と、メモリ回路と画素電極21との間に設けられ、メモリ回路からの出力信号に基づいて第1制御線11または第2制御線12のいずれか一方を画素電極21と電気的に接続するスイッチ回路20と、が備えられ、画素表示部3内に位置する各データ線5に、データ線5の電位を保持する電位保持手段(ラッチ回路33)が接続されている。
【選択図】図2
【解決手段】本発明のアクティブマトリクス回路基板1は、各画素2に、ゲート線4およびデータ線5に接続された画素スイッチング素子(駆動用TFT18)と、画素スイッチング素子に接続され、データ線および画素スイッチング素子を介して入力される画像データを記憶し、当該画像データを示す出力信号を出力するメモリ回路(SRAM19)と、メモリ回路と画素電極21との間に設けられ、メモリ回路からの出力信号に基づいて第1制御線11または第2制御線12のいずれか一方を画素電極21と電気的に接続するスイッチ回路20と、が備えられ、画素表示部3内に位置する各データ線5に、データ線5の電位を保持する電位保持手段(ラッチ回路33)が接続されている。
【選択図】図2
Description
本発明は、アクティブマトリクス回路基板および表示装置に関するものである。
表示装置を構成するアクティブマトリクス回路基板において、画素回路にSRAMを内蔵する方式は、キャパシタにより電位を保持するDRAM方式に比べて、定期的な書き込み動作(周辺ドライバの常時駆動)が不要であり、低消費電力化が可能である。特にSRAMを低温ポリシリコンTFTで構成した場合には低電圧での動作も可能であり、かつ、オフ電流が低減できるため、電気泳動ディスプレイと組み合わせるのに理想的な画素回路方式と言える。
なお、SRAM方式、DRAM方式の画素回路は、例えば、特許文献1に示されている。
なお、SRAM方式、DRAM方式の画素回路は、例えば、特許文献1に示されている。
ところで、表示装置の解像度を向上させるために各画素毎にデータ線を1本のみ備え、ドライバ部分のみで1mm以下といった狭額縁化、駆動回路の簡素化を図るためにデータ線駆動バッファを排した外部ICにより画素を直接駆動する方式が提案されている。この駆動方式を採用した場合、各データ線は通常、データ線毎に設けられたスイッチにより電気的に切断されている。そのため、各画素のゲート線(スキャン線)がハイレベルとなり、かつ、各データ線のスイッチが接続されている期間でのみ、画像データが書き込まれる。ところが、このような微小な期間ではデータ線の電位変動が大きく、電位が不安定なため、画像データの書き込みが確実に行えない虞がある。また、ゲート線がハイレベルの期間に外来ノイズまたは内部ノイズがデータ線に侵入することによって、ゲート線がローレベルになるまでの間に画像データを書き換えてしまう虞もある。
上記の問題は、データ線スイッチとシフトレジスタしか持たないデータ線ドライバによって生じる問題であり、データ線ドライバが常にデータ線の電位を保持する方式では問題とならない。例えば下記の特許文献1には、シフトレジスタと第1のラッチ回路と第2のラッチ回路とを含むソース信号線駆動回路(データ線ドライバ)を備えた電気泳動表示装置が開示されている。この装置において、画像データは第1のラッチ回路と第2のラッチ回路とによって保持される。
特開2003−84314号公報
一例として、ラッチ回路とバッファ回路とを含むデータ線ドライバを備えた従来の電気泳動表示装置の回路構成について説明する。
図8は、従来の電気泳動表示装置の回路構成の一例を示す図である。図8は、画素表示部内の画素内の回路構成とデータ線ドライバ内の回路構成を1本のデータ線についてのみ示したものである。画素内の回路構成については、1本のデータ線に連なる多数の画素のうち、1個の画素についてのみ示している。
図8に示すように、電気泳動表示装置101は、画素表示部102とデータ線ドライバ103とを有している(ゲート線ドライバ等、他の構成要素もあるが、ここでは説明を省略する)。データ線ドライバ103は、スイッチ104とシフトレジスタ105とラッチ回路106と複数段のバッファ回路107とを有している。また、画素表示部102の各画素には、複数のトランジスタから構成されるラッチ回路108とスイッチ回路109とが設けられている。
図8は、従来の電気泳動表示装置の回路構成の一例を示す図である。図8は、画素表示部内の画素内の回路構成とデータ線ドライバ内の回路構成を1本のデータ線についてのみ示したものである。画素内の回路構成については、1本のデータ線に連なる多数の画素のうち、1個の画素についてのみ示している。
図8に示すように、電気泳動表示装置101は、画素表示部102とデータ線ドライバ103とを有している(ゲート線ドライバ等、他の構成要素もあるが、ここでは説明を省略する)。データ線ドライバ103は、スイッチ104とシフトレジスタ105とラッチ回路106と複数段のバッファ回路107とを有している。また、画素表示部102の各画素には、複数のトランジスタから構成されるラッチ回路108とスイッチ回路109とが設けられている。
この例のように、この種のデータ線ドライバでは、画像データを保持するためのラッチ回路と複数段のバッファ回路とが必要となり、バッファ回路の状態を固定するためにデータ線ドライバ自身がラッチ回路をコントロールする必要がある。このため、データ線ドライバの回路規模が大きくなり、占有面積が大きくなることによって、表示装置の狭額縁化が図り難くなる。
また、データ線ドライバの構成は、外付けの駆動用ICを基板上に実装する構成、あるいは低温ポリシリコンTFTなどを用いて基板上に直接作り込む構成が考えられる。後者の場合、特にエキシマレーザアニールによる結晶化方式を採用した低温ポリシリコンTFTを備えたアクティブマトリクス回路基板の場合、TFTの素子特性のばらつきが大きくなる傾向にある。例えば近くに位置するTFT同士であっても、TFTの単位ゲート幅あたりのオン電流が2〜3倍程度も異なる場合がある。このようなことも、データ線の電位変動が大きく、画像データの書き込みが確実に行えない要因の一つと考えられる。
本発明は、上記の課題を解決するためになされたものであって、データ線の電位変動を抑制することで画像データの書き込みが確実に行えるとともに、狭額縁化に適した構成を有するアクティブマトリクス回路基板、およびこのアクティブマトリクス回路基板を用いた表示装置を提供することを目的の一つとする。
上記の目的を達成するために、本発明のアクティブマトリクス回路基板は、複数の画素がマトリクス状に配置されてなる画素表示部を有し、表示装置に用いられるアクティブマトリクス回路基板であって、基板上に、複数の走査線と、複数のデータ線と、複数の第1制御線と、複数の第2制御線と、前記複数の画素に対応して設けられた複数の画素電極と、データ線ドライバと、が備えられ、前記複数の画素の各々に、前記走査線および前記データ線に接続された画素スイッチング素子と、前記画素スイッチング素子に接続され、前記データ線および前記画素スイッチング素子を介して入力される画像データを記憶し、当該画像データを示す出力信号を出力するメモリ回路と、前記メモリ回路と前記画素電極との間に設けられ、前記メモリ回路からの出力信号に基づいて前記第1制御線または前記第2制御線のいずれか一方を前記画素電極と電気的に接続するスイッチ回路と、が備えられ、前記画素表示部内に位置する前記複数のデータ線の各々に、前記データ線の電位を保持する電位保持手段が接続されていることを特徴とする。
本発明のアクティブマトリクス回路基板の構成によれば、画素表示部内に位置する各データ線に当該データ線の電位を保持する電位保持手段が接続されているため、ゲート線の選択期間にデータ線にノイズが侵入したり、回路を構成するトランジスタ等に特性ばらつきがあったとしても、電位保持手段の作用によりデータ線の電位変動が抑制され、各画素に対して画像データを確実に書き込むことができる。また、データ線ドライバ側にはラッチ回路、バッファ回路等の電位保持手段が不要となるため、データ線ドライバの回路の簡略化と小型化が図れる。ひいては、このアクティブマトリクス回路基板を用いた表示装置の狭額縁化を図ることができる。
本発明のアクティブマトリクス回路基板においては、前記電位保持手段が、前記画素表示部を挟んで前記データ線ドライバが設けられた側と反対側に配置される構成としてもよい。
一般に、表示装置の狭額縁化を図る際に、狭額縁化に制約を与えるのはドライバが設けられた側の基板周縁部である。つまり、ドライバが設けられた側の辺で多くの占有面積を費やしてしまう。逆に言えば、ドライバが設けられた側と反対側の辺にはスペースの余裕があることになる。また、電位保持手段自体は、極めて小規模な回路や素子によって実現できる。したがって、電位保持手段を、画素表示部を挟んでデータ線ドライバが設けられた側と反対側に配置することによって、額縁領域にほとんど影響を与えることなく、本発明の上記の効果を得ることができる。
一般に、表示装置の狭額縁化を図る際に、狭額縁化に制約を与えるのはドライバが設けられた側の基板周縁部である。つまり、ドライバが設けられた側の辺で多くの占有面積を費やしてしまう。逆に言えば、ドライバが設けられた側と反対側の辺にはスペースの余裕があることになる。また、電位保持手段自体は、極めて小規模な回路や素子によって実現できる。したがって、電位保持手段を、画素表示部を挟んでデータ線ドライバが設けられた側と反対側に配置することによって、額縁領域にほとんど影響を与えることなく、本発明の上記の効果を得ることができる。
本発明のアクティブマトリクス回路基板において、前記電位保持手段としてラッチ回路を採用することができる。
この構成によれば、例えばインバータを2つ組み合わせるなどの簡単な回路構成で電位保持手段を実現することができる。
この構成によれば、例えばインバータを2つ組み合わせるなどの簡単な回路構成で電位保持手段を実現することができる。
前記電位保持手段としてラッチ回路を採用した場合、前記データ線ドライバ内のスイッチにクロック信号が入力され、前記ラッチ回路を構成する前記データ線への出力側インバータに前記クロック信号の反転信号が入力される構成とすることが望ましい。
この構成によれば、データ線ドライバ内のスイッチに入力されたクロック信号がハイレベルとなったタイミングでスイッチが接続され、データ線電位がデータ線に流れ込む。そして、このデータ線電位をラッチ回路に保持させるわけであるが、このとき、データ線ドライバ内のスイッチとラッチ回路を構成するデータ線への出力側インバータとがともにオン状態であると、データ線ドライバから流れ込むデータ線電位とラッチ回路内のデータ線への出力側インバータから流れ込むデータ線電位とがぶつかることになる。すると、書き込みに要する消費電流が増大する、書き込みが不確実になる、等の不具合が生じる虞がある。その点、上記の構成によれば、データ線ドライバ内のスイッチに入力されるクロック信号の反転信号が出力側インバータに入力されるので、データ線ドライバ内のスイッチとラッチ回路の出力側インバータが同時にオン状態になることがなく、消費電流を増大させることなく、画像データの書き込みを確実に行うことができる。
この構成によれば、データ線ドライバ内のスイッチに入力されたクロック信号がハイレベルとなったタイミングでスイッチが接続され、データ線電位がデータ線に流れ込む。そして、このデータ線電位をラッチ回路に保持させるわけであるが、このとき、データ線ドライバ内のスイッチとラッチ回路を構成するデータ線への出力側インバータとがともにオン状態であると、データ線ドライバから流れ込むデータ線電位とラッチ回路内のデータ線への出力側インバータから流れ込むデータ線電位とがぶつかることになる。すると、書き込みに要する消費電流が増大する、書き込みが不確実になる、等の不具合が生じる虞がある。その点、上記の構成によれば、データ線ドライバ内のスイッチに入力されるクロック信号の反転信号が出力側インバータに入力されるので、データ線ドライバ内のスイッチとラッチ回路の出力側インバータが同時にオン状態になることがなく、消費電流を増大させることなく、画像データの書き込みを確実に行うことができる。
本発明のアクティブマトリクス回路基板において、前記電位保持手段としてキャパシタを採用することもできる。
この構成によれば、極めて簡単な構成(1個の素子)で電位保持手段を実現することができる。
この構成によれば、極めて簡単な構成(1個の素子)で電位保持手段を実現することができる。
本発明の表示装置は、第1基板と、第2基板と、前記第1基板と前記第2基板との間に挟持された電気光学物質層と、前記第1基板の前記第2基板との対向面に設けられた画素電極と、前記第2基板の前記第1基板との対向面に設けられた対向電極と、を備えた表示装置であって、前記第1基板が、上記本発明のアクティブマトリクス回路基板からなることを特徴とする。
この構成によれば、一方の基板が本発明のアクティブマトリクス回路基板で構成されていることによって、高い表示品位を持つ狭額縁の表示装置を実現することができる。
この構成によれば、一方の基板が本発明のアクティブマトリクス回路基板で構成されていることによって、高い表示品位を持つ狭額縁の表示装置を実現することができる。
本発明の表示装置において、前記電気光学物質層が、電気泳動粒子と前記電気泳動粒子を分散させる液相分散媒とを含む電気泳動分散液で構成されていてもよい。
この構成によれば、高い表示品位を持つ狭額縁の電気泳動表示装置を実現することができる。
この構成によれば、高い表示品位を持つ狭額縁の電気泳動表示装置を実現することができる。
[第1の実施の形態]
以下、本発明の第1の実施の形態を図1を参照して説明する。
図1は本実施形態のアクティブマトリクス回路基板の構成を示すブロック図である。図2は、同アクティブマトリクス回路基板の回路構成の一例を示す図である。図2は、画素表示部の画素内の回路構成とデータ線ドライバ内の回路構成を1本のデータ線についてのみ示したものである。画素内の回路構成については、1本のデータ線に連なる多数の画素のうち、1個の画素についてのみ示している。
以下、本発明の第1の実施の形態を図1を参照して説明する。
図1は本実施形態のアクティブマトリクス回路基板の構成を示すブロック図である。図2は、同アクティブマトリクス回路基板の回路構成の一例を示す図である。図2は、画素表示部の画素内の回路構成とデータ線ドライバ内の回路構成を1本のデータ線についてのみ示したものである。画素内の回路構成については、1本のデータ線に連なる多数の画素のうち、1個の画素についてのみ示している。
本実施形態のアクティブマトリクス回路基板1は、図1に示すように、複数の画素2を有する画素表示部3と、ゲート線4と、データ線5と、走査線ドライバ6と、データ線ドライバ7と、共通電源変調回路8と、コントローラ10と、を備えている。また、基板上に複数のデータ線5と複数のゲート線4とが格子状に設けられ、隣接するデータ線5と隣接するゲート線4とによって囲まれた領域が画素2となる。したがって、アクティブマトリクス回路基板1は、複数の画素2がマトリクス状に配置された領域が画像表示に寄与する。この領域のことを本明細書では画素表示部3と称する。一方、画素表示部3の周辺の領域は画像表示に寄与しない領域であり、いわゆる額縁領域である。額縁領域に、データ線ドライバ7と走査線ドライバ6とが設けられている。
画素表示部3には、Y軸方向に沿ってm個、X軸方向に沿ってn個のマトリクス状に複数の画素2が形成されている。
走査線ドライバ6は、画素表示部3をX軸方向に沿って延在するm本のゲート線4(Y1、Y2、…、Ym)を介して各画素2に接続されており、コントローラ10の制御の下、1行目からm行目までのゲート線4を順次選択し、後述する画素2に形成された駆動用TFT(Thin Film Transistor)のオンタイミングを規定する選択信号を、選択したゲート線4を介して各画素2(具体的には駆動用TFTのゲート電極)に供給する。
走査線ドライバ6は、画素表示部3をX軸方向に沿って延在するm本のゲート線4(Y1、Y2、…、Ym)を介して各画素2に接続されており、コントローラ10の制御の下、1行目からm行目までのゲート線4を順次選択し、後述する画素2に形成された駆動用TFT(Thin Film Transistor)のオンタイミングを規定する選択信号を、選択したゲート線4を介して各画素2(具体的には駆動用TFTのゲート電極)に供給する。
データ線ドライバ7は、画素表示部3をY軸方向に沿って延在するn本のデータ線5(X1、X2、…、Xn)を介して各画素2に接続されており、コントローラ10の制御の下、各画素2の各々に対応する1ビットの画像データ(1ビットデータ)を規定する画像信号を、1列目からn列目までのデータ線5を介して各画素2(具体的には駆動用TFTのソース電極)に供給する。なお、本実施形態では、画像データ「0」を規定する場合はローレベルの画像信号を供給し、また、画像データ「1」を規定する場合はハイレベルの画像信号を供給するものとする。
共通電源変調回路8は、第1制御線11、第2制御線12、電源線14、接地電位配線15を介して各画素2に接続されており、コントローラ10の制御の下、これら各配線の各々に供給すべき各種信号を生成する一方、これら各配線の電気的な接続および切断(高インピーダンス化)を行う。より具体的には、この共通電源変調回路8は、後述する画素電極が第1制御線11と接続された画素2の階調を規定する第1の駆動信号を生成して第1制御線11に供給し、また、画素電極が第2制御線12と接続された画素2の階調を規定する第2の駆動信号を生成して第2制御線12に供給し、また、後述する画素2に形成されたSRAM(Static Random Access Memory)用の電源電圧信号を生成して電源線14に供給する。
コントローラ10は、本電気泳動表示装置1の全体の動作を制御するものであり、図示しない外部の上位制御装置から入力される画像信号や同期信号を基に、走査線ドライバ6、データ線ドライバ7、および共通電源変調回路8を制御する。
次に、図2を参照して画素2の詳細な構成について説明する。
図2に示すように、画素2は、駆動用TFT(画素スイッチング素子)18と、SRAM(メモリ回路)19と、スイッチ回路20と、画素電極21と、共通電極22と、電気泳動素子23と、で構成されている。
図2に示すように、画素2は、駆動用TFT(画素スイッチング素子)18と、SRAM(メモリ回路)19と、スイッチ回路20と、画素電極21と、共通電極22と、電気泳動素子23と、で構成されている。
駆動用TFT18は、例えばN−MOS(Negative Metal Oxide Semiconductor)トランジスタで構成されており、ゲート電極がゲート線4に接続され、ソース電極がデータ線5に接続され、ドレイン電極がSRAM19のデータ入力端子P1に接続されている。
SRAM19は、C−MOS(Complementary Metal Oxide Semiconductor)型のSRAMであり、3個のP−MOS(Positive Metal Oxide Semiconductor)トランジスタ25a,25b,25eと、2個のN−MOSトランジスタ25c,25dから構成されている。
P−MOSトランジスタ25eは、ソース電極が電源端子PHに接続され、ドレイン電極がP−MOSトランジスタ25aのソース電極に接続され、ゲート電極はゲート線4に接続されている。
P−MOSトランジスタ25aは、ソース電極がP−MOSトランジスタ25eのドレイン電極に接続され、ドレイン電極がデータ入力端子P1に接続され、ゲート電極がN−MOSトランジスタ25cのゲート電極およびデータ出力端子P2に接続されている。また、電源端子PHは、電源線14に接続されている。
P−MOSトランジスタ25bは、ソース電極が電源端子PHに接続され、ドレイン電極がデータ出力端子P2に接続され、ゲート電極がN−MOSトランジスタ25dのゲート電極およびゲート入力端子P3に接続されている。
P−MOSトランジスタ25eは、ソース電極が電源端子PHに接続され、ドレイン電極がP−MOSトランジスタ25aのソース電極に接続され、ゲート電極はゲート線4に接続されている。
P−MOSトランジスタ25aは、ソース電極がP−MOSトランジスタ25eのドレイン電極に接続され、ドレイン電極がデータ入力端子P1に接続され、ゲート電極がN−MOSトランジスタ25cのゲート電極およびデータ出力端子P2に接続されている。また、電源端子PHは、電源線14に接続されている。
P−MOSトランジスタ25bは、ソース電極が電源端子PHに接続され、ドレイン電極がデータ出力端子P2に接続され、ゲート電極がN−MOSトランジスタ25dのゲート電極およびゲート入力端子P3に接続されている。
N−MOSトランジスタ25cは、ソース電極がデータ入力端子P1に接続され、ドレイン電極が接地電位端子PLに接続され、ゲート電極がP−MOSトランジスタ25aのゲート電極およびデータ出力端子P2に接続されている。また、接地電位端子PLは接地電位配線14に接続されている。
N−MOSトランジスタ25dは、ソース電極が第1のデータ出力端子P2に接続され、ドレイン電極が接地電位端子PLに接続され、ゲート電極はP−MOSトランジスタ25bのゲート電極およびゲート入力出力端子P3に接続されている。また、データ入力端子P1とゲート入力端子P3とが接続されている。
N−MOSトランジスタ25dは、ソース電極が第1のデータ出力端子P2に接続され、ドレイン電極が接地電位端子PLに接続され、ゲート電極はP−MOSトランジスタ25bのゲート電極およびゲート入力出力端子P3に接続されている。また、データ入力端子P1とゲート入力端子P3とが接続されている。
以上のように、SRAM19は、1ビットの画像データを記憶可能な1入力1出力のメモリ回路であり、データ入力端子P1に画像データ「1」を規定する画像信号、つまりハイレベルの画像信号が入力された場合、データ出力端子P2からはローレベルの信号が出力される。
スイッチ回路20は、第1トランスミッションゲート27と、第2トランスミッションゲート28と、から構成されている。第1トランスミッションゲート27は、P−MOSトランジスタ27aとN−MOSトランジスタ27bとから構成されており、P−MOSトランジスタ27aおよびN−MOSトランジスタ27bのソース電極は、信号入力端子P4を介して第1制御線11と接続され、P−MOSトランジスタ27aおよびN−MOSトランジスタ27bのドレイン電極は、信号出力端子P5を介して画素電極21に接続されている。また、P−MOSトランジスタ27aのゲート電極は、駆動用TFT18のドレイン電極に接続され、N−MOSトランジスタ27bのゲート電極は、SRAM25のデータ出力端子P2に接続されている。
第2トランスミッションゲート28は、N−MOSトランジスタ28aとP−MOSトランジスタ28bとから構成されており、N−MOSトランジスタ28aおよびP−MOSトランジスタ28bのソース電極は、信号入力端子P6を介して第2制御線12と接続され、N−MOSトランジスタ28aおよびP−MOSトランジスタ28bのドレイン電極は、信号出力端子P7を介して画素電極21に接続されている。また、N−MOSトランジスタ28aのゲート電極は、駆動用TFT18のドレイン電極に接続され、P−MOSトランジスタ28bのゲート電極は、SRAM19のデータ出力端子P2に接続されている。
ここで、SRAM19に画像データ「1」が記憶され、データ出力端子P2からローレベルの信号が出力された場合、第2トランスミッションゲート28がオン状態となり、第2制御線12を介して信号入力端子P6に供給された第2駆動信号S2が、信号出力端子P7から画素電極21に供給される。一方、SRAM19に画像データ「0」が記憶され、データ出力端子P2からハイレベルの信号が出力された場合、第1トランスミッションゲート27がオン状態となり、第1制御線11を介して信号入力端子P4に供給された第1駆動信号S1が、信号出力端子P5から画素電極21に供給される。
画素電極21は、Al(アルミニウム)などから形成され、電気泳動素子23に電圧を印加するものであり、第1トランスミッションゲート27の信号出力端子P5および第2トランスミッションゲート28の信号出力端子P7と電気的に接続されている。共通電極22は、画素電極21の対向電極としての機能を有し、MgAg(マグネシウム銀)、ITO(インジウム・スズ酸化物)、IZO(インジウム・亜鉛酸化物)などから形成された透明電極であり、共通電位Vcomが供給される。電気泳動素子23は、画素電極21と共通電極22との間に狭持されており、これら画素電極21と共通電極22間の電位差によって生じる電界により画像を表示させる。
データ線ドライバ7には、シフトレジスタ29が設けられるとともに、各データ線5毎にスイッチ30が設けられている。スイッチ30にはシフトレジスタ29からの信号が供給され、データ線5とデータバス31との間を接続または遮断する動作を行う。スイッチ30が閉じてデータ線5とデータバス31とが接続された状態で、画像データがデータバス31からデータ線5に供給される。
本実施形態においては、画素表示部3内のデータ線ドライバ7側に各データ線5毎にラッチ回路33(電位保持手段)が接続されている。ラッチ回路33は、2個のインバータ34a,34bを組み合わせて構成されており、データ線5に供給された画像データ(データ線電位)を保持する。図2においては、下側のインバータ34aから上側のインバータ34bに向けて電流が流れる構成であり、便宜上、下側のインバータ34aを入力側インバータ、上側のインバータ34bを出力側インバータと呼ぶ。ラッチ回路33は画素2内のSRAM19と類似した回路構成を有し、例えば4個のTFTで構成できるため、占有面積を小さく形成できる。
本実施形態のアクティブマトリクス回路基板1によれば、画素表示部3内の各データ線5に当該データ線の電位を保持するラッチ回路33が接続されているため、任意のゲート線4の選択期間にデータ線5にノイズが侵入することがあっても、ラッチ回路33によってその時点での画像データ(データ線電位)が保持されてデータ線5の電位変動が抑制されるため、各画素2に対して画像データを確実に書き込むことができる。また、データ線ドライバ7側にはラッチ回路、バッファ回路等の電位保持手段が不要となるため、データ線ドライバ7の回路の簡略化と小型化が図れる。ひいては、このアクティブマトリクス回路基板1の狭額縁化を図ることができる。
[第2の実施の形態]
以下、本発明の第2の実施の形態を図3を参照して説明する。
本実施形態のアクティブマトリクス回路基板の基本構成は第1実施形態と同様であり、ラッチ回路の位置が異なるのみである。
図3は本実施形態のアクティブマトリクス回路基板の回路構成の一例を示す図である。図3において第1実施形態の図2と共通の構成要素には同一の符号を付し、その詳細な説明は省略する。
以下、本発明の第2の実施の形態を図3を参照して説明する。
本実施形態のアクティブマトリクス回路基板の基本構成は第1実施形態と同様であり、ラッチ回路の位置が異なるのみである。
図3は本実施形態のアクティブマトリクス回路基板の回路構成の一例を示す図である。図3において第1実施形態の図2と共通の構成要素には同一の符号を付し、その詳細な説明は省略する。
第1実施形態では、ラッチ回路33は画素表示部3内のデータ線ドライバ7側に配置されていたが、本実施形態のアクティブマトリクス回路基板41では、図3に示すように、画素表示部43内のデータ線ドライバ7が配置された側と反対側に配置されている。すなわち、データ線5の一端側(図3における下端側)にデータ線ドライバ7が接続され、データ線5の他端側(図3における上端側)にラッチ回路33が接続されている。それ以外の構成は第1実施形態と同一である。
一般のアクティブマトリクス回路基板においては、ドライバが設けられた側の辺で多くの占有面積を費やすため、逆にドライバが設けられた側と反対側の辺にはスペースの余裕がある。また、第1実施形態で説明したように、ラッチ回路自体は十分に小規模な回路で実現できる。したがって、本実施形態のように、ラッチ回路33をデータ線ドライバ7が設けられた側と反対側に配置することにより、額縁領域をほとんど増大させることなく、第1実施形態と同様の効果を得ることができる。
[第3の実施の形態]
以下、本発明の第3の実施の形態を図4を参照して説明する。
本実施形態のアクティブマトリクス回路基板の基本構成は第1実施形態と同様であり、ラッチ回路周りの構成が異なるのみである。
図4は本実施形態のアクティブマトリクス回路基板の回路構成の一例を示す図である。図4において第1実施形態の図2と共通の構成要素には同一の符号を付し、その詳細な説明は省略する。
以下、本発明の第3の実施の形態を図4を参照して説明する。
本実施形態のアクティブマトリクス回路基板の基本構成は第1実施形態と同様であり、ラッチ回路周りの構成が異なるのみである。
図4は本実施形態のアクティブマトリクス回路基板の回路構成の一例を示す図である。図4において第1実施形態の図2と共通の構成要素には同一の符号を付し、その詳細な説明は省略する。
本実施形態のアクティブマトリクス回路基板51においては、図4に示すように、ラッチ回路33が配置された位置は、第1実施形態と同様、画素表示部53内のデータ線ドライバ7側である。そして、データ線ドライバ7内のスイッチ30の動作を制御するクロック信号CLKが、シフトレジスタ29からスイッチ30へ入力される構成となっている。それと同時に、このクロック信号CLKは、インバータ54を経てラッチ回路33のデータ線5への出力側インバータ34bにも入力される構成となっている。すなわち、データ線ドライバ7のスイッチ30に入力されるクロック信号の反転信号がラッチ回路33の出力側インバータ34bに入力される。
本実施形態の構成によれば、データ線ドライバ7内のスイッチ30に入力されたクロック信号がハイレベルとなったタイミングでスイッチ30が接続され、データ線電位がデータ線5に流れ込む。そして、このデータ線電位をラッチ回路33に保持させるが、このとき、データ線ドライバ7内のスイッチ30とラッチ回路33の出力側インバータ34bがともにオン状態であると、データ線ドライバ7側から流れ込むデータ線電位とラッチ回路33の出力側インバータ34bから流れ込むデータ線電位とがぶつかることになる。すると、書き込みに要する消費電流が増大する、異なるデータ線電位がぶつかることで書き込みが不確実になる、等の不具合が生じる虞がある。その点、上記の構成によれば、データ線ドライバ7のスイッチ30に入力されるクロック信号の反転信号が出力側インバータ34bに入力されるので、データ線ドライバ7のスイッチ30とラッチ回路33の出力側インバータ34bが同時にオン状態にならない。そのため、異なるデータ線電位がぶつかることはなく、消費電流を増大させることなく、画像データの書き込みを確実に行うことができる。
[第4の実施の形態]
以下、本発明の第4の実施の形態を図5を参照して説明する。
本実施形態のアクティブマトリクス回路基板の基本構成は第1実施形態と同様であり、データ線の電位保持手段の構成が異なるのみである。
図5は本実施形態のアクティブマトリクス回路基板の回路構成の一例を示す図である。図5において第1実施形態の図2と共通の構成要素には同一の符号を付し、その詳細な説明は省略する。
以下、本発明の第4の実施の形態を図5を参照して説明する。
本実施形態のアクティブマトリクス回路基板の基本構成は第1実施形態と同様であり、データ線の電位保持手段の構成が異なるのみである。
図5は本実施形態のアクティブマトリクス回路基板の回路構成の一例を示す図である。図5において第1実施形態の図2と共通の構成要素には同一の符号を付し、その詳細な説明は省略する。
第1〜第3実施形態においては、データ線の電位保持手段としてラッチ回路を用いたが、本実施形態のアクティブマトリクス回路基板61においては、図5に示すように、キャパシタ64を用いている。本例では、キャパシタ64を、画素表示部63内のデータ線ドライバ7が配置された側と反対側に配置しているが、データ線ドライバ7が配置された側に配置しても良い。
本実施形態の構成によれば、第1〜第3実施形態と同様の効果が得られることに加え、1個のキャパシタ64のみで電位保持手段を実現できるため、占有面積をさらに小さくすることができる。
[電気泳動表示装置]
以下、上記第1〜第4実施形態のアクティブマトリクス回路基板を用いた電気泳動表示装置について説明する。
図6は、本実施形態の電気泳動表示装置71の部分断面図である。電気泳動表示装置71は、画素電極72を備えたアクティブマトリクス回路基板73(第1基板)と、共通電極74を備えた対向基板75(第2基板)とで電気泳動素子76(電気光学物質層)を挟持した構成となっている。電気泳動素子76は、複数のマイクロカプセル77により構成されている。電気泳動素子76は、接着剤層78によって両基板73,75の間に固定されている。
以下、上記第1〜第4実施形態のアクティブマトリクス回路基板を用いた電気泳動表示装置について説明する。
図6は、本実施形態の電気泳動表示装置71の部分断面図である。電気泳動表示装置71は、画素電極72を備えたアクティブマトリクス回路基板73(第1基板)と、共通電極74を備えた対向基板75(第2基板)とで電気泳動素子76(電気光学物質層)を挟持した構成となっている。電気泳動素子76は、複数のマイクロカプセル77により構成されている。電気泳動素子76は、接着剤層78によって両基板73,75の間に固定されている。
アクティブマトリクス回路基板73は、例えばガラスやプラスチックなどの材料を矩形に成型した基板から構成されている。アクティブマトリクス回路基板73上に画素電極72が形成され、画素電極72はそれぞれの画素79毎に矩形に形成されている。図示は省略しているが、各画素電極72の間の画素間領域や画素電極72の下側には、図1、図2等で示したゲート線4、データ線5、第1制御線11、第2制御線12、電源線14、接地電位配線15、駆動用TFT18、SRAM19、スイッチ回路20、ラッチ回路33などが形成されている。対向基板75は、画像を視認する側となるため、例えば、ガラス等の透光性を持つ材質を矩形状に形成させた基板で構成されている。マイクロカプセル77は、例えば50μm程度の粒径を有し、高分子樹脂によって形成されている。このマイクロカプセル77からなる電気泳動素子76は、共通電極74と上述の画素電極72との間に挟持されており、一つの画素内に複数のマイクロカプセル77が縦横に配列された構成になっている。マイクロカプセル77の周囲を埋めるように、当該マイクロカプセル77を固定する接着剤層78が設けられている。
図7(a)、(b)はマイクロカプセル77の動作を説明した図である。マイクロカプセル77の内部には、分散媒81と、電気泳動粒子として負に帯電した複数の白色粒子82、正に帯電した複数の黒色粒子83の帯電粒子が封入されている。画素電極72と共通電極74との間に相対的に共通電極74の電位が正になるように電圧を印加すると、図7(a)に示すように、正に帯電した黒色粒子83はクーロン力によってマイクロカプセル77内で画素電極72側に引き寄せられる。一方、負に帯電した白色粒子82はクーロン力によってマイクロカプセル77内で共通電極74側に引き寄せられる。この結果、マイクロカプセル77内の表示面(視認)側には白色粒子82が集まることになり、表示面にはこの白色粒子82の色(白色)が表示されることとなる。
一方、画素電極72と共通電極74との間に相対的に画素電極72の電位が正になるように電圧を印加すると、図7(b)に示すように、負に帯電した白色粒子82がクーロン力によって画素電極72側に引き寄せられる。逆に、正に帯電した黒色粒子83はクーロン力によって共通電極74側に引き寄せられる。この結果、マイクロカプセル77の表示面(視認)側には黒色粒子83が集まることになり、表示面にはこの黒色粒子83の色(黒色)が表示されることとなる。
なお、白色粒子82、黒色粒子83に用いる顔料を、例えば赤色、緑色、青色等の顔料に代えることによって、赤色、緑色、青色等を表示する電気泳動表示装置とすることができる。
なお、白色粒子82、黒色粒子83に用いる顔料を、例えば赤色、緑色、青色等の顔料に代えることによって、赤色、緑色、青色等を表示する電気泳動表示装置とすることができる。
なお、本発明の技術範囲は上記実施の形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲において種々の変更を加えることが可能である。例えば、上記実施形態で例示した電位保持手段や画素回路の具体的な構成は上記の例に限るものではなく、適宜変更が可能である。また、本発明のアクティブマトリクス回路基板を適用可能な表示装置としては、上述の電気泳動表示装置の他、液晶表示装置、エレクトロルミネッセンス表示装置、プラズマディスプレイ等、種々の表示装置を例示することができる。
1,41,51,61,73…アクティブマトリクス回路基板(第1基板)、2…画素、3…画素表示部、4…ゲート線(走査線)、5…データ線、7…データ線ドライバ、11…第1制御線、12…第2制御線、18…駆動用TFT(画素スイッチング素子)、19…SRAM(メモリ回路)、20…スイッチ回路、21,72…画素電極、22,74…共通電極、33…ラッチ回路(電圧保持手段)、34b…出力側インバータ、54…インバータ、64…キャパシタ(電圧保持手段)、71…電気泳動表示装置(表示装置)、75…対向基板(第2基板)、76…電気泳動素子(電気光学物質層)、81…分散媒、82…白色粒子(電気泳動粒子)、83…黒色粒子(電気泳動粒子)。
Claims (7)
- 複数の画素がマトリクス状に配置されてなる画素表示部を有し、表示装置に用いられるアクティブマトリクス回路基板であって、
基板上に、複数の走査線と、複数のデータ線と、複数の第1制御線と、複数の第2制御線と、前記複数の画素に対応して設けられた複数の画素電極と、データ線ドライバと、が備えられ、
前記複数の画素の各々に、前記走査線および前記データ線に接続された画素スイッチング素子と、前記画素スイッチング素子に接続され、前記データ線および前記画素スイッチング素子を介して入力される画像データを記憶し、当該画像データを示す出力信号を出力するメモリ回路と、前記メモリ回路と前記画素電極との間に設けられ、前記メモリ回路からの出力信号に基づいて前記第1制御線または前記第2制御線のいずれか一方を前記画素電極と電気的に接続するスイッチ回路と、が備えられ、
前記画素表示部内に位置する前記複数のデータ線の各々に、前記データ線の電位を保持する電位保持手段が接続されていることを特徴とするアクティブマトリクス回路基板。 - 前記電位保持手段が、前記画素表示部を挟んで前記データ線ドライバが設けられた側と反対側に配置されたことを特徴とする請求項1に記載のアクティブマトリクス回路基板。
- 前記電位保持手段がラッチ回路からなることを特徴とする請求項1または2に記載のアクティブマトリクス回路基板。
- 前記データ線ドライバ内のスイッチにクロック信号が入力され、前記ラッチ回路を構成する前記データ線への出力側インバータに前記クロック信号の反転信号が入力されることを特徴とする請求項3に記載のアクティブマトリクス回路基板。
- 前記電位保持手段がキャパシタからなることを特徴とする請求項1または2に記載のアクティブマトリクス回路基板。
- 第1基板と、第2基板と、前記第1基板と前記第2基板との間に挟持された電気光学物質層と、前記第1基板の前記第2基板との対向面に設けられた画素電極と、前記第2基板の前記第1基板との対向面に設けられた対向電極と、を備えた表示装置であって、
前記第1基板が、請求項1ないし5のいずれか一項に記載のアクティブマトリクス回路基板からなることを特徴とする表示装置。 - 前記電気光学物質層が、電気泳動粒子と前記電気泳動粒子を分散させる液相分散媒とを含む電気泳動分散液で構成されていることを特徴とする請求項6に記載の表示装置。
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-
2007
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