KR101588898B1 - 액정표시장치 - Google Patents

액정표시장치 Download PDF

Info

Publication number
KR101588898B1
KR101588898B1 KR1020090075387A KR20090075387A KR101588898B1 KR 101588898 B1 KR101588898 B1 KR 101588898B1 KR 1020090075387 A KR1020090075387 A KR 1020090075387A KR 20090075387 A KR20090075387 A KR 20090075387A KR 101588898 B1 KR101588898 B1 KR 101588898B1
Authority
KR
South Korea
Prior art keywords
gate
liquid crystal
data line
data
control signal
Prior art date
Application number
KR1020090075387A
Other languages
English (en)
Other versions
KR20110017756A (ko
Inventor
김종우
남현택
문명국
Original Assignee
엘지디스플레이 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 엘지디스플레이 주식회사 filed Critical 엘지디스플레이 주식회사
Priority to KR1020090075387A priority Critical patent/KR101588898B1/ko
Publication of KR20110017756A publication Critical patent/KR20110017756A/ko
Application granted granted Critical
Publication of KR101588898B1 publication Critical patent/KR101588898B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
    • G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
    • G09G3/3611—Control of matrices with row and column drivers
    • G09G3/3674—Details of drivers for scan electrodes
    • G09G3/3677—Details of drivers for scan electrodes suitable for active matrices only
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/13306—Circuit arrangements or driving methods for the control of single liquid crystal cells
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
    • G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
    • G09G3/3611—Control of matrices with row and column drivers
    • G09G3/3685—Details of drivers for data electrodes
    • G09G3/3688—Details of drivers for data electrodes suitable for active matrices only

Abstract

본 발명은 액정표시장치에 관한 것으로, 게이트 스타트 펄스, 게이트 쉬프트 클럭들, 및 상기 게이트 스타트 펄스들을 변조하기 위한 단일 제어신호를 발생하는 타이밍 콘트롤러; 및 상기 단일 제어신호에 응답하여 상기 게이트 쉬프트 클럭들을 변조하는 게이트 쉬프트 클럭 변조회로를 구비한다.

Description

액정표시장치{LIQUID CRYSTAL DISPLAY}
본 발명은 액정표시장치에 관한 것이다.
음극선관(Cathode Ray Tube, CRT)의 단점인 무게와 부피를 줄일 수 있는 각종 평판 표시장치들이 개발되고 있다. 이러한 평판 표시장치는 액정 표시장치(Liquid Crystal Display, LCD), 전계 방출 표시장치(Field Emission Display, FED), 플라즈마 디스플레이 패널(Plasma Display Panel, PDP) 및 전계발광소자(Electroluminescence Device, EL) 등이 있다.
액정표시장치는 경량, 박형, 저소비 전력구동 등의 특징으로 인해 그 응용범위가 점차 넓어지고 있는 추세에 있다. 이 액정표시장치는 노트북 PC와 같은 휴대용 컴퓨터, 사무 자동화 기기, 오디오/비디오 기기, 옥내외 광고 표시장치 등으로 이용되고 있다. 액정표시장치는 액정셀들에 인가되는 전계를 제어하여 백라이트 유닛으로부터 입사되는 빛을 변조함으로써 화상을 표시한다.
액티브 매트릭스 타입의 액정표시장치에서 액정셀에 충전되는 전압은 TFT(Thin Film Transistor)의 기생용량으로 인하여 발생되는 킥백전압(Kickback Voltage)(또는 Feed Through Voltage, △Vp)에 영향을 받는다. 킥백전압(△Vp)은 수학식 1과 같다.
Figure 112009049843607-pat00001
여기서, 'Cgd'는 게이트라인에 접속된 TFT의 게이트단자와 액정셀의 화소전극에 접속된 TFT의 드레인단자 사이에 형성되는 기생용량이고, 'ΔVg'는 게이트라인에 공급되는 게이트펄스의 게이트 하이전압과 게이트 로우전압의 전압차다. 이러한 킥백전압으로 인하여 액정셀의 화소전극에 인가되는 전압이 변동되어 표시화상에서 플리커가 나타난다.
게이트 펄스 변조기술(Gate Pulse Modulation, GPM)은 게이트펄스(또는 스캔펄스)의 전압차(ΔVg)를 줄여 킥백전압을 줄일 수 있다. 이러한 게이트 변조기술은 복수 개의 제어신호들을 이용하여 쉬프트 클럭들의 변조 타이밍을 제어한다. 그런데, 게이트 변조기술을 구현하기 위하여 타이밍 콘트롤러는 복수의 제어신호들을 출력하기 위하여 출력 핀들이 추가되어야 한다.
액정표시장치는 그 구동방식에 따라 액정셀들의 데이터전압 충전양이 달라질 수 있고 이로 인하여, 표시품질이 떨어질 수 있다. 따라서, 액정셀의 충전양 편차를 보상할 수 있는 방안이 요구되고 있다.
따라서, 본 발명의 목적은 상기 종래 기술의 문제점들을 해결하고자 안출된 발명으로써 하나의 제어신호로 게이트 쉬프트 클럭들을 변조하고 액정셀의 충전양을 보상하도록 한 액정표시장치를 제공하는 데 있다.
상기 목적을 달성하기 위하여, 본 발명의 실시예에 따른 액정표시장치는 데이터전압이 공급되는 데이터라인들, 상기 데이터전압에 동기되는 게이트펄스가 순차적으로 인가되는 게이트라인들, 상기 데이터라인들과 상기 게이트라인들의 교차부에 접속된 다수의 TFT, 및 상기 TFT들에 접속된 액정셀들을 포함하는 액정표시패널; 정극성/부극성 데이터전압을 상기 데이터라인들에 공급하는 데이터 구동회로; 게이트 스타트펄스와 변조된 게이트 쉬프트 클럭들을 이용하여 게이트 펄스를 상기 게이트라인들에 순차적으로 공급하는 게이트 구동회로; 상기 게이트 스타트 펄스, 게이트 쉬프트 클럭들, 및 상기 게이트 스타트 펄스들을 변조하기 위한 단일 제어신호를 발생하는 타이밍 콘트롤러; 및 상기 단일 제어신호에 응답하여 상기 게이트 쉬프트 클럭들을 변조하는 게이트 쉬프트 클럭 변조회로를 구비한다.
상기 타이밍 콘트롤러는 소정의 시간차를 갖는 제1 및 제2 제어신호를 발생한다. 상기 타이밍 콘트롤러는 상기 제1 및 제2 제어신의 배타적 부정 논리합 결과로 상기 단일 제어신호를 출력하는 배타적 논리합 게이트를 구비한다.
상기 제1 제어신호의 로우논리구간은 상기 게이트 쉬프트 클럭들 중에서 기수 게이트 쉬프트 클럭들의 폴링에지와 중첩된다. 상기 제2 제어신호의 로우논리구간은 상기 게이트 쉬프트 클럭들 중에서 우수 게이트 쉬프트 클럭들의 폴링에지와 중첩된다.
상기 제1 및 제2 제어신호는 위상차, 듀티비, 펄스폭 중 적어도 어느 하나가 서로 다르다.
본 발명은 하나의 제어신호를 이용하여 게이트 쉬프트 펄스들을 변조함으로써 타이밍 콘트롤러와 파워 IC(Integrated Circuit)의 핀(pin) 수를 줄일 수 있으며, 나아가 2 상 펄스를 단일 제어신호로 발생하여 액정셀의 충전양 편차를 보상할 수 있다.
상기 목적 외에 본 발명의 다른 목적 및 특징들은 첨부한 도면들을 참조한 실시예의 설명을 통하여 명백하게 드러나게 될 것이다.
이하, 도 1 내지 도 10을 참조하여 본 발명의 바람직한 실시예에 대하여 상세히 설명하기로 한다.
도 1 및 도 2를 참조하면, 본 발명의 실시예에 따른 액정표시장치는 화소 어레이(20)가 형성된 액정표시패널, 다수의 소스 드라이브 IC들(11), 게이트 구동회 로(13), 및 타이밍 콘트롤러(21)와 파워 IC(22)가 실장된 인쇄회로보드(Printed Circuit Board, 이라 "PCB"라 함)(14)를 구비한다. 액정표시패널의 아래에는 액정표시패널에 빛을 균일하게 조사하기 위한 백라이트 유닛이 배치될 수 있다.
액정표시패널은 액정층을 사이에 두고 대향하는 상부 유리기판과 하부 유리기판(15)을 포함한다. 액정표시패널의 화소 어레이(20)는 데이터라인들과 게이트라인들의 교차 구조에 의해 매트릭스 형태로 배열되는 액정셀들을 포함하여 비디오 데이터를 표시한다. 화소 어레이(20)는 데이터라인들과 게이트라인들의 교차부마다 형성되는 TFT들과, TFT에 접속된 화소전극을 포함한다. 화소 어레이(20)는 다양하게 구현될 수 있고, 일예로 이웃한 액정셀들이 하나의 데이터라인을 공유하는 도 7의 화소 어레이로 구현되어 데이터라인들과 소스 드라이브 IC들의 개수를 줄일 수 있다. 화소 어레이(20)의 액정셀들 각각은 TFT를 통해 데이터전압을 충전하는 화소전극과 공통전압이 인가되는 공통전극의 전압차에 의해 구동되어 빛의 투과양을 조정함으로써 비디오 데이터의 화상을 표시한다. 액정표시패널의 상부 유리기판 상에는 블랙매트릭스, 컬러필터 및 공통전극이 형성된다. 액정표시패널의 상부 유리기판과 하부 유리기판 각각에는 편광판이 부착되고 액정의 프리틸트각(pre-tilt angle)을 설정하기 위한 배향막이 형성된다.
공통전극은 TN(Twisted Nematic) 모드와 VA(Vertical Alignment) 모드와 같은 수직전계 구동방식의 경우에 상부 유리기판 상에 형성되며, IPS(In-Plane Switching) 모드와 FFS(Fringe Field Switching) 모드와 같은 수평전계 구동방식의 경우에 화소전극과 함께 하부 유리기판 상에 형성된다.
본 발명에서 적용 가능한 액정표시패널의 액정모드는 TN 모드, VA 모드, IPS 모드, FFS 모드뿐 아니라 어떠한 액정모드로도 구현될 수 있다. 또한, 본 발명의 액정표시장치는 투과형 액정표시장치, 반투과형 액정표시장치, 반사형 액정표시장치 등 어떠한 형태로도 구현될 수 있다. 투과형 액정표장치와 반투과형 액정표시장치에서는 백라이트 유닛이 필요하다. 백라이트 유닛은 직하형(direct type) 백라이트 유닛 또는, 에지형(edge type) 백라이트 유닛으로 구현될 수 있다.
소스 드라이브 IC들(11) 각각의 출력 채널들은 화소 어레이(20)의 데이터라인들에 1:1로 접속된다. 소스 드라이브 IC들(11)은 타이밍 콘트롤러(21)의 제어 하에 정극성/부극성 데이터전압을 화소 어레이(20)의 데이터라인들에 공급하는 데이터 구동회로이다. 소스 드라이브 IC들(11)은 타이밍 콘트롤러로부터 입력되는 디지털 비디오 데이터를 샘플링하고 래치하여 직렬 데이터 전송 체계를 병렬 데이터 전송 체계의 디지털 비디오 데이터로 변환한다. 소스 드라이브 IC들(11)은 정극성/부극성 감마보상전압을 입력받는다. 소스 드라이브 IC들(11)은 정극성/부극성 감마보상전압을 이용하여 타이밍 콘트롤러로부터 입력되는 극성제어신호에 따라 디지털 비디오 데이터를 정극성/부극성 아날로그 비디오 데이터전압으로 변환한다. 그리고 소스 드라이브 IC들(11)은 타이밍 콘트롤러로부터 입력되는 소스 출력 인에이블신호에 응답하여 정극성/부극성 데이터전압들을 화소 어레이(20)의 데이터라인들로 출력한다. 소스 드라이브 IC들(11)은 COG(Chip On Glass) 공정에 의해 액정표시패널의 하부 유리기판 상에 접착될 수 있고 또한, TAB(Tape Automated Bonding) 공정에 의해 TCP(Tape Carrier Package)(12) 형태로 액정표시패널의 하부 유리기판에 접합될 수 있다.
게이트 구동회로(13)는 파워 IC(22)로부터 입력되는 게이트 스타트 펄스(Vst)와 게이트 쉬프트 클럭들(GCLK1'~GCLK4')를 입력받아 화소 어레이(20)의 게이트라인들에 게이트 펄스를 순차적으로 공급한다. 게이트 구동회로(13)는 TCP 상에 실장되어 TAB 공정에 의해 액정표시패널의 하부 유리기판에 접합되거나, GIP(Gate In Panel) 공정에 의해 화소 어레이(20)와 동시에 하부 유리기판 상에 직접 형성될 수 있다. 게이트 구동회로(13)는 화소 어레이(20)의 양측에 배치되거나 화소 어레이(20)의 일측에 배치될 수 있다. 게이트 스타트 펄스(Vst)는 첫 번째 게이트 펄스의 타이밍을 제어한다. 게이트 쉬프트 클럭(GCLK1'~GCLK4')은 게이트 스타트 펄스(GSP)를 쉬프트시키기 위한 클럭신호이다. 게이트 쉬프트 클럭들(GCLK1'~GCLK')은 파워 IC(22)에 의해 폴링 에지 근방에서 게이트 하이전압(Vgh)이 낮아진다. 게이트 구동회로(13)의 쉬프트 레지스터 출력단에 접속된 풀-업 트랜지스터의 소스단자에는 게이트 쉬프트 클럭들(GCLK1'~GCLK4')이 입력된다. 따라서, 게이트라인들에 공급되는 게이트펄스는 게이트 쉬프트 클럭(GCLK1'~GCLK4')와 동일한 형태로 변조되어 그 폴링에지 근방에서 게이트 하이전압(Vgh)이 낮아진다. 이러한 게이트 펄스의 변조에 의해 수학식 1에서 게이트 펄스의 게이트 하이전압(Vgh)과 게이트 로우전압(Vgh) 사이의 전압차가 낮아져 액정셀의 킥백전압이 감소된다.
타이밍 콘트롤러(21)와 파워 IC(22)가 실장된 PCB(14)는 연성회로기판을 통해 소스 드라이브 IC들(11)에 연결된다. 타이밍 콘트롤러(21)는 LVDS(Low Voltage Differential Signaling) 인터페이스, TMDS(Transition Minimized Differential Signaling) 인터페이스 등의 인터페이스를 통해 외부의 시스템 보드로부터 입력되는 디지털 비디오 데이터를 mini LVDS 인터페이스를 통해 소스 드라이브 IC들(11)에 공급한다. 그리고 타이밍 콘트롤러(21)는 LVDS 인터페이스 또는 TMDS 인터페이스를 통해 입력되는 수직 동기신호(Vsync), 수평 동기신호(Hsync), 데이터 인에이블 신호(Data Enable, DE), 도트 클럭(CLK) 등의 타이밍 신호를 입력받는다. 타이밍 콘트롤러(21)는 타이밍 신호(Vsync, Hsync, DE, CLK)를 이용하여 소스 드라이브 IC들(11)의 동작 타이밍을 제어하기 위한 데이터 타이밍 제어신호와, 게이트 구동회로(13)의 동작 타이밍을 제어하기 위한 게이트 타이밍 제어신호를 발생한다. 타이밍 콘트롤러(21)는 60Hz의 프레임 주파수로 입력되는 디지털 비디오 데이터가 60×i(i는 양의 정수) Hz의 프레임 주파수로 액정표시패널의 화소 어레이(20)에서 재생될 수 있도록 게이트 타이밍 제어신호와 데이터 타이밍 제어신호의 주파수를 60×i(i는 2 이상의 양의 정수) Hz의 프레임 주파수 기준으로 체배할 수 있다.
타이밍 콘트롤러(21)로부터 출력되는 데이터 타이밍 제어신호는 소스 스타트 펄스(Source, Start Pulse, SSP), 소스 샘플링 클럭(Source Sampling Clock, SSC), 및 소스 출력 인에이블신호(Source Output Enable, SOE), 극성제어신호(POL) 등을 포함한다. 소스 샘플링 클럭(SSC)은 라이징 또는 폴링 에지에 기준하여 소스 드라이브 IC들(11)의 데이터 샘플링 동작을 제어하는 클럭신호이다. 소스 스타트 펄스(SSP)는 소스 드라이브 IC들(11)의 데이터 샘플링 시작 시점을 제어한다. 타이밍 콘트롤러(21)와 소스 드라이브 IC들(11) 사이에서 데이터와 데이터 타이밍 제어 신호가 mini LVDS 인터페이스를 통해 전송된다면, 소스 스타트 펄스(SSP)와 소스 샘플링 클럭(SSC)은 생략될 수 있다. 극성제어신호(POL)는 소스 드라이브 IC들(11)로부터 출력되는 데이터전압들의 극성을 제어한다. 소스 출력 인에이블신호(SOE)는 소스 드라이브 IC들(11)의 출력 타이밍을 제어한다.
타이밍 콘트롤러(21)로부터 출력되는 게이트 타이밍 제어신호는 게이트 스타트 펄스(Vst), 게이트 쉬프트 클럭(GCLK1~GCLK4), 게이트 출력 인에이블신호(Gate Output Enable, GOE), GPM 제어신호(FLK) 등을 포함한다. 제1 내지 제4 게이트 쉬프트 클럭(GCLK1~GCLK4)은 소정의 시간차를 두고 순차적으로 쉬프트되는 4 상 클럭들이다. 종래 기술의 타이밍 콘트롤러는 4 상 게이트 쉬프트 클럭을 변조하기 위하여 2 개의 GPM 제어신호를 발생하였지만 본 발명의 타이밍 콘트롤러(21)는 하나의 GPM 제어신호로 4 상 게이트 쉬프트 클럭들 각각을 변조한다.
파워 IC(22)는 타이밍 콘트롤러(21)로부터 게이트 스타트 펄스(Vst), 게이트 쉬프트 클럭(GCLK1~GCLK4) 및 GPM 제어신호(FLK)를 입력받는다. 파워 IC(22)의 레벨 쉬프터는 타이밍 콘트롤러(21)로부터 TTL(Transistor Transistor Logic) 또는 LVDS 레벨의 저전압으로 입력되는 게이트 쉬프트 클럭(GCLK1~GCLK4)의 전압을 화소 어레이(20)의 TFT 구동에 적합한 15V 이상의 게이트 하이전압(Vgh)으로 레벨 쉬프팅하고 GPM 제어신호(FLK)에 응답하여 게이트 쉬프트 클럭(GCLK1~GCLK4) 각각을 변조한다. 따라서, 파워 IC(22)의 레벨 쉬프터는 게이트 쉬프트 클럭 변조회로를 포함한다. 파워 IC(22)에 의해 변조된 제1 내지 제4 게이트 쉬프트 클럭(GCLK1'~GCLK4')은 소정의 시간차를 두고 순차적으로 쉬프트되는 4 상 클럭들로 서 게이트 구동회로(13)의 쉬프트 레지스터에 입력된다.
도 3은 타이밍 콘트롤러(21)에서 GPM 제어신호 발생 회로를 나타낸다.
도 3을 참조하면, 타이밍 콘트롤러(21)는 제1 및 제2 GPM 제어신호(FLK1, FLK2)를 발생한다. 이 타이밍 콘트롤러(21)는 배타적 부정 논리합 게이트(EX-NOR, 31)를 구비한다. 배타적 부정 논리합 게이트(31)는 제1 및 제2 GPM 제어신호(FLK1, FLK2)를 논리합 연산하여 그 결과를 출력한다. 따라서, 타이밍 콘트롤러(21)로부터 출력되는 GPM 제어신호(FLK)는 제1 및 제2 GPM 제어신호(FLK1, FLK2)의 논리값이 서로 다를 때에만 로우논리로 발생된다.
도 4는 파워 IC(22)의 레벨 쉬프터를 상세히 나타낸다.
도 4를 참조하면, 파워 IC(22)의 레벨 쉬프터는 FLK 샘플링 로직부(41)를 구비한다. 도 4에서 Q1~Q4는 트랜지스터이며, R1 및 R2는 저항이다.
FLK 샘플링 로직부(41)는 제1 게이트 쉬프트 클럭(GCLK1)의 전압을 게이트 하이전압(Vgh) 레벨로 상승시키고 GPM 제어신호(FLK)의 4i(i는 양의 정수)+1 번째 로우논리구간(또는 GPM 시간) 동안 제1 트랜지스터(Q1)를 턴-온시킨다. 제1 트랜지스터(Q1)는 FLK 샘플링 로직부(41)의 제어 하에 게이트 하이전압(Vgh)을 낮추어 변조된 제1 게이트 쉬프트 클럭(GCLK1')을 출력한다. FLK 샘플링 로직부(41)는 제2 게이트 쉬프트 클럭(GCLK2)의 전압을 게이트 하이전압(Vgh) 레벨로 상승시키고 GPM 제어신호(FLK)의 4i+2 번째 로우논리구간 동안 제2 트랜지스터(Q2)를 턴-온시킨다. 제2 트랜지스터(Q2)는 FLK 샘플링 로직부(41)의 제어 하에 게이트 하이전압(Vgh)을 낮추어 변조된 제2 게이트 쉬프트 클럭(GCLK2')을 출력한다. FLK 샘플 링 로직부(41)는 제2 게이트 쉬프트 클럭(GCLK2)의 전압을 게이트 하이전압(Vgh) 레벨로 상승시키고 GPM 제어신호(FLK)의 4i+3 번째 로우논리구간 동안 제3 트랜지스터(Q3)를 턴-온시킨다. 제3 트랜지스터(Q3)는 FLK 샘플링 로직부(41)의 제어 하에 게이트 하이전압(Vgh)을 낮추어 변조된 제3 게이트 쉬프트 클럭(GCLK3')을 출력한다. FLK 샘플링 로직부(41)는 제4 게이트 쉬프트 클럭(GCLK4)의 전압을 게이트 하이전압(Vgh) 레벨로 상승시키고 GPM 제어신호(FLK)의 4i+4 번째 로우논리구간 동안 제4 트랜지스터(Q4)를 턴-온시킨다. 제4 트랜지스터(Q4)는 FLK 샘플링 로직부(41)의 제어 하에 게이트 하이전압(Vgh)을 낮추어 변조된 제4 게이트 쉬프트 클럭(GCLK4')을 출력한다.
도 5는 본 발명의 제1 실시예에 따른 게이트 쉬프트 클럭들(GCLK1~GCLK4)과 GPM 제어신호(FLK1,FLK2,FLK)를 보여 주는 파형도이다. 도 6은 변조된 게이트 쉬프트 클럭들(GCLK1'~GCLK4')을 보여 주는 파형도이다.
타이밍 콘트롤러(21) 내에서 생성되는 제1 및 제2 GPM 제어신호(FLK1, FLK2)는 소정의 시간차를 갖는다. 제1 GPM 제어신호(FLK1)의 로우논리구간은 제2 GPM 제어신호(FLK2)의 하이논리구간(또는 펄스폭 기간)과 중첩되고 또한, 제1 및 제3 게이트 쉬프트 클럭들(GCLK1, GCLK3)의 폴링에지와 중첩된다. 제2 GPM 제어신호(FLK2)의 로우논리구간은 제1 GPM 제어신호(FLK1)의 하이논리구간과 중첩되고 또한, 제1 및 제3 게이트 쉬프트 클럭들(GCLK1, GCLK3)의 폴링에지와 중첩된다. 제1 GPM 제어신호(FLK1)의 기수 번째 로우논리구간은 제1 게이트 쉬프트 클럭들(GCLK1)의 변조시간(GPMt)을 결정한다. 제1 GPM 제어신호(FLK1)의 우수 번째 로우논리구 간은 제3 게이트 쉬프트 클럭들(GCLK3)의 변조시간(GPMt)을 결정한다. 제2 GPM 제어신호(FLK2)의 기수 번째 로우논리구간은 제2 게이트 쉬프트 클럭들(GCLK2)의 변조시간(GPMt)을 결정한다. 제1 GPM 제어신호(FLK1)의 우수 번째 로우논리구간은 제4 게이트 쉬프트 클럭들(GCLK4)의 변조시간(GPMt)을 결정한다.
제1 및 제2 GPM 제어신호(FLK1, FLK2)의 위상차, 펄스폭, 듀티비 등은 액정표시패널의 구동방식과 화소 어레이(20)의 구조에 따라 적절히 조정될 수 있다. 예컨대, 제1 및 제2 GPM 제어신호(FLK1, FLK2)는 도 5와 같이 동일한 듀티비로 발생될 수 있고, 도 9와 같이 서로 다른 듀티비로 발생될 수 있다.
도 7과 같은 화소 어레이(20)에서 좌우에 이웃하는 액정셀들에 동일한 극성과 동일한 데이터전압을 인가하더라도 충전양이 달라질 수 있다. 본 발명은 제1 및 제2 GPM 제어신호(FLK1, FLK2)의 듀티비를 다르게 하여 도 7과 같은 화소 어레이(20)의 기수 게이트라인들에 인가되는 기수 게이트펄스들의 변조시간과, 우수 게이트라인들에 인가되는 우수 게이트펄스들의 변조시간을 다르게 제어하여 이웃한 액정셀들의 충전양을 동일하게 보상할 수 있다.
도 7은 데이터 라인 공유 방식을 적용한 화소 어레이(20)의 일부를 보여 주는 회로도이다. 도 8은 도 7에 도시된 화소 어레이(20)의 데이터라인들에 공급되는 데이터전압과 게이트라인들에 공급되는 게이트펄스를 보여 주는 파형도이다.
도 7 및 도 8을 참조하면, 게이트라인들(G1~G6)에는 1 수평기간 주기로 극성이 반전되는 데이터전압에 동기되는 게이트펄스가 순차적으로 공급된다. 게이트펄스들은 게이트 하이전압(Vgh)과 게이트 로우전압 사이에서 스윙하며, 1/2 수평기간 의 펄스폭(1/2 H)으로 발생된다. 게이트펄스들의 게이트 하이전압(Vgh)은 GPM 제어신호(FLK)를 기준으로 변조된다.
제1 수직라인(최좌측 수직라인)을 따라 배치된 제1 TFT(T1)와, 제2 수직라인을 따라 배치된 제2 TFT(T2)는 제1 데이터라인(DL1)으로부터의 데이터전압들을 제1 및 제2 화소전극(P1, P2)에 시분할 공급한다. 제1 TFT(T1)는 기수 게이트라인(GL1, GL3, GL5)으로부터의 변조된 게이트펄스에 따라 턴-온되어 제1 데이터라인(DL1)으로부터의 정극성/부극성 데이터전압을 제1 데이터라인(DL1)의 좌측에 배치된 제1 화소전극(P1)에 공급한다. 이를 위하여, 제1 TFT(T1)의 드레인전극은 제1 데이터라인(DL1)에 접속되고, 그 소스전극은 제1 데이터라인(DL1)의 좌측에 배치된 제1 화소전극(P1)에 접속된다. 제1 TFT(T1)의 게이트전극은 기수 게이트라인(GL1, GL3, GL5)에 접속된다. 제2 TFT(T2)는 우수 게이트라인(GL2, GL4, GL6)으로부터의 게이트펄스에 따라 턴-온되어 제1 데이터라인(DL1)으로부터의 정극성/부극성 데이터전압을 제1 데이터라인(DL1)의 우측에 배치된 제2 화소전극(P2)에 공급한다. 이를 위하여, 제2 TFT(T2)의 드레인전극은 제1 데이터라인(DL1)에 접속되고, 그 소스전극은 제1 데이터라인(DL1)의 우측에 배치된 제2 화소전극(P2)에 접속된다. 제2 TFT(T2)의 게이트전극은 우수 게이트라인(GL2, GL4, GL6)에 접속된다. 제1 데이터라인(DL1)을 통해 순차적으로 공급되는 동일 극성의 데이터전압들 중에서, 첫 번째 데이터전압이 제1 액정셀에 충전된 후에, 두 번째 데이터전압이 제2 액정셀에 충전된다.
제3 수직라인을 따라 배치된 제3 TFT(T3)와, 제4 수직라인을 따라 배치된 제 4 TFT(T4)는 제2 데이터라인(DL2)으로부터의 데이터전압들을 제3 및 제4 화소전극(P3, P4)에 시분할 공급한다. 제3 TFT(T3)는 우수 게이트라인(GL2, GL4, GL6)으로부터의 게이트펄스에 따라 턴-온되어 제2 데이터라인(DL2)으로부터의 정극성/부극성 데이터전압을 제2 데이터라인(DL2)의 좌측에 배치된 제3 화소전극(P3)에 공급한다. 이를 위하여, 제3 TFT(T3)의 드레인전극은 제2 데이터라인(DL2)에 접속되고, 그 소스전극은 제2 데이터라인(DL2)의 좌측에 배치된 제3 화소전극(P3)에 접속된다. 제3 TFT(T3)의 게이트전극은 우수 게이트라인(GL2, GL4, GL6)에 접속된다. 제4 TFT(T24)는 기수 게이트라인(GL1, GL3, GL5)으로부터의 게이트펄스에 따라 턴-온되어 제2 데이터라인(DL2)으로부터의 정극성/부극성 데이터전압을 제2 데이터라인(DL2)의 우측에 배치된 제4 화소전극(P4)에 공급한다. 이를 위하여, 제4 TFT(T4)의 드레인전극은 제2 데이터라인(DL2)에 접속되고, 그 소스전극은 제2 데이터라인(DL2)의 우측에 배치된 제4 화소전극(P4)에 접속된다. 제4 TFT(T4)의 게이트전극은 기수 게이트라인(GL1, GL3, GL5)에 접속된다. 제2 데이터라인(DL2)을 통해 순차적으로 공급되는 동일 극성의 데이터전압들 중에서, 첫 번째 데이터전압이 제4 액정셀에 충전된 후에, 두 번째 데이터전압이 제3 액정셀에 충전된다.
제5 수직라인을 따라 배치된 제5 TFT(T5)와, 제6 수직라인을 따라 배치된 제6 TFT(T6)는 제3 데이터라인(DL3)으로부터의 데이터전압들을 제5 및 제6 화소전극(P5, P6)에 시분할 공급한다. 제5 TFT(T5)는 우수 게이트라인(GL2, GL4, GL6)으로부터의 게이트펄스에 따라 턴-온되어 제3 데이터라인(DL3)으로부터의 정극성/부극성 데이터전압을 제3 데이터라인(DL3)의 좌측에 배치된 제5 화소전극(P5)에 공급 한다. 이를 위하여, 제5 TFT(T5)의 드레인전극은 제3 데이터라인(DL3)에 접속되고, 그 소스전극은 제3 데이터라인(DL3)의 좌측에 배치된 제5 화소전극(P5)에 접속된다. 제5 TFT(T5)의 게이트전극은 우수 게이트라인(GL2, GL4, GL6)에 접속된다. 제6 TFT(T6)는 기수 게이트라인(GL1, GL3, GL5)으로부터의 게이트펄스에 따라 턴-온되어 제3 데이터라인(DL3)으로부터의 정극성/부극성 데이터전압을 제3 데이터라인(DL3)의 우측에 배치된 제6 화소전극(P6)에 공급한다. 이를 위하여, 제6 TFT(T6)의 드레인전극은 제3 데이터라인(DL3)에 접속되고, 그 소스전극은 제3 데이터라인(DL3)의 우측에 배치된 제6 화소전극(P6)에 접속된다. 제6 TFT(T6)의 게이트전극은 기수 게이트라인(GL1, GL3, GL5)에 접속된다. 제3 데이터라인(DL3)을 통해 순차적으로 공급되는 동일 극성의 데이터전압들 중에서, 첫 번째 데이터전압이 제6 액정셀에 충전된 후에, 두 번째 데이터전압이 제5 액정셀에 충전된다.
제7 수직라인을 따라 배치된 제7 TFT(T7)와, 제8 수직라인을 따라 배치된 제8 TFT(T8)는 제4 데이터라인(DL4)으로부터의 데이터전압들을 제7 및 제8 화소전극(P7, P8)에 시분할 공급한다. 제7 TFT(T7)는 기수 게이트라인(GL1, GL3, GL5)으로부터의 게이트펄스에 따라 턴-온되어 제4 데이터라인(DL4)을 통해 공급된 정극성/부극성 데이터전압을 제4 데이터라인(DL4)의 좌측에 배치된 제7 화소전극(P7)에 공급한다. 이를 위하여, 제7 TFT(T7)의 드레인전극은 제4 데이터라인(DL4)에 접속되고, 그 소스전극은 제4 데이터라인(DL4)의 좌측에 배치된 제7 화소전극(P7)에 접속된다. 제7 TFT(T7)의 게이트전극은 기수 게이트라인(GL1, GL3, GL5)에 접속된다. 제8 TFT(T8)는 우수 게이트라인(GL2, GL4, GL6)으로부터의 게이트펄스에 따라 턴-온되어 제4 데이터라인(DL4)을 통해 공급된 정극성/부극성 데이터전압을 제4 데이터라인(DL4)의 우측에 배치된 제8 화소전극(P8)에 공급한다. 이를 위하여, 제8 TFT(T8)의 드레인전극은 제4 데이터라인(DL4)에 접속되고, 그 소스전극은 제4 데이터라인(DL4)의 우측에 배치된 제8 화소전극(P8)에 접속된다. 제8 TFT(T8)의 게이트전극은 우수 게이트라인(GL2, GL4, GL6)에 접속된다. 제4 데이터라인(DL4)을 통해 순차적으로 공급되는 동일 극성의 데이터전압들 중에서, 첫 번째 데이터전압이 제7 액정셀에 충전된 후에, 두 번째 데이터전압이 제4 데이터라인(DL4)의 제8 액정셀에 충전된다.
데이터라인들(DL1~DL6)에 동일 극성의 데이터전압들이 연속으로 공급되며 게이트펄스들의 펄스폭이 동일하고 그 게이트펄스들의 변조시간이 동일하다면, 도 7과 같은 화소 어레이(20)에서 제2, 제3, 제5, 및 제8 액정셀의 데이터 충전양은 프리차징 효과로 인하여 제1, 제4, 및 제6 액정셀의 데이터 충전양보다 많다. 본 발명은 도 9와 같이 제2 GPM 제어신호(FLK2)의 펄스폭, 듀티비를 제1 GPM 제어신호(FLK1) 보다 작게 하여 우수 게이트라인들(GL2, GL4, GL6)에 인가되는 게이트펄스의 변조시간(GPMt2)을 기수 게이트라인들(GL1, GL3, GL5)에 인가되는 게이트펄스의 변조시간(GPMt1)보다 길게 한다. 그 결과, 본 발명은 제2 액정셀의 데이터 충전양을 제1 액정셀의 데이터 충전양만큼 낮추어 제1 및 제2 액정셀의 데이터 충전양을 동일하게 제어할 수 있다.
도 9는 본 발명의 제2 실시예에 따른 게이트 쉬프트 클럭들(GCLK1~GCLK4)과 GPM 제어신호(FLK1,FLK2,FLK)를 보여 주는 파형도이다. 도 10은 변조된 게이트 쉬 프트 클럭들(GCLK1'~GCLK4')을 보여 주는 파형도이다.
도 9 및 도 10을 참조하면, 타이밍 콘트롤러(21) 내에서 생성되는 제1 및 제2 GPM 제어신호(FLK1, FLK2)는 소정의 시간차를 갖는다. 제1 GPM 제어신호(FLK1)의 로우논리구간은 제2 GPM 제어신호(FLK2)의 하이논리구간(또는 펄스폭 기간)과 중첩되고 또한, 제1 및 제3 게이트 쉬프트 클럭들(GCLK1, GCLK3)의 폴링에지와 중첩된다. 제2 GPM 제어신호(FLK2)의 로우논리구간은 제1 GPM 제어신호(FLK1)의 하이논리구간과 중첩되고 또한, 제1 및 제3 게이트 쉬프트 클럭들(GCLK1, GCLK3)의 폴링에지와 중첩된다. 제1 GPM 제어신호(FLK1)의 기수 번째 로우논리구간은 제1 게이트 쉬프트 클럭들(GCLK1)의 변조시간(GPMt1)을 결정한다. 제1 GPM 제어신호(FLK1)의 우수 번째 로우논리구간은 제3 게이트 쉬프트 클럭들(GCLK3)의 변조시간(GPMt1)을 결정한다. 제2 GPM 제어신호(FLK2)의 기수 번째 로우논리구간은 제2게이트 쉬프트 클럭들(GCLK2)의 변조시간(GPMt2)을 결정한다. 제2 GPM 제어신호(FLK2)의 우수 번째 로우논리구간은 제4 게이트 쉬프트 클럭들(GCLK4)의 변조시간(GPMt2)을 결정한다.
도 7과 같은 화소 어레이에서 좌우에 이웃하는 액정셀들의 충전양 불균일을 보상하기 위하여, 제2 GPM 제어신호(FLK2)의 듀티비는 제1 GPM 제어신호(FLK1)의 그 것에 비하여 작다. 이러한 듀티비의 차이에 의해, 제2 GPM 제어신호(FLK2)의 로우논리구간은 제1 GPM 제어신호(FLK1)의 그것보다 길게 된다. 따라서, 우수 게이트라인들(G2, G4, G6)에 인가되는 게이트펄스들의 변조시간(GPMt2)은 기수 게이트라인들(G1, G3, G5)에 인가되는 게이트펄스들의 변조시간(GPMt2)보다 길어진다.
타이밍 콘트롤러(21)는 제1 및 제2 GPM 제어신호(FLK1, FLK2)를 배타적 부정 논리합(EX-NOR) 연산하여 그 결과를 최종 GPM 제어신호(FLK)로 출력한다. 제1 및 제2 GPM 제어신호(FLK1, FLK2)의 배타적 부정 논리합 연산의 결과, GPM 제어신호(FLK)의 우수 번째 로우논리구간은 기수 번째 로우논리구간보다 길다. GPM 제어신호(FLK)는 타이밍 콘트롤러(21)의 단일 출력핀을 통해 출력된다.
본원의 발명자들은 실험을 통해 본 발명의 효과를 입증하였다. 이 실험에서 도 7과 같은 화소 어레이를 가지는 액정표시장치를 시료로 하여 도 9 및 도 10과 같이 제1 및 제2 GPM 제어신호(FLK1, FLK2)로 액정셀의 충전양이 균일하게 보상되었다. 아래의 표 1은 실험에서 사용된 신호들을 나타낸다.
Low Voltage High Voltage Period High Width
Vst -5V 25V 18ms 14us
GCLK1'~GCLK4' 0 V 25V 32us 12us
FLK1 0 V 3.3 V 20us 4us
FLK2 0 V 3.3 V 20us 3us
표 1에서, Vst 및 GCLK1'~GCLK4'는 파워 IC(22)의 출력으로 -5V와 25V 사이에서 스윙한다. FLK1 및 FLK2는 타이밍 콘트롤러(21)의 출력으로 0V와 3.3V 사이에서 스윙한다. FLK2은 그 펄스폭이 FLK1의 펄스폭보다 작게 설정되고 그 듀티비는 FLK1의 듀티비보다 작게 된다. 표 1의 신호들에서 펄스 주기(period)와 펄스폭(High width)는 제어 설정값(Control setting value)에 의해 달라질 수 있다. 제어 설정값은 입력 영상의 프레임 주파수, 화소 어레이 구조, 액정표시패널의 해상도에 따라 달라질 수 있다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 예컨대, 본 발명의 실시예는 어떠한 액정모드나 구동 방식에 관계없이 게이트펄스가 필요한 액정표시장치에 적용될 수 있음은 물론, 다른 평판 표시장치 예를 들면, 전계 방출 표시소자(Field Emission Display, FED), 플라즈마 디스플레이 패널(Plasma Display Panel, PDP), 유기발광다이오드(Organic Light Emitting Diode, OLED)와 같은 전계발광소자(Electroluminescence Device, EL), 전기영동 표시소자(Electrophoresis Display) 등에서 데이터 충전양 보상을 위한 게이트펄스(또는 스캔펄스)의 변조에 적요될 수 있다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.
도 1은 본 발명의 실시예에 따른 액정표시장치를 나타내는 블록도이다.
도 2는 타이밍 콘트롤러, 파워 IC 및 게이트 구동회로를 나타내는 블록도이다.
도 3은 타이밍 콘트롤러의 GPM 제어신호 발생부를 나타내는 회로도이다.
도 4는 파워 IC의 레벨 쉬프터를 보여 주는 회로도이다.
도 5는 본 발명의 제1 실시예에 따른 게이트 쉬프트 클럭들과 GPM 제어신호를 보여 주는 파형도이다.
도 6은 변조된 게이트 쉬프트 클럭들을 보여 주는 파형도이다.
도 7은 본 발명의 실시예에 따른 액정표시장치에서 화소 어레이의 일예를 보여 주는 회로도이다.
도 8은 도 7에 도시된 화소 어레이에 인가되는 데이터와 게이트펄스를 보여 주는 파형도이다.
도 9는 본 발명의 제2 실시예에 따른 게이트 쉬프트 클럭들과 GPM 제어신호를 보여 주는 파형도이다.
도 10는 변조된 게이트 쉬프트 클럭들을 보여 주는 파형도이다.
< 도면의 주요 부분에 대한 부호의 설명 >
13 : 게이트 구동회로 21 : 타이밍 콘트롤러
22 : 파워 IC 31 : 배타적 부정 논리합 게이트(EX-NOR)

Claims (9)

  1. 데이터전압이 공급되는 데이터라인들, 상기 데이터전압에 동기되는 게이트펄스가 순차적으로 인가되는 게이트라인들, 상기 데이터라인들과 상기 게이트라인들의 교차부에 접속된 다수의 TFT, 및 상기 TFT들에 접속된 액정셀들을 포함하는 액정표시패널;
    정극성/부극성 데이터전압을 상기 데이터라인들에 공급하는 데이터 구동회로;
    게이트 스타트펄스와 변조된 게이트 쉬프트 클럭들을 이용하여 게이트 펄스를 상기 게이트라인들에 순차적으로 공급하는 게이트 구동회로;
    상기 게이트 스타트 펄스, 게이트 쉬프트 클럭들, 및 상기 게이트 펄스들을 변조하기 위한 단일 제어신호를 발생하는 타이밍 콘트롤러; 및
    상기 단일 제어신호에 응답하여 상기 게이트 쉬프트 클럭들을 변조하는 게이트 쉬프트 클럭 변조회로를 구비하고,
    상기 게이트 쉬프트 클럭 변조회로는
    제1 게이트라인으로부터의 제1 게이트펄스의 게이트 하이전압을 상기 단일 제어신호의 기수 번째 로우논리구간에 의해 정의되는 제1 시간 동안 낮추거나, 제2 게이트라인으로부터의 제2 게이트펄스의 게이트 하이전압을 상기 단일 제어신호의 우수 번째 로우논리구간에 의해 정의되는 제2 시간 동안 낮추면서 상기 게이트 쉬트프 클럭들을 변조하는 액정표시장치.
  2. 제 1 항에 있어서,
    상기 타이밍 콘트롤러는,
    소정의 시간차를 갖는 제1 및 제2 제어신호를 발생하고,
    상기 제1 및 제2 제어신의 배타적 부정 논리합 결과로 상기 단일 제어신호를 출력하는 배타적 논리합 게이트를 구비하는 것을 특징으로 하는 액정표시장치.
  3. 제 2 항에 있어서,
    상기 제1 제어신호의 로우논리구간은 상기 게이트 쉬프트 클럭들 중에서 기수 게이트 쉬프트 클럭들의 폴링에지와 중첩되고,
    상기 제2 제어신호의 로우논리구간은 상기 게이트 쉬프트 클럭들 중에서 우수 게이트 쉬프트 클럭들의 폴링에지와 중첩되는 것을 특징으로 하는 액정표시장치.
  4. 제 3 항에 있어서,
    상기 제1 및 제2 제어신호는 위상차와 듀티비 중 적어도 어느 하나가 서로 다른 것을 특징으로 하는 액정표시장치.
  5. 제 4 항에 있어서,
    상기 액정셀들은,
    제1 데이터라인의 좌측에 배치되어 상기 제1 데이터라인을 통해 공급되는 제1 데이터전압을 충전하는 제1 액정셀;
    상기 제1 데이터라인의 우측에 배치되어 상기 제1 데이터라인을 통해 공급되는 제2 데이터전압을 충전하는 제2 액정셀;
    제2 데이터라인의 우측에 배치되어 상기 제2 데이터라인을 통해 공급되는 제1 데이터전압을 충전하는 제4 액정셀;
    상기 제2 데이터라인의 좌측에 배치되어 상기 제2 데이터라인을 통해 공급되는 제2 데이터전압을 충전하는 제3 액정셀;
    제3 데이터라인의 우측에 배치되어 상기 제3 데이터라인을 통해 공급되는 제1 데이터전압을 충전하는 제6 액정셀;
    상기 제3 데이터라인의 좌측에 배치되어 상기 제3 데이터라인을 통해 공급되는 제2 데이터전압을 충전하는 제5 액정셀;
    제4 데이터라인의 좌측에 배치되어 상기 제4 데이터라인을 통해 공급되는 제1 데이터전압을 충전하는 제7 액정셀; 및
    상기 제4 데이터라인의 우측에 배치되어 상기 제4 데이터라인을 통해 공급되는 제2 데이터전압을 충전하는 제8 액정셀을 구비하는 것을 특징으로 하는 액정표시장치.
  6. 제 5 항에 있어서,
    상기 TFT들은,
    상기 제1 게이트라인으로부터의 상기 제1 게이트펄스에 따라 턴-온되어 상기 제1 데이터라인을 통해 공급되는 상기 제1 데이터전압을 상기 제1 액정셀의 화소전극에 공급하는 제1 TFT;
    상기 제2 게이트라인으로부터의 상기 제2 게이트펄스에 따라 턴-온되어 상기 제1 데이터라인을 통해 공급되는 상기 제2 데이터전압을 상기 제2 액정셀의 화소전극에 공급하는 제2 TFT;
    상기 제2 게이트펄스에 따라 턴-온되어 상기 제2 데이터라인을 통해 공급되는 상기 제2 데이터전압을 상기 제3 액정셀의 화소전극에 공급하는 제3 TFT;
    상기 제1 게이트펄스에 따라 턴-온되어 상기 제2 데이터라인을 통해 공급되는 상기 제1 데이터전압을 상기 제4 액정셀의 화소전극에 공급하는 제4 TFT;
    상기 제2 게이트펄스에 따라 턴-온되어 상기 제3 데이터라인을 통해 공급되는 상기 제2 데이터전압을 상기 제5 액정셀의 화소전극에 공급하는 제5 TFT;
    상기 제1 게이트펄스에 따라 턴-온되어 상기 제3 데이터라인을 통해 공급되는 상기 제1 데이터전압을 상기 제6 액정셀의 화소전극에 공급하는 제6 TFT;
    상기 제1 게이트펄스에 따라 턴-온되어 상기 제4 데이터라인을 통해 공급되는 상기 제1 데이터전압을 상기 제7 액정셀의 화소전극에 공급하는 제7 TFT; 및
    상기 제2 게이트펄스에 따라 턴-온되어 상기 제4 데이터라인을 통해 공급되는 상기 제2 데이터전압을 상기 제8 액정셀의 화소전극에 공급하는 제8 TFT를 구비하는 액정표시장치.
  7. 제 6 항에 있어서,
    상기 제2 시간은 상기 제1 시간보다 긴 것을 특징으로 하는 액정표시장치.
  8. 제 7 항에 있어서,
    상기 제2 제어신호의 듀티비는 상기 제1 제어신호의 듀티비보다 작은 것을 특징으로 하는 액정표시장치.
  9. 제 7 항에 있어서,
    상기 제2 제어신호의 펄스폭은 상기 제1 제어신호의 펄스폭보다 작은 것을 특징으로 하는 액정표시장치.
KR1020090075387A 2009-08-14 2009-08-14 액정표시장치 KR101588898B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020090075387A KR101588898B1 (ko) 2009-08-14 2009-08-14 액정표시장치

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020090075387A KR101588898B1 (ko) 2009-08-14 2009-08-14 액정표시장치

Publications (2)

Publication Number Publication Date
KR20110017756A KR20110017756A (ko) 2011-02-22
KR101588898B1 true KR101588898B1 (ko) 2016-01-26

Family

ID=43775692

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020090075387A KR101588898B1 (ko) 2009-08-14 2009-08-14 액정표시장치

Country Status (1)

Country Link
KR (1) KR101588898B1 (ko)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101957737B1 (ko) * 2012-03-07 2019-03-14 엘지디스플레이 주식회사 영상표시장치 및 그 구동방법
KR102071939B1 (ko) 2013-05-23 2020-02-03 삼성디스플레이 주식회사 표시 장치
KR102168822B1 (ko) * 2014-11-20 2020-10-22 엘지디스플레이 주식회사 표시장치
KR102286916B1 (ko) * 2014-12-31 2021-08-09 엘지디스플레이 주식회사 게이트 펄스 변조 장치와 이를 이용한 표시장치

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100995641B1 (ko) * 2004-03-09 2010-11-19 엘지디스플레이 주식회사 액정표시장치의 구동회로 및 이의 구동방법
KR101194853B1 (ko) * 2005-10-31 2012-10-26 엘지디스플레이 주식회사 스캔 펄스 변조 회로, 그를 이용한 액정 표시 장치
KR20070053887A (ko) * 2005-11-22 2007-05-28 엘지.필립스 엘시디 주식회사 액정표시장치
KR101232051B1 (ko) * 2006-06-29 2013-02-12 엘지디스플레이 주식회사 게이트 펄스 변조신호 발생회로

Also Published As

Publication number Publication date
KR20110017756A (ko) 2011-02-22

Similar Documents

Publication Publication Date Title
US8368630B2 (en) Liquid crystal display
US8330687B2 (en) Liquid crystal display
US8416231B2 (en) Liquid crystal display
US8552956B2 (en) Liquid crystal display
KR20070121318A (ko) 액정표시장치 및 이의 구동방법
KR101818247B1 (ko) 액정표시장치 및 그 구동방법
KR101808338B1 (ko) 표시장치와 그 게이트펄스 제어방법
US8760378B2 (en) Liquid crystal display for reducing distortion of common voltage
KR101970800B1 (ko) 액정표시장치
US20110128279A1 (en) Device and method for driving liquid crystal display device
KR101588898B1 (ko) 액정표시장치
EP2725414A1 (en) Display device
KR102279494B1 (ko) 액정표시장치
KR20100076595A (ko) 액정표시장치
KR102143221B1 (ko) 표시장치
KR20110070356A (ko) 액정표시장치
KR20090054205A (ko) 액정 표시 장치
KR20130097369A (ko) 표시장치와 그 구동방법
KR20150044514A (ko) 액정표시장치
KR102411379B1 (ko) 표시패널과 이를 이용한 표시장치
KR20180014337A (ko) 액정표시장치
KR20110064116A (ko) 액정표시장치
KR20080018607A (ko) 게이트 구동회로와 이를 갖는 액정표시장치
KR102387349B1 (ko) 표시장치
KR102033098B1 (ko) 액정표시장치 및 그 구동방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20181226

Year of fee payment: 4