KR20150044514A - 액정표시장치 - Google Patents

Abstract

본 발명의 액정표시장치는 수평 방향으로 이웃한 픽셀들 사이마다 수직 경계부들이 형성되고, 상기 수직 경계부들에 두 개의 데이터라인들과 한 개의 수직 게이트라인이 교대로 배치되고, 수직 게이트라인들 각각은 수평 방향으로 연장되는 수평 게이트라인에 연결된 표시패널; 상기 데이터라인들을 통해 상기 픽셀들에 데이터전압을 공급하고 상기 수직 게이트라인들을 통해 상기 픽셀들에 게이트 펄스를 공급하는 구동회로를 구비하고; 상기 표시패널의 기수 번째 수평 픽셀 라인에 배치된 픽셀들 각각은 자신에게 가장 가깝게 배치된 데이터라인에 접속되고; 상기 표시패널의 우수 번째 수평 픽셀 라인에 배치된 픽셀들 각각은 일 방향으로 자신에게 가장 가깝게 배치된 일 데이터라인 또는 일 수직 게이트라인을 점핑하여, 상기 일 데이터라인에 이웃하거나 또는 상기 일 수직 게이트라인에 이웃한 다른 데이터라인에 접속된다.

Description

액정표시장치{LIQUID CRYSTAL DISPLAY DEVICE}

본 발명은 베젤의 폭을 줄인 액정표시장치에 관한 것이다.

표시장치 분야는 부피가 큰 음극선관(Cathode Ray Tube: CRT)을 대체하는, 얇고 가벼우며 대면적이 가능한 평판 표시장치(Flat Panel Display Device: FPD)로 급속히 변화해 왔다. 평판 표시장치에는 액정표시장치(Liquid Crystal Display Device: LCD), 플라즈마 디스플레이 패널(Plasma Display Panel: PDP), 유기발광 표시장치(Organic Light Emitting Display Device: OLED), 그리고 전기영동 표시장치(Electrophoretic Display Device: EPD) 등이 있다. 이 중에서 액정표시장치는 액정 분자에 인가되는 전계를 데이터전압에 따라 제어하여 화상을 표시한다. 액티브 매트릭스 타입의 액정표시장치는 공정 기술과 구동 기술의 발달에 힘입어 가격이 낮아지고 성능이 높아져 소형 모바일 기기부터 대형 텔레비젼까지 거의 모든 표시장치에 적용되어 가장 널리 이용되고 있다.

액정표시장치의 제조사들은 네로우 베젤(Narrow bezel)을 구현하기 위한 다양한 시도를 하고 있다. 네로우 베젤 기술은 같은 크기의 표시패널에서 영상이 표시되는 유효 화면의 크기를 상대적으로 크게 하기 위하여 표시패널의 가장자리에서 영상이 표시되지 않는 베젤(bezel)을 최소화하는 기술이다. 네로우 베젤 기술은 미세 공정 기술의 한계로 인하여 베젤 폭을 줄이는데 한계가 있다. 따라서, 공정 기술을 극복할 수 있는 네로우 베젤 기술의 개발이 필요하다.

따라서, 본 발명의 목적은 베젤 폭을 최소화할 수 있도록 한 액정표시장치를 제공하는 데 있다.

상기 목적을 달성하기 위하여, 본 발명의 액정표시장치는 수평 방향으로 이웃한 픽셀들 사이마다 수직 경계부들이 형성되고, 상기 수직 경계부들에 두 개의 데이터라인들과 한 개의 수직 게이트라인이 교대로 배치되고, 수직 게이트라인들 각각은 수평 방향으로 연장되는 수평 게이트라인에 연결된 표시패널; 상기 데이터라인들을 통해 상기 픽셀들에 데이터전압을 공급하고 상기 수직 게이트라인들을 통해 상기 픽셀들에 게이트 펄스를 공급하는 구동회로를 구비하고; 상기 표시패널의 기수 번째 수평 픽셀 라인에 배치된 픽셀들 각각은 자신에게 가장 가깝게 배치된 데이터라인에 접속되고; 상기 표시패널의 우수 번째 수평 픽셀 라인에 배치된 픽셀들 각각은 일 방향으로 자신에게 가장 가깝게 배치된 일 데이터라인 또는 일 수직 게이트라인을 점핑하여, 상기 일 데이터라인에 이웃하거나 또는 상기 일 수직 게이트라인에 이웃한 다른 데이터라인에 접속된다.

상기 표시패널의 기수 번째 수평 픽셀 라인에서, 상기 데이터라인쌍들에 포함된 제1 데이터라인과 제2 데이터라인을 사이에 두고 제1 픽셀과 제2 픽셀이 배치되고, 상기 데이터라인쌍들에 포함된 제3 데이터라인과 제4 데이터라인을 사이에 두고 제3 픽셀과 제4 픽셀이 배치되고, 상기 표시패널의 우수 번째 수평 픽셀 라인에서, 상기 제1 데이터라인과 제2 데이터라인을 사이에 두고 제5 픽셀과 제6 픽셀이 배치되고, 상기 제3 데이터라인과 제4 데이터라인을 사이에 두고 제7 픽셀과 제8 픽셀이 배치되고, 상기 제2 픽셀과 상기 제3 픽셀 사이, 및 상기 제6 픽셀과 제7 픽셀 사이에 상기 어느 한 수직 게이트라인이 배치될 때, 상기 제1 픽셀은 제1 TFT를 통해 상기 제1 데이터라인에 연결되고, 상기 제2 픽셀은 제2 TFT를 통해 상기 제2 데이터라인에 연결되고, 상기 제3 픽셀은 제3 TFT를 통해 상기 제3 데이터라인에 연결되고, 상기 제5 픽셀은 제5 TFT를 통해 상기 제2 데이터라인에 연결되고, 상기 제6 픽셀은 제6 TFT를 통해 상기 제3 데이터라인에 연결되고, 상기 제7 픽셀은 제7 TFT를 통해 상기 제4 데이터라인에 연결된다.

상기 제5 픽셀의 화소전극은 절연막을 사이에 두고 상기 제1 데이터라인 상에 형성된 제1 점핑 배선을 통해 상기 제1 데이터라인을 가로질러 상기 제5 TFT에 연결되고; 상기 제6 픽셀의 화소전극은 절연막을 사이에 두고 상기 수직 게이트라인 상에 형성된 제2 점핑 배선을 통해 상기 수직 게이트라인을 가로질러 상기 제6 TFT에 연결되고; 상기 제7 픽셀의 화소전극은 절연막을 사이에 두고 상기 제3 데이터라인 상에 형성된 제3 점핑 배선을 통해 상기 제3 데이터라인을 가로질러 상기 제7 TFT에 연결된다.

상기 구동회로는, 제N 프레임(N은 양의 정수) 동안, 제1 극성의 데이터전압을 상기 제1 및 제3 데이터라인에 공급함과 아울러, 상기 제1 극성과 반대되는 제2 극성의 데이터전압을 상기 제2 및 제4 데이터라인에 공급하고; 제N+1 프레임 동안, 상기 제2 극성의 데이터전압을 상기 제1 및 제3 데이터라인에 공급함과 아울러, 상기 제1 극성의 데이터전압을 상기 제2 및 제4 데이터라인에 공급한다.

상기 제1 점핑 배선은 상기 제5 픽셀의 화소전극과 동일층 상에서 상기 제5 픽셀의 화소전극에 일체화되고, 상기 제2 점핑 배선은 상기 제6 픽셀의 화소전극과 동일층 상에서 상기 제6 픽셀의 화소전극에 일체화되며, 상기 제3 점핑 배선은 상기 제7 픽셀의 화소전극과 동일층 상에서 상기 제7 픽셀의 화소전극에 일체화된다.

상기 데이터라인들 각각의 폭은 상기 수직 게이트라인들 각각의 폭 보다 작다.

본 발명의 액정표시장치는 제1 수직 경계부에 두 개의 데이터 라인들을 배치하고, 제2 수직 경계부에 하나의 수직 게이트 라인을 배치함으로써, 표시패널의 베젤 폭을 최소로 좁힐 수 있음은 물론이거니와,. 데이터라인과 수직 게이트라인 간의 이격 거리를 1 픽셀의 화소전극이 차지하는 폭만큼 넓힐 수 있어 수직 게이트라인과 데이터라인 사이의 기생 용량으로 인한 신호 간섭 문제를 해결할 수 있다. 그리고, 본 발명은 데이터 라인들의 폭을 수직 게이트 라인의 그것보다 좁혀 개구율을 향상시킴은 물론이거니와, 게이트 부하량을 줄여 표시 위치별 게이트 펄스의 신호 편차를 최소화할 수 있다.

나아가, 본 발명은 기수 번째 수평 픽셀 라인과 우수 번째 수평 픽셀 라인에서 서로 다른 형태로 픽셀들을 접속시킴으로써, 컬럼 인버젼 방식으로 구동되는 소스 드라이브 IC를 이용하여 표시패널의 극성 변화를 도트 인버젼 형태로 제어할 수 있어, 패널의 충전 특성을 향상시킬 수 있음은 물론이거니와 소스 드라이브 IC의 소비 전력과 발열양을 줄일 수 있다.

도 1 및 도 2는 본 발명의 실시예에 따른 액정표시장치를 보여 주는 도면들.
도 3은 도 2에 도시된 COF를 확대하여 보여 주는 도면.
도 4는 본 발명의 실시예에 따른 픽셀 어레이의 일부를 보여 주는 등가 회로도.
도 5는 도 4의 데이터라인들에 공급되는 데이터전압의 극성 변화를 보여주는 도면.
도 6은 비교예를 위해 도 4와 대비되는 픽셀 어레이의 일부를 보여 주는 등가 회로도.
도 7은 도 6의 일부를 자세히 보여주는 평면도.
도 8은 도 7을 A-A'에 따라 절취하여 보여주는 단면도.
도 9는 수직 게이트라인과 데이터라인 사이의 기생 용량에 의한 신호 간섭으로 픽셀들 간 휘도 차이가 발생되는 것을 보여주는 도면.
도 10a 및 도 10b는 데이터라인과 픽셀 간 접속 구성을 추가 설명하기 위한 등가 회로도 및 픽셀 어레이 평면도.
도 11a 내지 도 11c는 도 10b의 일 부분들에 대한 단면도들.

이하 첨부된 도면을 참조하여 본 발명에 따른 바람직한 실시예들을 상세히 설명한다. 명세서 전체에 걸쳐서 동일한 참조번호들은 실질적으로 동일한 구성요소들을 의미한다. 이하의 설명에서, 본 발명과 관련된 공지 기능 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우, 그 상세한 설명을 생략한다.

이하의 설명에서 사용되는 구성요소들의 명칭은 명세서 작성의 용이함을 고려하여 선택된 것으로, 실제 제품의 명칭과는 상이할 수 있다.

도 1 내지 도 3을 참조하면, 본 발명의 액정표시장치는 표시패널(PNL), 드라이브 IC(Integrated Circuit, DIC)(10), 타이밍 콘트롤러(Timing Controller, TCON)(12) 등을 포함한다.

본 발명의 액정표시장치는 TN(Twisted Nematic) 모드, VA(Vertical Alignment) 모드, IPS(In Plane Switching) 모드, FFS(Fringe Field Switching) 등 알려져 있는 모든 액정모드로 구현될 수 있다. 또한, 본 발명의 액정표시장치는 투과형 액정표시장치, 반투과형 액정표시장치, 반사형 액정표시장치 등 어떠한 형태로도 구현될 수 있다.

표시패널(PNL)은 액정셀(Clc)을 사이에 두고 대향하는 상부 기판과 하부 기판을 포함한다. 표시패널(PNL)에서 영상 데이터는 매트릭스 형태로 픽셀들이 배치된 픽셀 어레이 영역에 표시된다. 픽셀 어레이는 하부 기판에 형성된 TFT 어레이와, 상부 기판에 형성된 컬러필터 어레이를 포함한다. COT(Color filter on TFT) 공정을 이용하면, 컬러 필터는 하부 기판의 TFT 어레이에 형성될 수 있다.

TFT 어레이에는 수직 배선들과 수평 배선들을 포함한다. 수직 배선들은 표시패널(PNL)의 수직 방향(도 1, y축 방향)을 따라 형성된다. 수평 배선들은 표시패널(PNL)의 수평 방향(도 1, x축 방향)을 따라 형성되어 수직 배선들과 직교된다. 수직 배선들은 데이터라인들(DL), 및 수직 게이트라인들(VGL)을 포함한다. 수평 배선들은 수직 게이트라인들(VGL)을 통해 게이트 펄스를 인가받는 수평 게이트라인들(HGL)을 포함한다. 수평 게이트라인들(HGL)은 도 4와 같이 콘택홀들(CONT1)을 통해 수직 게이트라인들(VGL)과 1:1로 연결되어 수직 게이트라인들(VGL)을 통해 게이트 펄스를 공급받는다.

TFT 어레이에서, 데이터라인들(DL)과 수평 게이트라인들(HGL)의 교차부마다 TFT들(Thin Film Transistor)이 형성된다. TFT는 수평 게이트라인(HGL)으로부터의 게이트 펄스에 응답하여 수직 데이터라인(DL)으로부터의 데이터전압을 액정셀(Clc)의 픽셀 전극(1)에 공급한다. 액정셀들(Clc) 즉, 픽셀들 각각은 TFT를 통해 데이터전압을 충전하는 픽셀 전극(1)과 공통전압(Vcom)이 인가되는 공통전극(2)의 전압차에 의해 구동된다. 공통전압(Vcom)은 공통전압 공급 라인을 통해 픽셀들에 형성된 공통전극(2)에 공급된다. 액정셀(Clc)에는 액정셀의 전압을 1 프레임 기간 동안 유지시키는 스토리지 커패시터(Cst)가 접속된다. 컬러필터 어레이는 컬러필터와 블랙 매트릭스를 포함한다. 표시패널(PNL)의 상부 유리기판과 하부 유리기판 각각에는 편광판이 부착되고 액정의 프리틸트각(pre-tilt angle)을 설정하기 위한 배향막이 형성된다.

드라이브 IC(10)는 소스 드라이브 IC(SIC)와 게이트 드라이브 IC(GIC)를 포함하는 표시패널의 구동회로이다. 소스 드라이브 IC(SIC)와 게이트 드라이브 IC(GIC)는 도 3과 같이 COF(Chip on film)와 같은 연성회로기판 상에 함께 실장될 수 있다. COF의 입력단은 PCB(Printed Circuit Board)에 접합되고, COF의 출력단은 표시패널(PNL)의 하부 기판에 접합된다. COF에서, 소스 드라이브 IC(SIC)에 연결된 배선들(도 3, 점선)과 게이트 드라이브 IC(GIC)에 연결된 배선들(도 3, 실선)이 전기적으로 분리될 수 있도록 그 배선들 사이에는 절연층이 형성된다.

소스 드라이브 IC(SIC)는 타이밍 콘트롤러(12)의 제어 하에 입력 영상의 디지털 비디오 데이터들을 샘플링한 후에 래치(Latch)하여 병렬 데이터 체계의 데이터로 변환한다. 소스 드라이브 IC(SIC)는 타이밍 콘트롤러(12)의 제어 하에 디지털-아날로그 변환기(Digital to Analog converter, ADC)를 이용하여 디지털 비디오 데이터들을 아날로그 감마보상전압으로 변환하여 데이터전압을 발생하고 그 데이터전압을 데이터라인들(DL)에 공급한다. 게이트 드라이브 IC(GIC)는 타이밍 콘트롤러(12)의 제어 하에 데이터전압에 동기되는 게이트 펄스(또는 스캔펄스)를 제1 수직 게이트라인으로부터 제n 수직 게이트라인까지 순차적으로 공급한다.

모든 드라이브 IC들(DIC)이 표시패널(PNL)의 상단에 연결된 COF에 형성되고, 수직 게이트라인들(HGL)을 통해 수평 게이트라인들(HGL)에 게이트 펄스가 인가된다. 따라서, 표시패널(PNL)의 좌측 가장자리와 우측 가장자리에는 게이트 드라이브 IC가 접합되거나 내장될 필요가 없고, 표시패널(PNL)의 좌측 가장자리와 우측 가장자리에 수평 게이트라인들(HGL)과 게이트 드라이브 IC를 연결하는 라우팅(routing) 배선들이 형성되지 않는다. 그 결과, 표시패널의 좌우측 가장자리의 베젤(BZ)과 하단 가장자리의 베젤은 그 폭이 최소화될 수 있다.

타이밍 콘트롤러(12)는 호스트 시스템(14)으로부터 수신한 입력 영상의 디지털 비디오 데이터를 소스 드라이브 IC들(SIC)에 전송한다. 타이밍 콘트롤러(12)는 호스트 시스템(14)으로부터 수직 동기신호(Vsync), 수평 동기신호(Hsync), 데이터 인에이블 신호(Data Enable, DE), 메인 클럭(CLK) 등의 타이밍 신호들을 입력받는다. 이러한 타이밍 신호들은 입력 영상의 디지털 비디오 데이터와 동기된다. 타이밍 콘트롤러(12)는 타이밍 신호(Vsync, Hsync, DE, CLK)를 이용하여 소스 드라이브 IC들(SIC)의 동작 타이밍을 제어하기 위한 소스 타이밍 제어신호와, 게이트 드라이브 IC들(GIC)의 동작 타이밍을 제어하기 위한 게이트 타이밍 제어신호를 발생한다.

호스트 시스템(Host System, SYSTEM)(14)은 텔레비젼 시스템, 셋톱박스, 네비게이션 시스템, DVD 플레이어, 블루레이 플레이어, 개인용 컴퓨터(PC), 홈 시어터 시스템, 폰 시스템(Phone system) 중 어느 하나로 구현될 수 있다. 호스트 시스템(14)은 입력 영상의 디지털 비디오 데이터(RGB)를 표시패널(PNL)에 적합한 포맷으로 변환한다. 호스트 시스템(14)은 입력 영상의 디지털 비디오 데이터와 함께 타이밍 신호들(Vsync, Hsync, DE, MCLK)을 타이밍 콘트롤러(12)로 전송한다.

도 4는 본 발명의 실시예에 따른 픽셀 어레이의 일부를 보여 주는 등가 회로도이다. 도 5는 도 4의 데이터라인들에 공급되는 데이터전압의 극성 변화를 보여주는 도면이다. 도 4 및 도 5에서, 'D1~D6'는 데이터라인들, 'VG1~VG4'는 수직 게이트라인들, 'HG1~HG4'는 수평 게이트라인들을 의미한다.

도 4를 참조하면, 수평 방향에서 이웃한 픽셀들 사이에는 한 개의 수직 게이트 라인(VG1~VG4)이 형성되거나 두 개의 데이터 라인들(D1~D6)이 형성된다. 수평 방향으로 이웃하는 픽셀들 사이마다 수직 경계부들(CB1,CB2)이 형성되고, 상기 수직 경계부들(CB1,CB2)에는 수직 방향으로 연장되는 두 개의 데이터라인들(D1/D2,D3/D4,D5/D6)과 한 개의 수직 게이트라인(VG1~VG4)이 교대로 배치된다. 예를 들어, 4개의 픽셀들이 각 수평 픽셀라인에 나란히 배치될 때, 제1 픽셀(P1)과 제2 픽셀(P2) 사이 및 제5 픽셀(P5)과 제6 픽셀(P6) 사이의 제1 수직 경계부(CB1)에는 두 개의 데이터 라인들(D1, D2)이 형성된다. 이에 비하여, 좌우로 이웃한 제2 픽셀(P2)과 제3 픽셀(P3) 및 제6 픽셀(P6)과 제7 픽셀(P7) 사이의 제2 수직 경계부(CB2)에는 하나의 수직 게이트 라인(VG2)이 형성된다. 픽셀들의 개구율을 높이기 위해 데이터 라인들(D1~D6) 각각의 폭은 수직 게이트 라인(VG1~VG4)의 폭 보다 작게 설정됨이 바람직하다. 수직 게이트 라인들(VG1~VG4)은 제1 콘택홀들(CONT1)을 통해 수평 게이트 라인들(HG1~HG4)에 1:1로 연결된다. 수직 게이트 라인들(VG1~VG4)에는 TFT가 연결되지 않는다.

한편, 본 발명에서, 기수 번째 수평 픽셀 라인(HL_O)에 배치된 픽셀들(P1~P4) 각각은 데이터 라인들(D1~D6) 중에서 자신에게 가장 가깝게 배치된 데이터라인에 접속된다. 이에 비하여, 우수 번째 수평 픽셀 라인(HL_E)에 배치된 픽셀들(P5~P8) 각각은 일 방향으로 자신에게 가장 가깝게 배치된 일 데이터라인 또는 일 수직 게이트라인을 점핑하여, 상기 일 데이터라인에 이웃하거나 또는 상기 일 수직 게이트라인에 이웃한 다른 데이터라인에 접속된다.

이렇게 본 발명은 기수 번째 수평 픽셀 라인(HL_O)과 우수 번째 수평 픽셀 라인(HL_E)에서 서로 다른 형태로 픽셀들을 접속시킴으로써, 도 5와 같이 컬럼 인버젼 방식으로 구동되는 소스 드라이브 IC(SIC)를 이용하여 표시패널의 극성 변화를 도트 인버젼 형태로 제어할 수 있게 된다. 도 5를 참조하면, 소스 드라이브 IC(SIC)는 제N 프레임(N은 양의 정수) 동안, 제1 극성(+)의 데이터전압을 기수 번째 데이터라인들(D1,D3,D5)에 공급함과 아울러, 이와 반대되는 제2 극성(-)의 데이터전압을 우수 번째 데이터라인들(D2,D4,D6)에 공급할 수 있다. 그리고, 소스 드라이브 IC(SIC)는 제N+1 프레임 동안, 상기 제2 극성(-)의 데이터전압을 기수 번째 데이터라인들(D1,D3,D5)에 공급함과 아울러, 상기 제1 극성(+)의 데이터전압을 우수 번째 데이터라인들(D2,D4,D6)에 공급할 수 있다. 도트 인버젼으로 표시패널의 극성을 제어하기 위해, 소스 드라이브 IC(SIC)의 각 출력 채널에서 출력되는 데이터전압의 극성은 1 프레임에 한 번씩 바뀐다. 만약, 도 4와 같은 픽셀 접속 구성을 채용하지 않는 경우, 도트 인버젼으로 표시패널의 극성을 제어하기 위해 소스 드라이브 IC(SIC)의 각 출력 채널에서 출력되는 데이터전압의 극성은 1 수평기간(1 프레임기간/수직 해상도)마다 반전되도록 설계되어야 한다. 본 발명에 의하는 경우, 소스 드라이브 IC(SIC)의 각 출력 채널에 대한 데이터 트랜지션 횟수가 1 프레임에 한번씩으로 설정되는 것이 가능하므로, 그만큼 소스 드라이브 IC(SIC)의 소비전력이 줄어드는 효과가 있다.

도 4를 참조하여, 본 발명의 픽셀 접속 구성을 자세히 설명하면 다음과 같다.

일 예로, 표시패널의 기수 번째 수평 픽셀 라인(HL_O)에서, 제1 데이터라인(D1)과 제2 데이터라인(D2)을 사이에 두고 제1 픽셀(P1)과 제2 픽셀(P2)이 배치되고, 제3 데이터라인(D3)과 제4 데이터라인(D4)을 사이에 두고 제3 픽셀(P3)과 제4 픽셀(P4)이 배치될 수 있다. 그리고, 표시패널의 우수 번째 수평 픽셀 라인(HL_E)에서, 제1 데이터라인(D1)과 제2 데이터라인(D2)을 사이에 두고 제5 픽셀(P5)과 제6 픽셀(P6)이 배치되고, 제3 데이터라인(D3)과 제4 데이터라인(D4)을 사이에 두고 제7 픽셀(P7)과 제8 픽셀(P8)이 배치될 수 있다. 그리고, 제2 픽셀(P2)과 제3 픽셀(P3) 사이, 및 제6 픽셀(P6)과 제7 픽셀(P7) 사이에 수직 게이트라인(VG2)이 배치될 수 있다.

이때, 제1 픽셀(P1)은 제1 TFT(T1)를 통해 제1 데이터라인(D1)에 연결되고, 제2 픽셀(P2)은 제2 TFT(T2)를 통해 제2 데이터라인(D2)에 연결되고, 제3 픽셀(P3)은 제3 TFT(T3)를 통해 제3 데이터라인(D3)에 연결된다.

특히, 제5 픽셀(P5)은 제5 TFT(T5)를 통해 제2 데이터라인(D2)에 연결되고, 제6 픽셀(P6)은 제6 TFT(T6)를 통해 제3 데이터라인(D3)에 연결되고, 제7 픽셀(P7)은 제7 TFT(T7)를 통해 제4 데이터라인(D4)에 연결된다. 이를 위해, 제5 픽셀(P5)의 화소전극은 절연막을 사이에 두고 제1 데이터라인 상에 형성된 제1 점핑 배선을 통해 제1 데이터라인(D1)을 가로질러 제5 TFT(T5)에 연결되고, 제6 픽셀(P6)의 화소전극은 절연막을 사이에 두고 수직 게이트라인(VG2) 상에 형성된 제2 점핑 배선을 통해 수직 게이트라인(VG2)을 가로질러 제6 TFT(T6)에 연결되고, 제7 픽셀(P7)의 화소전극은 절연막을 사이에 두고 제3 데이터라인(D3) 상에 형성된 제3 점핑 배선을 통해 제3 데이터라인(D3)을 가로질러 제7 TFT(T7)에 연결되는 특징이 있다.

여기서, 제1 내지 제3 점핑 배선은 데이터라인 및 수직 게이트라인과의 쇼트 방지를 위해 픽셀들의 화소전극과 동일층 상에 형성될 수 있다. 자세한 단면 구조에 대해서는 도 11a 내지 도 11c를 통해 상세히 후술한다.

도 6은 비교예를 위해 도 4에 대비되는 픽셀 어레이의 일부를 보여 주는 도면이고, 도 7은 도 6의 일부를 자세히 보여주는 평면도이다. 그리고, 도 8은 도 7을 A-A'에 따라 절취하여 보여주는 단면도이고, 도 9는 수직 게이트라인과 데이터라인 사이의 기생 용량에 의한 신호 간섭으로 픽셀들 간 휘도 차이가 발생되는 것을 보여준다. 도 6 내지 도 8에서, 'D1~D6'는 데이터라인들, 'VG1~VG3'는 수직 게이트라인들, 'HG1~HG3'는 수평 게이트라인들, 'VomV'는 수직 공통전압 공급라인, 'VcomH'는 수평 공통전압 공급라인을 각각 의미한다.

도 6을 참조하면, 수평 방향에서 이웃한 픽셀들 사이에는 두 개의 수직 배선들이 배치된다. 여기서, 두 개의 수직 배선들은 한 개의 데이터라인과 한 개의 수직 게이트라인을 포함하거나, 또는 한 개의 데이터라인과 한 개의 수직 공통전압 공급라인을 포함한다. 도 7에서와 같이 수직 게이트라인(13) 각각은 제1 콘택홀(CONT1)을 통해 수평 게이트라인들(HGL)에 연결되고, 수직 공통전압 공급라인(VcomV)은 제2 콘택홀(CONT2)을 통해 수평 공통전압 공급라인(VcomH)에 연결된다. 도 8에서와 같이 수직 게이트라인(13)과 데이터라인(DL), 및 수직 공통전압 공급라인(VcomV)은 게이트절연막(12) 위의 동일층 상에 형성된다. 그리고, 수평 게이트라인들(HGL)과 수평 공통전압 공급라인(VcomH)은 게이트절연막(12) 아래에서 Vcom 차단부(11)와 동일층 상에 형성된다.

이러한 구조 하에서는, 도 7 내지 도 9에서와 같이 수직 게이트라인(13)과 데이터라인(14)이 서로 인접 배치되기 때문에, 수직 게이트라인(13)과 데이터라인(14) 사이의 기생 용량(Cgd)의 영향으로 데이터라인(14)에 인가되는 데이터전압(Vdata)에 신호 간섭이 발생된다. 기생 용량(Cgd)으로 인한 신호 간섭은 데이터 리플 형태로 나타난다.

데이터 리플은 게이트 펄스(SCAN)의 라이징 에지 및 폴링 에지에서 데이터전압(Vdata)에 섞인다. 데이터 리플은, 제1 콘택홀(CONT1)이 가깝게 배치된 픽셀들에서 상대적으로 더 커진다. 도 9와 같이 데이터 리플이 상대적으로 큰 픽셀에 충전되는 제1 픽셀전압(Vp1)은, 데이터 리플이 상대적으로 작은 픽셀에 충전되는 제2 픽셀전압(Vp2)에 비해 킥백(kick-back)의 영향을 더 많이 받아 전압 레벨이 낮아진다. 이러한 픽셀 전압차이는 휘도차로 나타나고, 그 결과 표시패널에서 제1 콘택홀들(CONT1)을 따라 원하지 않는 라인딤이 보이게 된다.

신호 간섭을 최소화하기 위해, 1) 수직 게이트라인(13)과 데이터라인(14) 간의 이격 거리(W1)를 최대한 넓히고, 2) 수직 게이트라인(13)과 데이터라인(14) 사이에 Vcom 차단부(11)를 추가 형성하는 방안을 고려해 볼 수 있다. 하지만 상기와 같은 방안들에 의하는 경우, 화소전극들(19)이 형성될 영역이 상대적으로 좁아지기 때문에 개구율이 저하되는 문제가 있다. 도 8에서, 미 설명된 도면 부호 '10'은 하부 기판을, '15','16' 및 '18'은 절연막을, '17'은 공통전극을 각각 의미한다.

본 발명은 이러한 도 6 내지 도 9에서와 같은 비교예에서의 문제를 해결하기 위해, 도 4에서 설명했듯이, 제1 수직 경계부(CB1)에 두 개의 데이터 라인들을 배치하고 제2 수직 경계부(CB2)에 하나의 수직 게이트 라인을 배치함으로써, 데이터라인과 수직 게이트라인 간의 이격 거리를 1 픽셀의 화소전극이 차지하는 폭만큼 넓힐 수 있어 수직 게이트라인과 데이터라인 사이의 기생 용량(Cgd)으로 인한 신호 간섭 문제를 해결할 수 있다. 그리고, 본 발명은 데이터 라인들의 폭(도 10b의 WD2)을 수직 게이트 라인의 그것(도 10b의 WD1)보다 좁혀 개구율을 향상시킬 수 있다. 아울러, 본 발명은 독립 배치 구조상 수직 게이트 라인의 폭(도 10b의 WD1)을 비교적 넓게 형성하여 게이트 부하량을 줄이고 표시 위치별 게이트 펄스의 신호 편차를 최소화할 수 있다.

도 10a 및 도 10b는 데이터라인과 픽셀 간 접속 구성을 추가 설명하기 위한 등가 회로도 및 픽셀 어레이 평면도이다. 그리고, 도 11a 내지 도 11c는 도 10b의 일 부분들에 대한 단면도들이다.

제1 수평 픽셀 라인에서 데이터라인들(Dj,Dj+1)에 접속되는 제1 및 제2 픽셀들(PIXa,PIXb)과, 제2 수평 픽셀 라인에서 데이터라인들(Dj,Dj+1)에 접속되는 제3 및 제4 픽셀들(PIXc,PIXd)의 접속 관계를 설명하면 다음과 같다.

제1 수평 픽셀 라인에서 제1 픽셀(PIXa)과 제2 픽셀(PIXb) 사이에는 데이터라인들(Dj,Dj+1)이 배치된다.

제1 픽셀(PIXa)의 제1 TFT(Ta)와 제1 화소 전극(30a)은 데이터 라인(Dj)의 좌측에 배치된다. 제1 TFT(Ta)는 제1 수평 게이트 라인(HG1)으로부터의 제1 게이트 펄스에 응답하여 데이터 라인(Dj)으로부터의 제1 극성(+)의 데이터전압을 제1 화소 전극(30a)에 공급한다. 제1 TFT(Ta)는 제1 수평 게이트 라인(HG1)과 일체화된 게이트 전극(22), 데이터 라인(Dj)과 일체화된 드레인 전극, 및 콘택홀(CONT3a)을 통해 제1 화소 전극(30a)에 연결된 소스 전극(26)을 포함한다.

제2 픽셀(PIXb)의 제2 TFT(Tb)와 제2 화소 전극(30b)은 데이터 라인(Dj+1)의 우측에 배치된다. 제2 TFT(Tb)는 제1 수평 게이트 라인(HG1)으로부터의 제1 게이트 펄스에 응답하여 데이터 라인(Dj+1)으로부터의 제2 극성(-)의 데이터전압을 제2 화소 전극(30b)에 공급한다. 제2 TFT(Tb)는 제1 수평 게이트 라인(HG1)과 일체화된 게이트 전극(22), 데이터 라인(Dj+1)과 일체화된 드레인 전극, 및 콘택홀(CONT3b)을 통해 제2 화소 전극(30b)에 연결된 소스 전극(27)을 포함한다.

제3 픽셀(PIXc)은 제1 픽셀(PIXa)의 하부에 수직으로 배치되는 것이 아니라 제1 픽셀(PIXa)의 하부에 좌측 대각선 방향으로 배치된다. 제4 픽셀(PIXd)이 제1 픽셀(PIXa)의 하부에 수직으로 배치된다. 제3 픽셀(PIXc)과 제4 픽셀(PIXd) 사이에는 수직 게이트라인(VG4)이 배치된다.

제3 픽셀(PIXc)의 제3 TFT(Tc)와 제3 화소 전극(30c)은 데이터 라인(Dj)의 좌측에 배치된다. 제3 TFT(Tc)는 제2 수평 게이트 라인(HG2)으로부터의 제2 게이트 펄스에 응답하여 데이터 라인(Dj)으로부터의 제1 극성(+)의 데이터전압을 제3 화소 전극(30c)에 공급한다. 제3 TFT(Tc)는 제2 수평 게이트 라인(HG2)과 일체화된 게이트 전극(22'), 데이터 라인(Dj)과 일체화된 드레인 전극, 및 콘택홀(CONT3c)을 통해 제3 화소 전극(30c)에 연결된 소스 전극(26')을 포함한다.

제3 TFT(Tc)의 소스 전극(26')은 절연막(28,29)을 사이에 두고 수직 게이트라인(VG4, 25) 상에 형성된 제1 점핑 배선을 통해 수직 게이트라인(VG4, 25)을 가로질러 제3 픽셀(PIXc)의 제3 화소 전극(30c)에 연결된다. 제1 점핑 배선은 제3 화소 전극(30c)과 동일층 상에서 제3 화소 전극(30c)에 일체화된다.

제4 픽셀(PIXd)의 제4 TFT(Td)와 제4 화소 전극(30d)은 데이터 라인(Dj+1)의 우측에 배치된다. 제4 TFT(Td)는 제2 수평 게이트 라인(HG2)으로부터의 제2 게이트 펄스에 응답하여 데이터 라인(Dj+1)으로부터의 제2 극성(-)의 데이터전압을 제4 화소 전극(30d)에 공급한다. 제4 TFT(Td)는 제2 수평 게이트 라인(HG2)과 일체화된 게이트 전극(22'), 데이터 라인(Dj+1)과 일체화된 드레인 전극, 및 콘택홀(CONT3d)을 통해 제4 화소 전극(30d)에 연결된 소스 전극(27')을 포함한다.

제4 TFT(Td)의 소스 전극(27')은 절연막(28,29)을 사이에 두고 데이터라인(Dj) 상에 형성된 제2 점핑 배선을 통해 데이터라인(Dj)을 가로질러 제4 픽셀(PIXd)의 제4 화소 전극(30d)에 연결된다. 제2 점핑 배선은 제4 화소 전극(30d)과 동일층 상에서 제4 화소 전극(30d)에 일체화된다.

도 11a 내지 도 11c에서, 도면 부호 '21'은 하부 기판을, '23'은 게이트 절연막을, '24'는 반도체층을, '28' 및 '29'는 제1 및 제2 절연막을 각각 의미한다. 게이트 절연막(23)은 수평 게이트라인들(HG1~HG5), 수평 공통전압 공급라인(미도시) 등과 같은 게이트 금속 패턴들을 덮는다. 게이트 절연막(23) 상에는 반도체 패턴(24)과, 소스-드레인 금속 패턴이 적층된다. 반도체 패턴(24)과 소스-드레인 금속 패턴이 적층된 패턴들은 데이터 라인들과 수직 게이트 라인들(VG1~VG5) 및 수직 공통전압 공급라인(미도시)로 형성된다. 제1 절연막(28)과 제2 절연막(29)은 소스-드레인 금속 패턴들을 순차적으로 덮는다. 제2 절연막(29) 상에는 화소전극(30a~30d)과 그에 일체화된 점핑 배선들이 형성된다. 공통전극은 화소전극(30a~30d)과 동일층 상에 형성되어 IPS 모드를 구현하거나 또는, 도 8에서와 같이 별도의 절연막을 사이에 두고 화소전극의 아래에 형성되어 FFS 모드를 구현할 수 있다.

이상 설명한 내용을 통해 당업자라면 본 발명의 기술 사상을 일탈하지 아니하는 범위 내에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명은 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구 범위에 의해 정해져야만 할 것이다.

10 : 드라이브 IC 12 : 타이밍 콘트롤러
PNL : 표시패널 SIC : 소스 드라이브 IC
GIC : 게이트 드라이브 IC

Claims (6)

1. 수평 방향으로 이웃한 픽셀들 사이마다 수직 경계부들이 형성되고, 상기 수직 경계부들에 두 개의 데이터라인들과 한 개의 수직 게이트라인이 교대로 배치되고, 수직 게이트라인들 각각은 수평 방향으로 연장되는 수평 게이트라인에 연결된 표시패널;
   상기 데이터라인들을 통해 상기 픽셀들에 데이터전압을 공급하고 상기 수직 게이트라인들을 통해 상기 픽셀들에 게이트 펄스를 공급하는 구동회로를 구비하고;
   상기 표시패널의 기수 번째 수평 픽셀 라인에 배치된 픽셀들 각각은 자신에게 가장 가깝게 배치된 데이터라인에 접속되고;
   상기 표시패널의 우수 번째 수평 픽셀 라인에 배치된 픽셀들 각각은 일 방향으로 자신에게 가장 가깝게 배치된 일 데이터라인 또는 일 수직 게이트라인을 점핑하여, 상기 일 데이터라인에 이웃하거나 또는 상기 일 수직 게이트라인에 이웃한 다른 데이터라인에 접속되는 것을 특징으로 하는 액정표시장치.
2. 제 1 항에 있어서,
   상기 표시패널의 기수 번째 수평 픽셀 라인에서, 상기 데이터라인쌍들에 포함된 제1 데이터라인과 제2 데이터라인을 사이에 두고 제1 픽셀과 제2 픽셀이 배치되고, 상기 데이터라인쌍들에 포함된 제3 데이터라인과 제4 데이터라인을 사이에 두고 제3 픽셀과 제4 픽셀이 배치되고,
   상기 표시패널의 우수 번째 수평 픽셀 라인에서, 상기 제1 데이터라인과 제2 데이터라인을 사이에 두고 제5 픽셀과 제6 픽셀이 배치되고, 상기 제3 데이터라인과 제4 데이터라인을 사이에 두고 제7 픽셀과 제8 픽셀이 배치되고,
   상기 제2 픽셀과 상기 제3 픽셀 사이, 및 상기 제6 픽셀과 제7 픽셀 사이에 상기 어느 한 수직 게이트라인이 배치될 때,
   상기 제1 픽셀은 제1 TFT를 통해 상기 제1 데이터라인에 연결되고, 상기 제2 픽셀은 제2 TFT를 통해 상기 제2 데이터라인에 연결되고, 상기 제3 픽셀은 제3 TFT를 통해 상기 제3 데이터라인에 연결되고,
   상기 제5 픽셀은 제5 TFT를 통해 상기 제2 데이터라인에 연결되고, 상기 제6 픽셀은 제6 TFT를 통해 상기 제3 데이터라인에 연결되고, 상기 제7 픽셀은 제7 TFT를 통해 상기 제4 데이터라인에 연결되는 것을 특징으로 하는 액정표시장치.
3. 제 2 항에 있어서,
   상기 제5 픽셀의 화소전극은 절연막을 사이에 두고 상기 제1 데이터라인 상에 형성된 제1 점핑 배선을 통해 상기 제1 데이터라인을 가로질러 상기 제5 TFT에 연결되고;
   상기 제6 픽셀의 화소전극은 절연막을 사이에 두고 상기 수직 게이트라인 상에 형성된 제2 점핑 배선을 통해 상기 수직 게이트라인을 가로질러 상기 제6 TFT에 연결되고;
   상기 제7 픽셀의 화소전극은 절연막을 사이에 두고 상기 제3 데이터라인 상에 형성된 제3 점핑 배선을 통해 상기 제3 데이터라인을 가로질러 상기 제7 TFT에 연결되는 것을 특징으로 하는 액정표시장치.
4. 제 2 항에 있어서,
   상기 구동회로는,
   제N 프레임(N은 양의 정수) 동안, 제1 극성의 데이터전압을 상기 제1 및 제3 데이터라인에 공급함과 아울러, 상기 제1 극성과 반대되는 제2 극성의 데이터전압을 상기 제2 및 제4 데이터라인에 공급하고;
   제N+1 프레임 동안, 상기 제2 극성의 데이터전압을 상기 제1 및 제3 데이터라인에 공급함과 아울러, 상기 제1 극성의 데이터전압을 상기 제2 및 제4 데이터라인에 공급하는 것을 특징으로 하는 액정표시장치.
5. 제 3 항에 있어서,
   상기 제1 점핑 배선은 상기 제5 픽셀의 화소전극과 동일층 상에서 상기 제5 픽셀의 화소전극에 일체화되고,
   상기 제2 점핑 배선은 상기 제6 픽셀의 화소전극과 동일층 상에서 상기 제6 픽셀의 화소전극에 일체화되며,
   상기 제3 점핑 배선은 상기 제7 픽셀의 화소전극과 동일층 상에서 상기 제7 픽셀의 화소전극에 일체화되는 것을 특징으로 하는 액정표시장치.
6. 제 1 항에 있어서,
   상기 데이터라인들 각각의 폭은 상기 수직 게이트라인들 각각의 폭 보다 작은 것을 특징으로 하는 액정표시장치.

Images