JP2003348176A - インターフェース回路およびそれを備えた電子装置 - Google Patents
インターフェース回路およびそれを備えた電子装置Info
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Abstract
(57)【要約】
【課題】 高速動作となってもカスケード接続されたデ
ータ側ドライバ間でスタート信号ＳＴＨの転送が確実に
行われるようにする。 【解決手段】 データ側ドライバ４０をカスケード接続
する場合、カスケード接続の前段側のデータ側ドライバ
４０のトランスミッタ４１にスタート信号ＳＴＨが入力
される前に、そのトランスミッタ４１内において、予
め、所定値のオン抵抗を有するＭＯＳトランジスタ４２
をオンさせて、ＭＯＳトランジスタ２８及び２９のドレ
イン間をオン抵抗接続することにより、インターフェー
ス回路の遅延時間を格段に短くしているので、カスケー
ド接続の後段側のデータ側ドライバ４０において、スタ
ート信号ＳＴＨをクロック信号ＣＬＫの立ち上がりエッ
ジで正常に読込むことができる。
ータ側ドライバ間でスタート信号ＳＴＨの転送が確実に
行われるようにする。 【解決手段】 データ側ドライバ４０をカスケード接続
する場合、カスケード接続の前段側のデータ側ドライバ
４０のトランスミッタ４１にスタート信号ＳＴＨが入力
される前に、そのトランスミッタ４１内において、予
め、所定値のオン抵抗を有するＭＯＳトランジスタ４２
をオンさせて、ＭＯＳトランジスタ２８及び２９のドレ
イン間をオン抵抗接続することにより、インターフェー
ス回路の遅延時間を格段に短くしているので、カスケー
ド接続の後段側のデータ側ドライバ４０において、スタ
ート信号ＳＴＨをクロック信号ＣＬＫの立ち上がりエッ
ジで正常に読込むことができる。
Description
【０００１】
【発明の属する技術分野】本発明はインターフェース回
路およびそのインターフェース回路を備えた電子装置に
関し、特に複数の半導体集積回路装置間でスタート信号
を順次転送するカスケード接続のためのインターフェー
ス回路およびそのインターフェース回路を備えた電子装
置に関する。
路およびそのインターフェース回路を備えた電子装置に
関し、特に複数の半導体集積回路装置間でスタート信号
を順次転送するカスケード接続のためのインターフェー
ス回路およびそのインターフェース回路を備えた電子装
置に関する。
【０００２】
【従来の技術】ドットマトリックス型表示装置として、
液晶表示装置が、薄型、軽量、低電力という特長から、
パソコンなど様々な装置に用いられ、特に画質を高精細
に制御するのに有利であるアクティブマトリックス方式
のカラー液晶表示装置が主流を占めている。
液晶表示装置が、薄型、軽量、低電力という特長から、
パソコンなど様々な装置に用いられ、特に画質を高精細
に制御するのに有利であるアクティブマトリックス方式
のカラー液晶表示装置が主流を占めている。
【０００３】この種の液晶表示装置の液晶表示モジュー
ルは、図６に示すように、液晶パネル（ＬＣＤパネル）
１と、半導体集積回路装置（以下、ＩＣという）からな
る制御回路（以下、コントローラという）２と、ＩＣか
らなる複数個の走査側駆動回路（以下、走査側ドライバ
という）３およびデータ側駆動回路（以下、データ側ド
ライバという）４とを具備している。液晶パネル１は、
詳細を図示しないが、透明な画素電極および薄膜トラン
ジスタ（ＴＦＴ）を配置した半導体基板と、面全体に１
つの透明な電極を形成した対向基板と、これら２枚の基
板を対向させて間に液晶を封入した構造からなり、スイ
ッチング機能を持つＴＦＴを制御することにより各画素
電極に所定の電圧を印加し、各画素電極と対向基板電極
との間の電位差により液晶の透過率を変化させて画像を
表示するものである。半導体基板上には、各画素電極へ
印加する階調電圧を送るデータ線と、ＴＦＴのスイッチ
ング制御信号（走査信号）を送る走査線とが配線されて
いる。
ルは、図６に示すように、液晶パネル（ＬＣＤパネル）
１と、半導体集積回路装置（以下、ＩＣという）からな
る制御回路（以下、コントローラという）２と、ＩＣか
らなる複数個の走査側駆動回路（以下、走査側ドライバ
という）３およびデータ側駆動回路（以下、データ側ド
ライバという）４とを具備している。液晶パネル１は、
詳細を図示しないが、透明な画素電極および薄膜トラン
ジスタ（ＴＦＴ）を配置した半導体基板と、面全体に１
つの透明な電極を形成した対向基板と、これら２枚の基
板を対向させて間に液晶を封入した構造からなり、スイ
ッチング機能を持つＴＦＴを制御することにより各画素
電極に所定の電圧を印加し、各画素電極と対向基板電極
との間の電位差により液晶の透過率を変化させて画像を
表示するものである。半導体基板上には、各画素電極へ
印加する階調電圧を送るデータ線と、ＴＦＴのスイッチ
ング制御信号（走査信号）を送る走査線とが配線されて
いる。
【０００４】コントローラ２は、入力側がＰＣ（パソコ
ン）５に接続され、出力側が走査側ドライバ３およびデ
ータ側ドライバ４に接続されている。走査側ドライバ３
およびデータ側ドライバ４の出力側は、液晶パネル１の
走査線およびデータ線にそれぞれ接続されている。走査
側ドライバ３およびデータ側ドライバ４は、製造上の制
限よりチップサイズが制限され、従って、ＩＣ１個で出
力できる走査線およびデータ線に対応する出力数も制限
され、液晶パネル１のサイズが大きい場合、それぞれ複
数個を液晶パネル１の外周に配置する必要がある。例え
ばＸＧＡ（１０２４×７６８画素）カラー表示の液晶パ
ネルの場合の各ドライバ３，４のモジュールへの実装
は、 走査側ドライバ３は、７６８本のゲート線を駆動する
必要があり、例えば１９２本分の駆動能力を有する場
合、４個必要とし、液晶パネル１の左側外周にカスケー
ド接続で片側配置される。 データ側ドライバ４は、１画素をカラー表示するため
にデータ線はＲ（赤）、Ｇ（緑）、Ｂ（青）用の３本が
必要なため、１０２４×３＝３０７２本のデータ線を駆
動する必要があり、例えば、３８４本分の駆動能力を有
する場合、８個を必要とし、液晶パネル１の上側外周に
カスケード接続で片側配置される。
ン）５に接続され、出力側が走査側ドライバ３およびデ
ータ側ドライバ４に接続されている。走査側ドライバ３
およびデータ側ドライバ４の出力側は、液晶パネル１の
走査線およびデータ線にそれぞれ接続されている。走査
側ドライバ３およびデータ側ドライバ４は、製造上の制
限よりチップサイズが制限され、従って、ＩＣ１個で出
力できる走査線およびデータ線に対応する出力数も制限
され、液晶パネル１のサイズが大きい場合、それぞれ複
数個を液晶パネル１の外周に配置する必要がある。例え
ばＸＧＡ（１０２４×７６８画素）カラー表示の液晶パ
ネルの場合の各ドライバ３，４のモジュールへの実装
は、 走査側ドライバ３は、７６８本のゲート線を駆動する
必要があり、例えば１９２本分の駆動能力を有する場
合、４個必要とし、液晶パネル１の左側外周にカスケー
ド接続で片側配置される。 データ側ドライバ４は、１画素をカラー表示するため
にデータ線はＲ（赤）、Ｇ（緑）、Ｂ（青）用の３本が
必要なため、１０２４×３＝３０７２本のデータ線を駆
動する必要があり、例えば、３８４本分の駆動能力を有
する場合、８個を必要とし、液晶パネル１の上側外周に
カスケード接続で片側配置される。
【０００５】ＰＣ５から画像データが液晶表示モジュー
ルのコントローラ２に送られ、コントローラ２から走査
側ドライバ３には、クロック信号等が各走査側ドライバ
３に並列に送られ、垂直同期用のスタート信号ＳＴＶが
初段の走査側ドライバ３に送られ、カスケード接続され
た次段以降の走査側ドライバ３に順次転送されていく。
また、コントローラ２からデータ側ドライバ４には、ク
ロック信号等のタイミング信号やデータ信号が各データ
側ドライバ４に並列に送られ、水平同期用のスタート信
号ＳＴＨが初段のデータ側ドライバ４に送られ、カスケ
ード接続された次段以降のデータ側ドライバ４に順次転
送されていく。そして、走査側ドライバ３から各走査線
にはパルス状の走査信号が送られ、走査線に印加された
走査信号がハイレベルのとき、その走査線につながるＴ
ＦＴが全てオンとなり、そのときデータ側ドライバ４か
らデータ線に送られた階調電圧が、オンとなったＴＦＴ
を介して画素電極に印加される。そして、走査信号がロ
ーレベルとなり、ＴＦＴがオフ状態に変化すると、画素
電極と対向基板電極との電位差は、次の階調電圧が画素
電極に印加されるまでの間保持される。そして、各走査
線に順次走査信号を送ることにより、全ての画素電極に
所定の階調電圧が印加され、フレーム周期で階調電圧の
書き替えを行うことにより画像を表示することができ
る。
ルのコントローラ２に送られ、コントローラ２から走査
側ドライバ３には、クロック信号等が各走査側ドライバ
３に並列に送られ、垂直同期用のスタート信号ＳＴＶが
初段の走査側ドライバ３に送られ、カスケード接続され
た次段以降の走査側ドライバ３に順次転送されていく。
また、コントローラ２からデータ側ドライバ４には、ク
ロック信号等のタイミング信号やデータ信号が各データ
側ドライバ４に並列に送られ、水平同期用のスタート信
号ＳＴＨが初段のデータ側ドライバ４に送られ、カスケ
ード接続された次段以降のデータ側ドライバ４に順次転
送されていく。そして、走査側ドライバ３から各走査線
にはパルス状の走査信号が送られ、走査線に印加された
走査信号がハイレベルのとき、その走査線につながるＴ
ＦＴが全てオンとなり、そのときデータ側ドライバ４か
らデータ線に送られた階調電圧が、オンとなったＴＦＴ
を介して画素電極に印加される。そして、走査信号がロ
ーレベルとなり、ＴＦＴがオフ状態に変化すると、画素
電極と対向基板電極との電位差は、次の階調電圧が画素
電極に印加されるまでの間保持される。そして、各走査
線に順次走査信号を送ることにより、全ての画素電極に
所定の階調電圧が印加され、フレーム周期で階調電圧の
書き替えを行うことにより画像を表示することができ
る。
【０００６】上述の液晶表示モジュールへのＰＣ５から
の画像データの高速転送には、ＥＭＩ（Electro Magnet
ic Interference）ノイズを低減するために、ＬＶＤＳ
（LowVoltage Differential Signaling）インターフェ
ースが標準インターフェースとして一般的に採用されて
いる。このＬＶＤＳインターフェースは、画像データの
パラレル信号をシリアル変換して小振幅差動信号として
出力するトランスミッタと、入力された信号をパラレル
変換して元の画素データに戻すレシーバとで構成され、
トランスミッタはＰＣ５側に配置され、レシーバは液晶
表示モジュール側に配置される。ＬＶＤＳレシーバは、
コントローラ２に内蔵したものが主流となっている。
の画像データの高速転送には、ＥＭＩ（Electro Magnet
ic Interference）ノイズを低減するために、ＬＶＤＳ
（LowVoltage Differential Signaling）インターフェ
ースが標準インターフェースとして一般的に採用されて
いる。このＬＶＤＳインターフェースは、画像データの
パラレル信号をシリアル変換して小振幅差動信号として
出力するトランスミッタと、入力された信号をパラレル
変換して元の画素データに戻すレシーバとで構成され、
トランスミッタはＰＣ５側に配置され、レシーバは液晶
表示モジュール側に配置される。ＬＶＤＳレシーバは、
コントローラ２に内蔵したものが主流となっている。
【０００７】一方、液晶表示モジュール内におけるＩＣ
間の信号転送において、従来、その振幅が電源電圧
（“Ｈ”レベル）とグランド（“Ｌ”レベル）とで変化
する２値の電圧信号（以下、全振幅の電圧信号という）
を伝送手段とするＣＭＯＳインターフェースが用いられ
ている。画質の高精細化が進むに従い、液晶パネルの画
素数も増加し、ＸＧＡからＳＸＧＡ（１２８０×１０２
４画素）、ＵＸＧＡ（１６００×１２００画素）の市場
も拡大してきており、ＰＣ５からのクロック信号は、Ｘ
ＧＡでは、現在６０ＭＨｚ程度であるが、ＵＸＧＡでは
１６０ＭＨｚ以上となり、さらにその２倍の３２０ＭＨ
ｚ以上にしようとしており、液晶表示モジュール内のコ
ントローラ２とデータ側ドライバ４間においてもクロッ
ク信号やデータ信号等の高速転送が必要であるが、従来
のＣＭＯＳインターフェースでは、パラレル伝送方式を
とらざるをえず配線本数が増加するという問題があっ
た。また、ＥＭＩノイズを防止するために液晶表示モジ
ュール内の信号配線上に多数のＥＭＩフィルタを必要と
するという問題があった。
間の信号転送において、従来、その振幅が電源電圧
（“Ｈ”レベル）とグランド（“Ｌ”レベル）とで変化
する２値の電圧信号（以下、全振幅の電圧信号という）
を伝送手段とするＣＭＯＳインターフェースが用いられ
ている。画質の高精細化が進むに従い、液晶パネルの画
素数も増加し、ＸＧＡからＳＸＧＡ（１２８０×１０２
４画素）、ＵＸＧＡ（１６００×１２００画素）の市場
も拡大してきており、ＰＣ５からのクロック信号は、Ｘ
ＧＡでは、現在６０ＭＨｚ程度であるが、ＵＸＧＡでは
１６０ＭＨｚ以上となり、さらにその２倍の３２０ＭＨ
ｚ以上にしようとしており、液晶表示モジュール内のコ
ントローラ２とデータ側ドライバ４間においてもクロッ
ク信号やデータ信号等の高速転送が必要であるが、従来
のＣＭＯＳインターフェースでは、パラレル伝送方式を
とらざるをえず配線本数が増加するという問題があっ
た。また、ＥＭＩノイズを防止するために液晶表示モジ
ュール内の信号配線上に多数のＥＭＩフィルタを必要と
するという問題があった。
【０００８】上述の問題を解決するために、特開２００
１−５３５９８号公報に、簡単な回路構成で、ＩＣ間を
２本の伝送路の電流差（差動電流信号）を利用して小電
圧振幅で信号を伝送することができる高速インターフェ
ース回路技術が開示され、この高速インターフェース回
路は、日本電気株式会社よりＣＭＡＤＳ（Current Mode
Advanced Differential Signaling）として商標登録さ
れている。
１−５３５９８号公報に、簡単な回路構成で、ＩＣ間を
２本の伝送路の電流差（差動電流信号）を利用して小電
圧振幅で信号を伝送することができる高速インターフェ
ース回路技術が開示され、この高速インターフェース回
路は、日本電気株式会社よりＣＭＡＤＳ（Current Mode
Advanced Differential Signaling）として商標登録さ
れている。
【０００９】以下に、上記公報に開示のインターフェー
ス回路について、一例を図７を参照して説明する。この
例のインターフェース回路は、送信側のＩＣ２１を構成
するトランスミッタ２３と、受信側のＩＣ２２を構成す
るレシーバ２４とから概略構成されており、トランスミ
ッタ２３とレシーバ２４とはプリント基板上に形成され
た伝送路２５ａ及び２５ｂによって接続されている。
ス回路について、一例を図７を参照して説明する。この
例のインターフェース回路は、送信側のＩＣ２１を構成
するトランスミッタ２３と、受信側のＩＣ２２を構成す
るレシーバ２４とから概略構成されており、トランスミ
ッタ２３とレシーバ２４とはプリント基板上に形成され
た伝送路２５ａ及び２５ｂによって接続されている。
【００１０】トランスミッタ２３は、インバータ２６及
び２７と、オープンドレイン型のＮチャネルのＭＯＳト
ランジスタ２８及び２９とから概略構成されている。イ
ンバータ２６は、２値の入力信号ＶＩを反転して出力
し、インバータ２７は、インバータ２６の出力信号を反
転して出力する。ＭＯＳトランジスタ２８は、ゲートが
インバータ２６の出力端に接続され、ソースが接地さ
れ、ドレインがＩＣ２１の出力端子３０ａに接続されて
おり、インバータ２６の出力信号によってオンされた
時、伝送路２５ａを介してレシーバ２４から供給された
電流をグランドへ流す。一方、ＭＯＳトランジスタ２９
は、ゲートがインバータ２７の出力端に接続され、ソー
スが接地され、ドレインがＩＣ２１の出力端子３０ｂに
接続されており、インバータ２７の出力信号によってオ
ンされた時、伝送路２５ｂを介してレシーバ２４から供
給された電流をグランドへ流す。
び２７と、オープンドレイン型のＮチャネルのＭＯＳト
ランジスタ２８及び２９とから概略構成されている。イ
ンバータ２６は、２値の入力信号ＶＩを反転して出力
し、インバータ２７は、インバータ２６の出力信号を反
転して出力する。ＭＯＳトランジスタ２８は、ゲートが
インバータ２６の出力端に接続され、ソースが接地さ
れ、ドレインがＩＣ２１の出力端子３０ａに接続されて
おり、インバータ２６の出力信号によってオンされた
時、伝送路２５ａを介してレシーバ２４から供給された
電流をグランドへ流す。一方、ＭＯＳトランジスタ２９
は、ゲートがインバータ２７の出力端に接続され、ソー
スが接地され、ドレインがＩＣ２１の出力端子３０ｂに
接続されており、インバータ２７の出力信号によってオ
ンされた時、伝送路２５ｂを介してレシーバ２４から供
給された電流をグランドへ流す。
【００１１】レシーバ２４は、特開２００１−５３５９
８号公報では、複数の実施例が示されており、具体例を
図示しないが、トランスミッタ２３のＭＯＳトランジス
タ２８がオンしたとき、入力端子３６ａを介して伝送路
２５ａに所定値の電流を供給する第１の電流供給手段
と、ＭＯＳトランジスタ２９がオンしたとき、入力端子
３６ｂを介して伝送路２５ｂに所定値の電流を供給する
第２の電流供給手段とを有し、第１または第２の電流供
給手段において電流供給の有無に応じて発生する電圧の
変化を２値の出力信号ＶＯとして出力する構成となって
いる。
８号公報では、複数の実施例が示されており、具体例を
図示しないが、トランスミッタ２３のＭＯＳトランジス
タ２８がオンしたとき、入力端子３６ａを介して伝送路
２５ａに所定値の電流を供給する第１の電流供給手段
と、ＭＯＳトランジスタ２９がオンしたとき、入力端子
３６ｂを介して伝送路２５ｂに所定値の電流を供給する
第２の電流供給手段とを有し、第１または第２の電流供
給手段において電流供給の有無に応じて発生する電圧の
変化を２値の出力信号ＶＯとして出力する構成となって
いる。
【００１２】次に、上記構成のインターフェース回路の
動作について図８を参照して説明する。図８（ａ）〜
（ｄ）に示すように、時刻Ｔ１の直前において、入力信
号ＶＩは“Ｌ”レベルであるため、ＭＯＳトランジスタ
２８はオン状態、ＭＯＳトランジスタ２９はオフ状態で
あり、レシーバ２４の第１の電流供給手段からはＭＯＳ
トランジスタ２８を介してグランドに所定値の電流が流
れているが、レシーバ２４の第２の電流供給手段からは
ＭＯＳトランジスタ２９を介してグランドにほとんど電
流が流れていない。このため、ＩＣ２１の出力端子３０
ａにおける電圧Ｖａ、すなわち、ＭＯＳトランジスタ２
８のドレイン電圧は、ＭＯＳトランジスタ２８のオン抵
抗分の電圧しか無く、０ｖに近い、例えば、０．２ｖ
（以下、“ＳＬ”レベルという）、ＩＣ２１の出力端子
３０ｂにおける電圧Ｖｂ、すなわち、ＭＯＳトランジス
タ２９のドレイン電圧は、電源電圧、例えば３．３ｖよ
り低い電圧、例えば１．０Ｖ（以下、“ＳＨ”レベルと
いう）であり、出力信号ＶＯは“Ｌ”レベルである。
動作について図８を参照して説明する。図８（ａ）〜
（ｄ）に示すように、時刻Ｔ１の直前において、入力信
号ＶＩは“Ｌ”レベルであるため、ＭＯＳトランジスタ
２８はオン状態、ＭＯＳトランジスタ２９はオフ状態で
あり、レシーバ２４の第１の電流供給手段からはＭＯＳ
トランジスタ２８を介してグランドに所定値の電流が流
れているが、レシーバ２４の第２の電流供給手段からは
ＭＯＳトランジスタ２９を介してグランドにほとんど電
流が流れていない。このため、ＩＣ２１の出力端子３０
ａにおける電圧Ｖａ、すなわち、ＭＯＳトランジスタ２
８のドレイン電圧は、ＭＯＳトランジスタ２８のオン抵
抗分の電圧しか無く、０ｖに近い、例えば、０．２ｖ
（以下、“ＳＬ”レベルという）、ＩＣ２１の出力端子
３０ｂにおける電圧Ｖｂ、すなわち、ＭＯＳトランジス
タ２９のドレイン電圧は、電源電圧、例えば３．３ｖよ
り低い電圧、例えば１．０Ｖ（以下、“ＳＨ”レベルと
いう）であり、出力信号ＶＯは“Ｌ”レベルである。
【００１３】まず、図８（ａ）に示すように、時刻Ｔ１
に入力信号ＶＩが"Ｈ"レベルに立ち上がると、インバー
タ２６の出力信号は"Ｌ"レベルに立ち下がるので、ＭＯ
Ｓトランジスタ２８はオフし、レシーバ２４の第１の電
流供給手段から入力端子３６ａ、伝送路２５ａ及びＭＯ
Ｓトランジスタ２８を経てグランドにはほとんど電流が
流れない。このとき、出力端子電圧Ｖａは、図８（ｂ）
に示すように、“ＳＬ”レベルから“ＳＨ”レベルに移
行する。これに対し、インバータ２６の出力信号が"Ｌ"
レベルに立ち下がると、インバータ２７の出力信号は"
Ｈ"レベルに立ち上がるので、ＭＯＳトランジスタ２９
はオンし、レシーバ２４の第２の電流供給手段から入力
端子３６ｂ、伝送路２５ｂ及びＭＯＳトランジスタ２９
を経てグランドに所定値の電流が流れる。このとき、出
力端子電圧Ｖｂは、図８（ｃ）に示すように、“ＳＨ”
レベルから“ＳＬ”レベルに移行する。以上のようにし
て、伝送路２５ａ及び２５ｂに小電圧振幅の差動電流信
号が流れ、出力端子電圧ＶａとＶｂとが逆転すると、レ
シーバ２４でこの差動電流信号から全振幅の電圧信号へ
の変換が行われ、出力信号ＶＯとして、図８（ｄ）に示
すように、時刻Ｔ１から比較的長い時間ｔｄ１だけ遅延
した時刻Ｔ２に"Ｈ"レベルに立ち上がる。
に入力信号ＶＩが"Ｈ"レベルに立ち上がると、インバー
タ２６の出力信号は"Ｌ"レベルに立ち下がるので、ＭＯ
Ｓトランジスタ２８はオフし、レシーバ２４の第１の電
流供給手段から入力端子３６ａ、伝送路２５ａ及びＭＯ
Ｓトランジスタ２８を経てグランドにはほとんど電流が
流れない。このとき、出力端子電圧Ｖａは、図８（ｂ）
に示すように、“ＳＬ”レベルから“ＳＨ”レベルに移
行する。これに対し、インバータ２６の出力信号が"Ｌ"
レベルに立ち下がると、インバータ２７の出力信号は"
Ｈ"レベルに立ち上がるので、ＭＯＳトランジスタ２９
はオンし、レシーバ２４の第２の電流供給手段から入力
端子３６ｂ、伝送路２５ｂ及びＭＯＳトランジスタ２９
を経てグランドに所定値の電流が流れる。このとき、出
力端子電圧Ｖｂは、図８（ｃ）に示すように、“ＳＨ”
レベルから“ＳＬ”レベルに移行する。以上のようにし
て、伝送路２５ａ及び２５ｂに小電圧振幅の差動電流信
号が流れ、出力端子電圧ＶａとＶｂとが逆転すると、レ
シーバ２４でこの差動電流信号から全振幅の電圧信号へ
の変換が行われ、出力信号ＶＯとして、図８（ｄ）に示
すように、時刻Ｔ１から比較的長い時間ｔｄ１だけ遅延
した時刻Ｔ２に"Ｈ"レベルに立ち上がる。
【００１４】次に、図８（ａ）に示すように、時刻Ｔ３
に入力信号ＶＩが"Ｌ"レベルに立ち下がると、インバー
タ２６の出力信号は"Ｈ"レベルに立ち上がるので、ＭＯ
Ｓトランジスタ２８はオンし、レシーバ２４の第１の電
流供給手段から入力端子３６ａ、伝送路２５ａ及びＭＯ
Ｓトランジスタ２８を経てグランドに所定値の電流が流
れる。このとき、出力端子電圧Ｖａは、図８（ｂ）に示
すように、“ＳＨ”レベルから“ＳＬ”レベルに移行す
る。これに対し、インバータ２６の出力信号が"Ｈ"レベ
ルに立ち上がると、インバータ２７の出力信号は"Ｌ"レ
ベルに立ち下がるので、ＭＯＳトランジスタ２９はオフ
し、レシーバ２４の第２の電流供給手段から入力端子３
６ｂ、伝送路２５ｂ及びＭＯＳトランジスタ２９を経て
グランドにはほとんど電流が流れない。このとき、出力
端子電圧Ｖｂは、図８（ｃ）に示すように、“ＳＬ”レ
ベルから“ＳＨ”レベルに移行する。以上のようにし
て、伝送路２５ａ及び２５ｂに小電圧振幅の差動電流信
号が流れ、出力端子電圧ＶａとＶｂとが再び逆転する
と、レシーバ２４でこの差動電流信号から全振幅の電圧
信号への変換が行われ、出力信号ＶＯとして、図８
（ｄ）に示すように、時刻Ｔ３から立ち上がり時とほぼ
同じ時間ｔｄ１だけ遅延した時刻Ｔ４に"Ｌ"レベルに立
ち下がる。
に入力信号ＶＩが"Ｌ"レベルに立ち下がると、インバー
タ２６の出力信号は"Ｈ"レベルに立ち上がるので、ＭＯ
Ｓトランジスタ２８はオンし、レシーバ２４の第１の電
流供給手段から入力端子３６ａ、伝送路２５ａ及びＭＯ
Ｓトランジスタ２８を経てグランドに所定値の電流が流
れる。このとき、出力端子電圧Ｖａは、図８（ｂ）に示
すように、“ＳＨ”レベルから“ＳＬ”レベルに移行す
る。これに対し、インバータ２６の出力信号が"Ｈ"レベ
ルに立ち上がると、インバータ２７の出力信号は"Ｌ"レ
ベルに立ち下がるので、ＭＯＳトランジスタ２９はオフ
し、レシーバ２４の第２の電流供給手段から入力端子３
６ｂ、伝送路２５ｂ及びＭＯＳトランジスタ２９を経て
グランドにはほとんど電流が流れない。このとき、出力
端子電圧Ｖｂは、図８（ｃ）に示すように、“ＳＬ”レ
ベルから“ＳＨ”レベルに移行する。以上のようにし
て、伝送路２５ａ及び２５ｂに小電圧振幅の差動電流信
号が流れ、出力端子電圧ＶａとＶｂとが再び逆転する
と、レシーバ２４でこの差動電流信号から全振幅の電圧
信号への変換が行われ、出力信号ＶＯとして、図８
（ｄ）に示すように、時刻Ｔ３から立ち上がり時とほぼ
同じ時間ｔｄ１だけ遅延した時刻Ｔ４に"Ｌ"レベルに立
ち下がる。
【００１５】このインターフェース回路によれば、簡単
な回路構成で、ＩＣ間を２本の伝送路の電流差（差動電
流信号）を利用して小電圧振幅で信号を伝送することが
でき、ＥＭＩを低減することができる。
な回路構成で、ＩＣ間を２本の伝送路の電流差（差動電
流信号）を利用して小電圧振幅で信号を伝送することが
でき、ＥＭＩを低減することができる。
【００１６】次に、上述のＣＭＡＤＳインターフェース
回路を図６に示す液晶表示モジュールのコントローラ２
からデータ側ドライバ４への各種信号の転送に用いた場
合について、コントローラ２と、データ側ドライバ４
と、コントローラ２からデータ側ドライバ４への各種信
号線とを図９に示して説明する。データ側ドライバ４
は、液晶パネル１の上側外周に沿って８個（Ａ、Ｂ、
…、Ｈ）で配列され、コントローラ２から各種信号が次
のように転送される。クロック信号ＣＬＫおよびデータ
信号ＤＡは、次のように、コントローラ２から各データ
側ドライバ４に並列に転送される。コントローラ２にそ
れぞれの信号の出力用として設けられたトランスミッタ
２３とデータ側ドライバ４にそれぞれの信号の入力用と
して設けられたレシーバ２４とを介して送受信される。
また、ラッチ信号ＳＴＢおよび極性信号ＰＯＬは、従来
通りＣＭＯＳインターフェースを用いてコントローラ２
から各データ側ドライバ４に並列に転送される。
回路を図６に示す液晶表示モジュールのコントローラ２
からデータ側ドライバ４への各種信号の転送に用いた場
合について、コントローラ２と、データ側ドライバ４
と、コントローラ２からデータ側ドライバ４への各種信
号線とを図９に示して説明する。データ側ドライバ４
は、液晶パネル１の上側外周に沿って８個（Ａ、Ｂ、
…、Ｈ）で配列され、コントローラ２から各種信号が次
のように転送される。クロック信号ＣＬＫおよびデータ
信号ＤＡは、次のように、コントローラ２から各データ
側ドライバ４に並列に転送される。コントローラ２にそ
れぞれの信号の出力用として設けられたトランスミッタ
２３とデータ側ドライバ４にそれぞれの信号の入力用と
して設けられたレシーバ２４とを介して送受信される。
また、ラッチ信号ＳＴＢおよび極性信号ＰＯＬは、従来
通りＣＭＯＳインターフェースを用いてコントローラ２
から各データ側ドライバ４に並列に転送される。
【００１７】スタート信号ＳＴＨは、次のように、コン
トローラ２から初段のデータ側ドライバＡに送られ、カ
スケード接続された次段以降のデータ側ドライバＢ、
Ｃ、…、Ｈに順次転送されていく。コントローラ２から
のスタート信号ＳＴＨのタイミングは、コントローラ２
から各データ側ドライバ４に並列に転送されるのと同じ
クロック信号ＣＬＫに基づいてコントローラ２で決定さ
れている。従って、コントローラ２から初段のデータ側
ドライバＡへのスタート信号ＳＴＨの転送は、電源電圧
や周囲温度などの条件が変化した場合にもクロック信号
ＣＬＫとのタイミング差を許容時間内に抑えるために、
クロック信号ＣＬＫがコントローラ２から各データ側ド
ライバ４に並列に転送されるのと同条件が要求される。
そのため、コントローラ２から初段のデータ側ドライバ
Ａへのスタート信号ＳＴＨの転送は、クロック信号ＣＬ
Ｋおよびデータ信号ＤＡと同様に、ＣＭＡＤＳインター
フェース回路を用いる必要があり、コントローラ２はス
タート信号出力用としてもトランスミッタ２３を設け、
データ側ドライバ４はスタート信号入力用としてもレシ
ーバ２４を設けて、このトランスミッタ２３とレシーバ
２４を介して行われる。また、カスケード接続された次
段以降のデータ側ドライバＢ、Ｃ、…、Ｈへのスタート
信号ＳＴＨの転送は、データ側ドライバ４にスタート信
号入力用として設けられたレシーバ２４を介して行わ
れ、そのためにこのレシーバ２４に対応するスタート信
号出力用としてのトランスミッタ２３をデータ側ドライ
バ４に設けて、このトランスミッタ２３とレシーバ２４
を介して行われる。
トローラ２から初段のデータ側ドライバＡに送られ、カ
スケード接続された次段以降のデータ側ドライバＢ、
Ｃ、…、Ｈに順次転送されていく。コントローラ２から
のスタート信号ＳＴＨのタイミングは、コントローラ２
から各データ側ドライバ４に並列に転送されるのと同じ
クロック信号ＣＬＫに基づいてコントローラ２で決定さ
れている。従って、コントローラ２から初段のデータ側
ドライバＡへのスタート信号ＳＴＨの転送は、電源電圧
や周囲温度などの条件が変化した場合にもクロック信号
ＣＬＫとのタイミング差を許容時間内に抑えるために、
クロック信号ＣＬＫがコントローラ２から各データ側ド
ライバ４に並列に転送されるのと同条件が要求される。
そのため、コントローラ２から初段のデータ側ドライバ
Ａへのスタート信号ＳＴＨの転送は、クロック信号ＣＬ
Ｋおよびデータ信号ＤＡと同様に、ＣＭＡＤＳインター
フェース回路を用いる必要があり、コントローラ２はス
タート信号出力用としてもトランスミッタ２３を設け、
データ側ドライバ４はスタート信号入力用としてもレシ
ーバ２４を設けて、このトランスミッタ２３とレシーバ
２４を介して行われる。また、カスケード接続された次
段以降のデータ側ドライバＢ、Ｃ、…、Ｈへのスタート
信号ＳＴＨの転送は、データ側ドライバ４にスタート信
号入力用として設けられたレシーバ２４を介して行わ
れ、そのためにこのレシーバ２４に対応するスタート信
号出力用としてのトランスミッタ２３をデータ側ドライ
バ４に設けて、このトランスミッタ２３とレシーバ２４
を介して行われる。
【００１８】次に、データ側ドライバ４のカスケード接
続における動作を図１０を参照して説明する。コントロ
ーラ２からスタート信号ＳＴＨが初段のデータ側ドライ
バＡに入力される。すると、スタート信号ＳＴＨは、デ
ータ側ドライバＡのレシーバ２４からの出力ＶＯとし
て、時刻ｔ１に “Ｈ”レベルとなり、この“Ｈ”レベ
ルがデータ側ドライバＡの図示しないスタート信号読込
み回路に供給され、時刻ｔ２にクロック信号ＣＬＫのパ
ルスａの立ち上がりエッジで読込まれる。この読込まれ
たスタート信号ＳＴＨは、データ側ドライバＡの図示し
ないシフトレジスタに供給され、クロック信号ＣＬＫの
後続のパルスの立ち上がりエッジでシフトレジスタの縦
続接続されたフリップフロップを順次シフトされる。そ
して、シフトされたスタート信号ＳＴＨは、データ側ド
ライバＡのトランスミッタ２３の入力ＶＩとして、時刻
ｔ３のクロック信号ＣＬＫのパルスｂの立ち上がりエッ
ジからわずか遅れて“Ｈ”レベルとなり、次段のデータ
側ドライバＢに転送され、データ側ドライバＢのレシー
バ２４からの出力ＶＯとして、データ側ドライバＡのト
ランスミッタ２３の入力ＶＩが“Ｈ”レベルとなってか
ら時間ｔｄ１だけ遅延した時刻ｔ４に “Ｈ”レベルと
なる。そして、データ側ドライバＡと同様に、この
“Ｈ”レベルが時刻ｔ５にクロック信号ＣＬＫのパルス
ｃの立ち上がりエッジで読込まれ、以下同様の動作を最
終段のデータ側ドライバＨまで行う。そしてデータ側ド
ライバＨまでの転送が完了すると、再度スタート信号Ｓ
ＴＨがデータ側ドライバＡに送られることで、同様の動
作が開始される。尚、図示しないが、各データ側ドライ
バ４のレシーバ２４とトランスミッタ２３間に配置され
るシフトレジスタは、シフトレジスタの後段に配置され
るデータレジスタに、スタート信号ＳＴＨがレシーバ２
４から出力されてからトランスミッタ２３に供給される
までの期間に、データレジスタにデータを読み込むため
の信号をシフトレジスタの縦続接続されたフリップフロ
ップから順次出力する。
続における動作を図１０を参照して説明する。コントロ
ーラ２からスタート信号ＳＴＨが初段のデータ側ドライ
バＡに入力される。すると、スタート信号ＳＴＨは、デ
ータ側ドライバＡのレシーバ２４からの出力ＶＯとし
て、時刻ｔ１に “Ｈ”レベルとなり、この“Ｈ”レベ
ルがデータ側ドライバＡの図示しないスタート信号読込
み回路に供給され、時刻ｔ２にクロック信号ＣＬＫのパ
ルスａの立ち上がりエッジで読込まれる。この読込まれ
たスタート信号ＳＴＨは、データ側ドライバＡの図示し
ないシフトレジスタに供給され、クロック信号ＣＬＫの
後続のパルスの立ち上がりエッジでシフトレジスタの縦
続接続されたフリップフロップを順次シフトされる。そ
して、シフトされたスタート信号ＳＴＨは、データ側ド
ライバＡのトランスミッタ２３の入力ＶＩとして、時刻
ｔ３のクロック信号ＣＬＫのパルスｂの立ち上がりエッ
ジからわずか遅れて“Ｈ”レベルとなり、次段のデータ
側ドライバＢに転送され、データ側ドライバＢのレシー
バ２４からの出力ＶＯとして、データ側ドライバＡのト
ランスミッタ２３の入力ＶＩが“Ｈ”レベルとなってか
ら時間ｔｄ１だけ遅延した時刻ｔ４に “Ｈ”レベルと
なる。そして、データ側ドライバＡと同様に、この
“Ｈ”レベルが時刻ｔ５にクロック信号ＣＬＫのパルス
ｃの立ち上がりエッジで読込まれ、以下同様の動作を最
終段のデータ側ドライバＨまで行う。そしてデータ側ド
ライバＨまでの転送が完了すると、再度スタート信号Ｓ
ＴＨがデータ側ドライバＡに送られることで、同様の動
作が開始される。尚、図示しないが、各データ側ドライ
バ４のレシーバ２４とトランスミッタ２３間に配置され
るシフトレジスタは、シフトレジスタの後段に配置され
るデータレジスタに、スタート信号ＳＴＨがレシーバ２
４から出力されてからトランスミッタ２３に供給される
までの期間に、データレジスタにデータを読み込むため
の信号をシフトレジスタの縦続接続されたフリップフロ
ップから順次出力する。
【００１９】
【発明が解決しようとする課題】ところで、上述のデー
タ側ドライバ４のカスケード接続において、カスケード
接続の前段側のデータ側ドライバ４のトランスミッタ２
３に入力されたスタート信号ＳＴＨは、後段のデータ側
ドライバ４のレシーバ２４から時間ｔｄ１だけ遅延して
出力される。この遅延時間ｔｄ１はスタート信号ＳＴＨ
のパルス幅に対して比較的長く、そのため、カスケード
接続の後段側のデータ側ドライバ４において、スタート
信号ＳＴＨとクロック信号ＣＬＫとのセットアップ時間
等を考慮すると、スタート信号ＳＴＨが時刻ｔ４に
“Ｈ”レベルになってからクロック信号ＣＬＫのパルス
ｃの立ち上がりエッジまでの時間に余裕が無くなり、ス
タート信号ＳＴＨの“Ｈ”レベルをクロック信号ＣＬＫ
の立ち上がりエッジで読込むことが正常にできなくなる
虞があり、スタート信号ＳＴＨのデータ側ドライバ４間
の転送が不確実となるという問題がある。
タ側ドライバ４のカスケード接続において、カスケード
接続の前段側のデータ側ドライバ４のトランスミッタ２
３に入力されたスタート信号ＳＴＨは、後段のデータ側
ドライバ４のレシーバ２４から時間ｔｄ１だけ遅延して
出力される。この遅延時間ｔｄ１はスタート信号ＳＴＨ
のパルス幅に対して比較的長く、そのため、カスケード
接続の後段側のデータ側ドライバ４において、スタート
信号ＳＴＨとクロック信号ＣＬＫとのセットアップ時間
等を考慮すると、スタート信号ＳＴＨが時刻ｔ４に
“Ｈ”レベルになってからクロック信号ＣＬＫのパルス
ｃの立ち上がりエッジまでの時間に余裕が無くなり、ス
タート信号ＳＴＨの“Ｈ”レベルをクロック信号ＣＬＫ
の立ち上がりエッジで読込むことが正常にできなくなる
虞があり、スタート信号ＳＴＨのデータ側ドライバ４間
の転送が不確実となるという問題がある。
【００２０】従って、本発明の目的は、複数のカスケー
ド接続された半導体集積回路装置間でスタート信号ＳＴ
Ｈの転送が確実に行われるインターフェース回路および
その回路を備えた電子装置を提供することである。
ド接続された半導体集積回路装置間でスタート信号ＳＴ
Ｈの転送が確実に行われるインターフェース回路および
その回路を備えた電子装置を提供することである。
【００２１】
【課題を解決するための手段】本発明のインターフェー
ス回路は、電子装置に含まれる複数の半導体集積回路装
置間でスタート信号を順次転送するカスケード接続の前
段側の半導体集積回路装置に設けられ、スタート信号の
２値に応じて交互にオンする第１及び第２のスイッチン
グ手段を有する送信部と、カスケード接続の後段側の半
導体集積回路装置に設けられ、第１のスイッチング手段
と第１の伝送路を介して接続され、第１のスイッチング
手段がオンしたとき、第１の伝送路に所定値の電流を供
給する第１の電流供給手段と、第２のスイッチング手段
と第２の伝送路を介して接続され、第２のスイッチング
手段がオンしたとき、第２の伝送路に所定値の電流を供
給する第２の電流供給手段とを有し、第１又は第２の電
流供給手段において電流供給の有無に応じて発生する電
圧の変化を２値の出力信号として出力する受信部とを備
えたインターフェース回路において、さらに、送信部
は、第１および第２のスイッチング手段の出力間に所定
の抵抗で接続される第３のスイッチ手段を有することを
特徴とする。上記インターフェース回路において、電子
装置が表示装置であり、半導体集積回路装置がデータ側
駆動回路であることを特徴とする。上記インターフェー
ス回路において、表示装置が液晶表示装置であることを
特徴とする。本発明の電子装置は、複数の半導体集積回
路装置間をインターフェース回路によりカスケード接続
してスタート信号が順次転送され、スタート信号がカス
ケード接続の前段側の半導体集積回路装置に転送されて
からカスケード接続の後段側の半導体集積回路装置に転
送する間の期間に、前段側の半導体集積回路装置にデー
タが読み込まれる電子装置において、前記インターフェ
ース回路は、前記カスケード接続の前段側の半導体集積
回路装置に設けられ、前記スタート信号の２値に応じて
交互にオンする第１及び第２のスイッチング手段を有す
る送信部と、カスケード接続の後段側の半導体集積回路
装置に設けられ、第１のスイッチング手段と第１の伝送
路を介して接続され、第１のスイッチング手段がオンし
たとき、第１の伝送路に所定値の電流を供給する第１の
電流供給手段、および、第２のスイッチング手段と第２
の伝送路を介して接続され、第２のスイッチング手段が
オンしたとき、第２の伝送路に所定値の電流を供給する
第２の電流供給手段を有し、第１又は第２の電流供給手
段において電流供給の有無に応じて発生する電圧の変化
を２値の出力信号として出力する受信部とを備え、さら
に、送信部は、第１および第２のスイッチング手段の出
力間に所定の抵抗で接続される第３のスイッチ手段を有
することを特徴とする。上記電子装置は、表示装置とし
て用いられ、半導体集積回路装置がデータ側駆動回路で
あることを特徴とする。上記電子装置は、液晶表示装置
として用いられることを特徴とする。
ス回路は、電子装置に含まれる複数の半導体集積回路装
置間でスタート信号を順次転送するカスケード接続の前
段側の半導体集積回路装置に設けられ、スタート信号の
２値に応じて交互にオンする第１及び第２のスイッチン
グ手段を有する送信部と、カスケード接続の後段側の半
導体集積回路装置に設けられ、第１のスイッチング手段
と第１の伝送路を介して接続され、第１のスイッチング
手段がオンしたとき、第１の伝送路に所定値の電流を供
給する第１の電流供給手段と、第２のスイッチング手段
と第２の伝送路を介して接続され、第２のスイッチング
手段がオンしたとき、第２の伝送路に所定値の電流を供
給する第２の電流供給手段とを有し、第１又は第２の電
流供給手段において電流供給の有無に応じて発生する電
圧の変化を２値の出力信号として出力する受信部とを備
えたインターフェース回路において、さらに、送信部
は、第１および第２のスイッチング手段の出力間に所定
の抵抗で接続される第３のスイッチ手段を有することを
特徴とする。上記インターフェース回路において、電子
装置が表示装置であり、半導体集積回路装置がデータ側
駆動回路であることを特徴とする。上記インターフェー
ス回路において、表示装置が液晶表示装置であることを
特徴とする。本発明の電子装置は、複数の半導体集積回
路装置間をインターフェース回路によりカスケード接続
してスタート信号が順次転送され、スタート信号がカス
ケード接続の前段側の半導体集積回路装置に転送されて
からカスケード接続の後段側の半導体集積回路装置に転
送する間の期間に、前段側の半導体集積回路装置にデー
タが読み込まれる電子装置において、前記インターフェ
ース回路は、前記カスケード接続の前段側の半導体集積
回路装置に設けられ、前記スタート信号の２値に応じて
交互にオンする第１及び第２のスイッチング手段を有す
る送信部と、カスケード接続の後段側の半導体集積回路
装置に設けられ、第１のスイッチング手段と第１の伝送
路を介して接続され、第１のスイッチング手段がオンし
たとき、第１の伝送路に所定値の電流を供給する第１の
電流供給手段、および、第２のスイッチング手段と第２
の伝送路を介して接続され、第２のスイッチング手段が
オンしたとき、第２の伝送路に所定値の電流を供給する
第２の電流供給手段を有し、第１又は第２の電流供給手
段において電流供給の有無に応じて発生する電圧の変化
を２値の出力信号として出力する受信部とを備え、さら
に、送信部は、第１および第２のスイッチング手段の出
力間に所定の抵抗で接続される第３のスイッチ手段を有
することを特徴とする。上記電子装置は、表示装置とし
て用いられ、半導体集積回路装置がデータ側駆動回路で
あることを特徴とする。上記電子装置は、液晶表示装置
として用いられることを特徴とする。
【００２２】
【発明の実施の形態】以下に、本発明の一実施例につい
て、図１を参照して説明する。尚、図６と同一のものは
同一符号を付して、その説明を省略する。液晶表示装置
の液晶表示モジュールは、液晶パネル１と、コントロー
ラ２と、複数個の走査側ドライバ３およびデータ側ドラ
イバ４０とを具備している。
て、図１を参照して説明する。尚、図６と同一のものは
同一符号を付して、その説明を省略する。液晶表示装置
の液晶表示モジュールは、液晶パネル１と、コントロー
ラ２と、複数個の走査側ドライバ３およびデータ側ドラ
イバ４０とを具備している。
【００２３】データ側ドライバ４０は、スタート信号Ｓ
ＴＨに対するインターフェース回路以外は、従来と同様
のインターフェース回路を有し、スタート信号ＳＴＨに
対しては以下のインターフェース回路を有する。すなわ
ち、データ側ドライバ４０のスタート信号入力側には、
図２に示すように、従来と同様にレシーバ２４が設けら
れているが、データ側ドライバ４０のスタート信号出力
側には、従来のトランスミッタ２５とは異なるトランス
ミッタ４１が設けられている。トランスミッタ４１がト
ランスミッタ２５と異なる点は、ＭＯＳトランジスタ２
８及び２９のドレイン間を所定値のオン抵抗で接続する
ＮチャネルのＭＯＳトランジスタ４２を新たに設けてい
る点である。尚、ＭＯＳトランジスタ４２の替わりに、
ＮチャネルのＭＯＳトランジスタと抵抗素子とを、ＭＯ
Ｓトランジスタのオン抵抗値と抵抗素子の抵抗値の和が
ＭＯＳトランジスタ４２のオン抵抗値に等しくなるよう
にして直列接続した回路で、ＭＯＳトランジスタ２８及
び２９のドレイン間を接続してもよい。ＭＯＳトランジ
スタ４２のゲートを制御するスイッチング信号ＳＣは、
データ側ドライバ４０内部で生成される。
ＴＨに対するインターフェース回路以外は、従来と同様
のインターフェース回路を有し、スタート信号ＳＴＨに
対しては以下のインターフェース回路を有する。すなわ
ち、データ側ドライバ４０のスタート信号入力側には、
図２に示すように、従来と同様にレシーバ２４が設けら
れているが、データ側ドライバ４０のスタート信号出力
側には、従来のトランスミッタ２５とは異なるトランス
ミッタ４１が設けられている。トランスミッタ４１がト
ランスミッタ２５と異なる点は、ＭＯＳトランジスタ２
８及び２９のドレイン間を所定値のオン抵抗で接続する
ＮチャネルのＭＯＳトランジスタ４２を新たに設けてい
る点である。尚、ＭＯＳトランジスタ４２の替わりに、
ＮチャネルのＭＯＳトランジスタと抵抗素子とを、ＭＯ
Ｓトランジスタのオン抵抗値と抵抗素子の抵抗値の和が
ＭＯＳトランジスタ４２のオン抵抗値に等しくなるよう
にして直列接続した回路で、ＭＯＳトランジスタ２８及
び２９のドレイン間を接続してもよい。ＭＯＳトランジ
スタ４２のゲートを制御するスイッチング信号ＳＣは、
データ側ドライバ４０内部で生成される。
【００２４】次に、上記構成のスタート信号ＳＴＨに対
するインターフェイス回路の動作について図３を参照し
て説明する。図３（ａ）〜（ｅ）に示すように、時刻Ｔ
０の直前において、スイッチング信号ＳＣおよび入力信
号ＶＩは“Ｌ”レベルであるため、ＭＯＳトランジスタ
２８はオン状態、ＭＯＳトランジスタ２９および４１は
オフ状態であり、レシーバ２４の第１の電流供給手段か
らはＭＯＳトランジスタ２８を介してグランドに所定値
の電流が流れているが、レシーバ２４の第２の電流供給
手段からはＭＯＳトランジスタ２９を介してグランドに
ほとんど電流が流れていない。このため、出力端子電圧
ＶａはＭＯＳトランジスタ２８のオン抵抗分の電圧しか
無く、０ｖに近い、例えば０．２ｖ程度（以下、“Ｓ
Ｌ”レベルという）、出力端子電圧Ｖｂは電源電圧、例
えば３．３ｖより低い電圧、例えば１．０Ｖ程度（以
下、“ＳＨ”レベルという）であり、出力信号ＶＯは
“Ｌ”レベルである。
するインターフェイス回路の動作について図３を参照し
て説明する。図３（ａ）〜（ｅ）に示すように、時刻Ｔ
０の直前において、スイッチング信号ＳＣおよび入力信
号ＶＩは“Ｌ”レベルであるため、ＭＯＳトランジスタ
２８はオン状態、ＭＯＳトランジスタ２９および４１は
オフ状態であり、レシーバ２４の第１の電流供給手段か
らはＭＯＳトランジスタ２８を介してグランドに所定値
の電流が流れているが、レシーバ２４の第２の電流供給
手段からはＭＯＳトランジスタ２９を介してグランドに
ほとんど電流が流れていない。このため、出力端子電圧
ＶａはＭＯＳトランジスタ２８のオン抵抗分の電圧しか
無く、０ｖに近い、例えば０．２ｖ程度（以下、“Ｓ
Ｌ”レベルという）、出力端子電圧Ｖｂは電源電圧、例
えば３．３ｖより低い電圧、例えば１．０Ｖ程度（以
下、“ＳＨ”レベルという）であり、出力信号ＶＯは
“Ｌ”レベルである。
【００２５】先ず、時刻Ｔ０になると、図３（ａ）に示
すように、スイッチング信号ＳＣが“Ｈ”レベルに立ち
上がり、ＭＯＳトランジスタ４２がオンし、ＭＯＳトラ
ンジスタ２８及び２９のドレイン間がオン抵抗接続され
る。そしてこのオン抵抗接続により、ＭＯＳトランジス
タ２８には、レシーバ２４の第１の電流供給手段からの
電流に加えて、レシーバ２４の第２の電流供給手段から
の電流が入力端子３６ｂ、伝送路２５ｂ及びＭＯＳトラ
ンジスタ４２を経て流れ、図３（ｃ）に示すように、出
力端子電圧Ｖａが“ＳＬ”レベルよりわずかに高い電圧
となる。また、出力端子３０ｂにおける電圧Ｖｂは、Ｍ
ＯＳトランジスタ４２のオン抵抗によりプルダウンさ
れ、図３（ｄ）に示すように、“ＳＨ”レベルから出力
端子電圧Ｖａ＋ＭＯＳトランジスタ４２のオン抵抗分の
電圧に低下していく。
すように、スイッチング信号ＳＣが“Ｈ”レベルに立ち
上がり、ＭＯＳトランジスタ４２がオンし、ＭＯＳトラ
ンジスタ２８及び２９のドレイン間がオン抵抗接続され
る。そしてこのオン抵抗接続により、ＭＯＳトランジス
タ２８には、レシーバ２４の第１の電流供給手段からの
電流に加えて、レシーバ２４の第２の電流供給手段から
の電流が入力端子３６ｂ、伝送路２５ｂ及びＭＯＳトラ
ンジスタ４２を経て流れ、図３（ｃ）に示すように、出
力端子電圧Ｖａが“ＳＬ”レベルよりわずかに高い電圧
となる。また、出力端子３０ｂにおける電圧Ｖｂは、Ｍ
ＯＳトランジスタ４２のオン抵抗によりプルダウンさ
れ、図３（ｄ）に示すように、“ＳＨ”レベルから出力
端子電圧Ｖａ＋ＭＯＳトランジスタ４２のオン抵抗分の
電圧に低下していく。
【００２６】次に、時刻Ｔ１になると、図３（ｂ）に示
すように、入力信号ＶＩが“Ｈ”レベルに立ち上がり、
ＭＯＳトランジスタ２８がオフ、およびＭＯＳトランジ
スタ２９がオンする。これにより、レシーバ２４から
は、ＭＯＳトランジスタ２８にはほとんど流れなくなる
が、ＭＯＳトランジスタ４２がオンしているため、ＭＯ
Ｓトランジスタ２９には、第２の電流供給手段からの所
定値の電流に加え、第１の電流供給手段からの所定値の
電流が流れる。このため、出力端子電圧Ｖａは、ＭＯＳ
トランジスタ４２のオン抵抗によりプルダウンされ、図
３（ｃ）に示すように、“ＳＨ”レベルより低いＭＯＳ
トランジスタ２９および４２のオン抵抗分の電圧、例え
ば、０．５ｖ程度に移行していく。また、出力端子電圧
Ｖｂは、図３（ｄ）に示すように、出力端子電圧Ｖａ＋
ＭＯＳトランジスタ４２のオン抵抗分の電圧からさらに
低下し“ＳＬ”レベルよりわずか高い、例えば、０．３
ｖ程度となる。以上のようにして、伝送路２５ａ及び２
５ｂに１００〜２００ｍＶ程度の小電圧振幅の差動電流
信号が流れ、出力端子電圧ＶａとＶｂとが逆転すると、
レシーバ２４でこの差動電流信号から全振幅の電圧信号
への変換が行われ、出力信号ＶＯとして、図３（ｅ）に
示すように、時刻Ｔ１から図８に示した時間ｔｄ１より
短い時間ｔｄ２だけ遅延した時刻Ｔ２に"Ｈ"レベルに立
ち上がる。
すように、入力信号ＶＩが“Ｈ”レベルに立ち上がり、
ＭＯＳトランジスタ２８がオフ、およびＭＯＳトランジ
スタ２９がオンする。これにより、レシーバ２４から
は、ＭＯＳトランジスタ２８にはほとんど流れなくなる
が、ＭＯＳトランジスタ４２がオンしているため、ＭＯ
Ｓトランジスタ２９には、第２の電流供給手段からの所
定値の電流に加え、第１の電流供給手段からの所定値の
電流が流れる。このため、出力端子電圧Ｖａは、ＭＯＳ
トランジスタ４２のオン抵抗によりプルダウンされ、図
３（ｃ）に示すように、“ＳＨ”レベルより低いＭＯＳ
トランジスタ２９および４２のオン抵抗分の電圧、例え
ば、０．５ｖ程度に移行していく。また、出力端子電圧
Ｖｂは、図３（ｄ）に示すように、出力端子電圧Ｖａ＋
ＭＯＳトランジスタ４２のオン抵抗分の電圧からさらに
低下し“ＳＬ”レベルよりわずか高い、例えば、０．３
ｖ程度となる。以上のようにして、伝送路２５ａ及び２
５ｂに１００〜２００ｍＶ程度の小電圧振幅の差動電流
信号が流れ、出力端子電圧ＶａとＶｂとが逆転すると、
レシーバ２４でこの差動電流信号から全振幅の電圧信号
への変換が行われ、出力信号ＶＯとして、図３（ｅ）に
示すように、時刻Ｔ１から図８に示した時間ｔｄ１より
短い時間ｔｄ２だけ遅延した時刻Ｔ２に"Ｈ"レベルに立
ち上がる。
【００２７】そして、時刻Ｔ３になると、図３（ａ）に
示すように、スイッチング信号ＳＣが“Ｌ”レベルに立
ち下がり、ＭＯＳトランジスタ４２がオフするととも
に、図３（ｂ）に示すように、入力信号ＶＩが“Ｌ”レ
ベルに立ち下がり、ＭＯＳトランジスタ２８がオン、お
よびＭＯＳトランジスタ２９がオフして、レシーバ２４
の第１の電流供給手段からはＭＯＳトランジスタ２８を
介してグランドに所定値の電流が流れ、レシーバ２４の
第２の電流供給手段からはＭＯＳトランジスタ２９を介
してグランドにほとんど電流が流れなくなる。このた
め、図３（ｃ）に示すように、出力端子電圧Ｖａは“Ｓ
Ｌ”レベルに移行し、図３（ｄ）に示すように、出力端
子電圧Ｖｂは“ＳＨ”レベルに移行する。以上のように
して、伝送路２５ａ及び２５ｂに小電圧振幅の差動電流
信号が流れ、出力端子電圧ＶａとＶｂとが再び逆転する
と、レシーバ２４でこの差動電流信号から全振幅の電圧
信号への変換が行われ、出力信号ＶＯとして、図３
（ｅ）に示すように、時刻Ｔ３から時間ｔｄ２よりわず
かだけ長く遅延した時刻Ｔ４に"Ｌ"レベルに立ち下が
る。
示すように、スイッチング信号ＳＣが“Ｌ”レベルに立
ち下がり、ＭＯＳトランジスタ４２がオフするととも
に、図３（ｂ）に示すように、入力信号ＶＩが“Ｌ”レ
ベルに立ち下がり、ＭＯＳトランジスタ２８がオン、お
よびＭＯＳトランジスタ２９がオフして、レシーバ２４
の第１の電流供給手段からはＭＯＳトランジスタ２８を
介してグランドに所定値の電流が流れ、レシーバ２４の
第２の電流供給手段からはＭＯＳトランジスタ２９を介
してグランドにほとんど電流が流れなくなる。このた
め、図３（ｃ）に示すように、出力端子電圧Ｖａは“Ｓ
Ｌ”レベルに移行し、図３（ｄ）に示すように、出力端
子電圧Ｖｂは“ＳＨ”レベルに移行する。以上のように
して、伝送路２５ａ及び２５ｂに小電圧振幅の差動電流
信号が流れ、出力端子電圧ＶａとＶｂとが再び逆転する
と、レシーバ２４でこの差動電流信号から全振幅の電圧
信号への変換が行われ、出力信号ＶＯとして、図３
（ｅ）に示すように、時刻Ｔ３から時間ｔｄ２よりわず
かだけ長く遅延した時刻Ｔ４に"Ｌ"レベルに立ち下が
る。
【００２８】以上に説明したように、データ側ドライバ
４０をカスケード接続する場合、カスケード接続の前段
側のデータ側ドライバ４０のトランスミッタ４１にスタ
ート信号ＳＴＨが入力される前に、そのトランスミッタ
４１内において、予め、所定値のオン抵抗を有するＭＯ
Ｓトランジスタ４２をオンさせて、ＭＯＳトランジスタ
２８及び２９のドレイン間をオン抵抗接続することによ
り、高電位側の出力端電圧Ｖｂをプルダウンさせて低電
位側の出力端電圧Ｖａとの電位差を小さくしているの
で、スタート信号ＳＴＨがトランスミッタ４１に入力さ
れると、出力端電圧ＶａとＶｂとは、すぐに逆転し、レ
シーバ２４からは図７で示したインターフェース回路の
遅延時間ｔｄ１より格段に短い遅延時間ｔｄ２でスター
トパルス信号ＳＴＨを出力させることができる。
４０をカスケード接続する場合、カスケード接続の前段
側のデータ側ドライバ４０のトランスミッタ４１にスタ
ート信号ＳＴＨが入力される前に、そのトランスミッタ
４１内において、予め、所定値のオン抵抗を有するＭＯ
Ｓトランジスタ４２をオンさせて、ＭＯＳトランジスタ
２８及び２９のドレイン間をオン抵抗接続することによ
り、高電位側の出力端電圧Ｖｂをプルダウンさせて低電
位側の出力端電圧Ｖａとの電位差を小さくしているの
で、スタート信号ＳＴＨがトランスミッタ４１に入力さ
れると、出力端電圧ＶａとＶｂとは、すぐに逆転し、レ
シーバ２４からは図７で示したインターフェース回路の
遅延時間ｔｄ１より格段に短い遅延時間ｔｄ２でスター
トパルス信号ＳＴＨを出力させることができる。
【００２９】図１に示す液晶表示モジュールのコントロ
ーラ２からデータ側ドライバ４０への各種信号の転送に
ついて、コントローラ２と、データ側ドライバ４０と、
コントローラ２からデータ側ドライバ４０への各種信号
線とを図４に示して説明する。データ側ドライバ４０
は、液晶パネル１の横辺に沿って８個で配列され、コン
トローラ２から各種信号が次のように転送される。クロ
ック信号およびデータ信号は、従来と同様に、コントロ
ーラ２のそれぞれの信号の出力側に設けられたトランス
ミッタ２３とデータ側ドライバ４のそれぞれの信号の入
力側に設けられたレシーバ２４とを介して送受信され
る。また、ラッチ信号ＳＴＢおよび極性信号ＰＯＬは、
従来と同様にＣＭＯＳインターフェースを用いてコント
ローラ２から各データ側ドライバ４に並列に転送され
る。
ーラ２からデータ側ドライバ４０への各種信号の転送に
ついて、コントローラ２と、データ側ドライバ４０と、
コントローラ２からデータ側ドライバ４０への各種信号
線とを図４に示して説明する。データ側ドライバ４０
は、液晶パネル１の横辺に沿って８個で配列され、コン
トローラ２から各種信号が次のように転送される。クロ
ック信号およびデータ信号は、従来と同様に、コントロ
ーラ２のそれぞれの信号の出力側に設けられたトランス
ミッタ２３とデータ側ドライバ４のそれぞれの信号の入
力側に設けられたレシーバ２４とを介して送受信され
る。また、ラッチ信号ＳＴＢおよび極性信号ＰＯＬは、
従来と同様にＣＭＯＳインターフェースを用いてコント
ローラ２から各データ側ドライバ４に並列に転送され
る。
【００３０】スタート信号ＳＴＨは、次のように、コン
トローラ２から初段のデータ側ドライバＡに送られ、カ
スケード接続された次段以降のデータ側ドライバＢ、
Ｃ、…、Ｈに順次転送されていく。初段のデータ側ドラ
イバ４０に対しては、コントローラ２のスタート信号出
力側に設けられたトランスミッタ２３と初段のデータ側
ドライバＡのスタート信号入力側に設けられたレシーバ
２４とを介して送受信される。また、次段以降のデータ
側ドライバＢ、Ｃ、…、Ｈに対しては、カスケード接続
の前段側のデータ側ドライバ４０のスタート信号出力側
に設けられたトランスミッタ４１と後段側のデータ側ド
ライバ４０のスタート信号入力側に設けられたレシーバ
２４とを介して送受信される。
トローラ２から初段のデータ側ドライバＡに送られ、カ
スケード接続された次段以降のデータ側ドライバＢ、
Ｃ、…、Ｈに順次転送されていく。初段のデータ側ドラ
イバ４０に対しては、コントローラ２のスタート信号出
力側に設けられたトランスミッタ２３と初段のデータ側
ドライバＡのスタート信号入力側に設けられたレシーバ
２４とを介して送受信される。また、次段以降のデータ
側ドライバＢ、Ｃ、…、Ｈに対しては、カスケード接続
の前段側のデータ側ドライバ４０のスタート信号出力側
に設けられたトランスミッタ４１と後段側のデータ側ド
ライバ４０のスタート信号入力側に設けられたレシーバ
２４とを介して送受信される。
【００３１】次に、カスケード接続における動作を図５
を参照して説明する。コントローラ２からスタート信号
ＳＴＨが初段のデータ側ドライバＡに入力される。する
と、スタート信号ＳＴＨは、データ側ドライバＡのレシ
ーバ２４からの出力信号ＶＯとして、時刻ｔ１に
“Ｈ”レベルとなり、この“Ｈ”レベルがデータ側ドラ
イバＡの図示しないスタート信号読込み回路に供給さ
れ、時刻ｔ２にクロック信号ＣＬＫのパルスａの立ち上
がりエッジで読込まれる。この読込まれたスタート信号
ＳＴＨは、データ側ドライバＡの図示しないシフトレジ
スタに供給され、クロック信号ＣＬＫの後続のパルスの
立ち上がりエッジでシフトレジスタの縦続接続されたフ
リップフロップを順次シフトされる。そして、シフトさ
れたスタート信号ＳＴＨは、データ側ドライバＡのトラ
ンスミッタ４１の入力ＶＩとして、時刻ｔ３のクロック
信号ＣＬＫのパルスｂの立ち上がりエッジからわずか遅
れて“Ｈ”レベルとなり、次段のデータ側ドライバＢに
転送され、データ側ドライバＢのレシーバ２４からの出
力ＶＯとして、データ側ドライバＡのトランスミッタ４
１の入力ＶＩが“Ｈ”レベルとなってから時間ｔｄ２だ
け遅延した時刻ｔ４に “Ｈ”レベルとなる。そして、
データ側ドライバＡと同様に、この“Ｈ”レベルが時刻
ｔ５にクロック信号ＣＬＫのパルスｃの立ち上がりエッ
ジで読込まれ、以下同様の動作を最終段のデータ側ドラ
イバＨまで行う。そしてデータ側ドライバＨまでの転送
が完了すると、再度スタート信号ＳＴＨがデータ側ドラ
イバＡに送られることで、同様の動作が開始される。
尚、図示しないが、各データ側ドライバ４０のレシーバ
２４とトランスミッタ４１間に配置されるシフトレジス
タは、シフトレジスタの後段に配置されるデータレジス
タに、スタート信号ＳＴＨがレシーバ２４から出力され
てからトランスミッタ４１に供給されるまでの期間に、
データレジスタにデータを読み込むための信号をシフト
レジスタの縦続接続されたフリップフロップから順次出
力する。
を参照して説明する。コントローラ２からスタート信号
ＳＴＨが初段のデータ側ドライバＡに入力される。する
と、スタート信号ＳＴＨは、データ側ドライバＡのレシ
ーバ２４からの出力信号ＶＯとして、時刻ｔ１に
“Ｈ”レベルとなり、この“Ｈ”レベルがデータ側ドラ
イバＡの図示しないスタート信号読込み回路に供給さ
れ、時刻ｔ２にクロック信号ＣＬＫのパルスａの立ち上
がりエッジで読込まれる。この読込まれたスタート信号
ＳＴＨは、データ側ドライバＡの図示しないシフトレジ
スタに供給され、クロック信号ＣＬＫの後続のパルスの
立ち上がりエッジでシフトレジスタの縦続接続されたフ
リップフロップを順次シフトされる。そして、シフトさ
れたスタート信号ＳＴＨは、データ側ドライバＡのトラ
ンスミッタ４１の入力ＶＩとして、時刻ｔ３のクロック
信号ＣＬＫのパルスｂの立ち上がりエッジからわずか遅
れて“Ｈ”レベルとなり、次段のデータ側ドライバＢに
転送され、データ側ドライバＢのレシーバ２４からの出
力ＶＯとして、データ側ドライバＡのトランスミッタ４
１の入力ＶＩが“Ｈ”レベルとなってから時間ｔｄ２だ
け遅延した時刻ｔ４に “Ｈ”レベルとなる。そして、
データ側ドライバＡと同様に、この“Ｈ”レベルが時刻
ｔ５にクロック信号ＣＬＫのパルスｃの立ち上がりエッ
ジで読込まれ、以下同様の動作を最終段のデータ側ドラ
イバＨまで行う。そしてデータ側ドライバＨまでの転送
が完了すると、再度スタート信号ＳＴＨがデータ側ドラ
イバＡに送られることで、同様の動作が開始される。
尚、図示しないが、各データ側ドライバ４０のレシーバ
２４とトランスミッタ４１間に配置されるシフトレジス
タは、シフトレジスタの後段に配置されるデータレジス
タに、スタート信号ＳＴＨがレシーバ２４から出力され
てからトランスミッタ４１に供給されるまでの期間に、
データレジスタにデータを読み込むための信号をシフト
レジスタの縦続接続されたフリップフロップから順次出
力する。
【００３２】以上に説明したように、データ側ドライバ
４０をカスケード接続する場合、カスケード接続の前段
側のデータ側ドライバ４０のトランスミッタ４１にスタ
ート信号ＳＴＨが入力される前に、そのトランスミッタ
４１内において、予め、所定値のオン抵抗を有するＭＯ
Ｓトランジスタ４２をオンさせて、ＭＯＳトランジスタ
２８及び２９のドレイン間をオン抵抗接続することによ
り、インターフェース回路の遅延時間を格段に短くして
いるので、カスケード接続の後段側のデータ側ドライバ
４０において、スタート信号ＳＴＨをクロック信号ＣＬ
Ｋの立ち上がりエッジで正常に読込むことができる。
４０をカスケード接続する場合、カスケード接続の前段
側のデータ側ドライバ４０のトランスミッタ４１にスタ
ート信号ＳＴＨが入力される前に、そのトランスミッタ
４１内において、予め、所定値のオン抵抗を有するＭＯ
Ｓトランジスタ４２をオンさせて、ＭＯＳトランジスタ
２８及び２９のドレイン間をオン抵抗接続することによ
り、インターフェース回路の遅延時間を格段に短くして
いるので、カスケード接続の後段側のデータ側ドライバ
４０において、スタート信号ＳＴＨをクロック信号ＣＬ
Ｋの立ち上がりエッジで正常に読込むことができる。
【００３３】尚、上記実施例では、液晶表示装置を例と
して説明したが、これに限定されることなく、データが
高速転送される他の表示装置のデータ側駆動回路間をカ
スケード接続してスタート信号を転送するインターフェ
ース回路にも用いることができる。また、さらに、表示
装置に限定されることなく、データが高速転送される他
の電子装置において、半導体集積回路装置間をカスケー
ド接続してスタート信号を転送するインターフェース回
路にも用いることができる。
して説明したが、これに限定されることなく、データが
高速転送される他の表示装置のデータ側駆動回路間をカ
スケード接続してスタート信号を転送するインターフェ
ース回路にも用いることができる。また、さらに、表示
装置に限定されることなく、データが高速転送される他
の電子装置において、半導体集積回路装置間をカスケー
ド接続してスタート信号を転送するインターフェース回
路にも用いることができる。
【００３４】
【発明の効果】以上説明したように本発明によれば、デ
ータ側ドライバを複数使用し、データ側ドライバ間をカ
スケード接続によりスタート信号ＳＴＨを転送する時、
差動信号間をＭＯＳトランジスタによりオン抵抗接続す
るから、カスケード出力の遅延が小さくなり、スタート
信号ＳＴＨの確実な転送が可能になり安定した動作が保
証される。
ータ側ドライバを複数使用し、データ側ドライバ間をカ
スケード接続によりスタート信号ＳＴＨを転送する時、
差動信号間をＭＯＳトランジスタによりオン抵抗接続す
るから、カスケード出力の遅延が小さくなり、スタート
信号ＳＴＨの確実な転送が可能になり安定した動作が保
証される。
【図１】 本発明の一実施例の液晶表示装置の回路を示
す回路図。
す回路図。
【図２】 図１に示すデータ側ドライバのカスケード接
続に用いられるインターフェース回路の構成を示す回路
図。
続に用いられるインターフェース回路の構成を示す回路
図。
【図３】 図２のインターフェース回路の動作を説明す
るための波形図。
るための波形図。
【図４】 図１に示すコントローラとデータ側ドライバ
間の各種信号の転送を説明する図。
間の各種信号の転送を説明する図。
【図５】 図１に示すデータ側ドライバのカスケード接
続におけるスタート信号の入出力の波形図。
続におけるスタート信号の入出力の波形図。
【図６】 従来の液晶表示装置の回路を示す回路図。
【図７】 特開2001−53598号公報に開示されたインタ
ーフェース回路の構成を示す回路図。
ーフェース回路の構成を示す回路図。
【図８】 図７のインターフェース回路の動作を説明す
るための波形図。
るための波形図。
【図９】 図６に示すコントローラとデータ側ドライバ
間の各種信号の転送を説明する図。
間の各種信号の転送を説明する図。
【図１０】図９に示すデータ側ドライバのカスケード接
続におけるスタート信号の入出力の波形図。。
続におけるスタート信号の入出力の波形図。。
１ 液晶パネル
２ コントローラ（制御回路）
２４ レシーバ（受信部）
２５ａ、２５ｂ 伝送路
２８、２９ ＮチャネルＭＯＳトランジスタ
４０ データ側ドライバ
４１ トランスミッタ（送信部）
４２ ＮチャネルＭＯＳトランジスタ
ＳＴＨ スタート信号（水平同期）
─────────────────────────────────────────────────────
フロントページの続き
(51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考）
Ｈ０３Ｋ 17/04 Ｈ０３Ｋ 17/04 Ｅ
17/687 19/00 １０１Ｆ
19/0175 17/687 Ａ
Ｆターム(参考） 5C006 AA28 BC02 BC11 BC24 BF34
EB05 FA13 FA16 FA32 FA42
5C080 AA10 BB05 DD07 DD08 DD09
DD12 DD23 GG08 JJ02 JJ04
5J055 AX02 BX16 CX26 CX30 DX22
DX72 DX73 DX83 EY21 EZ07
FX18 FX37 GX01 GX02 GX04
GX05
5J056 AA11 BB02 DD13 DD38 EE06
FF01 FF07 FF08 GG07 KK01
KK03
5K029 AA01 BB03 CC01 DD22 GG07
HH01
Claims (6)
- 【請求項１】電子装置に含まれる複数の半導体集積回路
装置間でスタート信号を順次転送するカスケード接続の
前段側の半導体集積回路装置に設けられ、前記スタート
信号の２値に応じて交互にオンする第１及び第２のスイ
ッチング手段を有する送信部と、 前記カスケード接続の後段側の半導体集積回路装置に設
けられ、前記第１のスイッチング手段と第１の伝送路を
介して接続され、前記第１のスイッチング手段がオンし
たとき、前記第１の伝送路に所定値の電流を供給する第
１の電流供給手段と、前記第２のスイッチング手段と第
２の伝送路を介して接続され、前記第２のスイッチング
手段がオンしたとき、前記第２の伝送路に所定値の電流
を供給する第２の電流供給手段とを有し、前記第１又は
第２の電流供給手段において電流供給の有無に応じて発
生する電圧の変化を２値の出力信号として出力する受信
部とを備えたインターフェース回路において、 さらに、前記送信部は、前記第１および第２のスイッチ
ング手段の出力間に所定の抵抗で接続される第３のスイ
ッチ手段を有することを特徴とするインターフェース回
路。 - 【請求項２】前記電子装置が表示装置であり、前記半導
体集積回路装置がデータ側駆動回路であることを特徴と
する請求項１記載のインターフェース回路。 - 【請求項３】前記表示装置が液晶表示装置であることを
特徴とする請求項２記載のインターフェース回路。 - 【請求項４】複数の半導体集積回路装置間をインターフ
ェース回路によりカスケード接続してスタート信号が順
次転送され、前記スタート信号が前記カスケード接続の
前段側の半導体集積回路装置に転送されてから前記カス
ケード接続の後段側の半導体集積回路装置に転送する間
の期間に、前記前段側の半導体集積回路装置にデータが
読み込まれる電子装置において、 前記インターフェース回路は、前記カスケード接続の前
段側の半導体集積回路装置に設けられ、前記スタート信
号の２値に応じて交互にオンする第１及び第２のスイッ
チング手段を有する送信部と、 前記カスケード接続の後段側の半導体集積回路装置に設
けられ、前記第１のスイッチング手段と第１の伝送路を
介して接続され、前記第１のスイッチング手段がオンし
た時、前記第１の伝送路に所定値の電流を供給する第１
の電流供給手段、および、前記第２のスイッチング手段
と第２の伝送路を介して接続され、前記第２のスイッチ
ング手段がオンした時、前記第２の伝送路に所定値の電
流を供給する第２の電流供給手段を有し、前記第１又は
第２の電流供給手段において電流供給の有無に応じて発
生する電圧の変化を２値の出力信号として出力する受信
部とを備え、 さらに、前記送信部は、前記第１および第２のスイッチ
ング手段の出力間に所定の抵抗で接続される第３のスイ
ッチ手段を有することを特徴とする電子装置。 - 【請求項５】表示装置として用いられ、前記半導体集積
回路装置がデータ側駆動回路であることを特徴とする請
求項４記載の電子装置。 - 【請求項６】液晶表示装置として用いられることを特徴
とする請求項５記載の電子装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002153674A JP3942490B2 (ja) | 2002-05-28 | 2002-05-28 | インターフェース回路およびそれを備えた電子装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002153674A JP3942490B2 (ja) | 2002-05-28 | 2002-05-28 | インターフェース回路およびそれを備えた電子装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003348176A true JP2003348176A (ja) | 2003-12-05 |
| JP3942490B2 JP3942490B2 (ja) | 2007-07-11 |
Family
ID=29770656
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002153674A Expired - Fee Related JP3942490B2 (ja) | 2002-05-28 | 2002-05-28 | インターフェース回路およびそれを備えた電子装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3942490B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006014268A (ja) * | 2004-05-28 | 2006-01-12 | Nec Electronics Corp | データ伝送装置、及び受信装置 |
| JP2006146171A (ja) * | 2004-11-17 | 2006-06-08 | Samsung Sdi Co Ltd | データ駆動チップ及び発光表示装置 |
| JP2009171403A (ja) * | 2008-01-18 | 2009-07-30 | Rohm Co Ltd | 差動トランスミッタ |
-
2002
- 2002-05-28 JP JP2002153674A patent/JP3942490B2/ja not_active Expired - Fee Related
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006014268A (ja) * | 2004-05-28 | 2006-01-12 | Nec Electronics Corp | データ伝送装置、及び受信装置 |
| US7633312B2 (en) | 2004-05-28 | 2009-12-15 | Nec Electronics Corporation | Data transmission apparatus and a data receiving apparatus used for the same |
| JP4518321B2 (ja) * | 2004-05-28 | 2010-08-04 | ルネサスエレクトロニクス株式会社 | データ伝送装置、及び受信装置 |
| JP2006146171A (ja) * | 2004-11-17 | 2006-06-08 | Samsung Sdi Co Ltd | データ駆動チップ及び発光表示装置 |
| JP2009171403A (ja) * | 2008-01-18 | 2009-07-30 | Rohm Co Ltd | 差動トランスミッタ |
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|---|---|
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