JPH09281924A - 駆動装置 - Google Patents
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- JPH09281924A JPH09281924A JP8774996A JP8774996A JPH09281924A JP H09281924 A JPH09281924 A JP H09281924A JP 8774996 A JP8774996 A JP 8774996A JP 8774996 A JP8774996 A JP 8774996A JP H09281924 A JPH09281924 A JP H09281924A
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Abstract
(57)【要約】
【課題】 駆動装置をカスケード接続して使用するとき
小さなカスケード出力遅延で駆動させる。 【解決手段】 カスケード入力信号がカスケード入力信
号端子２に与えられるとこのカスケード入力信号が内部
クロック信号によりサンプリングされて前段及び中段の
フリップフロップ３１，３２と後段の第１のフリップフ
ロップ３３ａとを順次転送されるとともに７９段目のフ
リップフロップ３２からの転送信号が直接外部クロック
信号によりサンプリングされて後段の第２のフリップフ
ロップ３３ｂに転送され、前段及び中段のフリップフロ
ップ３１，３２と後段の第１のフリップフロップ３３ａ
とからデータレジスタ回路６０にデータ信号を取り込む
制御信号を出力するとともに、後段の第２のフリップフ
ロップ３３ｂから次段にカスケード接続される駆動装置
のカスケード入力信号となるカスケード出力信号として
カスケード信号出力端子３に出力される。
小さなカスケード出力遅延で駆動させる。 【解決手段】 カスケード入力信号がカスケード入力信
号端子２に与えられるとこのカスケード入力信号が内部
クロック信号によりサンプリングされて前段及び中段の
フリップフロップ３１，３２と後段の第１のフリップフ
ロップ３３ａとを順次転送されるとともに７９段目のフ
リップフロップ３２からの転送信号が直接外部クロック
信号によりサンプリングされて後段の第２のフリップフ
ロップ３３ｂに転送され、前段及び中段のフリップフロ
ップ３１，３２と後段の第１のフリップフロップ３３ａ
とからデータレジスタ回路６０にデータ信号を取り込む
制御信号を出力するとともに、後段の第２のフリップフ
ロップ３３ｂから次段にカスケード接続される駆動装置
のカスケード入力信号となるカスケード出力信号として
カスケード信号出力端子３に出力される。
Description
【０００１】
【発明の属する技術分野】本発明は駆動装置に関し、特
にカスケード接続して使用時に小さなカスケード出力遅
延で動作させるのに好適な半導体集積回路化された駆動
装置に関する。
にカスケード接続して使用時に小さなカスケード出力遅
延で動作させるのに好適な半導体集積回路化された駆動
装置に関する。
【０００２】
【従来の技術】例えばカラー液晶表示装置に用いられる
従来の駆動装置を図３を参照して説明する。例えば、こ
の駆動装置は水平画素数２４０ドット構成の水平駆動用
で、半導体集積回路（ＩＣ）で構成されており、８個を
カスケード接続して使用すれば水平画素数２４０×８＝
１９２０ドットのＬＣＤパネルの駆動が可能である。な
お、以下の説明においてカスケード接続の２段目を次段
と称し、特に断りのないかぎり３段目以降の各段を代表
したものとする。図において、２０はシフトレジスタ
で、８０段のステージ用フリップフロップを有し、１段
目に前段のフリップフロップ２１、２〜７９段目に中段
のフリップフロップ２２，２２，…，２２，２２、最終
段の８０段目に後段のフリップフロップ２３を有してい
る。これらの各フリップフロップ２１，２２，２３のク
ロック入力端子（Ｃ）はクロックストップ回路を有する
クロック信号の入出力回路４０を介してクロック信号入
力端子１に接続されている。前段のフリップフロップ２
１のデータ入力端子（Ｄ）はカスケード入力信号端子２
に接続され、中段及び後段の各フリップフロップ２２，
２３のデータ入力端子（Ｄ）は各手前の段のフリップフ
ロップ２１，２２の正規出力端子（Ｑ）に接続され、更
に後段のフリップフロップ２３の正規出力端子（Ｑ）は
カスケード出力端子３に接続されている。各フリップフ
ロップ２１，２２，２３の相補出力端子（Ｑバー）は各
フリップフロップ２１，２２，２３と対応して設けられ
たデータレジスタ回路６０の各レジスタ（図示せず）に
それぞれ接続されている。データレジスタ回路６０はデ
ータ信号入力端子４に接続されるとともに各フリップフ
ロップ２１，２２，２３に対応して設けられたラッチ回
路７０の各ラッチ（図示せず）に接続されている。ラッ
チ回路７０はラッチ信号入力端子５に接続されるととも
に各フリップフロップ２１，２２，２３に対応して設け
られたドライバ回路８０の各レベルシフタ、Ｄ／Ａコン
バータ及び出力バッファ（図示せず）に接続されてい
る。ドライバ回路８０は各フリップフロップ２１，２
２，２３に対応して３ドット（ＲＧＢ）分ずつ設けられ
た２４０個の各ドライバ出力端子６に接続されている。
従来の駆動装置を図３を参照して説明する。例えば、こ
の駆動装置は水平画素数２４０ドット構成の水平駆動用
で、半導体集積回路（ＩＣ）で構成されており、８個を
カスケード接続して使用すれば水平画素数２４０×８＝
１９２０ドットのＬＣＤパネルの駆動が可能である。な
お、以下の説明においてカスケード接続の２段目を次段
と称し、特に断りのないかぎり３段目以降の各段を代表
したものとする。図において、２０はシフトレジスタ
で、８０段のステージ用フリップフロップを有し、１段
目に前段のフリップフロップ２１、２〜７９段目に中段
のフリップフロップ２２，２２，…，２２，２２、最終
段の８０段目に後段のフリップフロップ２３を有してい
る。これらの各フリップフロップ２１，２２，２３のク
ロック入力端子（Ｃ）はクロックストップ回路を有する
クロック信号の入出力回路４０を介してクロック信号入
力端子１に接続されている。前段のフリップフロップ２
１のデータ入力端子（Ｄ）はカスケード入力信号端子２
に接続され、中段及び後段の各フリップフロップ２２，
２３のデータ入力端子（Ｄ）は各手前の段のフリップフ
ロップ２１，２２の正規出力端子（Ｑ）に接続され、更
に後段のフリップフロップ２３の正規出力端子（Ｑ）は
カスケード出力端子３に接続されている。各フリップフ
ロップ２１，２２，２３の相補出力端子（Ｑバー）は各
フリップフロップ２１，２２，２３と対応して設けられ
たデータレジスタ回路６０の各レジスタ（図示せず）に
それぞれ接続されている。データレジスタ回路６０はデ
ータ信号入力端子４に接続されるとともに各フリップフ
ロップ２１，２２，２３に対応して設けられたラッチ回
路７０の各ラッチ（図示せず）に接続されている。ラッ
チ回路７０はラッチ信号入力端子５に接続されるととも
に各フリップフロップ２１，２２，２３に対応して設け
られたドライバ回路８０の各レベルシフタ、Ｄ／Ａコン
バータ及び出力バッファ（図示せず）に接続されてい
る。ドライバ回路８０は各フリップフロップ２１，２
２，２３に対応して３ドット（ＲＧＢ）分ずつ設けられ
た２４０個の各ドライバ出力端子６に接続されている。
【０００３】以上の構成の駆動装置の動作を説明する。
データ信号入力端子４にデータ信号が与えられる。この
データ信号に同期して入力される外部からのクロック信
号がクロック信号入力端子１に与えられるとともに、上
記データ信号をラッチするためのラッチ信号がラッチ信
号入力端子５に与えられる。クロック信号入力端子１に
与えられた外部クロック信号は入出力回路４０を介して
内部クロック信号としてシフトレジスタ２０の各フリッ
プフロップ２１，２２，２３に与えられる。この状態で
カスケード入力信号がカスケード入力信号端子４に与え
られるとこのカスケード入力信号が内部クロック信号に
よりサンプリングされて各フリップフロップ２１，２
２，…，２２，２３の順に順次転送され、各フリップフ
ロップ２１，２２，２３からデータレジスタ回路６０に
データ信号を取り込む制御信号を出力するとともに、後
段のフリップフロップ２３から次段にカスケード接続さ
れる駆動装置のカスケード入力信号となるカスケード出
力信号としてカスケード出力信号端子３に出力される。
シフトレジスタ２０からデータレジスタ回路６０に出力
された制御信号に同期してデータ信号入力端子４に与え
られたデータ信号がデータレジスタ回路６０の各レジス
タに取り入れられる。データレジスタ回路６０に取り入
れられたデータ信号はラッチ信号入力端子５に与えられ
たラッチ信号に同期してラッチ回路７０でラッチされド
ライバ回路８０を介して各フリップフロップ２１，２
２，２３に対応した８０×３ドット（ＲＧＢ）分の各ド
ライバ出力端子６に出力される。
データ信号入力端子４にデータ信号が与えられる。この
データ信号に同期して入力される外部からのクロック信
号がクロック信号入力端子１に与えられるとともに、上
記データ信号をラッチするためのラッチ信号がラッチ信
号入力端子５に与えられる。クロック信号入力端子１に
与えられた外部クロック信号は入出力回路４０を介して
内部クロック信号としてシフトレジスタ２０の各フリッ
プフロップ２１，２２，２３に与えられる。この状態で
カスケード入力信号がカスケード入力信号端子４に与え
られるとこのカスケード入力信号が内部クロック信号に
よりサンプリングされて各フリップフロップ２１，２
２，…，２２，２３の順に順次転送され、各フリップフ
ロップ２１，２２，２３からデータレジスタ回路６０に
データ信号を取り込む制御信号を出力するとともに、後
段のフリップフロップ２３から次段にカスケード接続さ
れる駆動装置のカスケード入力信号となるカスケード出
力信号としてカスケード出力信号端子３に出力される。
シフトレジスタ２０からデータレジスタ回路６０に出力
された制御信号に同期してデータ信号入力端子４に与え
られたデータ信号がデータレジスタ回路６０の各レジス
タに取り入れられる。データレジスタ回路６０に取り入
れられたデータ信号はラッチ信号入力端子５に与えられ
たラッチ信号に同期してラッチ回路７０でラッチされド
ライバ回路８０を介して各フリップフロップ２１，２
２，２３に対応した８０×３ドット（ＲＧＢ）分の各ド
ライバ出力端子６に出力される。
【０００４】
【発明が解決しようとする課題】ところで、上記の駆動
装置において 図４に示すように内部クロック信号は入
出力回路４０による遅延時間ｔd1分だけ外部クロック信
号より遅れてシフトレジスタ２０の各フリップフロップ
２１，２２，２３に与えられるので、カスケード入力信
号は外部クロック信号に対し遅延時間ｔd1分遅れてシフ
トレジスタ２０内を伝達される。更に、図５に示すよう
に、ＬＣＤパネル７に初段及び次段の駆動装置の各ドラ
イバ出力端子６を並列に接続し、初段の駆動装置のカス
ケード出力信号端子３と次段の駆動装置のカスケード入
力信号端子２とを直列に接続した場合、カスケード出力
信号端子３とカスケード入力信号端子２との間には寄生
抵抗８と寄生容量９とが存在する。従って、図４に示す
ように後段のフリップフロップ２３の出力であるカスケ
ード出力信号の外部クロック信号に対する遅延時間（以
下カスケード遅延時間という）は遅延時間ｔd1に寄生抵
抗８と寄生容量９による遅延時間ｔd2が更に加わりｔd
＝ｔd1＋ｔd2となる。カスケード接続時の最大クロック
周波数（以下ｆmax と省略する）は駆動装置間の信号読
み込み時間ｔsと上記のカスケード遅延時間ｔd により
決まり、下記（１）式で表される。 ｆmax ＝１／（ｔs ＋ｔd ）……… （１） ＬＣＤパネルの画素数が増加するに伴いフリップフロッ
プ２２の数を増加すると入出力回路４０の駆動能力を大
きくする必要があり、遅延時間ｔd1が大きくなり、高速
動作を必要とする駆動装置ではｆmax の規格を満足しな
くなる。本発明は上記問題点に鑑みてなされたものであ
り、後段のフリップフロップを２つのフリップフロップ
に分割構成し、一方のフリップフロップにより内部クロ
ックのタイミングで制御信号を出力し、他方のフリップ
フロップにより外部クロック信号のタイミングでカスケ
ード出力信号を出力することによりカスケード遅延時間
を短くすることを目的とする。
装置において 図４に示すように内部クロック信号は入
出力回路４０による遅延時間ｔd1分だけ外部クロック信
号より遅れてシフトレジスタ２０の各フリップフロップ
２１，２２，２３に与えられるので、カスケード入力信
号は外部クロック信号に対し遅延時間ｔd1分遅れてシフ
トレジスタ２０内を伝達される。更に、図５に示すよう
に、ＬＣＤパネル７に初段及び次段の駆動装置の各ドラ
イバ出力端子６を並列に接続し、初段の駆動装置のカス
ケード出力信号端子３と次段の駆動装置のカスケード入
力信号端子２とを直列に接続した場合、カスケード出力
信号端子３とカスケード入力信号端子２との間には寄生
抵抗８と寄生容量９とが存在する。従って、図４に示す
ように後段のフリップフロップ２３の出力であるカスケ
ード出力信号の外部クロック信号に対する遅延時間（以
下カスケード遅延時間という）は遅延時間ｔd1に寄生抵
抗８と寄生容量９による遅延時間ｔd2が更に加わりｔd
＝ｔd1＋ｔd2となる。カスケード接続時の最大クロック
周波数（以下ｆmax と省略する）は駆動装置間の信号読
み込み時間ｔsと上記のカスケード遅延時間ｔd により
決まり、下記（１）式で表される。 ｆmax ＝１／（ｔs ＋ｔd ）……… （１） ＬＣＤパネルの画素数が増加するに伴いフリップフロッ
プ２２の数を増加すると入出力回路４０の駆動能力を大
きくする必要があり、遅延時間ｔd1が大きくなり、高速
動作を必要とする駆動装置ではｆmax の規格を満足しな
くなる。本発明は上記問題点に鑑みてなされたものであ
り、後段のフリップフロップを２つのフリップフロップ
に分割構成し、一方のフリップフロップにより内部クロ
ックのタイミングで制御信号を出力し、他方のフリップ
フロップにより外部クロック信号のタイミングでカスケ
ード出力信号を出力することによりカスケード遅延時間
を短くすることを目的とする。
【０００５】
【課題を解決するための手段】そこで本発明の駆動装置
は、クロック信号の入出力回路と、複数段のステージ用
フリップフロップを有し前段のカスケード入力信号で各
段から制御信号を出力するとともに後段からカスケード
出力信号を出力するシフトレジスタと、制御信号でデー
タ信号を入出力するデータレジスタ回路とを具備した駆
動装置において、フリップフロップの後段は入出力回路
からのクロック信号に同期して制御信号が出力される第
１のフリップフロップ及び入出力回路へのクロック信号
に同期してカスケード出力信号が出力される第２のフリ
ップフロップで分割構成したことを特徴とする。また本
発明の駆動装置は、クロック信号入力端子からのクロッ
ク信号の入出力回路と、複数段のステージ用フリップフ
ロップを有し、カスケード入力信号端子から前段のデー
タ入力端子のカスケード入力信号で、各段の相補出力端
子から制御信号を出力するとともに、後段の正規出力端
子からカスケード信号出力端子にカスケード出力信号を
出力するシフトレジスタと、データ信号入力端子からの
データ信号を制御信号により入出力するデータレジスタ
回路と、ラッチ信号入力端子からのラッチ信号により、
データレジスタ回路からのデータ信号を入出力するラッ
チ回路と、ラッチ回路からのデータ信号を入力しドライ
バ出力端子に出力するドライバ回路とを含む駆動装置に
おいて、フリップフロップの後段は、入出力回路からの
クロック信号をクロック入力端子に入力し制御信号を出
力する第１のフリップフロップ及び前記入出力回路への
クロック信号を直接クロック入力端子に入力しカスケー
ド出力信号を出力する第２のフリップフロップとで分割
構成したことを特徴とする。
は、クロック信号の入出力回路と、複数段のステージ用
フリップフロップを有し前段のカスケード入力信号で各
段から制御信号を出力するとともに後段からカスケード
出力信号を出力するシフトレジスタと、制御信号でデー
タ信号を入出力するデータレジスタ回路とを具備した駆
動装置において、フリップフロップの後段は入出力回路
からのクロック信号に同期して制御信号が出力される第
１のフリップフロップ及び入出力回路へのクロック信号
に同期してカスケード出力信号が出力される第２のフリ
ップフロップで分割構成したことを特徴とする。また本
発明の駆動装置は、クロック信号入力端子からのクロッ
ク信号の入出力回路と、複数段のステージ用フリップフ
ロップを有し、カスケード入力信号端子から前段のデー
タ入力端子のカスケード入力信号で、各段の相補出力端
子から制御信号を出力するとともに、後段の正規出力端
子からカスケード信号出力端子にカスケード出力信号を
出力するシフトレジスタと、データ信号入力端子からの
データ信号を制御信号により入出力するデータレジスタ
回路と、ラッチ信号入力端子からのラッチ信号により、
データレジスタ回路からのデータ信号を入出力するラッ
チ回路と、ラッチ回路からのデータ信号を入力しドライ
バ出力端子に出力するドライバ回路とを含む駆動装置に
おいて、フリップフロップの後段は、入出力回路からの
クロック信号をクロック入力端子に入力し制御信号を出
力する第１のフリップフロップ及び前記入出力回路への
クロック信号を直接クロック入力端子に入力しカスケー
ド出力信号を出力する第２のフリップフロップとで分割
構成したことを特徴とする。
【０００６】
【実施の形態】以下、本発明について図１及び図２を参
照して説明する。なお、図５に示す従来の液晶駆動装置
と同一部分は同一符号を付したのでその説明を省略し、
本発明の特徴であるシフトレジスタ３０について詳述す
る。図１に示すシフトレジスタ３０は、例えば、８０段
のステージ用フリップフロップを有し、１段目に前段の
フリップフロップ３１、２〜７９段目に中段のフリップ
フロップ３２，３２，…，３２，３２、最終段の８０段
目に後段のフリップフロップ３３を有している。前段及
び中段の各フリップフロップ３１，３２のクロック入力
端子（Ｃ）はクロックストップ回路を有するクロック信
号の入出力回路４０を介してクロック信号入力端子１に
接続されている。前段のフリップフロップ３１のデータ
入力端子（Ｄ）はカスケード入力信号端子２に接続さ
れ、中段の各フリップフロップ３２のデータ入力端子
（Ｄ）は各手前の段のフリップフロップ３１，３２の正
規出力端子（Ｑ）に接続されている。前段及び中段の各
フリップフロップ３１，３２の相補出力端子（Ｑバー）
は各フリップフロップ３１，３２と対応して設けられた
データレジスタ回路６０の各レジスタ（図示せず）にそ
れぞれ接続されている。本発明の特徴である後段のフリ
ップフロップ３３は第１のフリップフロップ３３ａと第
２のフリップフロップ３３ｂとに分割構成され、第１の
フリップフロップ３３ａのクロック入力端子（Ｃ）が入
出力回路４０を介してクロック信号入力端子１、データ
入力端子（Ｄ）が７９段目のフリップフロップ３２の正
規出力端子（Ｑ）及び相補出力端子（Ｑバー）がデータ
レジスタ回路６０にそれぞれ接続され、第２のフリップ
フロップ３３ｂのクロック入力端子（Ｃ）が入出力回路
４０を介さずに直接クロック信号入力端子１、データ入
力端子（Ｄ）が７９段目のフリップフロップ３２の正規
出力端子（Ｑ）及び正規出力端子（Ｑ）がカスケード出
力信号端子３にそれぞれ接続されている。
照して説明する。なお、図５に示す従来の液晶駆動装置
と同一部分は同一符号を付したのでその説明を省略し、
本発明の特徴であるシフトレジスタ３０について詳述す
る。図１に示すシフトレジスタ３０は、例えば、８０段
のステージ用フリップフロップを有し、１段目に前段の
フリップフロップ３１、２〜７９段目に中段のフリップ
フロップ３２，３２，…，３２，３２、最終段の８０段
目に後段のフリップフロップ３３を有している。前段及
び中段の各フリップフロップ３１，３２のクロック入力
端子（Ｃ）はクロックストップ回路を有するクロック信
号の入出力回路４０を介してクロック信号入力端子１に
接続されている。前段のフリップフロップ３１のデータ
入力端子（Ｄ）はカスケード入力信号端子２に接続さ
れ、中段の各フリップフロップ３２のデータ入力端子
（Ｄ）は各手前の段のフリップフロップ３１，３２の正
規出力端子（Ｑ）に接続されている。前段及び中段の各
フリップフロップ３１，３２の相補出力端子（Ｑバー）
は各フリップフロップ３１，３２と対応して設けられた
データレジスタ回路６０の各レジスタ（図示せず）にそ
れぞれ接続されている。本発明の特徴である後段のフリ
ップフロップ３３は第１のフリップフロップ３３ａと第
２のフリップフロップ３３ｂとに分割構成され、第１の
フリップフロップ３３ａのクロック入力端子（Ｃ）が入
出力回路４０を介してクロック信号入力端子１、データ
入力端子（Ｄ）が７９段目のフリップフロップ３２の正
規出力端子（Ｑ）及び相補出力端子（Ｑバー）がデータ
レジスタ回路６０にそれぞれ接続され、第２のフリップ
フロップ３３ｂのクロック入力端子（Ｃ）が入出力回路
４０を介さずに直接クロック信号入力端子１、データ入
力端子（Ｄ）が７９段目のフリップフロップ３２の正規
出力端子（Ｑ）及び正規出力端子（Ｑ）がカスケード出
力信号端子３にそれぞれ接続されている。
【０００７】以上の構成の駆動装置の動作を説明する。
データ信号入力端子４にデータ信号が与えられる。この
データ信号に同期して入力される外部クロック信号がク
ロック信号入力端子１に与えられるとともに、上記デー
タ信号をラッチするためのラッチ信号がラッチ信号入力
端子５に与えられる。クロック信号入力端子１に与えら
れた外部クロック信号は入出力回路４０を介して内部ク
ロック信号としてシフトレジスタ３０の前段及び中段の
各フリップフロップ３１，３２と後段の第１のフリップ
フロップ３３ａに与えられるとともに直接後段の第２の
フリップフロップ３３ｂに与えられる。この状態でカス
ケード入力信号がカスケード入力信号端子２に与えられ
るとこのカスケード入力信号が内部クロック信号により
サンプリングされて前段及び中段のフリップフロップ３
１，３２と後段の第１のフリップフロップ３３ａとを順
次転送されるとともに７９段目のフリップフロップ３２
からの転送信号が直接外部クロック信号によりサンプリ
ングされて後段の第２のフリップフロップ３３ｂに転送
され、前段及び中段のフリップフロップ３１，３２と後
段の第１のフリップフロップ３３ａとからデータレジス
タ回路６０にデータ信号を取り込む制御信号を出力する
とともに、後段の第２のフリップフロップ３３ｂから次
段にカスケード接続される駆動装置のカスケード入力信
号となるカスケード出力信号としてカスケード信号出力
端子３に出力される。従って、カスケード出力信号を出
力する第２のフリップフロップ３３ｂは伝達されたカス
ケード信号を、ｔd1だけ遅れた内部クロック信号のタイ
ミングで出力するのではなく、クロック信号入力端子１
に入力された本来の外部クロック信号のタイミングで出
力する。これに寄生抵抗８と寄生容量９による遅延時間
ｔd2が加わるのでカスケード遅延時間ｔd'＝ｔd2とな
り、ｆmax は下記（２）式で決定される。 ｆmax ＝１／（ｔs ＋ｔd'）……… （２）
データ信号入力端子４にデータ信号が与えられる。この
データ信号に同期して入力される外部クロック信号がク
ロック信号入力端子１に与えられるとともに、上記デー
タ信号をラッチするためのラッチ信号がラッチ信号入力
端子５に与えられる。クロック信号入力端子１に与えら
れた外部クロック信号は入出力回路４０を介して内部ク
ロック信号としてシフトレジスタ３０の前段及び中段の
各フリップフロップ３１，３２と後段の第１のフリップ
フロップ３３ａに与えられるとともに直接後段の第２の
フリップフロップ３３ｂに与えられる。この状態でカス
ケード入力信号がカスケード入力信号端子２に与えられ
るとこのカスケード入力信号が内部クロック信号により
サンプリングされて前段及び中段のフリップフロップ３
１，３２と後段の第１のフリップフロップ３３ａとを順
次転送されるとともに７９段目のフリップフロップ３２
からの転送信号が直接外部クロック信号によりサンプリ
ングされて後段の第２のフリップフロップ３３ｂに転送
され、前段及び中段のフリップフロップ３１，３２と後
段の第１のフリップフロップ３３ａとからデータレジス
タ回路６０にデータ信号を取り込む制御信号を出力する
とともに、後段の第２のフリップフロップ３３ｂから次
段にカスケード接続される駆動装置のカスケード入力信
号となるカスケード出力信号としてカスケード信号出力
端子３に出力される。従って、カスケード出力信号を出
力する第２のフリップフロップ３３ｂは伝達されたカス
ケード信号を、ｔd1だけ遅れた内部クロック信号のタイ
ミングで出力するのではなく、クロック信号入力端子１
に入力された本来の外部クロック信号のタイミングで出
力する。これに寄生抵抗８と寄生容量９による遅延時間
ｔd2が加わるのでカスケード遅延時間ｔd'＝ｔd2とな
り、ｆmax は下記（２）式で決定される。 ｆmax ＝１／（ｔs ＋ｔd'）……… （２）
【０００８】以上のように、シフトレジスタ３０内の後
段のフリップフロップ３３を、クロック入力端子（Ｃ）
に内部クロック信号が入力され相補出力端子（Ｑバー）
がデータレジスタ回路６０に接続される第１のフリップ
フロップ３３ａと、クロック入力端子（Ｃ）にクロック
信号が直接入力され正規出力端子（Ｑ）がカスケード出
力信号端子３に接続されるフリップフロップ３３ｂとで
分割構成することにより、データレジスタ回路６０への
信号出力タイミングは内部クロック信号に同期させ、カ
スケード出力信号端子３への信号出力タイミングは外部
クロック信号に直接同期させることができ、カスケード
遅延時間ｔd'は従来の遅延時間ｔd より内部クロック信
号の外部クロック信号に対する遅延時間ｔd1分だけ短く
なり、ｆmax は図３に示す従来の駆動装置より大きくな
り、規格を十分満足でき、なおかつ、データレジスタ回
路６０への信号は前段及び中段のフリップフロップ３
１，３２と後段の第１のフリップフロップ３３ａにおい
て従来の回路と同様に同一のタイミングで出力される。
従って、この回路を更に大型のＬＣＤパネルに用いた場
合、画素数が増加するに伴い駆動装置のシフトレジスタ
のフリップフロップの数が増加し、それとともに入出力
回路の駆動能力を大きくする必要があり、内部クロック
信号の遅延時間が長くなるが、カスケード遅延時間はそ
れに影響されることがないので，ｆmax の規格を満足し
高速動作が可能となる。
段のフリップフロップ３３を、クロック入力端子（Ｃ）
に内部クロック信号が入力され相補出力端子（Ｑバー）
がデータレジスタ回路６０に接続される第１のフリップ
フロップ３３ａと、クロック入力端子（Ｃ）にクロック
信号が直接入力され正規出力端子（Ｑ）がカスケード出
力信号端子３に接続されるフリップフロップ３３ｂとで
分割構成することにより、データレジスタ回路６０への
信号出力タイミングは内部クロック信号に同期させ、カ
スケード出力信号端子３への信号出力タイミングは外部
クロック信号に直接同期させることができ、カスケード
遅延時間ｔd'は従来の遅延時間ｔd より内部クロック信
号の外部クロック信号に対する遅延時間ｔd1分だけ短く
なり、ｆmax は図３に示す従来の駆動装置より大きくな
り、規格を十分満足でき、なおかつ、データレジスタ回
路６０への信号は前段及び中段のフリップフロップ３
１，３２と後段の第１のフリップフロップ３３ａにおい
て従来の回路と同様に同一のタイミングで出力される。
従って、この回路を更に大型のＬＣＤパネルに用いた場
合、画素数が増加するに伴い駆動装置のシフトレジスタ
のフリップフロップの数が増加し、それとともに入出力
回路の駆動能力を大きくする必要があり、内部クロック
信号の遅延時間が長くなるが、カスケード遅延時間はそ
れに影響されることがないので，ｆmax の規格を満足し
高速動作が可能となる。
【０００９】
【発明の効果】本発明によれば、シフトレジスタ内の後
段のフリップフロップを、内部クロック信号に同期して
データレジスタ回路に制御信号を出力する第１のフリッ
プフロップと、外部クロック信号に同期してカスケード
出力信号端子にカスケード信号を出力する第２のフリッ
プフロップとで分割構成することにより、データレジス
タ回路への信号出力タイミングは従来の回路と変わらず
に、カスケード遅延時間を短くし、最大クロック周波数
を大きくできる。従って、例えば、ＬＣＤパネルの駆動
装置に用いる場合、大型ＬＣＤパネルの駆動装置として
好適である。
段のフリップフロップを、内部クロック信号に同期して
データレジスタ回路に制御信号を出力する第１のフリッ
プフロップと、外部クロック信号に同期してカスケード
出力信号端子にカスケード信号を出力する第２のフリッ
プフロップとで分割構成することにより、データレジス
タ回路への信号出力タイミングは従来の回路と変わらず
に、カスケード遅延時間を短くし、最大クロック周波数
を大きくできる。従って、例えば、ＬＣＤパネルの駆動
装置に用いる場合、大型ＬＣＤパネルの駆動装置として
好適である。
【図１】 本発明の実施例の回路図
【図２】 図１の駆動装置の入出力波形図
【図３】 従来の駆動装置の回路図図
【図４】 図３の駆動装置の入出力波形図
【図５】 駆動装置がカスケード接続された構成図
３０ シフトレジスタ ３１ 前段のステージ用フリップフロップ ３３ 後段のステージ用フリップフロップ ３３ａ 第１のフリップフロップ ３３ｂ 第２のフリップフロップ ４０ 入出力回路 ６０ データレジスタ ７０ ラッチ回路 ８０ ドライバ回路
Claims (2)
- 【請求項１】クロック信号の入出力回路と、複数段のス
テージ用フリップフロップを有し前段のカスケード入力
信号で各段から制御信号を出力するとともに後段からカ
スケード出力信号を出力するシフトレジスタと、前記制
御信号でデータ信号を入出力するデータレジスタ回路と
を具備した駆動装置において、 前記フリップフロップの後段は前記入出力回路からのク
ロック信号に同期して前記制御信号が出力される第１の
フリップフロップ及び前記入出力回路へのクロック信号
に同期してカスケード出力信号が出力される第２のフリ
ップフロップで分割構成したことを特徴とする駆動装
置。 - 【請求項２】クロック信号入力端子からのクロック信号
の入出力回路と、 複数段のステージ用フリップフロップを有し、カスケー
ド入力信号端子から前段のデータ入力端子のカスケード
入力信号で、各段の相補出力端子から制御信号を出力す
るとともに、後段の正規出力端子からカスケード信号出
力端子にカスケード出力信号を出力するシフトレジスタ
と、 データ信号入力端子からのデータ信号を前記制御信号に
より入出力するデータレジスタ回路と、 ラッチ信号入力端子からのラッチ信号により、前記デー
タレジスタ回路からのデータ信号を入出力するラッチ回
路と、 前記ラッチ回路からのデータ信号を入力しドライバ出力
端子に出力するドライバ回路とを含む駆動装置におい
て、 前記フリップフロップの後段は、前記入出力回路からの
クロック信号をクロック入力端子に入力し前記制御信号
を出力する第１のフリップフロップ及び前記入出力回路
へのクロック信号を直接クロック入力端子に入力し前記
カスケード出力信号を出力する第２のフリップフロップ
で分割構成したことを特徴とする駆動装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8774996A JPH09281924A (ja) | 1996-04-10 | 1996-04-10 | 駆動装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8774996A JPH09281924A (ja) | 1996-04-10 | 1996-04-10 | 駆動装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09281924A true JPH09281924A (ja) | 1997-10-31 |
Family
ID=13923592
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8774996A Pending JPH09281924A (ja) | 1996-04-10 | 1996-04-10 | 駆動装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09281924A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005309165A (ja) * | 2004-04-23 | 2005-11-04 | Nec Electronics Corp | 半導体集積回路装置 |
| CN100399380C (zh) * | 2002-03-25 | 2008-07-02 | 夏普株式会社 | 移位寄存器及使用它的显示装置 |
-
1996
- 1996-04-10 JP JP8774996A patent/JPH09281924A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN100399380C (zh) * | 2002-03-25 | 2008-07-02 | 夏普株式会社 | 移位寄存器及使用它的显示装置 |
| JP2005309165A (ja) * | 2004-04-23 | 2005-11-04 | Nec Electronics Corp | 半導体集積回路装置 |
| US7477225B2 (en) | 2004-04-23 | 2009-01-13 | Nec Electronics Corporation | Semiconductor integrated circuit device and shift register for device driver |
| JP4549096B2 (ja) * | 2004-04-23 | 2010-09-22 | ルネサスエレクトロニクス株式会社 | 半導体集積回路装置 |
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