JPH08286635A

JPH08286635A - 表示装置

Info

Publication number: JPH08286635A
Application number: JP7089860A
Authority: JP
Inventors: Seijirou Nariama; 誠二郎業天
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 1995-04-14
Filing date: 1995-04-14
Publication date: 1996-11-01
Anticipated expiration: 2015-10-16
Also published as: KR960038726A; KR100209975B1; JP3098930B2; US5786800A

Abstract

(57)【要約】【目的】データラッチ回路に保持されたデータ信号を
確実にラインラッチ回路に取込む。【構成】データラッチコントロール回路２１で、デー
タラッチクロック信号ＤＬＣＫから１周期分ずつタイミ
ングのずれたデータラッチコントロール信号ＤＬＣが順
次的に作成される。１回目のｎビットの表示データＤＡ
は、１回目の信号ＤＬＣでデータラッチ回路２２ａの１
段目のＤラッチ回路２８ａａに保持され、２回目の信号
ＤＬＣで、２段目のＤラッチ回路２８ａｂに保持され
る。また２回目の表示データＤＡが、データラッチ回路
２２ｂのＤラッチ回路２８ｂに保持される。保持された
１走査電極分の表示データＤＡは、水平同期信号ＬＰの
終了から次の走査電極に対する１回目の信号ＤＬＣＫの
終了までの間に送出される取込み信号ＬＰＳで、ライン
ラッチ回路２３に保持される。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、単純マトリクス駆動を
行う、たとえば液晶表示装置などの表示装置に関し、特
に高速で駆動したときであっても、１走査電極分の表示
データを確実に保持することができるセグメント側駆動
回路を有し、優れた表示品位を得ることができる表示装
置に関する。

【０００２】

【従来の技術】図１９は、従来例であるセグメント側駆
動回路１０２を有する液晶表示装置１１７の電気的構成
を示すブロック図である。液晶表示装置１１７は、液晶
パネル１０１、セグメント側駆動回路１０２、コモン側
駆動回路１０３、電源回路１０４、および制御回路１０
５を含んで構成される。

【０００３】液晶パネル１０１は、一対の基板部材間に
液晶を介在して構成される。一対の基板部材のうちいず
れか一方基板部材は、たとえば液晶パネル１０１が透過
型のパネルであれば、絶縁性を有する透光性基板と、当
該透光性基板上に互いに平行に、かつ間隔をあけて配設
される帯状のセグメント電極Ｘ１〜Ｘｉとを有する。ま
た、他方基板部材は、絶縁性を有する透光性基板と、当
該透光性基板上に互いに平行に、かつ間隔をあけて配設
される帯状の走査電極Ｙ１〜Ｙｊとを有する。さらに、
一方および他方基板部材は、配設された電極Ｘ１〜Ｘ
ｉ，Ｙ１〜Ｙｊを覆う液晶配向膜をそれぞれ有する。液
晶パネル１０１は、セグメント電極Ｘ１〜Ｘｉと、走査
電極Ｙ１〜Ｙｊとの交差する部分を画素として、複数
（ｉ×ｊ）個の画素の組合わせによって表示を行う。

【０００４】制御回路１０５からは、表示データＤＡ、
データラッチクロック信号ＤＬＣＫ、水平同期信号Ｌ
Ｐ、および交流化信号が、信号線１０６〜１０９を介し
てセグメント側駆動回路１０２にそれぞれ与えられる。
また、垂直同期信号が信号線１１０を介してコモン側駆
動回路１０３に与えられる。なお、前記水平同期信号Ｌ
Ｐは、コモン側駆動回路１０３にも与えられる。

【０００５】電源回路１０４からは、６種類の電圧の電
源電圧信号Ｖ０〜Ｖ５が、電源電圧ライン１１１〜１１
６に出力され、電源電圧信号Ｖ０，Ｖ２，Ｖ３，Ｖ５が
セグメント側駆動回路１０２に、電源電圧信号Ｖ０，Ｖ
１，Ｖ４，Ｖ５がコモン側駆動回路１０３にそれぞれ与
えられる。

【０００６】図２０は、液晶パネル１０１に与えられる
信号を示すタイミングチャートである。電極Ｘ１，Ｙ１
に注目して説明すると、セグメント電極Ｘ１には、図２
０（Ａ）に示される表示データＤＡに基づく表示を行う
ために、図２０（Ｅ）に示されるセグメント出力電圧信
号ＶＸ（Ｖ０，Ｖ２，Ｖ３，Ｖ５）が与えられる。すな
わち、図２０（Ｃ）に示される水平同期信号ＬＰの立下
がりから次の水平同期信号ＬＰの立下がりまでの期間に
信号Ｖ５が与えられ、さらに次の水平同期信号ＬＰの立
下がりまでの期間にも信号Ｖ５が与えられ、さらに次の
水平同期信号ＬＰの立下がりまでの期間に信号Ｖ３が与
えられ、以降、走査電極の数（ｊ）だけ、信号Ｖ５が
「オン」、信号Ｖ３が「オフ」として与えられる。走査
電極の数（ｊ）だけ水平同期信号ＬＰが送出される期間
は、１垂直同期期間に相当する。次の垂直同期期間に
は、図２０（Ｂ）に示される交流化信号に基づいて、信
号のレベルが変更される。すなわち、信号Ｖ０が「オ
ン」、信号Ｖ２が「オフ」として与えられる。

【０００７】走査電極Ｙ１には、図２０（Ｄ）に示され
るコモン出力電圧信号ＶＹ（Ｖ０，Ｖ１，Ｖ４，Ｖ５）
が与えられる。すなわち、図２０（Ｃ）に示される水平
同期信号ＬＰの立下がりから次の水平同期信号ＬＰの立
下がりまでの期間に信号Ｖ０が与えられ、さらに次の水
平同期信号ＬＰの立下がりまでの期間に信号Ｖ４が与え
られる。このとき、隣接する走査電極Ｙ２に信号Ｖ０が
与えられる。以降、同様にして走査電極Ｙ３，Ｙ４，
…，Ｙｊに、順番に信号Ｖ０が与えられて、電極Ｙ１〜
Ｙｊが順番に選択される。ここでは、信号Ｖ０が「オ
ン」、信号Ｖ４が「オフ」として与えられる。次の垂直
同期期間には、信号Ｖ５が「オン」、信号Ｖ１が「オ
フ」として与えられる。

【０００８】このようにして信号を与えることによっ
て、液晶パネル１０１に印加される電圧は、図２０
（Ｆ）に示されるようになる。これは、電極Ｘ１，Ｙ１
の交差する部分に印加される電圧を示している。水平同
期信号ＬＰの立下がりから次の水平同期信号ＬＰの立下
がりまでの期間には、電圧（Ｖ０−Ｖ５）が印加され、
さらに次の水平同期信号ＬＰの立下がりまでの期間に
は、電圧（Ｖ４−Ｖ５）が印加され、さらに次の期間に
は電圧（Ｖ４−Ｖ３）が印加される。次の垂直同期期間
では、水平同期信号ＬＰの立下がりから次の水平同期信
号ＬＰの立下がりまでの期間には、電圧（Ｖ５−Ｖ０）
が印加され、次の水平同期信号ＬＰの立下がりまでの期
間には、電圧（Ｖ１−Ｖ０）が印加され、さらに次の期
間には電圧（Ｖ１−Ｖ２）が印加される。このように、
垂直同期信号の送出毎に論理レベルが反転した電圧が印
加される。

【０００９】図２１は、セグメント側駆動回路１０２の
構成を示すブロック図である。なお、前記制御回路１０
５は、１走査電極分の表示データをｎビットずつ送出
し、ｍ／ｎ回送出することによって、１走査電極の表示
データを送出する。ただし、セグメント側駆動回路１０
２として、ｍ出力のものを１つ使用する場合であり、複
数個使用する場合もある。セグメント電極の総数ｘがｎ
の整数倍である。すなわちｍ＝ｘである。

【００１０】セグメント側駆動回路１０２は、データラ
ッチコントロール回路１２１、データラッチ回路１２
２、ラインラッチ回路１２３、レベルシフタ回路１２４
および液晶駆動出力回路１２５を含んで構成され、また
セグメント側駆動回路１０２には当該回路を駆動するた
めの電源電圧Ｖｃｃが与えられるとともに、ＧＮＤに接
地される。

【００１１】データラッチコントロール回路１２１に
は、ｎビットの表示データＤＡ、データラッチクロック
信号ＤＬＣＫ、水平同期信号ＬＰが与えられる。データ
ラッチコントロール回路１２１では、データラッチクロ
ック信号ＤＬＣＫに基づいてデータラッチコントロール
信号ＤＬＣが作成され、データラッチ回路１２２に与え
られる。データラッチコントロール回路１２１とデータ
ラッチ回路１２２とはｎビットバスライン１２６によっ
て接続されており、データラッチコントロール回路１２
１に与えられた表示データＤＡがデータラッチ回路１２
２に蓄積される。

【００１２】１走査電極分の表示データＤＡがデータラ
ッチ回路１２２に蓄積されると、当該表示データＤＡが
ラインラッチ回路１２３に与えられ、さらにレベルシフ
タ１２４に与えられる。データラッチ回路１２２に蓄積
された１走査電極分の表示データＤＡは、水平同期信号
ＬＰがインバータ１２７によって反転された取込み信号
ＬＰＳに基づいてラインラッチ回路１２３に取込まれ
る。液晶駆動出力回路１２５には、４種類の電源電圧信
号Ｖ０，Ｖ２，Ｖ３，Ｖ５が与えられており、この中か
ら１本のセグメント電極に対して１つの電圧が選ばれ、
セグメント電極Ｘ１〜Ｘｉに並列的に印加される。

【００１３】図２２は、データラッチ回路１２２および
ラインラッチ回路１２３の構成を示す回路図である。デ
ータラッチ回路１２２は、ｍ個のＤフリップフロップ
（以下、「ＤＦＦ」という）回路１２８を並列に配置し
て構成される。データラッチコントロール回路１２１と
データラッチ回路１２２とを接続するｎビットバスライ
ン１２６は、ｎ本のラインで構成される。このｎ本のラ
インは、データラッチ回路１２２のｍ個のＤＦＦ回路１
２８の各Ｄ端子に順次的に接続される。データラッチコ
ントロール回路１２１でデータラッチクロック信号ＤＬ
ＣＫに基づいて作成されたｍ／ｎ個のデータラッチコン
トロール信号ＤＬＣは、データラッチコントロール信号
ライン１３０を介してデータラッチ回路１２２に与えら
れる。このデータラッチコントロール信号ライン１３０
は、ｍ／ｎ本のラインで構成され、当該ラインはデータ
ラッチ回路１２２のｍ個のＤＦＦ回路１２８の各ＣＫ端
子に、ｎビットのＤＦＦ回路１２８に１本が対応するよ
うにして順次的に接続される。

【００１４】ｍ個のＤＦＦ回路１２８の各Ｑ端子からの
出力信号は、ラインラッチ回路１２３を構成するｍ個の
ＤＦＦ回路１２９の各Ｄ端子に与えられる。ＤＦＦ回路
１２９は、並列に配置される。水平同期信号ＬＰをイン
バータ１２７で反転して得られる取込み信号ＬＰＳは、
ラインラッチ回路１２３のｍ個のＤＦＦ回路１２９の各
ＣＫ端子に入力される。複数のＤＦＦ回路１２９の各Ｑ
端子からの出力信号は、レベルシフタ１２４に与えられ
る。

【００１５】図２３は、前記ＤＦＦ回路１２８，１２９
の構成を示す回路図である。ＤＦＦ回路１２８，１２９
は、それぞれクロックドインバータ１３１，１３３，１
３４，１３６とインバータ１３２，１３５，１３７とか
ら構成される。ＣＫ端子への入力信号は、図２３（Ｂ）
に示されるように、インバータ１３７によって反転した
信号ＣＫＡＮと、反転しないそのままの信号ＣＫＡとに
なる。Ｄ端子からの入力信号は、クロックドインバータ
１３１，１３３，１３４，１３６およびインバータ１３
２，１３５を介してＱ端子から出力される。

【００１６】図２４は、クロックドインバータの回路図
である。クロックドインバータでは、入力信号Ａが
「Ｈ」の期間はＤ端子への入力信号の反転信号がＱ端子
から出力される。また、入力信号Ａが「Ｌ」の期間は、
Ｄ端子への入力信号のレベルに関係なく、Ｑ端子からの
出力信号はＨｉｇｈインピーダンス状態（ＯＰＥＮ状
態）となる。

【００１７】図２３を参照して、信号ＣＫＡが「Ｈ」の
ときには、クロックドインバータ１３３、インバータ１
３２、クロックドインバータ１３４、インバータ１３５
の順番で通過してＤ端子への入力信号がＱ端子から出力
される。クロックドインバータ１３１，１３６はオフ状
態となり、クロックドインバータ１３３およびインバー
タ１３２の間でデータが保持される。すなわち、Ｑ端子
からの出力信号はＤ端子への入力信号の影響を受けず、
信号ＣＫＡの立上がりのときのＤ端子への入力信号と同
じレベルの信号がＱ端子から出力され、次の信号ＣＫＡ
の立上がりのときまで出力信号のレベルが保持される。

【００１８】一方、信号ＣＫＡが「Ｌ」のときには、ク
ロックドインバータ１３６、インバータ１３５の順番で
通過して出力される。クロックドインバータ１３３，１
３４はオフ状態となり、クロックドインバータ１３６お
よびインバータ１３５の間でデータが保持される。すな
わち、信号ＣＫＡの立下がりのときのＤ端子への入力信
号のレベルを保持し、Ｑ端子から出力する。

【００１９】図２５は、セグメント側駆動回路１０２の
回路１２１〜１２３の動作を示すタイミングチャートで
ある。データラッチコントロール回路１２１に図２５
（Ａ）に示されるようなデータラッチクロック信号ＤＬ
ＣＫが与えられ、当該回路１２１で図２５（Ｂ）〜
（Ｄ）に示されるような１周期分ずつタイミングのずれ
たデータラッチコントロール信号ＤＬＣが作成され、デ
ータラッチ回路１２２のＤＦＦ回路１２８のＣＫ端子に
与えられる。このデータラッチコントロール信号ＤＬＣ
は、データラッチコントロール回路１２１が有するシフ
トレジスタによって作成される。ＤＦＦ回路１２８は、
データラッチコントロール信号ＤＬＣの立下がりのタイ
ミングで表示データＤＡを取込み、立上がりのタイミン
グで当該表示データＤＡを出力し、ラインラッチ回路１
２３のＤＦＦ回路１２９に与える。

【００２０】制御回路１０５から図２５（Ｅ）に示され
るような水平同期信号ＬＰが送出されると、図２５
（Ｆ）に示される取込み信号ＬＰＳが、ラインラッチ回
路１２３のＤＦＦ回路１２９のＣＫ端子に与えられる。
ＤＦＦ回路１２９は、水平同期信号ＬＰの立上がり、す
なわち取込み信号ＬＰＳの立下がりのタイミングで、前
記データラッチ回路１２２のＤＦＦ回路１２８から表示
データＤＡを取込む。すなわち、データラッチ回路１２
２からラインラッチ回路１２３に表示データＤＡを取込
む。そして取込み信号ＬＰＳの立上がりのタイミング
で、表示データＤＡをレベルシフタ１２４に送出する。
このような動作が、１垂直同期期間に繰返し行われて１
画面が構成される。

【００２１】

【発明が解決しようとする課題】上述したようにして駆
動される表示装置において、大画面化、高精細化および
カラー化を実現しようとすると、表示用の電極数が増大
する。またこれに伴い、高速駆動が必要となり、駆動信
号の周波数が高くなる。

【００２２】セグメント側駆動回路１０２は、１走査電
極に対応した表示データＤＡのうちの最後に送出される
ｎビットの表示データＤＡをデータラッチ回路１２２の
ＤＦＦ回路１２８が取込んだ後、水平同期信号ＬＰの反
転信号である取込み信号ＬＰＳに基づいて、データラッ
チ回路１２２からラインラッチ回路１２３に１走査電極
分の表示データＤＡをロードする。ここで、電極数が増
大する、および周波数が高くなると、前記データラッチ
コントロール信号ＤＬＣと取込み信号ＬＰＳとの関係を
維持することが難しくなり、表示データＤＡの取込み不
良が生じる確率が高くなる。

【００２３】すなわち、ＤＦＦ回路１２８のＣＫ端子に
与えられるデータラッチコントロール信号ＤＬＣと、Ｄ
ＦＦ回路１２９のＣＫ端子に与えられる取込み信号ＬＰ
Ｓとは、制御回路１０５から出力されてから、互いに異
なる経路を通過して所定の端子に与えられる。データラ
ッチコントロール信号ＤＬＣは、データラッチクロック
信号ＤＬＣＫから、前述したようにデータラッチコント
ロール回路１２１のシフトレジスタで作成されるので、
シフトレジスタ内部の複数のフリップフロップ回路など
の素子によって遅延が生じる。電極数が増大し、素子の
数が増すにつれて遅延量も多くなる。

【００２４】図２５を参照して、図２５（Ｃ）に示され
るデータラッチコントロール信号ＤＬＣ（ｍ／ｎ）によ
って、ＤＦＦ回路１２８がｍ／ｎ番目のｎビットの表示
データＤＡを取込むと、データラッチ回路１２２のＤＦ
Ｆ回路１２８に取込まれた１走査電極分の表示データＤ
Ａは、当該信号ＤＬＣ（ｍ／ｎ）の立上がりから取込み
信号ＬＰＳの立上がりまでの期間ｔ１の間に、ラインラ
ッチ回路１２３にロードしなければならない。ここで、
前記遅延が生じ、図２５（Ｃ）に示されるデータラッチ
コントロール信号ＤＬＣ（ｍ／ｎ）が期間ｔ１以上遅れ
ると、ｍ／ｎ番目の表示データＤＡをＤＦＦ回路１２８
に取込んでいない状態でデータラッチ回路１２２からラ
インラッチ回路１２３へのロードの期間が終了してしま
うので、表示データＤＡの取込み不良が発生する。ま
た、信号の周波数が高くなることによっても、表示デー
タＤＡの取込み不良が発生しやすくなる。このため、表
示品位が低下する。前述した信号の遅延は、データラッ
チコントロール信号ＤＬＣのみならず、水平同期信号Ｌ
Ｐを反転した取込み信号ＬＰＳにも生じる。

【００２５】また、データラッチ回路１２２およびライ
ンラッチ回路１２３をＤＦＦ回路１２８，１２９で実現
した場合、ＤＦＦ回路を構成する素子の数が比較的多
く、このためＩＣ（集積回路）チップの大きさが大きく
なり、表示パネルに組込んだときに、実際の表示に拘わ
らない駆動回路などが占有する表示パネルの周囲の部分
が大形化するという不都合が生じる。また、ＩＣチップ
の大形化によって製造コストが上昇することも考えられ
る。

【００２６】本発明の目的は、電極の数が多く、かつ高
速駆動を行ったときであっても、セグメント側駆動回路
のデータラッチ回路に取込まれたデータ信号を確実にラ
インラッチ回路に取込むことができ、優れた表示品位が
得られる表示装置を提供することである。

【００２７】

【課題を解決するための手段】本発明は、互いに平行に
配設される複数のセグメント電極と、互いに平行に配設
される複数の走査電極とが直交するようにして配置さ
れ、電極の交差部分を絵素とし、走査電極に順次的に与
えられる選択信号によって選択された走査電極上の絵素
に、表示状態を決定するデータ信号をセグメント電極か
ら与えて表示を行う表示パネルと、信号の送出のタイミ
ングの基準となるクロック信号、前記データ信号、前記
選択信号、１走査電極分のデータ信号の送出が終了する
毎に送出される水平同期信号、および全走査電極分のデ
ータ信号の送出が終了する毎に送出される垂直同期信号
を送出する信号出力回路と、１走査電極分のデータ信号
を保持してセグメント電極に与えるセグメント側駆動回
路と、選択信号を走査電極に順次的に与えるコモン側駆
動回路とを含んで構成され、前記データ信号は、ｎ（た
だし、ｎは１以上の整数）本のセグメント電極に対して
クロック信号の１周期の期間内に並列に送出され、当該
並列信号をｘ／ｎ（ただし、ｘはセグメント電極の総数
であり、ｘがｎの整数倍でないときには小数点以下を切
り上げる。）回送出することによって、１走査電極分の
データ信号がセグメント電極に与えられる表示装置にお
いて、前記セグメント側駆動回路は、ｎ本分のデータ信
号が与えられる期間だけ論理レベルが反転し、クロック
信号の１周期分ずつ論理レベルの反転タイミングがずれ
た第１〜第ｍ／ｎ（ただし、ｍはセグメント側駆動回路
がデータ信号を与える１回分のセグメント電極の数であ
り、ｎを整数倍した値である。）のラッチコントロール
信号を出力するデータラッチコントロール回路と、前記
ラッチコントロール信号に基づいてデータ信号を取込む
データラッチ回路と、水平同期信号とクロック信号とに
基づいて、水平同期信号の送出が終了したときから、次
の走査電極に対する１回目のクロック信号の送出が終了
したときまでの期間でデータの取り込みを行うための取
込み信号を出力する取込み信号出力回路と、前記取込み
信号が出力されている期間にデータラッチ回路に保持さ
れた１走査電極分のデータ信号を保持するラインラッチ
回路と、ラインラッチ回路に保持された１走査電極分の
データ信号を表示パネルのセグメント電極に出力するデ
ータ出力回路とを含み、前記データラッチ回路は、互い
に並列にかつ１段目に配置されるｎ個のラッチ回路と、
互いに並列にかつ２段目に配置されるｎ個の他のラッチ
回路とをそれぞれ直列に接続して構成される第１ラッチ
回路部と、互いに並列に配置される（ｍ−ｎ）個のさら
に他のラッチ回路を、第１ラッチ回路部のラッチ回路と
並列に、ｎ個１組のラッチ回路群として配置して構成さ
れる第２ラッチ回路部とを有し、第１のラッチコントロ
ール信号に基づいて、１走査電極分のデータ信号のうち
の１回目に送出されるデータ信号を、第１ラッチ回路部
の１段目のラッチ回路にそれぞれ保持し、第２のラッチ
コントロール信号に基づいて、第１ラッチ回路部の１段
目のラッチ回路に保持されたデータ信号を２段目のラッ
チ回路にそれぞれ保持するとともに、２回目に送出され
るデータ信号を第２ラッチ回路部のラッチ回路群にそれ
ぞれ保持し、第３〜第ｍ／ｎのラッチコントロール信号
に基づいて、１走査電極分の残りのデータ信号を、順次
的に第２ラッチ回路部のラッチ回路群にそれぞれ保持す
ることを特徴とする表示装置である。また本発明は、互
いに平行に配設される複数のセグメント電極と、互いに
平行に配設される複数の走査電極とが直交するようにし
て配置され、電極の交差部分を絵素とし、走査電極に順
次的に与えられる選択信号によって選択された走査電極
上の絵素に、表示状態を決定するデータ信号をセグメン
ト電極から与えて表示を行う表示パネルと、信号の送出
のタイミングの基準となるクロック信号、前記データ信
号、前記選択信号、１走査電極分のデータ信号の送出が
終了する毎に送出される水平同期信号、および全走査電
極分のデータ信号の送出が終了する毎に送出される垂直
同期信号を送出する信号出力回路と、１走査電極分のデ
ータ信号を保持してセグメント電極に与えるセグメント
側駆動回路と、選択信号を走査電極に順次的に与えるコ
モン側駆動回路とを含んで構成され、前記データ信号
は、ｎ（ただし、ｎは１以上の整数）本のセグメント電
極に対してクロック信号の１周期の期間内に並列に送出
され、当該並列信号をｘ／ｎ（ただし、ｘはセグメント
電極の総数であり、ｘがｎの整数倍でないときは小数点
以下を切り上げる。）回送出することによって、１走査
電極分のデータ信号がセグメント電極に与えられる表示
装置において、前記セグメント側駆動回路は、ｎ本分の
データ信号が与えられる期間だけ論理レベルが反転し、
クロック信号の１周期分ずつ論理レベルの反転タイミン
グがずれた第１〜第ｍ／ｎ（ただし、ｍはセグメント側
駆動回路がデータ信号を与える１回分のセグメント電極
の数であり、ｎを整数倍した値である。）のラッチコン
トロール信号を出力するデータラッチコントロール回路
と、前記ラッチコントロール信号に基づいてデータ信号
を取込むデータラッチ回路と、水平同期信号とクロック
信号とに基づいて、水平同期信号の送出が終了したとき
から、次の走査電極に対する１回目のクロック信号の送
出が終了したときまでの期間でデータの取り込みを行う
ための取込み信号を出力する取込み信号出力回路と、前
記取込み信号が出力されている期間に、データラッチ回
路に保持された１走査電極分のデータ信号を保持するラ
インラッチ回路と、ラインラッチ回路に保持された１走
査電極分のデータ信号を表示パネルのセグメント電極に
出力するデータ出力回路とを含み、前記データラッチ回
路は、互いに並列にかつ１段目に配置されるｎ個のラッ
チ回路と、互いに並列にかつ２段目に配置されるｎ個の
他のラッチ回路とをそれぞれ直列に接続して構成される
２つの第１ラッチ回路部と、２つの第１ラッチ回路部の
間で互いに並列に配置される（ｍ−２ｎ）個のさらに他
のラッチ回路を、第１ラッチ回路部のラッチ回路と並列
に、ｎ個１組のラッチ回路群として配置して構成される
第２ラッチ回路部と、与えられるデータ信号の順番に応
じて、２つの第１ラッチ回路部のうちのいずれか一方の
第１ラッチ回路部の１段目のラッチ回路の出力を無効と
し、２段目のラッチ回路の出力を有効とし、他方の第１
ラッチ回路部の１段目のラッチ回路の出力を有効とし、
２段目のラッチ回路の出力を無効とするか、または一方
の第１ラッチ回路部の１段目のラッチ回路の出力を有効
とし、２段目のラッチ回路の出力を無効とし、他方の第
１ラッチ回路部の１段目のラッチ回路の出力を無効と
し、２段目のラッチ回路の出力を有効とするかを切換え
る切換回路とを有し、第１のラッチコントロール信号に
基づいて、１走査電極分のデータ信号のうちの１回目に
送出されるデータ信号を、１段目のラッチ回路の出力が
無効とされた一方の第１ラッチ回路部の１段目のラッチ
回路にそれぞれ保持し、第２のラッチコントロール信号
に基づいて、前記一方の第１ラッチ回路部の１段目のラ
ッチ回路に保持されたデータ信号を２段目のラッチ回路
にそれぞれ保持するとともに、２回目に送出されるデー
タ信号を第２ラッチ回路部のラッチ回路群にそれぞれ保
持し、第３〜第（ｍ／ｎ）−１のラッチコントロール信
号に基づいて、第２ラッチ回路部のラッチ回路群に、第
ｍ／ｎのラッチコントロール信号に基づいて、１段目の
ラッチ回路の出力が有効とされた他方の第１ラッチ回路
部の１段目のラッチ回路に、１走査電極分の残りのデー
タ信号を順次的にそれぞれ保持することを特徴とする表
示装置である。また本発明は、前記データラッチ回路お
よびラインラッチ回路を構成するラッチ回路が、Ｄラッ
チ回路であることを特徴とする。また本発明は、前記デ
ータラッチ回路を構成するラッチ回路が、Ｄフリップフ
ロップ回路であり、ラインラッチ回路を構成するラッチ
回路が、Ｄラッチ回路であることを特徴とする。また本
発明は、前記データラッチ回路の第１ラッチ回路部を構
成するラッチ回路がＤフリップフロップ回路であり、第
２ラッチ回路部を構成するラッチ回路がＤラッチ回路で
あることを特徴とする。また本発明は、前記データラッ
チ回路の第１ラッチ回路部を構成するラッチ回路がＤラ
ッチ回路であり、第２ラッチ回路部を構成するラッチ回
路がＤフリップフロップ回路であることを特徴とする。
また本発明の前記取込み信号出力回路は、データ入力端
子Ｄに所定の電源電圧が与えられ、リセット端子Ｒに水
平同期信号が与えられ、クロックＣＫ端子への入力信号
に基づいて、データ入力端子Ｄへの入力信号と同じレベ
ルの出力信号を出力端子Ｑから出力し、データ入力端子
Ｄへの入力信号のレベルが変わらない限り出力端子Ｑか
らの出力信号はデータ入力端子Ｄへの入力信号のレベル
を保持し、リセット端子Ｒへの入力信号に基づいて出力
端子Ｑからの出力信号をリセットするＤフリップフロッ
プ回路と、前記Ｄフリップフロップ回路の出力端子Ｑか
らの出力信号が一方端子に与えられ、クロック信号が他
方端子に与えられるＮＯＲ回路と、前記ＮＯＲ回路から
の出力信号を反転し、前記Ｄフリップフロップ回路のク
ロック端子ＣＫに与える第１反転回路と、前記Ｄフリッ
プフロップ回路の出力端子Ｑからの出力信号を反転する
第２反転回路と、前記水平同期信号を反転する第３反転
回路と、前記第２反転回路からの出力信号が一方端子に
与えられ、第３反転回路からの出力信号が他方端子に与
えられるＮＡＮＤ回路と、前記ＮＡＮＤ回路からの出力
信号を反転する第４反転回路とから構成され、前記ＮＡ
ＮＤ回路からの出力信号が取込み信号となることを特徴
とする。

【００２８】

【作用】本発明に従えば、互いに直交するようにして配
置されたセグメント電極と走査電極とを有し、電極の交
差部分を絵素とする表示パネルに表示を行うために、信
号出力回路から信号の送出のタイミングの基準となるク
ロック信号、データ信号、選択信号、１走査電極分のデ
ータ信号の送出が終了する毎に送出される水平同期信
号、全走査電極分のデータ信号の送出が終了する毎に送
出される垂直同期信号が送出される。前記データ信号
は、ｎ（ただし、ｎは１以上の整数）本のセグメント電
極に対して、クロック信号の１周期の期間内に並列に送
出され、当該並列信号をｘ／ｎ（ただし、ｘはセグメン
ト電極の総数であり、ｘがｎの整数倍でないときには小
数点以下を切り上げる。）回送出することによって、１
走査電極分のデータ信号ががセグメント電極に送出され
る。

【００２９】１走査電極分のデータ信号は、次のように
して表示パネルのセグメント電極に与えられる。１回目
に出力されるｎ本のセグメント電極分のデータ信号は、
データラッチコントロール回路が作成したラッチコント
ロール信号のうちの第１のラッチコントロール信号に基
づいて、データラッチ回路の第１ラッチ回路部の１段目
のｎ個のラッチ回路にそれぞれ保持される。第２のラッ
チコントロール信号が送出されると、前記第１ラッチ回
路部の１段目のラッチ回路に保持されたデータ信号が当
該第１ラッチ回路部の２段目のｎ個の他のラッチ回路に
それぞれ保持される。また、２回目に出力されるデータ
信号が、第２ラッチ回路部の（ｍ−ｎ）個のさらに他の
ラッチ回路の、ｎ個１組のラッチ回路群にそれぞれ保持
される。１走査電極分の残りのデータ信号は、第３〜第
ｍ／ｎのラッチコントロール信号に基づいて、第２ラッ
チ回路部の残りのラッチ回路群にそれぞれ保持される。
前記ラッチコントロール信号は、クロック信号の１周期
分ずつ論理レベルの反転タイミングがずれた信号であ
る。前記ｍは、セグメント側駆動回路がデータ信号を与
える１回分のセグメント電極の数であり、ｎを整数倍し
た値である。

【００３０】このようにして１走査電極分のデータ信号
がデータラッチ回路に保持されると、続いて取込み信号
出力回路が出力する取込み信号に基づいて、保持された
データ信号がラインラッチ回路に保持される。前記取込
み信号は、水平同期信号とクロック信号とに基づいて作
成され、水平同期信号の送出が終了したときから、次の
走査電極に対する１回目のクロック信号の送出が終了し
たときまでの期間でデータの取り込みを行うための信号
である。データラッチ回路に保持されたデータ信号は、
前記取込み信号の期間にラインラッチ回路のｍ個のラッ
チ回路にそれぞれ保持される。さらに、ラインラッチ回
路で保持された１走査電極分のデータ信号が表示パネル
のセグメント電極に送出される。このような動作を全走
査電極分繰返し行うことによって、１画面が形成され
る。

【００３１】前記データラッチ回路にデータ信号を保持
するためのラッチコントロール信号は、第１のラッチコ
ントロール信号と第ｍ／ｎのラッチコントロール信号と
に遅延が生じる。従来技術では、データラッチ回路に保
持されたデータ信号をラインラッチ回路へ取込むための
取込み信号が、水平同期信号に基づいて作成され、前記
データラッチ回路にデータ信号を取込む基準となるクロ
ック信号と、取込み信号を作成するための水平同期信号
とは、信号出力回路から送出されてから互いに異なる経
路を通過して与えられ、また取込み信号の期間が比較的
短い。このため、ｍ／ｎ番目のデータ信号が、データラ
ッチ回路に保持されていないにも拘わらず、取込み信号
の期間が終了し、１走査電極分の表示データを、ライン
ラッチ回路に確実に保持することができないという不都
合が生じる。

【００３２】本発明では、前記取込み信号が、水平同期
信号とクロック信号とに基づいて作成され、また当該取
込み信号の期間が比較的長い。すなわち取込み信号の期
間は、水平同期信号の送出が終了したときから、次の走
査電極に対する１回目のクロック信号の送出が終了する
までの期間とされる。このため、１走査電極に対するデ
ータ信号を確実にデータラッチ回路に保持した後にライ
ンラッチ回路に取込むことができ、データの取込み不良
が生じることがなくなる。したがって、表示パネルの大
形化、高精細化およびカラー化を行い、高速駆動を行っ
た場合であっても、１走査電極分のデータ信号を確実に
表示パネルに与えることができ、優れた表示品位が得ら
れる。

【００３３】また本発明に従えば、ラッチ回路を２段構
成とした２つの第１ラッチ回路部の間に、ラッチ回路を
１段構成とした第２ラッチ回路部が配置され、前記２つ
の第１ラッチ回路部のいずれか一方のみを２段構成とし
て機能させる切換回路が設けられる。これによって、デ
ータ信号をセグメント電極に与える順番をユーザの希望
に応じて、簡単に切換えることができる。この場合であ
っても、取込み信号の期間は長く、表示データを確実に
データラッチ回路に保持してからラインラッチ回路に取
込むことができ、高速駆動が可能で、優れた表示品位が
得られる。

【００３４】また好ましくは、データラッチ回路および
ラインラッチ回路を構成するラッチ回路がＤラッチ回路
で実現される。Ｄラッチ回路は、構成する素子の数が比
較的少なく、ＩＣチップの大きさを小さくすることがで
きる。このため、実際の表示に寄与しない表示パネルの
周囲の部分を小形化することができる。また、ＩＣチッ
プの小形化に伴い、ＩＣチップの価格が低下し、製造コ
ストの低減を図ることが可能となる。

【００３５】また前記データラッチ回路を構成するラッ
チ回路を、Ｄフリップフロップ回路で実現し、ラインラ
ッチ回路を構成するラッチ回路をＤラッチ回路で実現す
ることも可能であり、この場合であっても、表示データ
を確実にデータラッチ回路に保持してからラインラッチ
回路に取込むことができるので、高速駆動が可能で、優
れた表示品位が得られる表示装置が実現できる。

【００３６】また、前記データラッチ回路の第１ラッチ
回路部を構成するラッチ回路をＤフリップフロップで実
現し、第２ラッチ回路部を構成するラッチ回路をＤラッ
チ回路で実現することも可能である。さらに、反対に、
第１ラッチ回路部を構成するラッチ回路をＤラッチ回路
で実現し、第２ラッチ回路部を構成するラッチ回路をＤ
フリップフロップ回路で実現することも可能である。Ｄ
ラッチ回路をより多く用いることによって、上述したよ
うに、表示パネルの周囲の部分を小形化することができ
る。また、製造コストを安価にすることができる。

【００３７】また前記取込み信号出力回路は、Ｄフリッ
プフロップ回路、ＮＯＲ回路、ＮＡＮＤ回路、および第
１〜第４反転回路から構成される。Ｄフリップフロップ
回路のデータ端子Ｄには所定の電源電圧が与えられ、リ
セット端子Ｒには水平同期信号が与えられる。クロック
端子ＣＫへの入力信号に基づいてデータ端子Ｄへの入力
信号と同じレベルの出力信号を出力端子Ｑから出力す
る。この出力端子Ｑからの出力信号は、データ端子Ｄへ
の入力信号のレベルが変わらない限り保持される。リセ
ット端子Ｒへの入力信号に基づいて、出力端子Ｑからの
出力信号がリセットされる。また、ＮＯＲ回路の一方端
子には、前記Ｄフリップフロップ回路の出力端子Ｑから
の出力信号が与えられ、他方端子にはクロック信号が与
えられる。当該回路からの出力信号は第１反転回路で反
転されて、前記Ｄフリップフロップ回路のクロック端子
ＣＫに与えられる。ＮＡＮＤ回路の一方端子には、前記
Ｄフリップフロップ回路の出力端子Ｑからの出力信号が
第２反転回路で反転されて与えられ、他方端子には水平
同期信号が第３反転回路で反転されて与えられる。当該
回路からの出力信号は第４反転回路で反転されて当該信
号が、前記取込み信号となる。このような回路構成によ
ってラインラッチ回路にデータ信号を取込むための取込
み信号を作成することができる。

【００３８】

【実施例】図１は、本発明の一実施例である液晶表示装
置１７の電気的構成を示すブロック図である。液晶表示
装置１７は、液晶パネル１、セグメント側駆動回路２、
コモン側駆動回路３、電源回路４、および制御回路５を
含んで構成される。

【００３９】液晶パネル１は、一対の基板部材間に液晶
を介在して構成される。一対の基板部材のうちいずれか
一方基板部材は、たとえば液晶パネル１が透過型のパネ
ルであれば、絶縁性を有する透光性基板と、当該透光性
基板上に互いに平行に、かつ間隔をあけて配設される帯
状のセグメント電極Ｘ１〜Ｘｉとを有する。また、他方
基板部材は、絶縁性を有する透光性基板と、当該透光性
基板上に互いに平行に、かつ間隔をあけて配設される帯
状の走査電極Ｙ１〜Ｙｊとを有する。さらに、一方およ
び他方基板部材は、配設された電極Ｘ１〜Ｘｉ，Ｙ１〜
Ｙｊを覆う液晶配向膜をそれぞれ有する。液晶パネル１
は、セグメント電極Ｘ１〜Ｘｉと、走査電極Ｙ１〜Ｙｊ
との交差する部分を画素として、複数（ｉ×ｊ）個の画
素の組合わせによって表示を行う。

【００４０】制御回路５からは、表示データＤＡ、デー
タラッチクロック信号ＤＬＣＫ、水平同期信号ＬＰ、お
よび交流化信号が、信号線６〜９を介してセグメント側
駆動回路２にそれぞれ与えられる。また、垂直同期信号
が信号線１０を介してコモン側駆動回路３に与えられ
る。なお、前記水平同期信号ＬＰは、コモン側駆動回路
３にも与えられる。

【００４１】電源回路４からは、６種類の電圧の電源電
圧信号Ｖ０〜Ｖ５が、電源電圧ライン１１〜１６に出力
され、電源電圧信号Ｖ０，Ｖ２，Ｖ３，Ｖ５がセグメン
ト側駆動回路２に、電源電圧信号Ｖ０，Ｖ１，Ｖ４，Ｖ
５がコモン側駆動回路３にそれぞれ与えられる。

【００４２】図２は、液晶パネル１に与えられる信号を
示すタイミングチャートである。電極Ｘ１，Ｙ１に注目
して説明すると、セグメント電極Ｘ１には、図２（Ａ）
に示される表示データＤＡに基づく表示を行うために、
図２（Ｅ）に示されるセグメント出力電圧信号ＶＸ（Ｖ
０，Ｖ２，Ｖ３，Ｖ５）が与えられる。すなわち、図２
（Ｃ）に示される水平同期信号ＬＰの立下がりから次の
水平同期信号ＬＰの立下がりまでの期間に信号Ｖ５が与
えられ、さらに次の水平同期信号ＬＰの立下がりまでの
期間にも信号Ｖ５が与えられ、さらに次の水平同期信号
ＬＰの立下がりまでの期間に信号Ｖ３が与えられ、以
降、走査電極の数（ｊ）だけ、信号Ｖ５が「オン」、信
号Ｖ３が「オフ」として与えられる。走査電極の数
（ｊ）だけ水平同期信号ＬＰが与えられる期間は、１垂
直同期期間に相当する。次の垂直同期期間には、図２
（Ｂ）に示される交流開始信号に基づいて、信号レベル
が変更される。すなわち、信号Ｖ０が「オン」、信号Ｖ
２が「オフ」として与えられる。

【００４３】走査電極Ｙ１には、図２（Ｄ）に示される
コモン出力電圧信号ＶＹ（Ｖ０，Ｖ１，Ｖ４，Ｖ５）が
与えられる。すなわち、図２（Ｃ）に示される水平同期
信号ＬＰの立下がりから次の水平同期信号ＬＰの立下が
りまでの期間に信号Ｖ０が与えられ、さらに次の水平同
期信号ＬＰの立下がりまでの期間に信号Ｖ４が与えられ
る。このとき、隣接する走査電極Ｙ２に信号Ｖ０が与え
られる。以降、同様にして走査電極Ｙ３，Ｙ４，…，Ｙ
ｊに、順番に信号Ｖ０が与えられ、電極Ｙ１〜Ｙｊが順
番に選択される。ここでは、信号Ｖ０が「オン」、信号
Ｖ４が「オフ」として与えられる。次の垂直同期期間に
は、信号Ｖ５が「オン」、信号Ｖ１が「オフ」として与
えられる。

【００４４】このようにして信号を与えることによっ
て、液晶パネル１に印加される電圧は、図２（Ｆ）に示
されるようになる。これは、電極Ｘ１，Ｙ１の交差する
部分に印加される電圧を示している。水平同期信号ＬＰ
の立下がりから次の水平同期信号ＬＰの立下がりまでの
期間には、電圧（Ｖ０−Ｖ５）が印加され、さらに次の
水平同期信号ＬＰの立下がりまでの期間には電圧（Ｖ４
−Ｖ５）が印加され、さらに次の期間には電圧（Ｖ４−
Ｖ３）が印加される。次の垂直同期期間では、水平同期
信号ＬＰの立下がりから次の水平同期信号ＬＰの立下が
りまでの期間には電圧（Ｖ５−Ｖ０）が印加され、さら
に次の水平同期信号ＬＰの立下がりまでの期間には電圧
（Ｖ１−Ｖ０）が印加され、さらに次の期間には電圧
（Ｖ１−Ｖ２）が印加される。すなわち、垂直同期信号
が得られることに論理レベルが反転した電圧が印加され
る。

【００４５】図３は、セグメント側駆動回路２の構成を
示すブロック図である。なお、制御回路５は、１走査電
極分の表示データＤＡをｍビットとし、ｎビットずつ送
出して、ｍ／ｎ回送出することによって１走査電極分の
表示データＤＡを送出する。ここで、前記ｎは１以上の
整数に選ばれ、ｍはｎを整数倍した値に選ばれる。本実
施例は、セグメント側駆動回路２として、ｍ出力のもの
を１つ使用するものであり、複数個使用してもかまわな
い。また、セグメント電極の総数ｘは、ｎを整数倍した
値、すなわちｍ＝ｘである。ｘがｎの整数であないとき
には、小数点以下を切り上げる。

【００４６】セグメント側駆動回路２は、データラッチ
コントロール回路２１、データラッチ回路２２ａ，２２
ｂ、ラインラッチ回路２３、レベルシフタ２４、液晶駆
動出力回路２５およびロジック回路２７を含んで構成さ
れる。また、セグメント側駆動回路２には、当該回路を
駆動するための電源電圧Ｖｃｃが与えられるとともに、
ＧＮＤに接地される。

【００４７】データラッチコントロール回路２１には、
ｎビットの表示データＤＡ、データラッチクロック信号
ＤＬＣＫ、および水平同期信号ＬＰが与えられる。デー
タラッチクロック信号ＤＬＣＫに基づいてデータラッチ
コントロール信号ＤＬＣが作成されて、データラッチ回
路２２ａ，２２ｂに与えられる。データラッチコントロ
ール回路２１とデータラッチ回路２２ａおよびデータラ
ッチ回路２２ｂとは、ｎビットバスライン２６によって
接続されており、データラッチコントロール回路２１に
与えられた表示データＤＡが後述するようにしてデータ
ラッチ回路２２ａ，２２ｂに蓄積される。

【００４８】１ライン分の表示データＤＡがデータラッ
チ回路２２ａ，２２ｂに蓄積されると、当該表示データ
ＤＡがラインラッチ回路２３に与えられ、さらにレベル
シフタ２４に与えられる。データラッチ回路２２ａ，２
２ｂに蓄積された１走査電極分の表示データＤＡは、ロ
ジック回路２７で作成された取込み信号ＬＰＳに基づい
てラインラッチ回路２３に取込まれる。ロジック回路２
７には、データラッチクロック信号ＤＬＣＫと水平同期
信号ＬＰとが与えられ、これらの信号から取込み信号Ｌ
ＰＳが作成される。液晶駆動出力回路２５には、４種類
の電源電圧信号Ｖ０，Ｖ２，Ｖ３，Ｖ５が与えられてお
り、これらの中から１本のセグメント電極に対して１つ
の電圧が選ばれて、セグメント電極Ｘ１〜Ｘｉに並列的
に印加される。また、液晶駆動出力回路２５には、交流
化信号が与えられる。

【００４９】図４は、データラッチ回路２２ａ，２２ｂ
およびラインラッチ回路２３の構成を示す回路図であ
る。データラッチ回路２２ａは、並列に配置されたｎ個
のＤラッチ回路２８ａａと、同様に並列に配置されたｎ
個のＤラッチ回路２８ａｂとをそれぞれ直列に配置して
構成される。Ｄラッチ回路２８ａａを１段目とし、Ｄラ
ッチ回路２８ａｂを２段目として配置される。データラ
ッチ回路２２ｂは、（ｍ−ｎ）個のＤラッチ回路２８ｂ
を並列に配置して構成される。

【００５０】データラッチコントロール回路２１とデー
タラッチ回路２２ａ，２２ｂとを接続するｎビットバス
ライン２６は、ｎ本のラインで構成される。このｎ本の
ラインは、データラッチ回路２２ａの１段目のｎ個のＤ
ラッチ回路２８ａａのＤ端子に順次的に接続される。ま
た、データラッチ回路２２ｂの（ｍ−ｎ）個のＤラッチ
回路２８ｂのＤ端子に順次的に接続される。ｎビットバ
スライン２６を介してｎビットずつの表示データＤＡが
Ｄラッチ回路２８ａａ，２８ｂに与えられる。

【００５１】データラッチコントロール回路２１でデー
タラッチクロック信号ＤＬＣＫに基づいて作成されたｍ
／ｎ個のデータラッチコントロール信号ＤＬＣは、デー
タラッチコントロール信号ライン３０を介してデータラ
ッチ回路２２ａ，２２ｂに与えられる。データラッチコ
ントロール信号ライン３０は、ｍ／ｎ本のラインで構成
され、当該ラインは、データラッチ回路２２ａのＤラッ
チ回路２８ａａのＣＫ端子に、１本目のラインが接続さ
れ、データラッチ回路２２ｂのＤラッチ回路２８ｂのＣ
Ｋ端子に、ｎ個のＤラッチ回路２８ｂに１本のラインが
対応するようしてに順次的に接続される。また、２本目
のラインは、データラッチ回路２２ａの２段目のｎ個の
Ｄラッチ回路２８ａｂのＣＫ端子にも接続される。な
お、Ｄラッチ回路２８ａａのＱ端子は、Ｄラッチ回路２
８ａｂのＤ端子にそれぞれ接続されている。

【００５２】Ｄラッチ回路２８ａｂおよびＤラッチ回路
２８ｂのＱ端子からの出力信号は、ラインラッチ回路２
３を構成するｍ個のＤラッチ回路２９の各Ｄ端子に与え
られる。Ｄラッチ回路２９は並列に配置される。ロジッ
ク回路２７で、データラッチクロック信号ＤＬＣＫおよ
び水平同期信号ＬＰに基づいて作成された取込み信号Ｌ
ＰＳは、ラインラッチ回路２３の複数のＤラッチ回路２
９の各ＣＫ端子に入力される。複数のＤラッチ回路２９
の各Ｑ端子からの出力信号は、レベルシフタ２４に与え
られる。

【００５３】図５は、前記Ｄラッチ回路２８ａａ，２８
ａｂ，２８ｂの構成を示す回路図である。Ｄラッチ回路
２８ａａ，２８ａｂ，２８ｂはみな同様にして構成さ
れ、１つのＤラッチ回路は、クロックドインバータ３
１，３３およびインバータ３２，３４から構成される。
ＣＫ端子への入力信号は、図５（Ｂ）に示されるよう
に、インバータ３４によって反転した信号ＣＫＡＮと、
反転しないそのままの信号ＣＫＡとになる。Ｄ端子から
の入力信号は、クロックドインバータ３１，３３および
インバータ３２，３３を介してＱ端子から出力される。

【００５４】信号ＣＫＡが「Ｈ」のときには、クロック
ドインバータ３１、インバータ３２がオン状態（動作状
態）となり、クロックドインバータ３３がオフ状態とな
り、当該クロックドインバータ３３の出力はＯＰＥＮ状
態となる。すなわち、Ｄ端子への入力信号はクロックド
インバータ３１で反転され、さらにインバータ３２で反
転されてＱ端子から出力される。信号ＣＫＡが「Ｈ」の
期間は、Ｄ端子への入力信号のレベルと同じレベルの信
号をＱ端子から出力する。

【００５５】一方、信号ＣＫＡが「Ｌ」のときには、イ
ンバータ３２、クロックドインバータ３３がオン状態と
なり、クロックドインバータ３１がオフ状態となり、当
該クロックドインバータ３１の出力はＯＰＥＮ状態とな
る。すなわち、信号ＣＫＡの立ち下がりのときのデータ
をインバータ３２およびクロックドインバータ３３のル
ープで保持し、Ｑ端子から出力する。

【００５６】図６は、Ｄラッチ回路の動作を示すタイミ
ングチャートである。図６（Ａ）に示されるＣＫ端子へ
の入力信号の立上がりのタイミングＰ１で、図６（Ｂ）
に示されるＤ端子への入力信号と同じレベルの出力信号
をＱ端子から出力する。ＣＫ端子への入力信号の立下が
りのタイミングＰ２から次のＣＫ端子への入力信号の立
上がりのタイミングまでの期間では、前記タイミングＰ
２のときのＤ端子への入力信号のレベルを維持して、Ｑ
端子から出力する。したがって、Ｑ端子からの出力信号
は図６（Ｃ）のようになる。

【００５７】図７は、ロジック回路２７の構成を示す回
路図である。ロジック回路２７は、ＮＯＲ回路４１、イ
ンバータ４２，４４，４５，４７、ＤＦＦ回路４３およ
びＮＡＮＤ回路４６を含んで構成される。データラッチ
クロック信号ＤＬＣＫの反転信号ＤＬＣＫＮＴが、ＮＯ
Ｒ回路４１の一方端子に与えられ、ＮＯＲ回路４１から
の出力信号は、インバータ４２で反転されてＤＦＦ回路
４３のＣＫ端子に与えられる。ＤＦＦ回路４３のＤ端子
には、所定の電源電圧が与えれている。ＤＦＦ回路４３
のＱ端子からの出力信号は、前記ＮＯＲ回路４１の他方
端子に与えられる。また、インバータ４４で反転されて
ＮＡＮＤ回路４６の一方端子に与えられる。水平同期信
号ＬＰは、ＤＦＦ回路４３のＲ端子に与えられ、またイ
ンバータ４５で反転されてＮＡＮＤ回路４６の他方端子
に与えられる。ＮＡＮＤ回路４６からの出力信号は、イ
ンバータ４７で反転される。このようにして取込み信号
ＬＰＳが作成される。

【００５８】なお、論理上は、ＮＯＲ回路４１をＯＲ回
路としてインバータ４２を削除し、ＮＡＮＤ回路４６を
ＡＮＤ回路としてインバータ４７を削除して構成するこ
とも可能である。

【００５９】図８は、前記ロジック回路２７の動作を示
すタイミングチャートである。図８（Ａ）に示されるデ
ータラッチクロック信号ＤＬＣＫは、反転されて図８
（Ｂ）に示される反転信号ＤＬＣＫＮＴとなり、当該信
号がＮＯＲ回路４１の一方端子に与えられる。ＤＦＦ回
路４３のＤ端子には、図８（Ｄ）に示されるように常に
「Ｈ」レベルの電源電圧信号が入力される。図８（Ｆ）
に示される水平同期信号ＬＰがＤＦＦ回路４３のＲ端子
に入力されることによって、当該回路４３のＱ端子から
の出力信号は、図８（Ｅ）に示されるように「Ｌ」レベ
ルとなる。この信号がＮＯＲ回路４１の他方端子に与え
られており、ＤＦＦ回路４３のＣＫ端子には図８（Ｃ）
に示される「Ｌ」レベルの信号が入力される。水平同期
信号ＬＰが「Ｌ」レベルとなると、ロジック回路２７か
ら出力される取込み信号ＬＰＳは、「Ｈ」レベルとな
る。この「Ｈ」レベルの信号は、反転信号ＤＬＣＫＮＴ
の立上がりのタイミングでＤＦＦ回路４３のＱ端子から
の出力信号が「Ｈ」レベルとなるまで続き、Ｑ端子から
の出力信号が「Ｈ」レベルとなると、取込み信号ＬＰＳ
は「Ｌ」レベルとなる。

【００６０】図９は、セグメント側駆動回路２のデータ
ラッチコントロール回路２１、データラッチ回路２２
ａ，２２ｂおよびラインラッチ回路２３の動作を示すタ
イミングチャートである。制御回路５からの図９（Ａ）
に示されるデータラッチクロック信号ＤＬＣＫがデータ
ラッチコントロール回路２１に与えられ、当該回路２１
で図９（Ｂ）〜（Ｅ）に示されるような、１周期分ずつ
タイミングのずれたデータラッチコントロール信号ＤＬ
Ｃが作成される。このデータラッチコントロール信号Ｄ
ＬＣは、データラッチコントロール回路２１が有するシ
フトレジスタによって作成される。１本目のデータラッ
チコントロール信号ライン３０を介して、図９（Ｂ）に
示されるデータラッチコントロール信号ＤＬＣ１がデー
タラッチ回路２２ａのＤラッチ回路２８ａａのＣＫ端子
に与えられ、これによって１本目のｎビットバスライン
２６に与えられる表示データＤＡがＤラッチ回路２８ａ
ａのＤ端子から取込まれる。Ｄラッチ回路２８ａａはデ
ータラッチコントロール信号ＤＬＣ１の立上がりのタイ
ミングで表示データＤＡを取込む。

【００６１】図９（Ｃ）に示されるデータラッチコント
ロール信号ＤＬＣ２は、２本目のデータラッチコントロ
ール信号ライン３０によってデータラッチ回路２２ａの
２段目のＤラッチ回路２８ａｂおよびデータラッチ回路
２２ｂのｎビット分のＤラッチ回路２８ｂのＣＫ端子に
与えられる。これによって、データラッチ回路２２ａの
１段目のＤラッチ回路２８ａａに取込まれた表示データ
ＤＡが２段目のＤラッチ回路２８ａｂに取込まれるとと
もに、２本目のｎビットバスライン２６を介して２番目
のｎビット分の表示データＤＡがデータラッチ回路２２
ｂのｎビット分のＤラッチ回路２８ｂに取込まれる。す
なわち、Ｄラッチ回路２８ａｂおよびＤラッチ回路２８
ｂに取込まれる表示データＤＡは、図９（Ｈ）および図
９（Ｉ）に示されるようなタイミングで取込まれる。以
降、データラッチコントロール信号ＤＬＣ（ｍ／ｎ）ま
で、図９（Ｊ）および図９（Ｋ）に示されるようなタイ
ミングで表示データＤＡが取込まれる。

【００６２】１走査電極分の表示データＤＡが送出され
ると、図９（Ｆ）に示される水平同期信号ＬＰの立下が
りのタイミングで図９（Ｇ）に示される取込み信号ＬＰ
Ｓが立上がり、このタイミングでＤラッチ回路２８ａ
ｂ，２８ｂに取込まれた１走査電極分の表示データＤＡ
が、図９（Ｌ）〜（Ｐ）に示されるように一斉にライン
ラッチ回路２３のＤラッチ回路２９にそれぞれロードさ
れる。前記取込み信号ＬＰＳは、図示されるように、次
の走査電極に対応した１回目のデータラッチクロック信
号ＤＬＣＫの立下がりのタイミングまで連続して送出さ
れる。

【００６３】このようにして、１走査電極分の表示デー
タＤＡが液晶パネル１に送出され、全走査電極分の表示
データＤＡが送出されることによって１画面が形成され
る。

【００６４】図１０は、従来例である表示装置の表示デ
ータＤＡの出力動作を示すタイミングチャートである。
また、図１１は、本実施例の液晶表示装置１７の表示デ
ータＤＡの出力動作を示すタイミングチャートである。
従来例の表示装置では、図１０（Ａ）に示されるデータ
ラッチクロック信号ＤＬＣＫから、図１０（Ｂ）〜
（Ｄ）に示されるデータラッチコントロール信号ＤＬＣ
が作成される。これによって、データラッチ回路に表示
データＤＡが取込まれる。また、図１０（Ｅ）に示され
る水平同期信号ＬＰから図１０（Ｆ）に示される取込み
信号ＬＰＳが作成される。これによって、データラッチ
回路からラインラッチ回路に表示データＤＡが取込まれ
る。

【００６５】ここで、データラッチ回路からラインラッ
チ回路に表示データＤＡを取込むときには、図１０
（Ｃ）に示されるｍ／ｎ番目のデータラッチコントロー
ル信号ＤＬＣの立上がりから、図１０（Ｆ）に示される
取込み信号ＬＰＳの立上がりまでの期間ｔ１の間に、ラ
インラッチ回路にロードしなければならない。このと
き、図１０（Ｇ）に示されるようにｍ／ｎ番目のデータ
ラッチコントロール信号ＤＬＣに遅延が生じる、また図
１０（Ｈ）に示されるように取込み信号ＬＰＳに遅延が
生じると、前記期間ｔ１が短くなる。データラッチコン
トロール信号ＤＬＣおよび取込み信号ＬＰＳが期間ｔ１
以上遅れると、ｍ／ｎ番目の表示データＤＡをデータラ
ッチ回路に取込んでいない状態でデータラッチ回路から
ラインラッチ回路への取込み期間が終了してしまう。こ
のように、従来技術では、取込み信号ＬＰＳの期間が比
較的短く、表示パネルの大形化、高精細化およびカラー
化を実現しようとすると、表示データＤＡの取込み不良
が発生する。このため表示品位が低下する。

【００６６】本実施例の表示装置１７でも、図１１
（Ａ）に示されるデータラッチクロック信号ＤＬＣＫか
ら図１１（Ｂ）〜（Ｅ）に示されるデータラッチコント
ロール信号ＤＬＣが作成され、これによってデータラッ
チ回路２２ａ，２２ｂに表示データＤＡが取込まれる。
また、図１１（Ａ）に示されるデータラッチクロック信
号ＤＬＣＫ、および図１１（Ｆ）に示される水平同期信
号ＬＰに基づいて、図１１（Ｇ）に示される取込み信号
ＬＰＳが作成され、これによってデータラッチ回路２２
ａ，２２ｂからラインラッチ回路２３に表示データＤＡ
が取込まれる。本実施例の場合でも、データラッチコン
トロール信号ＤＬＣおよび取込み信号ＬＰＳには図１１
（Ｈ）〜（Ｊ）に示されるように遅延が生じる。

【００６７】しかしながら本実施例では、取込み信号Ｌ
ＰＳが、データラッチクロック信号ＤＬＣＫおよび水平
同期信号ＬＰに基づいて作成され、その期間は、水平同
期信号ＬＰの立下がりから次の走査電極に対する１回目
のデータラッチクロック信号ＤＬＣＫの立下がりまでの
間であり、従来技術と比較すると期間が長い。このた
め、ｍ／ｎ番目のｎビット分の表示データＤＡをデータ
ラッチ回路２２ｂに確実に取込み、さらにラインラッチ
回路２３に表示データＤＡを確実に取込むことができ
る。したがって、表示データＤＡの取込み不良が生じ
ず、表示品位の低下も発生しない。

【００６８】また、次の走査電極に対するデータラッチ
クロック信号ＤＬＣＫによって取込まれる表示データＤ
Ａは、データラッチ回路２２ａの１段目のＤラッチ回路
２８ａａに取込まれるので、次の走査電極に関する表示
データＤＡも確実に取込むことができる。

【００６９】さらに、本実施例では、データラッチ回路
２２ａ，２２ｂおよびラインラッチ回路２３を、Ｄラッ
チ回路２８ａａ，２８ａｂ，２８ｂ，２９で構成してい
る。Ｄラッチ回路を構成する素子の数は比較的少なく、
このためＩＣチップの大きさを小さくすることができ、
液晶パネル１に組込んだときに実際の表示に拘わらない
駆動回路などが占有するパネルの周囲の部分を小形化で
きる。また、ＩＣチップの大きさが小さく、製造コスト
も安価となる。

【００７０】なお、上述したようなＤラッチ回路による
小形化の効果を必要としない場合には、データラッチ回
路２２ａ，２２ｂをＤＦＦ回路で構成することも可能で
ある。これによっても、確実に表示データＤＡを取込む
ことができ、優れた表示品位が得られ、かつ高速での駆
動が可能となる。

【００７１】図１２は、本発明の他の実施例である液晶
表示装置のデータラッチ回路２２ａ，２２ｂおよびライ
ンラッチ回路２３を示す回路図である。本実施例は、前
述した実施例のデータラッチ回路２２ａをＤＦＦ回路５
０ａ，５０ｂで構成したものである。なお、データラッ
チ回路２２ｂはＤラッチ回路２８ｂで構成され、当該回
路２８ｂには、インバータ５１，５２を介して反転した
データラッチコントロール信号ＤＬＣが与えられる。

【００７２】図１３は、ＤＦＦ回路５０ａ，５０ｂの構
成を示す回路図である。ＤＦＦ回路５０ａ，５０ｂは、
ともに同様にして構成され、１つのＤＦＦ回路は、クロ
ックドインバータ５３，５５，５６，５８およびインバ
ータ５４，５７を含んで構成される。ＣＫ端子の入力信
号は、反転した信号ＣＫＡＮと、反転しないそのままの
信号ＣＫＡとになる。

【００７３】信号ＣＫＡが「Ｈ」のときには、クロック
ドインバータ５３，５８はオフ状態となり、クロックド
インバータ５５およびインバータ５４の間でデータが保
持される。すなわち、信号ＣＫＡの立上がりのときのＤ
端子への入力信号と同じレベルの信号がＱ端子から出力
され、次の信号ＣＫＡの立上がりのときまで出力信号の
レベルが保持される。

【００７４】一方、信号ＣＫＡが「Ｌ」のときには、ク
ロックドインバータ５５，５６はオフ状態となり、クロ
ックドインバータ５８およびインバータ５７の間でデー
タが保持される。すなわち、信号ＣＫＡの立下がりのと
きのＤ端子への入力信号のレベルを保持し、Ｑ端子から
出力する。

【００７５】図１４は、ＤＦＦ回路の動作を示すタイミ
ングチャートである。Ｄ端子への入力信号およびＱ端子
からの出力信号をともに「Ｌ」レベルとすると、図１４
（Ａ）に示されるＣＫ端子への入力信号の立下がりのタ
イミングＰ３では、Ｑ端子からの出力信号は「Ｌ」レベ
ルのままである。Ｄ端子からの入力信号が「Ｈ」レベル
となると、次のＣＫ端子への入力信号の立上がりのタイ
ミングでＱ端子からの出力信号が「Ｈ」レベルとなる。
Ｄ端子への入力信号が「Ｈ」レベルの間は、ＣＫ端子へ
の入力信号のレベルに拘わらず、Ｑ端子からの出力信号
は「Ｈ」レベルに保持される。再び、Ｄ端子への入力信
号が「Ｌ」レベルとなると、次のＣＫ端子への入力信号
の立上がりのタイミングで、Ｑ端子からの出力信号が
「Ｌ」レベルとなる。

【００７６】図１５は、本実施例の表示装置の表示デー
タＤＡの出力動作を示すタイミングチャートである。本
実施例では、データラッチコントロール信号ＤＬＣの論
理レベルが、前述した実施例のデータラッチコントロー
ル信号ＤＬＣとは反対となっている他は、前記実施例と
同様である。すなわち、図１５（Ａ）に示されるデータ
ラッチクロック信号ＤＬＣＫから図１５（Ｂ）〜（Ｅ）
に示されるデータラッチコントロール信号ＤＬＣが作成
され、これによってデータラッチ回路２２ａ，２２ｂに
表示データＤＡが取込まれる。また、図１５（Ａ）に示
されるデータラッチクロック信号ＤＬＣＫと図１５
（Ｆ）に示される水平同期信号ＬＰとに基づいて、図１
５（Ｇ）に示される取込み信号ＬＰＳが作成される。取
込み信号ＰＬＳは、水平同期信号ＬＰの立下がりから次
の走査電極に対するデータラッチクロック信号ＤＬＣＫ
の立下がり、すなわちデータラッチコントロール信号Ｄ
ＬＣ１の立上がりまでの期間に送出される。この間に、
データラッチ回路２２ａ，２２ｂからラインラッチ回路
２３に表示データＤＡが取込まれる。

【００７７】本実施例でも取込み信号ＬＰＳは、水平同
期信号ＬＰの立下がりから次の走査電極に対するデータ
ラッチクロック信号ＤＬＣＫの立下がりまでの間に送出
され、比較的期間が長い。したがって、表示データＤＡ
をデータラッチ回路２２ａ，２２ｂに確実に取込み、さ
らにラインラッチ回路２３に取込むことができる。この
ため、優れた表示品位が得られる。

【００７８】図１６は、本発明のさらに他の実施例であ
る液晶表示装置のセグメント側駆動回路２の構成を示す
ブロック図である。本実施例のセグメント側駆動回路２
は、データラッチコントロール回路２１と、データラッ
チ回路２２ｃ〜２２ｅ、ラインラッチ回路２３ａ〜２３
ｃ、レベルシフタ２４、液晶駆動出力回路２５およびロ
ジック回路２７を含んで構成される。前述した実施例の
セグメント側駆動回路２と同様にして構成される回路に
は同様の符号を付して示し、説明を省略する。

【００７９】データラッチコントロール回路２１とデー
タラッチ回路２２ｃ〜２２ｅとは、ｎビットバスライン
２６によって接続されている。また、データラッチコン
トロール回路２１で作成されたデータラッチコントロー
ル信号ＤＬＣがデータラッチ回路２２ｃ〜２２ｅに与え
られる。

【００８０】データラッチコントロール回路２１および
データラッチ回路２２ｃ，２２ｄには、データラッチ方
向選択端子からの出力信号ＳＨＬ，ＮＳＨＬが与えられ
る。この信号に基づいて、データラッチコントロール回
路２１は、表示データＤＡを与えるｎビットバスライン
２６の順番を決定する。また、データラッチコントロー
ル信号ＤＬＣを出力するラインの順番を決定する。さら
に、データラッチ回路２２ｃ，２２ｄは、信号ＳＨＬ，
ＮＳＨＬによって、当該回路２２ｃ，２２ｄ内のＤラッ
チ回路からの出力を後述するようにして選択する。

【００８１】データラッチ回路２２ｃ〜２２ｅは、デー
タラッチクロック信号ＤＬＣＫに基づくデータラッチコ
ントロール信号ＤＬＣによって表示データＤＡを取込
み、ラインラッチ回路２３ａ〜２３ｃに与える。ライン
ラッチ回路２３ａ〜２３ｃは、データラッチクロック信
号ＤＬＣＫおよび水平同期信号ＬＰに基づいて作成され
た取込み信号ＬＰＳによって、データラッチ回路２２ｃ
〜２２ｅにラッチされた表示データＤＡを取込む。

【００８２】図１７は、本実施例のセグメント側駆動回
路２のデータラッチ回路２２ｃ，２２ｅおよびラインラ
ッチ回路２３ａ，２３ｃを示す回路図である。なお、前
記データラッチ回路２２ｄはデータラッチ回路２２ｃと
同様にして構成され、ラインラッチ回路２３ｂはライン
ラッチ回路２３ａと同様にして構成されるので、説明を
省略する。

【００８３】データラッチ回路２２ｃは、前述したデー
タラッチ回路２２ａと同様に、１段目のｎ個のＤラッチ
回路２８ａａと、２段目のｎ個のＤラッチ回路２８ａｂ
と、さらにｎ個ずつのクロックドインバータ６１，６２
とを有する。１段目のＤラッチ回路２８ａａのＱ端子か
らの出力信号は、２段目のＤラッチ回路２８ａｂのＤ端
子に与えられるとともに、クロックドインバータ６１に
与えられる。２段目のＤラッチ回路２８ａｂのＱ端子か
らの出力信号は、クロックドインバータ６２に与えられ
る。また、信号ＳＨＬがクロックドインバータ６２に、
信号ＳＨＬの反転信号がクロックドインバータ６１に与
えられ、信号ＮＳＨＬがクロックドインバータ６１に、
信号ＮＳＨＬの反転信号がクロックドインバータ６２に
与えられる。クロックドインバータ６１，６２は、信号
ＳＨＬ，ＮＳＨＬに基づいて、表示データＤＡの論理レ
ベルを反転する。

【００８４】信号ＳＨＬ，ＮＳＨＬは、表示データＤＡ
を与える走査電極の順番を表すものであり、たとえば信
号ＳＨＬは電極Ｘ１からＸｉに向かって与えることを、
信号ＮＳＨＬは電極Ｘｉから電極Ｘ１に向かって与える
ことを表す。クロックドインバータ６１に「Ｈ」レベル
の信号が与えられているときには、クロックドインバー
タ６２には「Ｌ」レベルの信号が与えられている。ま
た、クロックドインバータ６１に「Ｌ」レベルの信号が
与えられているときには、クロックドインバータ６２に
は「Ｈ」レベルの信号が与えられている。

【００８５】表示データＤＡを電極Ｘ１から与えるとき
には、データラッチ回路２２ｃが２段のＤラッチ回路か
ら構成され、データラッチ回路２２ｄから１段のＤラッ
チ回路から構成されるように、信号ＳＨＬ，ＮＳＨＬに
よってクロックドインバータ６１，６２が制御される。
反対に、表示データＤＡを電極Ｘｉから与えるときに
は、データラッチ回路２２ｃが１段のＤラッチ回路から
構成され、データラッチ回路２２ｄが２段のＤラッチ回
路から構成されるように信号ＳＨＬ，ＮＳＨＬによって
クロックドインバータ６１，６２が制御される。

【００８６】すなわち、データラッチ回路２２ｃを２段
構成とするときには、Ｄラッチ回路２８ａａのＱ端子か
らの「Ｈ」レベルの出力信号がクロックドインバータ６
１で反転されて「Ｌ」レベルとなる。Ｄラッチ回路２８
ａｂのＱ端子からの出力信号は、クロックドインバータ
６２で反転されずに、そのままのレベルで出力される。
したがって、クロックドインバータ６１に与えられる信
号ＳＨＬは当該クロックドインバータ６１をインバータ
として機能させるためのものであり、クロックドインバ
ータ６２に与えられる信号ＮＳＨＬは当該クロックドイ
ンバータ６２をインバータとして機能させないためのも
のである。なお、データラッチ回路２２ｄは、１段構成
とするために、Ｄラッチ回路２８ａａからの出力信号を
反転せず、Ｄラッチ回路２８ａｂからの出力信号を反転
するように、クロックドインバータに与えられる信号Ｓ
ＨＬ，ＮＳＨＬを逆にする。

【００８７】一方、データラッチ回路２２ｃを１段構成
とするときには、Ｄラッチ回路２８ａａのＱ端子からの
「Ｈ」レベルの出力信号がクロックドインバータ６１で
反転されずにそのままのレベルで出力される。Ｄラッチ
回路２８ａｂのＱ端子からの出力信号は、クロックドイ
ンバータ６２で反転されて出力される。したがって、ク
ロックドインバータ６１に与えられる信号ＳＨＬは当該
クロックドインバータ６１をクロックドインバータとし
て機能させないものであり、クロックドインバータ６２
に与えられる信号ＮＳＨＬは当該クロックドインバータ
６２をインバータとして機能させるためのものである。
なお、前述したようにデータラッチ回路２２ｄのクロッ
クドインバータに与えられる信号ＳＨＬ，ＮＳＨＬは逆
になっているので、Ｄラッチ回路２８ａａからの出力信
号を反転し、Ｄラッチ回路２８ａｂからの出力信号を反
転しない。このため、データラッチ回路２２ｄは２段構
成となる。

【００８８】なお、データラッチ回路２２ｃ，２２ｄの
間に配置されるデータラッチ回路２２ｅは、（ｍ−２
ｎ）個のＤラッチ回路２８ｂで構成される。

【００８９】また、信号ＳＨＬ，ＮＳＨＬは、データラ
ッチコントロール回路２１にも与えられており、これに
よって、表示データＤＡおよびデータラッチコントロー
ル信号ＤＬＣを与えるラインの順番が選ばれる。すなわ
ち、表示データＤＡをｎビットバスラインの１本目から
ｎ本目に向かって与えてゆくか、反対にｎ本目から１本
目に向かって与えてゆくかが選ばれる。また、データラ
ッチコントロール信号ＤＬＣをデータラッチコントロー
ル信号ラインの１本目からｍ／ｎ本目に向かって与えて
ゆくか、反対にｍ／ｎ本目から１本目に向かって与えて
ゆくかが選ばれる。

【００９０】ラインラッチ回路２３ａは、ｎ個のＤラッ
チ回路２９ａと、ｎ個のインバータ６３とから構成され
る。またラインラッチ回路２３ｃは、（ｍ−２ｎ）個の
Ｄラッチ回路２９ｃから構成される。前記データラッチ
回路２２ｃのＤラッチ回路２８ａａ，２８ａｂのＱ端子
からの出力信号が、クロックドインバータ６１，６２を
介して、ラインラッチ回路２３ａのＤラッチ回路２９ａ
のＤ端子に与えられる。また、前記データラッチ回路２
２ｅのＤラッチ回路２８ｂのＱ端子からの出力信号が、
ラインライン回路２３ｃのＤラッチ回路２９ｃのＤ端子
に与えられる。ラインラッチ回路２３ａ，２３ｃのＤラ
ッチ回路２９ａ，２９ｃのＣＫ端子には、取込み信号Ｌ
ＰＳが与えられる。Ｄラッチ回路２９ａのＱ端子からの
出力信号は、インバータ６３を介してレベルシフタ２４
に与えられ、Ｄラッチ回路２９ｃのＱ端子からの出力信
号は直接レベルシフタ２４に与えられる。

【００９１】このように並列に配置されるデータラッチ
回路２２ｃ〜２２ｅのＤラッチ回路の両端のｎビット分
のＤラッチ回路を２段に構成し、クロックドインバータ
６１，６２で、いずれか一方が２段として機能するよう
に制御することによって、１つのセグメント側駆動回路
２で、２方向からの表示データＤＡの送出が可能とな
る。すなわち、電極Ｘ１からＸｉへの順番で送出する
か、反対に電極Ｘｉから電極Ｘ１への順番で送出するか
を、ユーザの希望に応じて簡単に実行することができ
る。この場合であっても、取込み信号ＬＰＳは、比較的
長い期間与えられ、表示データＤＡを確実にデータラッ
チ回路２２ｃ〜２２ｅに取込み、さらにラインラッチ回
路２３ａ〜２３ｃに取込むことができ、高速駆動が可能
で、優れた表示品位が得られる。

【００９２】図１８は、本発明のさらに他の実施例であ
り、図１７に示されるＤラッチ回路２８ａａ，２８ａｂ
に代わって、ＤＦＦ回路５０ａ，５０ｂを用いた場合
の、セグメント側駆動回路２のデータラッチ回路２２
ｃ，２２ｅおよびラインラッチ回路２３ａ，２３ｃを示
す回路図である。データラッチ回路２２ｅのＤラッチ回
路２８ｂのＣＫ端子に与えられるデータラッチコントロ
ール信号ＤＬＣがインバータ５１，５２を介して与えら
れる以外は、図１７に示されるのと同様にして構成され
る。

【００９３】このようにして構成した場合であっても、
前述したのと同様に、２方向からの表示データＤＡの送
出が可能で、表示データＤＡを確実にデータラッチ回路
２２ｃ〜２２ｅに取込み、さらにラインラッチ回路２３
ａ〜２３ｃに取込むことができ、高速駆動が可能で、優
れた表示品位が得られる。

【００９４】

【発明の効果】以上のように本発明によれば、データラ
ッチ回路に保持されたデータ信号をラインラッチ回路に
取込むための取込み信号は、水平同期信号とクロック信
号とに基づいて作成され、当該信号は比較的長い期間送
出される。このため、データラッチ回路に確実に１走査
電極分のデータ信号を保持してからラインラッチ回路に
取込むことができるので、データラッチ回路にデータ信
号を取込むためのラッチコントロール信号に遅延が生じ
た場合であっても、データ信号の取込み不良は生じな
い。このため、優れた表示品位が得られる高速駆動を実
現することができる。

【００９５】また、切換回路によって２つの第１ラッチ
回路部のうちのいずれか一方のみを２段のラッチ回路と
して機能させることによって、ユーザの希望する順番で
表示データをセグメント電極に与えることが可能とな
る。

【００９６】また、データラッチ回路およびラインラッ
チ回路を構成するラッチ回路をＤラッチ回路で実現する
ことによって、ＩＣチップを小形化でき、表示パネルの
周囲の部分を小形化することができる。また、ＩＣチッ
プの小形化に伴い、価格が低下し、製造コストを安価に
することができる。

【００９７】また、データラッチ回路をＤフリップフロ
ップ回路で実現し、ラインラッチ回路をＤラッチ回路で
実現することも可能である。この場合も、取込み信号は
比較的長い期間送出され、データラッチ回路に確実に１
走査電極分のデータ信号を保持してからラインラッチ回
路に取込むことができるので、データ信号の取込み不良
は生じない。このため、優れた表示品位が得られる高速
駆動を実現することができる。

【００９８】また、データラッチ回路の第１ラッチ回路
部を構成するラッチ回路をＤフリップフロップ回路で実
現し、第２ラッチ回路部を構成するラッチ回路をＤラッ
チ回路で実現することも可能である。また反対に第１ラ
ッチ回路部を構成するラッチ回路をＤラッチ回路で実現
し、第２ラッチ回路部を構成するラッチ回路をＤフリッ
プフロップ回路で実現することも可能である。Ｄラッチ
回路をより多く用いることによって、上述したような、
表示パネルの周囲の部分の小形化や、低コスト化を図る
ことができる。

【００９９】また、取込み信号はＤフリップフロップ回
路、ＮＯＲ回路、ＮＡＮＤ回路、および第１〜第４反転
回路から成る取込み信号出力回路で作成することができ
る。

【図面の簡単な説明】

【図１】本発明の一実施例である液晶表示装置１７の電
気的構成を示すブロック図である。

【図２】液晶パネル１に与えられる信号を示すタイミン
グチャートである。

【図３】セグメント側駆動回路２の構成を示すブロック
図である。

【図４】データラッチ回路２２ａ，２２ｂおよびライン
ラッチ回路２３の構成を示す回路図である。

【図５】Ｄラッチ回路２８ａａ，２８ａｂ，２８ｂの構
成を示す回路図である。

【図６】Ｄラッチ回路の動作を示すタイミングチャート
である。

【図７】ロジック回路２７の構成を示す回路図である。

【図８】ロジック回路２７の動作を示すタイミングチャ
ートである。

【図９】セグメント側駆動回路２のデータラッチコント
ロール回路２１、データラッチ回路２２ａ，２２ｂおよ
びラインラッチ回路２３の動作を示すタイミングチャー
トである。

【図１０】従来例である表示装置の表示データの出力動
作を示すタイミングチャートである。

【図１１】本実施例の液晶表示装置１７の表示データの
出力動作を示すタイミングチャートである。

【図１２】本発明の他の実施例である液晶表示装置のデ
ータラッチ回路２２ａ，２２ｂおよびラインラッチ回路
２３を示す回路図である。

【図１３】ＤＦＦ回路５０ａ，５０ｂの構成を示す回路
図である。

【図１４】ＤＦＦ回路の動作を示すタイミングチャート
である。

【図１５】液晶表示装置の表示データの出力動作を示す
タイミングチャートである。

【図１６】本発明のさらに他の実施例である液晶表示装
置のセグメント側駆動回路２の構成を示すブロック図で
ある。

【図１７】データラッチ回路２２ｃ，２２ｅおよびライ
ンラッチ回路２３ａ，２３ｃを示す回路図である。

【図１８】本発明のさらに他の実施例であり、図１７に
示されるＤラッチ回路２８ａａ，２８ａｂに代わってＤ
ＦＦ回路５０ａ，５０ｂを用いた場合の構成を示す回路
図である。

【図１９】従来例であるセグメント側駆動回路１０２を
有する液晶表示装置１１７の電気的構成を示すブロック
図である。

【図２０】液晶パネル１０１に与えられる信号を示すタ
イミングチャートである。

【図２１】セグメント側駆動回路１０２の構成を示すブ
ロック図である。

【図２２】データラッチ回路１２２、ラインラッチ回路
１２３の構成を示す回路図である。

【図２３】ＤＦＦ回路１２８，１２９の構成を示す回路
図である。

【図２４】クロックドインバータの動作を説明するため
の回路図である。

【図２５】セグメント側駆動回路１０２のデータラッチ
コントロール回路１２１、データラッチ回路１２２およ
びラインラッチ回路１２３の動作を示すタイミングチャ
ートである。

【符号の説明】

１液晶パネル２セグメント側駆動回路３コモン側駆動回路４電源回路５制御回路１７液晶表示装置２１データラッチコントロール回路２２ａ〜２２ｅデータラッチ回路２３，２３ａ〜２３ｃラインラッチ回路２４レベルシフタ回路２５液晶駆動出力回路２６ｎビットバスライン２７ロジック回路２８ａａ，２８ａｂ，２８ｂ，２９，２９ａ〜２９ｃ
Ｄラッチ回路３１，３３，５３，５５，５６，５８，６１，６２ク
ロックドインバータ３２，３４，４２，４４，４５，４７，５１，５２，５
４，５７，６３インバータ４１ＮＯＲ回路４３，５０ａ，５０ｂＤＦＦ回路４６ＮＡＮＤ回路

Claims

【特許請求の範囲】

【請求項１】互いに平行に配設される複数のセグメン
ト電極と、互いに平行に配設される複数の走査電極とが
直交するようにして配置され、電極の交差部分を絵素と
し、走査電極に順次的に与えられる選択信号によって選
択された走査電極上の絵素に、表示状態を決定するデー
タ信号をセグメント電極から与えて表示を行う表示パネ
ルと、信号の送出のタイミングの基準となるクロック信号、前
記データ信号、前記選択信号、１走査電極分のデータ信
号の送出が終了する毎に送出される水平同期信号、およ
び全走査電極分のデータ信号の送出が終了する毎に送出
される垂直同期信号を送出する信号出力回路と、１走査電極分のデータ信号を保持してセグメント電極に
与えるセグメント側駆動回路と、選択信号を走査電極に順次的に与えるコモン側駆動回路
とを含んで構成され、前記データ信号は、ｎ（ただし、
ｎは１以上の整数）本のセグメント電極に対してクロッ
ク信号の１周期の期間内に並列に送出され、当該並列信
号をｘ／ｎ（ただし、ｘはセグメント電極の総数であ
り、ｘがｎの整数倍でないときには小数点以下を切り上
げる。）回送出することによって、１走査電極分のデー
タ信号がセグメント電極に与えられる表示装置におい
て、前記セグメント側駆動回路は、ｎ本分のデータ信号が与えられる期間だけ論理レベルが
反転し、クロック信号の１周期分ずつ論理レベルの反転
タイミングがずれた第１〜第ｍ／ｎ（ただし、ｍはセグ
メント側駆動回路がデータ信号を与える１回分のセグメ
ント電極の数であり、ｎを整数倍した値である。）のラ
ッチコントロール信号を出力するデータラッチコントロ
ール回路と、前記ラッチコントロール信号に基づいてデータ信号を取
込むデータラッチ回路と、水平同期信号とクロック信号とに基づいて、水平同期信
号の送出が終了したときから、次の走査電極に対する１
回目のクロック信号の送出が終了したときまでの期間で
データの取り込みを行うための取込み信号を出力する取
込み信号出力回路と、前記取込み信号が出力されている期間にデータラッチ回
路に保持された１走査電極分のデータ信号を保持するラ
インラッチ回路と、ラインラッチ回路に保持された１走査電極分のデータ信
号を表示パネルのセグメント電極に出力するデータ出力
回路とを含み、前記データラッチ回路は、互いに並列にかつ１段目に配置されるｎ個のラッチ回路
と、互いに並列にかつ２段目に配置されるｎ個の他のラ
ッチ回路とをそれぞれ直列に接続して構成される第１ラ
ッチ回路部と、互いに並列に配置される（ｍ−ｎ）個のさらに他のラッ
チ回路を、第１ラッチ回路部のラッチ回路と並列に、ｎ
個１組のラッチ回路群として配置して構成される第２ラ
ッチ回路部とを有し、第１のラッチコントロール信号に基づいて、１走査電極
分のデータ信号のうちの１回目に送出されるデータ信号
を、第１ラッチ回路部の１段目のラッチ回路にそれぞれ
保持し、第２のラッチコントロール信号に基づいて、第１ラッチ
回路部の１段目のラッチ回路に保持されたデータ信号を
２段目のラッチ回路にそれぞれ保持するとともに、２回
目に送出されるデータ信号を第２ラッチ回路部のラッチ
回路群にそれぞれ保持し、第３〜第ｍ／ｎのラッチコントロール信号に基づいて、
１走査電極分の残りのデータ信号を、順次的に第２ラッ
チ回路部のラッチ回路群にそれぞれ保持することを特徴
とする表示装置。
【請求項２】互いに平行に配設される複数のセグメン
ト電極と、互いに平行に配設される複数の走査電極とが
直交するようにして配置され、電極の交差部分を絵素と
し、走査電極に順次的に与えられる選択信号によって選
択された走査電極上の絵素に、表示状態を決定するデー
タ信号をセグメント電極から与えて表示を行う表示パネ
ルと、信号の送出のタイミングの基準となるクロック信号、前
記データ信号、前記選択信号、１走査電極分のデータ信
号の送出が終了する毎に送出される水平同期信号、およ
び全走査電極分のデータ信号の送出が終了する毎に送出
される垂直同期信号を送出する信号出力回路と、１走査電極分のデータ信号を保持してセグメント電極に
与えるセグメント側駆動回路と、選択信号を走査電極に順次的に与えるコモン側駆動回路
とを含んで構成され、前記データ信号は、ｎ（ただし、
ｎは１以上の整数）本のセグメント電極に対してクロッ
ク信号の１周期の期間内に並列に送出され、当該並列信
号をｘ／ｎ（ただし、ｘはセグメント電極の総数であ
り、ｘがｎの整数倍でないときは小数点以下を切り上げ
る。）回送出することによって、１走査電極分のデータ
信号がセグメント電極に与えられる表示装置において、前記セグメント側駆動回路は、ｎ本分のデータ信号が与えられる期間だけ論理レベルが
反転し、クロック信号の１周期分ずつ論理レベルの反転
タイミングがずれた第１〜第ｍ／ｎ（ただし、ｍはセグ
メント側駆動回路がデータ信号を与える１回分のセグメ
ント電極の数であり、ｎを整数倍した値である。）のラ
ッチコントロール信号を出力するデータラッチコントロ
ール回路と、前記ラッチコントロール信号に基づいてデータ信号を取
込むデータラッチ回路と、水平同期信号とクロック信号とに基づいて、水平同期信
号の送出が終了したときから、次の走査電極に対する１
回目のクロック信号の送出が終了したときまでの期間で
データの取り込みを行うための取込み信号を出力する取
込み信号出力回路と、前記取込み信号が出力されている期間に、データラッチ
回路に保持された１走査電極分のデータ信号を保持する
ラインラッチ回路と、ラインラッチ回路に保持された１走査電極分のデータ信
号を表示パネルのセグメント電極に出力するデータ出力
回路とを含み、前記データラッチ回路は、互いに並列にかつ１段目に配置されるｎ個のラッチ回路
と、互いに並列にかつ２段目に配置されるｎ個の他のラ
ッチ回路とをそれぞれ直列に接続して構成される２つの
第１ラッチ回路部と、２つの第１ラッチ回路部の間で互いに並列に配置される
（ｍ−２ｎ）個のさらに他のラッチ回路を、第１ラッチ
回路部のラッチ回路と並列に、ｎ個１組のラッチ回路群
として配置して構成される第２ラッチ回路部と、与えられるデータ信号の順番に応じて、２つの第１ラッ
チ回路部のうちのいずれか一方の第１ラッチ回路部の１
段目のラッチ回路の出力を無効とし、２段目のラッチ回
路の出力を有効とし、他方の第１ラッチ回路部の１段目
のラッチ回路の出力を有効とし、２段目のラッチ回路の
出力を無効とするか、または一方の第１ラッチ回路部の
１段目のラッチ回路の出力を有効とし、２段目のラッチ
回路の出力を無効とし、他方の第１ラッチ回路部の１段
目のラッチ回路の出力を無効とし、２段目のラッチ回路
の出力を有効とするかを切換える切換回路とを有し、第１のラッチコントロール信号に基づいて、１走査電極
分のデータ信号のうちの１回目に送出されるデータ信号
を、１段目のラッチ回路の出力が無効とされた一方の第
１ラッチ回路部の１段目のラッチ回路にそれぞれ保持
し、第２のラッチコントロール信号に基づいて、前記一方の
第１ラッチ回路部の１段目のラッチ回路に保持されたデ
ータ信号を２段目のラッチ回路にそれぞれ保持するとと
もに、２回目に送出されるデータ信号を第２ラッチ回路
部のラッチ回路群にそれぞれ保持し、第３〜第（ｍ／ｎ）−１のラッチコントロール信号に基
づいて、第２ラッチ回路部のラッチ回路群に、第ｍ／ｎ
のラッチコントロール信号に基づいて、１段目のラッチ
回路の出力が有効とされた他方の第１ラッチ回路部の１
段目のラッチ回路に、１走査電極分の残りのデータ信号
を順次的にそれぞれ保持することを特徴とする表示装
置。
【請求項３】前記データラッチ回路およびラインラッ
チ回路を構成するラッチ回路が、Ｄラッチ回路であるこ
とを特徴とする請求項１または２記載の表示装置。
【請求項４】前記データラッチ回路を構成するラッチ
回路が、Ｄフリップフロップ回路であり、ラインラッチ
回路を構成するラッチ回路が、Ｄラッチ回路であること
を特徴とする請求項１または２記載の表示装置。
【請求項５】前記データラッチ回路の第１ラッチ回路
部を構成するラッチ回路がＤフリップフロップ回路であ
り、第２ラッチ回路部を構成するラッチ回路がＤラッチ
回路であることを特徴とする請求項１または２記載の表
示装置。
【請求項６】前記データラッチ回路の第１ラッチ回路
部を構成するラッチ回路がＤラッチ回路であり、第２ラ
ッチ回路部を構成するラッチ回路がＤフリップフロップ
回路であることを特徴とする請求項１または２記載の表
示装置。
【請求項７】前記取込み信号出力回路は、データ入力端子Ｄに所定の電源電圧が与えられ、リセッ
ト端子Ｒに水平同期信号が与えられ、クロックＣＫ端子
への入力信号に基づいて、データ入力端子Ｄへの入力信
号と同じレベルの出力信号を出力端子Ｑから出力し、デ
ータ入力端子Ｄへの入力信号のレベルが変わらない限り
出力端子Ｑからの出力信号はデータ入力端子Ｄへの入力
信号のレベルを保持し、リセット端子Ｒへの入力信号に
基づいて出力端子Ｑからの出力信号をリセットするＤフ
リップフロップ回路と、前記Ｄフリップフロップ回路の出力端子Ｑからの出力信
号が一方端子に与えられ、クロック信号が他方端子に与
えられるＮＯＲ回路と、前記ＮＯＲ回路からの出力信号を反転し、前記Ｄフリッ
プフロップ回路のクロック端子ＣＫに与える第１反転回
路と、前記Ｄフリップフロップ回路の出力端子Ｑからの出力信
号を反転する第２反転回路と、前記水平同期信号を反転する第３反転回路と、前記第２反転回路からの出力信号が一方端子に与えら
れ、第３反転回路からの出力信号が他方端子に与えられ
るＮＡＮＤ回路と、前記ＮＡＮＤ回路からの出力信号を反転する第４反転回
路とから構成され、前記ＮＡＮＤ回路からの出力信号が取込み信号となるこ
とを特徴とする請求項１または２記載の表示装置。