KR100968564B1

KR100968564B1 - 신호 처리 장치 및 방법

Info

Publication number: KR100968564B1
Application number: KR1020030047759A
Authority: KR
Inventors: 권수현
Original assignee: 삼성전자주식회사
Priority date: 2003-07-14
Filing date: 2003-07-14
Publication date: 2010-07-08
Also published as: JP2005039829A; TW200518021A; KR20050008880A; US20050030275A1

Abstract

본 발명은 메인 클록을 변조하는 신호 처리 장치에 관한 것으로서, 이 신호 처리 장치는 메인 클록을 제1 지연 시간만큼 지연시킨 제1 지연 클록 그리고 메인 클록을 제2 지연 시간만큼 지연시킨 제2 지연 클록을 생성하는 지연 수단을 포함하는 클록 생성부, 제1 지연 클록을 받아 입력 신호를 처리하는 제1 처리 블록, 그리고 제2 지연 클록을 받아 입력 신호를 처리하는 제2 처리 블록을 포함한다. 이와 같이, 메인 클록을 지연 수단에 의하여 시간적으로 분리한 복수의 지연 클록을 신호 처리 장치의 각 처리 블록에 입력하여 전력 소비를 시간적으로 분산시킴으로써 전력 피크값을 낮춰서 EMI를 저감할 수 있다.

액정 표시 장치, EMI, 메인 클록, 지연 클록, 합성 클록, 처리 블록

Description

신호 처리 장치 및 방법 {APPARATUS AND METHOD FOR PROCESSING SIGNALS}

도 1은 본 발명의 한 실시예에 따른 액정 표시 장치의 블록도이다.

도 2는 본 발명의 한 실시예에 따른 액정 표시 장치의 한 화소에 대한 등가 회로도이다.

도 3은 본 발명의 다른 실시예에 따른 신호 처리 장치의 블록도이다.

도 4는 본 발명의 다른 실시예에 따른 신호 처리 장치에서의 클록 신호 및 제1 처리 블록의 출력 신호의 파형도이다.

도 5a는 단일 클록이 입력된 경우 시간축에 대한 신호 처리 장치의 전력 소비를 나타낸 파형도이다.

도 5b는 본 발명의 한 실시예에 따른 복수의 지연 클록이 입력된 경우 시간축에 대한 신호 처리 장치의 전력 소비를 나타낸 파형도이다.

도 6은 본 발명의 다른 실시예에 따른 신호 처리 장치의 블록도이다.

도 7은 본 발명의 다른 실시예에 따른 신호 처리 장치에서의 클록 신호의 파형도이다.

도 8a는 메인 클록이 변조되지 않고 처리 블록에 입력된 경우 주파수축에 대한 신호 처리 장치의 전력 소비를 나타낸 파형도이다.

도 8b 내지 8e는 본 발명의 다른 실시예에 따른 합성 클록이 처리 블록에 입 력된 경우 주파수축에 대한 신호 처리 장치의 전력 소비를 나타낸 파형도이다.

본 발명은 신호 처리 장치 및 방법에 관한 것으로서, 특히 클록 변조에 의하여 EMI가 감소된 신호 처리 장치 및 EMI를 저감하는 신호 처리 방법에 관한 것이고, 동 신호 처리 장치를 포함하는 액정 표시 장치에 관한 것이다.

많은 전자 장치들은 동기화를 위해 클록 신호를 요구하는 마이크로프로세서 또는 디지털 회로들을 사용한다. 예컨대 클록 신호는 마이크로프로세서나 디지털 회로에서 이벤트들의 정확한 타이밍을 제공한다. 클록 신호를 사용하는 마이크로프로세서나 디지털 회로들은 EMI를 발생시키고 방사하기 쉬운데 특히 시스템이 고속화될수록 더욱 그러하다.

EMI는 전자파의 일종으로 도선에 고주파 전류가 흐를 때 도선 주위에 전기장과 자기장이 혼재하여 공기 중으로 전파되는 전자 간섭 현상이다. EMI는 전자 장치의 오동작을 일으키거나 인체에 해롭게 작용하는 등 자계 환경을 악화시키므로 이에 대한 규제가 강화되고 있으며 각 제조사에서도 규제에 대응하기 위한 노력들을 계속하고 있다.

EMI는 필터링, 차폐, 잡음 커플링 경로의 분리 등에 의하여 일반적으로 저감될 수 있다. EMI 저감을 위하여 필터나 바이패스 콘덴서 등의 대책 부품이 사용되거나 인쇄 회로 기판의 신호선의 세심한 경로 설정이 요구되는데, 이에 따라 원가 상승의 문제가 발생하고 많은 공학적 노력이 요구된다.

한편, 통상 액정 표시 장치(liquid crystal display, LCD)는 두 표시판과 그 사이에 들어 있는 유전율 이방성(dielectric anisotropy)을 갖는 액정층을 포함한다. 액정층에 전계를 인가하고, 이 전계의 세기를 조절하여 액정층을 통과하는 빛의 투과율을 조절함으로써 원하는 화상을 얻는다. 이러한 액정 표시 장치는 휴대가 간편한 평판 표시 장치(flat panel display, FPD) 중에서 대표적인 것으로서, 이 중에서도 박막 트랜지스터(thin film transistor, TFT)를 스위칭 소자로 이용한 TFT-LCD가 주로 이용되고 있다.

이러한 액정 표시 장치도 클록을 사용하는 다수의 디지털 회로를 포함하고 이들을 통하여 많은 양의 데이터를 처리하므로 많은 양의 EMI가 발생하기 쉽다. 특히 해상도가 높아질수록 동작 주파수가 증가하여 EMI 방출량이 증가한다.

액정 표시 장치의 EMI 저감 대책 중 대표적인 몇 가지를 살펴보면 다음과 같다.

하나는 EMI 필터를 사용하여 EMI를 저감하는 것으로, 이것은 사용 주파수에 맞는 EMI 저감용 필터를 클록 등 고주파가 흐르는 도선에 삽입함으로써 EMI를 저감하는 것이다.

다른 하나는 인쇄 회로 기판의 설계 시 다층 인쇄 회로 기판을 사용하여 그라운드 처리를 최적화함으로써 EMI 방출량을 최소화하는 것이다.

또 다른 하나는 주파수 저감 방식으로, 이것은 EMI 방출량이 사용 주파수에 비례한다는 것에 착안하여 드라이버 구동 시 분할 구동 방법을 통하여 클록이나 데 이터의 주파수를 줄이는 것이다.

또 다른 하나는 LVDS 인터페이스 방식으로, LVDS(low voltage differential signaling)란 통신에서 사용하는 코딩 기법을 이용하여 신호를 압축/전송함으로써 신호선의 개수를 줄이고 디지털 신호의 전압 크기를 1V 이하로 낮추어 전송함으로써 EMI의 방출량을 억제하는 것이다.

EMI를 저감하는 방법으로 클록 주파수를 변조하는 방법이 제안되어 있다. 통상 EMI 방출 스펙트럼 성분은 클록 회로의 기본 주파수의 고조파들에서 피크 진폭을 갖기 때문에 특정 주파수에서 큰 에너지 즉 전력을 갖는 기준 신호의 주파수를, 소정의 대역폭을 가지며 이 대역폭 내의 주파수에서 에너지가 기준 신호에 비하여 상대적으로 적은 주파수 신호로 변조하는 것이다. 예를 들면, 기준 신호의 주파수가 1MHz인 경우, 소정의 반복되는 하나의 시간 사이클동안 0.99MHz 및 1.01MHz 사이의 신호로 변조시키는 것이다. 클록 신호의 변조를 위하여 출력 신호의 주파수를 시스템이 허용하는 최대 주파수 및 최소 주파수 범위 사이의 주파수 신호로 소정의 시간 간격으로 반복하여 변조하는 VCO나 PLL 회로가 요구된다.

본 발명이 이루고자 하는 기술적 과제는 VCO나 PLL 회로를 사용하지 않고, 클록 변조에 의하여 EMI가 감소된 신호 처리 장치 및 EMI를 저감하는 신호 처리 방법을 제공하고, 동 신호 처리 장치를 포함하는 액정 표시 장치를 제공하는 것이다.

이러한 기술적 과제를 이루기 위한 본 발명의 한 실시예에 따른 메인 클록을 변조하는 신호 처리 장치는, 상기 메인 클록을 제1 지연 시간만큼 지연시킨 제1 지연 클록, 그리고 상기 메인 클록을 제2 지연 시간만큼 지연시킨 제2 지연 클록을 생성하는 지연 수단을 포함하는 클록 생성부, 상기 제1 지연 클록을 받아 입력 신호를 처리하는 제1 처리 블록, 그리고 상기 제2 지연 클록을 받아 입력 신호를 처리하는 제2 처리 블록을 포함한다.

상기 제1 처리 블록의 제1 출력 신호가 상기 제2 처리 블록에 입력되고, 상기 제1 출력 신호가 타이밍 여유를 가지고 상기 제2 처리 블록에서 상기 제2 지연 클록에 동기되어 처리되도록 상기 제1 지연 시간이 상기 제2 지연 시간보다 큰 것이 바람직하다.

상기 지연 수단은 복수의 트랜지스터를 포함하는 지연 회로일 수 있다.

상기 제2 처리 블록의 제2 출력 신호가 상기 신호 처리 장치의 출력 신호이고, 상기 제2 지연 시간은 0일 수 있다.

본 발명의 다른 실시예에 따른 표시 장치는 상기 신호 처리 장치를 포함한다.

본 발명의 다른 실시예에 따른 메인 클록을 변조하는 신호 처리 장치에서의 신호 처리 방법은 상기 메인 클록을 제1 지연 시간만큼 지연시킨 제1 지연 클록을 생성하는 단계, 상기 제1 지연 클록을 받아 입력 신호를 처리하여 제1 출력 신호를 생성하는 단계, 상기 메인 클록을 제2 지연 시간만큼 지연시킨 제2 지연 클록을 생성하는 단계, 그리고 상기 제2 지연 클록을 받아 입력 신호를 처리하여 제2 출력 신호를 생성하는 단계를 포함한다.

상기 제2 출력 신호를 생성하는 단계의 입력 신호는 상기 제1 출력 신호이고, 상기 제1 출력 신호가 타이밍 여유를 가지고 상기 제2 지연 클록으로 동기되어 처리되도록 상기 제1 지연 시간이 상기 제2 지연 시간보다 큰 것이 바람직하다.

상기 신호 처리 장치가 복수의 트랜지스터를 포함하는 지연 회로를 구비할 수 있다.

상기 제2 출력 신호가 상기 신호 처리 장치의 출력 신호이고, 상기 제2 지연 시간은 0일 수 있다.

본 발명의 다른 실시예에 따른 메인 클록을 변조하는 신호 처리 장치는, 상기 메인 클록을 제1 지연 시간만큼 지연시킨 제1 지연 클록을 생성하는 지연 수단을 포함하고 상기 메인 클록과 상기 제1 지연 클록에 기초하여 복수의 주파수 성분을 포함하는 합성 클록을 생성하는 클록 생성부, 그리고 상기 합성 클록을 받아 입력 신호를 처리하는 처리 블록을 포함하며, 상기 합성 클록은 두 클록 중 첫째 클록이 상기 메인 클록과 상기 제1 지연 클록 중 어느 하나의 상승 에지에 동기하고, 둘째 클록이 다른 하나의 상승 에지에 동기한다.

상기 합성 클록은 상기 두 클록 다음의 셋째 클록이 상기 첫째 클록의 상승 에지에 동기하고, 상기 셋째 클록의 주기는 상기 메인 클록의 주기와 실질적으로 동일할 수 있다.

상기 지연 수단은 상기 메인 클록을 제2 지연 시간만큼 지연시킨 제2 지연 클록을 생성하고, 상기 클록 생성부는 상기 제2 지연 클록에 더 기초하여 상기 합성 클록을 생성하며, 상기 합성 클록은 또 다른 두 클록 중 첫째 클록이 상기 메인 클록과 상기 제2 지연 클록 중 어느 하나의 상승 에지에 동기하고 둘째 클록이 다른 하나의 상승 에지에 동기할 수 있다.

상기 제1 지연 시간의 최대값은 상기 합성 클록이 상기 신호 처리 장치가 허용하는 클록이 되는 범위에서 결정되는 것이 바람직하다.

상기 제1 지연 시간 및 상기 제2 지연 시간의 최대값은 상기 합성 클록이 상기 신호 처리 장치가 허용하는 클록이 되는 범위에서 결정되는 것이 바람직하다.

본 발명의 다른 실시예에 따른 메인 클록을 변조하는 신호 처리 장치에서의 신호 처리 방법은, 상기 메인 클록을 제1 지연 시간만큼 지연시킨 제1 지연 클록을 생성하는 단계, 상기 메인 클록과 상기 제1 지연 클록에 기초하여 복수의 주파수 성분을 포함하는 합성 클록을 생성하는 단계, 그리고 상기 합성 클록에 기초하여 입력 신호를 처리하는 단계를 포함하며, 상기 합성 클록은 두 클록 중 첫째 클록이 상기 메인 클록과 상기 제1 지연 클록 중 어느 하나의 상승 에지에 동기하고 둘째 클록이 다른 하나의 상승 에지에 동기한다.

상기 메인 클록을 제2 지연 시간만큼 지연시킨 제2 지연 클록을 생성하는 단 계를 더 포함하고, 상기 합성 클록은 상기 제2 지연 클록에 더 기초하여 생성되며, 또 다른 두 클록 중 첫째 클록이 상기 메인 클록과 상기 제2 지연 클록 중 어느 하나의 상승 에지에 동기하고 둘째 클록이 다른 하나의 상승 에지에 동기할 수 있다.

첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다.

도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다. 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우뿐 아니라 그 중간에 또다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다.

이제 본 발명의 실시예에 따른 신호 처리 장치 및 방법이 적용되는 액정 표시 장치에 대하여 도면을 참고로 하여 상세하게 설명한다.

도 1은 본 발명의 한 실시예에 따른 액정 표시 장치의 블록도이고, 도 2는 본 발명의 한 실시예에 따른 액정 표시 장치의 한 화소에 대한 등가 회로도이다.

도 1에 도시한 바와 같이, 본 발명의 한 실시예에 따른 액정 표시 장치는 액정 표시판 조립체(liquid crystal panel assembly)(300) 및 이에 연결된 게이트 구동부(400), 데이터 구동부(500), 데이터 구동부(500)에 연결된 계조 전압 생성부(800) 그리고 이들을 제어하는 신호 제어부(600)를 포함한다.

액정 표시판 조립체(300)는 등가 회로로 볼 때 복수의 표시 신호선(G₁-G_n, D₁-D_m)과 이에 연결되어 있으며 대략 행렬의 형태로 배열된 복수의 화소(pixel)를 포함한다.

표시 신호선(G₁-G_n, D₁-D_m)은 게이트 신호("주사 신호"라고도 함)를 전달하는 복수의 게이트선(G₁-G_n)과 데이터 신호를 전달하는 데이터 신호선 또는 데이터선(D₁-D_m)을 포함한다. 게이트선(G₁-G_n)은 대략 행 방향으로 뻗어 있으며 서로가 거의 평행하고 데이터선(D₁-D_m)은 대략 열 방향으로 뻗어 있으며 서로가 거의 평행하다.

각 화소는 표시 신호선(G₁-G_n, D₁-D_m)에 연결된 스위칭 소자(Q)와 이에 연결된 액정 축전기(liquid crystal capacitor)(C_LC) 및 유지 축전기(storage capacitor)(C_ST)를 포함한다. 유지 축전기(C_ST)는 필요에 따라 생략할 수 있다.

스위칭 소자(Q)는 하부 표시판(100)에 구비되어 있으며, 삼단자 소자로서 그 제어 단자 및 입력 단자는 각각 게이트선(G₁-G_n) 및 데이터선(D₁-D _m)에 연결되어 있으며, 출력 단자는 액정 축전기(C_LC) 및 유지 축전기(C_ST)에 연결되어 있다.

액정 축전기(C_LC)는 하부 표시판(100)의 화소 전극(190)과 상부 표시판(200)의 공통 전극(270)을 두 단자로 하며 두 전극(190, 270) 사이의 액정층(3)은 유전체로서 기능한다. 화소 전극(190)은 스위칭 소자(Q)에 연결되며 공통 전극(270)은 상부 표시판(200)의 전면에 형성되어 있고 공통 전압(V_com)을 인가받는다. 도 2에서와는 달리 공통 전극(270)이 하부 표시판(100)에 구비되는 경우도 있으며 이때에는 두 전극(190, 270)이 모두 선형 또는 막대형으로 만들어진다.

유지 축전기(C_ST)는 하부 표시판(100)에 구비된 별개의 신호선(도시하지 않음)과 화소 전극(190)이 중첩되어 이루어지며 이 별개의 신호선에는 공통 전압(V_com) 따위의 정해진 전압이 인가된다. 그러나 유지 축전기(C_ST)는 화소 전극(190)이 절연체를 매개로 바로 위의 전단 게이트선과 중첩되어 이루어질 수 있다.

한편, 색 표시를 구현하기 위해서는 각 화소가 색상을 표시할 수 있도록 하여야 하는데, 이는 화소 전극(190)에 대응하는 영역에 적색, 녹색, 또는 청색의 색 필터(230)를 구비함으로써 가능하다. 도 2에서 색 필터(230)는 상부 표시판(200)의 해당 영역에 형성되어 있지만 이와는 달리 하부 표시판(100)의 화소 전극(190) 위 또는 아래에 형성할 수도 있다.

액정 표시판 조립체(300)의 두 표시판(100, 200) 중 적어도 하나의 바깥 면에는 빛을 편광시키는 편광자(도시하지 않음)가 부착되어 있다.

계조 전압 생성부(800)는 화소의 투과율과 관련된 두 벌의 복수 계조 전압을 생성한다. 두 벌 중 한 벌은 공통 전압(V_com)에 대하여 양의 값을 가지고 다른 한 벌은 음의 값을 가진다.

게이트 구동부(400)는 액정 표시판 조립체(300)의 게이트선(G₁-G_n)에 연결되어 외부로부터의 게이트 온 전압(V_on)과 게이트 오프 전압(V_off)의 조합으로 이루어진 게이트 신호를 게이트선(G₁-G_n)에 인가하며 통상 복수의 집적 회로로 이루어진다.

데이터 구동부(500)는 액정 표시판 조립체(300)의 데이터선(D₁-Dm)에 연결되어 계조 전압 생성부(800)로부터의 계조 전압을 선택하여 데이터 신호로서 화소에 인가하며 통상 복수의 집적 회로로 이루어진다.

복수의 게이트 구동 집적 회로 또는 데이터 구동 집적 회로는 TCP(tape carrier package)(도시하지 않음)에 실장하여 TCP를 액정 표시판 조립체(300)에 부착할 수도 있고, TCP를 사용하지 않고 유리 기판 위에 이들 집적 회로를 직접 부착할 수도 있으며(chip on glass, COG 실장 방식), 이들 집적 회로와 같은 기능을 수행하는 회로를 액정 표시판 조립체(300)에 직접 실장할 수도 있다.

신호 제어부(600)는 게이트 구동부(400) 및 데이터 구동부(500) 등의 동작을 제어하는 제어 신호를 생성하여, 각 해당하는 제어 신호를 게이트 구동부(400) 및 데이터 구동부(500)에 제공한다.

그러면 이러한 액정 표시 장치의 표시 동작에 대하여 좀더 상세하게 설명한다.

신호 제어부(600)는 외부의 그래픽 제어기(도시하지 않음)로부터 RGB 영상 신호(R, G, B) 및 이의 표시를 제어하는 입력 제어 신호, 예를 들면 수직 동기 신호(V_sync)와 수평 동기 신호(H_sync), 메인 클록(MCLK), 데이터 인에이블 신호(DE) 등을 제공받는다. 신호 제어부(600)는 입력 영상 신호(R, G, B)와 입력 제어 신호를 기초로 영상 신호(R, G, B)를 액정 표시판 조립체(300)의 동작 조건에 맞게 적절히 처리하고 게이트 제어 신호(CONT1) 및 데이터 제어 신호(CONT2) 등을 생성한 후, 게이트 제어 신호(CONT1)를 게이트 구동부(400)로 내보내고 데이터 제어 신호(CONT2)와 처리한 영상 신호(R', G', B')는 데이터 구동부(500)로 내보낸다.

게이트 제어 신호(CONT1)는 게이트 온 펄스(게이트 신호의 하이 구간)의 출력 시작을 지시하는 수직 동기 시작 신호(STV), 게이트 온 펄스의 출력 시기를 제어하는 게이트 클록 신호(CPV) 및 게이트 온 펄스의 폭을 한정하는 출력 인에이블 신호(OE) 등을 포함한다.

데이터 제어 신호(CONT2)는 영상 데이터(R', G', B')의 입력 시작을 지시하는 수평 동기 시작 신호(STH)와 데이터선(D₁-D_m)에 해당 데이터 전압을 인가하라는 로드 신호(LOAD), 공통 전압(V_com)에 대한 데이터 전압의 극성(이하 "공통 전압에 대한 데이터 전압의 극성"을 줄여 "데이터 전압의 극성"이라 함)을 반전시키는 반전 신호(RVS) 및 데이터 클록 신호(HCLK) 등을 포함한다.

데이터 구동부(500)는 신호 제어부(600)로부터의 데이터 제어 신호(CONT2)에 따라 한 행의 화소에 대응하는 영상 데이터(R', G', B')를 차례로 입력받고, 계조 전압 생성부(800)로부터의 계조 전압 중 각 영상 데이터(R', G', B')에 대응하는 계조 전압을 선택함으로써, 영상 데이터(R', G', B')를 해당 데이터 전압으로 변환한다.

게이트 구동부(400)는 신호 제어부(600)로부터의 게이트 제어 신호(CONT1)에 따라 게이트 온 전압(V_on)을 게이트선(G₁-G_n)에 인가하여 이 게이트선(G ₁-G_n)에 연결된 스위칭 소자(Q)를 턴온시킨다.

하나의 게이트선(G₁-G_n)에 게이트 온 전압(V_on)이 인가되어 이에 연결된 한 행의 스위칭 소자(Q)가 턴 온되어 있는 동안[이 기간을 "1H" 또는 "1 수평 주기(horizontal period)"이라고 하며 수평 동기 신호(H_sync), 데이터 인에이블 신호(DE), 게이트 클록(CPV)의 한 주기와 동일함], 데이터 구동부(500)는 각 데이터 전압을 해당 데이터선(D₁-D_m)에 공급한다. 데이터선(D₁-D_m)에 공급된 데이터 전압은 턴온된 스위칭 소자(Q)를 통해 해당 화소에 인가된다.

이러한 방식으로, 한 프레임(frame) 동안 모든 게이트선(G₁-G_n)에 대하여 차 례로 게이트 온 전압(V_on)을 인가하여 모든 화소에 데이터 전압을 인가한다. 한 프레임이 끝나면 다음 프레임이 시작되고 각 화소에 인가되는 데이터 전압의 극성이 이전 프레임에서의 극성과 반대가 되도록 데이터 구동부(500)에 인가되는 반전 신호(RVS)의 상태가 제어된다("프레임 반전"). 이때, 한 프레임 내에서도 반전 신호(RVS)의 특성에 따라 한 데이터선을 통하여 흐르는 데이터 전압의 극성이 바뀌거나("라인 반전"), 한 화소행에 인가되는 데이터 전압의 극성도 서로 다를 수 있다("도트 반전").

그러면 이러한 액정 표시 장치에 적용되는 본 발명의 한 실시예에 따른 신호 처리 장치에 대하여 상세하게 설명한다.

첫 번째로, 클록을 시간적으로 분리하여 신호 처리 장치의 전력 소비를 시간적으로 분산시킴으로써 EMI가 저감되는 신호 처리 장치에 대하여 설명한다.

도 3은 본 발명의 다른 실시예에 따른 신호 처리 장치(40)의 블록도이다.

본 실시예의 신호 처리 장치(40)는 클록을 사용하는 N개의 처리 블록 및 클록 생성부(50)를 포함한다. 여기서 신호 처리 장치(40)는 위에서 설명한 액정 표시 장치의 신호 제어부(600)에 대응할 수 있고, N개의 처리 블록은 신호 제어부(600) 내의 각 처리 블록에 대응할 수 있다.

본 실시예에서 N을 4로 하여 설명하지만, 물론 N은 4보다 작을 수도 있고 4보다 클 수도 있다.

제1 처리 블록(41)은 외부로부터의 신호를 입력받아 처리한 후 제1 출력 신 호(OS1)를 출력하고, 제2 처리 블록(42)은 제1 출력 신호(OS1)를 입력받아 처리한 후 제2 출력 신호(OS2)를 출력하며, 제3 처리 블록(43)은 제2 출력 신호(OS2)를 입력받아 처리한 후 제3 출력 신호(OS3)를 출력하고, 제4 처리 블록(44)은 제3 출력 신호(OS3)를 입력받아 처리한 후 제4 출력 신호(OS4)를 출력한다. 제4 출력 신호(OS4)는 본 실시예의 신호 처리 장치(40)의 출력 신호이다. 도 4에서는 각 처리 블록을 연속 접속(cascade connection)하였지만 이에 한정되지 않으며, 처리 블록 각각이 외부로부터 입력 신호를 받아들여 처리한 후 다른 처리 블록 또는 외부로 출력 신호를 내보낼 수 있다.

클록 생성부(50)는 메인 클록(MCLK)을 입력받아 본 실시예의 신호 처리 장치(40) 내의 처리 블록의 수효와 동일한 4개의 지연 클록(D1_CLK, D2_CLK, D3_CLK, D4_CLK)을 생성한다.

클록 생성부(50)는 지연 클록을 생성하는 지연 수단을 포함한다. 지연 수단은 복수의 트랜지스터를 포함하는 지연 회로일 수 있다. 이러한 지연 회로는 트랜지스터에 입력되는 신호가 트랜지스터를 통과하면서 발생하는 시간 지연을 이용한 것으로 복수의 트랜지스터를 연결하여 필요한 시간만큼 지연된 신호를 얻을 수 있다.

도 4는 본 발명의 다른 실시예에 따른 신호 처리 장치(40)에서의 클록 신호 및 제1 처리 블록의 출력 신호의 파형도이다.

도 4에 도시한 것처럼, 제1 지연 클록(D1_CLK)은 메인 클록(MCLK)으로부터 제1 지연 시간(Td1)만큼, 제2 지연 클록(D2_CLK)은 제2 지연 시간(Td2)만큼, 제3 지연 클록(D3_CLK)은 제3 지연 시간(Td3)만큼, 제4 지연 클록(D4_CLK)은 제4 지연 시간(Td4)만큼 각각 지연시킨 클록이다.

클록 생성부(50)는 제1 지연 클록(D1_CLK)을 제1 처리 블록(41)에 입력하고, 제2 지연 클록(D2_CLK)을 제2 처리 블록(42)에 입력하며, 제3 지연 클록(D3_CLK)을 제3 처리 블록(43)에 입력하고, 제4 지연 클록(D4_CLK)을 제4 처리 블록(44)에 입력한다.

각 처리 블록은 입력된 해당 지연 클록에 동기되어 처리 동작을 수행한다.

각 지연 시간은 다음 [수학식 1]을 충족하도록 설정하는 것이 바람직하다.

Td4＜Td3＜Td2＜Td1

이렇게 지연 시간을 설정하면 지연 시간이 가장 큰 지연 클록이 처음 처리 블록에, 지연 시간이 가장 작은 지연 클록이 마지막 처리 블록에 입력된다. 즉 가장 큰 시간 지연을 갖는 제1 지연 클록(D1_CLK)이 신호 처리 장치(40)에서 가장 먼저 처리되는 제1 처리 블록(41)에 입력되고, 가장 작은 시간 지연을 갖는 제4 지연 클록(D4_CLK)이 제4 처리 블록(44)에 입력된다. 또한, 도 4에 나타낸 것처럼, 각 처리 블록이 정상적으로 동작하기 위해서 입력 신호의 셋업 시간(setup time)과 홀드 시간(hold time)의 규격에 맞도록 각 지연 시간을 설정한다. 셋업 시간은 클록 신호가 들어오기 전부터 입력 데이터가 안정된 상태로 유지되어야 하는 최소한의 시간이고, 홀드 시간은 각 처리 블록이 출력값을 얻기 위해 입력이 클록 펄스의 전이 직후에 계속 유지되어야 하는 최소 시간이다. 이렇게 하면 제1 지연 클록(D1_CLK)에 동기되어 처리된 제1 처리 블록(41)의 제1 출력 신호(OS1)가 제2 처리 블록(42)에 입력된 후 제2 지연 클록(D2_CLK)에 동기되어 처리될 수 있게 충분한 타이밍 여유를 갖게 된다.

한편, 각 지연 시간은 각 지연 클록의 상승 에지의 간격이 동일하도록 설정될 수 있지만, 각 지연 클록으로 동기되는 각 처리 블록의 전력 소모량에 따라 적절하게 개별적으로 설정될 수도 있다. 즉, 전력 소모가 큰 처리 블록에 입력되는 지연 클록은 전후의 다른 지연 클록과의 클록 간격이 넓도록 지연 시간을 설정할 수 있다. 그러면 전력 소모가 큰 처리 블록의 최대 전력값을 낮출 수 있고 이에 따라 EMI 저감 효과는 더욱 커진다.

마지막 지연 클록의 지연 시간―즉, 본 실시예에서 제4 지연 클록(D4_CLK)의 제4 지연 시간(Td4)―은 0으로 할 수 있다. 다시 말하면, 제4 지연 클록(D4_CLK)은 지연 회로에 의하여 지연된 클록을 사용하는 것이 아니라 메인 클록(MCLK)을 그대로 사용할 수 있다. 이렇게 하여 지연 회로를 최소화할 수 있다.

도 5a는 단일 클록의 경우 시간축에 대한 신호 처리 장치의 전력 소비를 나타낸 파형도이고, 도 5b는 본 발명의 한 실시예에 따른 복수의 지연 클록의 경우 시간축에 대한 신호 처리 장치의 전력 소비를 나타낸 파형도이다.

도 5a에 보이는 것처럼, 단일 클록의 상승 에지나 하강 에지에 의하여 신호 처리 장치의 내부 모든 처리 블록이 동작하면 클록의 상승 에지나 하강 에지가 일어나는 시간(T)에서 전력이 집중하여 소모된다. 따라서 시간(T)에서 전력의 피크값도 상대적으로 크고 피크값이 크면 클수록 EMI도 많이 발생한다.

그런데, 도 5b에 보이는 것처럼, 본 발명의 한 실시예에 따른 복수의 지연 클록을 신호 처리 장치의 각 처리 블록에 입력하여 각 처리 블록의 동작이 시간적으로 분산되면 신호 처리 장치가 소비하는 전체 전력도 분산된다. 따라서 각 지연 클록의 상승 에지나 하강 에지가 일어나는 각 시점(T+Td4, T+Td3, T+Td2, T+Td1)에서의 전력 피크값은 단일 클록의 경우보다 작고, 피크값이 작으면 EMI도 적게 발생한다.

결국 입력 클록을 지연 수단에 의하여 시간적으로 분리한 복수의 지연 클록을 신호 처리 장치의 각 처리 블록에 입력하여 전력 소비를 시간적으로 분산시킴으로써 전력 피크값을 낮춰서 신호 처리 장치의 EMI를 저감할 수 있다.

두 번째로, 신호 처리 장치에 입력되는 클록을 복수의 주파수를 갖는 클록으로 합성하여 신호 처리 장치의 전력 소비를 주파수 대역별로 분산시킴으로써 EMI를 저감하는 방법에 대하여 설명한다.

도 6은 본 발명의 다른 실시예에 따른 신호 처리 장치(60)의 블록도이다.

본 실시예의 신호 처리 장치(60)는 클록을 사용하는 처리 블록(61) 및 클록 생성부(70)를 포함한다. 여기서 신호 처리 장치(60)는 위에서 설명한 액정 표시 장치의 신호 제어부(600)에 대응하고, 처리 블록(61)은 신호 제어부(600) 내의 데이터 처리부(610), 신호 처리부(620), 입력 처리부(630) 및 클록 처리부(640) 등에 대응한다.

클록 생성부(70)는 메인 클록(MCLK)을 입력받아 1 이상의 지연 클록을 생성한 후 메인 클록(MCLK) 및 생성된 지연 클록을 이용하여 복수의 주파수 성분을 갖 는 합성 클록(C_CLK)을 생성한다.

클록 생성부(70)는 지연 클록을 생성하는 지연 수단을 포함한다. 지연 수단은 복수의 트랜지스터를 포함하는 지연 회로일 수 있다. 이러한 지연 회로는 트랜지스터에 입력되는 신호가 트랜지스터를 통과하면서 발생하는 시간 지연을 이용한 것으로 복수의 트랜지스터를 연결하여 필요한 시간만큼 지연된 신호를 얻을 수 있다.

도 7은 본 발명의 다른 실시예에 따른 신호 처리 장치(60)에서의 클록 신호의 파형도이다.

도 7에 도시한 것처럼, 클록 생성부(70)는 메인 클록(MCLK)을 제1 지연 시간(Td1)만큼 지연시킨 제1 지연 클록(D1_CLK) 및 메인 클록(MCLK)을 제2 지연 시간(Td2)만큼 지연시킨 제2 지연 클록(D2_CLK)을 생성하고, 지연된 클록과 메인 클록(MCLK)을 이용하여 2개 이상의 주파수 성분을 가지는 합성 클록(C_CLK)을 생성한다. 메인 클록(MCLK), 제1 지연 클록(D1_CLK) 및 제2 지연 클록(D2_CLK)의 주기는 모두 T1이다.

2개의 주파수 성분을 가지는 합성 클록(C1_CLK)은 두 클록을 한 단위로 하여 두 클록 중 한 클록의 상승 에지를 메인 클록(MCLK)의 상승 에지에 동기시키고, 나머지 한 클록의 상승 에지를 제1 지연 클록(D1_CLK)의 상승 에지에 동기시켜 생성한다. 이러한 두 클록을 반복하면 상승 에지의 주기가 교대로 T2와 T3이 되는 합성 클록(C1_CLK)이 생성된다. 합성 클록(C_CLK)의 하강 에지도 각각 두 클록 중 한 클록의 하강 에지는 메인 클록(MCLK)의 하강 에지에 동기시키고, 나머지 한 클 록의 하강 에지는 제1 지연 클록(D1_CLK)의 하강 에지에 동기시킨다. 그러면 합성 클록(C1_CLK)의 하강 에지의 주기도 교대로 T2와 T3이 된다. 여기서, T2＝T1＋Td1 이고, T3＝T1－Td1 이다.

3개의 주파수 성분을 가지는 합성 클록(C2_CLK)은 세 클록을 한 단위로 하여 세 클록 중 두 클록의 상승 에지를 메인 클록(MCLK)의 상승 에지에 동기시키고, 나머지 한 클록의 상승 에지를 제1 지연 클록(D1_CLK)의 상승 에지에 동기시켜 생성한다. 이러한 세 클록을 반복하면 상승 에지의 주기가 교대로 T1, T2 및 T3이 되는 합성 클록(C2_CLK)이 생성된다. 합성 클록(C2_CLK)의 하강 에지도 각각 세 클록 중 두 클록의 하강 에지는 메인 클록(MCLK)의 하강 에지에 동기시키고, 나머지 한 클록의 하강 에지는 제1 지연 클록(D1_CLK)에 동기시킨다. 그러면 합성 클록(C2_CLK)의 하강 에지의 주기도 교대로 T1, T2 및 T3이 된다.

4개의 주파수 성분을 가지는 합성 클록(C3_CLK)은 네 클록을 한 단위로 하여 네 클록 중 두 클록의 상승 에지를 메인 클록(MCLK)의 상승 에지에 동기시키고, 다른 한 클록의 상승 에지를 제1 지연 클록(D1_CLK)에 동기시키며, 또 다른 한 클록의 상승 에지를 제2 지연 클록(D2_CLK)에 동기시켜 생성한다. 합성 클록(C3_CLK)에서 메인 클록(MCLK)에 동기되는 클록이 연속하여 나타나지 않도록 동기되는 클록의 순서를 설정하고, 한 단위의 네 클록을 반복하면 상승 에지의 주기가 교대로 T2, T3, T4 및 T5가 되는 합성 클록(C3_CLK)이 생성된다. 합성 클록(C3_CLK)의 하강 에지도 같은 방법으로 처리한다. 여기서, T2＝T1＋Td1, T3＝T1－Td1, T4＝T1＋Td2 이고, T4＝T1－Td2 이다.

5개의 주파수 성분을 가지는 합성 클록(C4_CLK)은 다섯 클록을 한 단위로 하는데 위에서 설명한 합성 클록(C3_CLK)에서 한 단위의 네 클록 중 소정 위치에 메인 클록(MCLK)의 상승 에지에 동기하는 한 클록을 반복하여 삽입함으로써 생성한다. 도 8에서는 세 번째 클록에 삽입하였다.

6개 이상의 주파수 성분을 가지는 합성 클록도 위와 같은 방법으로 생성할 수 있다.

클록 생성부(70)는 위의 방법에 따라 생성된 합성 클록(C_CLK)을 처리 블록(61)에 입력한다. 합성 클록(C_CLK)은 필요에 따라 소정 개수의 주파수 성분을 포함할 수 있다.

처리 블록(61)은 입력된 합성 클록에 동기되어 처리 동작을 수행한다.

신호 처리 장치가 합성 클록(C_CLK)을 클록으로 인식할 수 있는 한도 내에서 각 지연 시간을 설정하는 것이 바람직하다. 또한, 처리 블록(61)이 정상적으로 동작하기 위해서 입력 신호의 셋업 시간(setup time)과 홀드 시간(hold time)의 규격에 맞도록 각 지연 시간을 설정한다.

도 8a는 메인 클록(MCLK)이 변조되지 않고 처리 블록(61)에 입력된 경우에 주파수축에 대한 신호 처리 장치의 전력 소비를 나타낸 파형도이고, 도 8b 내지 도 8e는 본 발명의 다른 실시예에 따른 합성 클록(C_CLK)이 처리 블록에 입력된 경우에 주파수축에 대한 신호 처리 장치의 전력 소비를 나타낸 파형도이다.

도 8a에 보이는 것처럼, 단일 주파수(1/T1)를 갖는 메인 클록(MCLK)에 의하여 신호 처리 장치의 내부 모든 처리 블록이 동작하면 클록 주파수(1/T1)에서 전력 이 집중하여 소모된다. 따라서 클록 주파수(1/T1)에서 전력의 피크값은 상대적으로 크고 피크값이 크면 클수록 EMI도 많이 발생한다.

그런데 본 발명의 한 실시예에 따른 2개의 주파수 성분을 가지는 합성 클록(C1_CLK)이 처리 블록(61)에 입력되면 처리 블록(61)은 2개의 주파수(1/T2, 1/T3)에 따라 동작하고, 도 8b에 보이는 것처럼, 신호 처리 장치가 소비하는 전력도 이들 주파수(1/T2, 1/T3)에 따라 분산되어 소비된다. 따라서 합성 클록(C1_CLK)의 각 주파수(1/T2, 1/T3)에서의 전력 피크값은 메인 클록(MCLK)의 경우보다 작고 피크값이 작으면 EMI도 적게 발생한다.

도 8c 내지 도 8e는 각각 3 내지 5개의 주파수 성분을 가지는 합성 클록에 의하여 처리 블록이 동작하는 경우에 신호 처리 장치가 소비하는 전력의 분포를 보여준다. 여기서 합성 클록(C_CLK)의 주파수 성분의 수효에 따라 소비 전력의 피크의 수효가 정해지고 피크의 수효가 많을수록 전력 분산이 많이 일어나 전력 피크값은 작아진다. 이에 따라 EMI 저감 효과는 더욱 커진다.

결국 입력 클록을 복수의 주파수 성분을 포함하도록 변조한 합성 클록을 신호 처리 장치의 처리 블록에 입력하면 전력 소비의 분포가 복수의 주파수 성분별로 분산되어 EMI가 저감된다.

이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.

이와 같이, 입력 클록을 지연 수단에 의하여 시간적으로 분리한 복수의 지연 클록을 신호 처리 장치의 각 처리 블록에 입력하여 전력 소비를 시간적으로 분산시킴으로써 전력 피크값을 낮춰서 EMI를 저감할 수 있다.

또한 입력 클록을 복수의 주파수 성분을 포함하도록 변조한 합성 클록을 신호 처리 장치의 처리 블록에 입력하여 전력 소비를 복수의 주파수 성분별로 분산시킴으로써 전력 피크값을 낮춰서 EMI를 저감할 수 있다.

Claims

메인 클록을 변조하는 신호 처리 장치로서,

상기 메인 클록을 제1 지연 시간만큼 지연시킨 제1 지연 클록, 그리고 상기 메인 클록을 제2 지연 시간만큼 지연시킨 제2 지연 클록을 생성하는 지연 수단을 포함하는 클록 생성부,

상기 제1 지연 클록을 받아 입력 신호를 처리하는 제1 처리 블록, 그리고

상기 제2 지연 클록을 받아 입력 신호를 처리하는 제2 처리 블록

을 포함하는 신호 처리 장치.
제1항에서,

상기 제1 처리 블록의 제1 출력 신호가 상기 제2 처리 블록에 입력되고,

상기 제1 출력 신호가 타이밍 여유를 가지고 상기 제2 처리 블록에서 상기 제2 지연 클록에 동기되어 처리되도록 상기 제1 지연 시간이 상기 제2 지연 시간보다 큰

신호 처리 장치.
제1항 또는 제2항에서,

상기 지연 수단은 복수의 트랜지스터를 포함하는 지연 회로인 신호 처리 장치.
제1항 또는 제2항에서,

상기 제2 처리 블록의 제2 출력 신호가 상기 신호 처리 장치의 출력 신호이고,

상기 제2 지연 시간은 0인

신호 처리 장치.
제1항의 신호 처리 장치를 포함하는 표시 장치.
메인 클록을 변조하는 신호 처리 장치에서의 신호 처리 방법으로서,

상기 메인 클록을 제1 지연 시간만큼 지연시킨 제1 지연 클록을 생성하는 단계,

상기 제1 지연 클록을 받아 입력 신호를 처리하여 제1 출력 신호를 생성하는 단계,

상기 메인 클록을 제2 지연 시간만큼 지연시킨 제2 지연 클록을 생성하는 단계, 그리고

상기 제2 지연 클록을 받아 입력 신호를 처리하여 제2 출력 신호를 생성하는 단계

를 포함하는 신호 처리 방법.
제6항에서,

상기 제2 출력 신호를 생성하는 단계의 입력 신호는 상기 제1 출력 신호이고,

상기 제1 출력 신호가 타이밍 여유를 가지고 상기 제2 지연 클록으로 동기되어 처리되도록 상기 제1 지연 시간이 상기 제2 지연 시간보다 큰

신호 처리 방법.
제6항 또는 제7항에서,

상기 신호 처리 장치가 복수의 트랜지스터를 포함하는 지연 회로를 구비한 신호 처리 방법.
제6항 또는 제7항에서,

상기 제2 출력 신호가 상기 신호 처리 장치의 출력 신호이고,

상기 제2 지연 시간은 0인

신호 처리 방법.
메인 클록을 변조하는 신호 처리 장치로서,

상기 메인 클록을 제1 지연 시간만큼 지연시킨 제1 지연 클록을 생성하는 지연 수단을 포함하고, 상기 메인 클록과 상기 제1 지연 클록에 기초하여 복수의 주파수 성분을 포함하는 합성 클록을 생성하는 클록 생성부, 그리고

상기 합성 클록을 받아 입력 신호를 처리하는 처리 블록

을 포함하며,

상기 합성 클록은 두 클록 중 첫째 클록이 상기 메인 클록과 상기 제1 지연 클록 중 어느 하나의 상승 에지에 동기하고, 둘째 클록이 다른 하나의 상승 에지에 동기하는

신호 처리 장치.
제10항에서,

상기 합성 클록은 상기 두 클록 다음의 셋째 클록이 상기 첫째 클록의 상승 에지에 동기하고, 상기 셋째 클록의 주기는 상기 메인 클록의 주기와 실질적으로 동일한 신호 처리 장치.
제10항 또는 제11항에서,

상기 지연 수단은 상기 메인 클록을 제2 지연 시간만큼 지연시킨 제2 지연 클록을 생성하고,

상기 클록 생성부는 상기 제2 지연 클록에 더 기초하여 상기 합성 클록을 생성하며,

상기 합성 클록은 또 다른 두 클록 중 첫째 클록이 상기 메인 클록과 상기 제2 지연 클록 중 어느 하나의 상승 에지에 동기하고 둘째 클록이 다른 하나의 상승 에지에 동기하는

신호 처리 장치.
제10항 또는 제11항에서,

상기 제1 지연 시간의 최대값은 상기 메인 클록의 1 주기보다 작은 신호 처리 장치.
제12항에서,

상기 제1 지연 시간 및 상기 제2 지연 시간의 최대값은 상기 메인 클록의 1 주기보다 작은 신호 처리 장치.
제10항 또는 제11항에서,

상기 지연 수단은 복수의 트랜지스터를 포함하는 지연 회로인 신호 처리 장치.
제10항의 신호 처리 장치를 포함하는 표시 장치.
메인 클록을 변조하는 신호 처리 장치에서의 신호 처리 방법으로서,

상기 메인 클록을 제1 지연 시간만큼 지연시킨 제1 지연 클록을 생성하는 단계,

상기 메인 클록과 상기 제1 지연 클록에 기초하여 복수의 주파수 성분을 포 함하는 합성 클록을 생성하는 단계, 그리고

상기 합성 클록에 기초하여 입력 신호를 처리하는 단계

를 포함하며,

상기 합성 클록은 두 클록 중 첫째 클록이 상기 메인 클록과 상기 제1 지연 클록 중 어느 하나의 상승 에지에 동기하고 둘째 클록이 다른 하나의 상승 에지에 동기하는

신호 처리 방법.
제17항에서,

상기 합성 클록은 상기 두 클록 다음의 셋째 클록이 상기 첫째 클록의 상승 에지에 동기하고, 상기 셋째 클록의 주기는 상기 메인 클록의 주기와 실질적으로 동일한 신호 처리 방법.
제17항 또는 제18항에서,

상기 메인 클록을 제2 지연 시간만큼 지연시킨 제2 지연 클록을 생성하는 단계를 더 포함하고,

상기 합성 클록은 상기 제2 지연 클록에 더 기초하여 생성되며, 또 다른 두 클록 중 첫째 클록이 상기 메인 클록과 상기 제2 지연 클록 중 어느 하나의 상승 에지에 동기하고 둘째 클록이 다른 하나의 상승 에지에 동기하는

신호 처리 방법.
제17항 또는 제18항에서,

상기 제1 지연 시간의 최대값은 상기 메인 클록의 1 주기보다 작은 신호 처리 방법.
제19항에서,

상기 제1 지연 시간 및 상기 제2 지연 시간의 최대값은 상기 메인 클록의 1 주기보다 작은 신호 처리 방법.
제17항 또는 제18항에서,

상기 신호 처리 장치가 복수의 트랜지스터를 포함하는 지연 회로를 구비한 신호 처리 방법.