JPH05191421A - 時分割多重化装置 - Google Patents
時分割多重化装置Info
- Publication number
- JPH05191421A JPH05191421A JP216192A JP216192A JPH05191421A JP H05191421 A JPH05191421 A JP H05191421A JP 216192 A JP216192 A JP 216192A JP 216192 A JP216192 A JP 216192A JP H05191421 A JPH05191421 A JP H05191421A
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- JP
- Japan
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- data
- clock
- line
- time slot
- adapter
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- Time-Division Multiplex Systems (AREA)
- Small-Scale Networks (AREA)
Abstract
(57)【要約】 (修正有)
【目的】 多重化部と複数のアダプタとの間のデータ伝
送を簡素な信号線で可能とする。 【構成】 複数のアダプタ2を多重化部1から延びる1
本のクロック線3及びデータ線4にマルチドロップ方式
により接続する。多重化部1には、所定ビット毎に符号
違反ビットを含むクロックを発生させてクロック線へ送
出するクロック発生手段11と、このクロックに同期し
てアダプタとの間でデータの送受を行うデータ送受手段
12とを備える。アダプタ2には、クロック線からのク
ロックをカウントして、設定されたカウント値に対応す
るタイムスロットを検出するタイムスロット検出手段
と、これにより検出されたタイムスロットにおいてクロ
ックに基づきデータの送受タイミングを作成しデータ線
を介してデータの送受を行うデータ送受手段とを備え
る。
送を簡素な信号線で可能とする。 【構成】 複数のアダプタ2を多重化部1から延びる1
本のクロック線3及びデータ線4にマルチドロップ方式
により接続する。多重化部1には、所定ビット毎に符号
違反ビットを含むクロックを発生させてクロック線へ送
出するクロック発生手段11と、このクロックに同期し
てアダプタとの間でデータの送受を行うデータ送受手段
12とを備える。アダプタ2には、クロック線からのク
ロックをカウントして、設定されたカウント値に対応す
るタイムスロットを検出するタイムスロット検出手段
と、これにより検出されたタイムスロットにおいてクロ
ックに基づきデータの送受タイミングを作成しデータ線
を介してデータの送受を行うデータ送受手段とを備え
る。
Description
【0001】
【産業上の利用分野】本発明は、時分割多重化装置の改
良に関するものである。
良に関するものである。
【0002】
【従来の技術】従来の時分割多重化装置の構成を図5に
示す。時分割多重化装置には、多重化部41とN(Nは整
数)個のアダプタ421 〜42N とが備えられている。多重
化部41からは、送信アドレスバス、送信データバス、受
信アドレスバス、受信データバスが延び、これらはマザ
ーボード43上に設けられる。上記各バスに対しアダプタ
421 〜42N がマルチドロップ方式で接続されている。多
重化部41は各アダプタ421 〜42N から送られてくるデー
タを多重化して図示せぬ回線を介して例えば対向する相
手側の時分割多重化装置へ送る。一方、相手側の時分割
多重化装置から送られてくる多重化されたデータは図示
せぬ回線を介して多重化部41へ到り、分離されて各アダ
プタ421 〜42N へ送られる。
示す。時分割多重化装置には、多重化部41とN(Nは整
数)個のアダプタ421 〜42N とが備えられている。多重
化部41からは、送信アドレスバス、送信データバス、受
信アドレスバス、受信データバスが延び、これらはマザ
ーボード43上に設けられる。上記各バスに対しアダプタ
421 〜42N がマルチドロップ方式で接続されている。多
重化部41は各アダプタ421 〜42N から送られてくるデー
タを多重化して図示せぬ回線を介して例えば対向する相
手側の時分割多重化装置へ送る。一方、相手側の時分割
多重化装置から送られてくる多重化されたデータは図示
せぬ回線を介して多重化部41へ到り、分離されて各アダ
プタ421 〜42N へ送られる。
【0003】上記において、各アダプタ421 〜42N には
タイムスロットTSが割り当てられており、多重化部41
は送信アドレスバス及び受信アドレスバスに対し、図6
に示されるように対応タイムスロットのタイミングでア
ダプタアドレスを送出してアダプタ421 〜42N の一つの
アダプタを指定し、送信データを送信データバスへ送出
するとともに受信データバスへアダプタ42から送出され
るデータを取り込む。図5において、TS(i)は(i
は1からNまでの整数)、アダプタアドレスを示してお
り、アダプタ(i)はデータを示している。
タイムスロットTSが割り当てられており、多重化部41
は送信アドレスバス及び受信アドレスバスに対し、図6
に示されるように対応タイムスロットのタイミングでア
ダプタアドレスを送出してアダプタ421 〜42N の一つの
アダプタを指定し、送信データを送信データバスへ送出
するとともに受信データバスへアダプタ42から送出され
るデータを取り込む。図5において、TS(i)は(i
は1からNまでの整数)、アダプタアドレスを示してお
り、アダプタ(i)はデータを示している。
【0004】
【発明が解決しようとする課題】従来の時分割多重化装
置では、上記の如く、多重化部とアダプタとの間でバス
を用いてデータ伝送を行っているため、信号線が多数と
なり構成が複雑化、大型化するという問題点があった。
上記の例において、バスが例えば8ビットであるとする
と、4本のバスが設けられているので、(8×4=)32
本の信号線がマザーボード上に設けられることになるの
である。
置では、上記の如く、多重化部とアダプタとの間でバス
を用いてデータ伝送を行っているため、信号線が多数と
なり構成が複雑化、大型化するという問題点があった。
上記の例において、バスが例えば8ビットであるとする
と、4本のバスが設けられているので、(8×4=)32
本の信号線がマザーボード上に設けられることになるの
である。
【0005】本発明はこのような従来の時分割多重化装
置の問題点を解決せんとしてなされたもので、その目的
は、多重化部と複数のアダプタとの間のデータ伝送を少
ない信号線で行うことを可能とし、構成の簡素化を図っ
た時分割多重化装置を提供することである。
置の問題点を解決せんとしてなされたもので、その目的
は、多重化部と複数のアダプタとの間のデータ伝送を少
ない信号線で行うことを可能とし、構成の簡素化を図っ
た時分割多重化装置を提供することである。
【0006】
【課題を解決するための手段】本発明では、複数のアダ
プタと、これらアダプタからのデータを多重化して送出
するとともに、送られてきた多重化データを分離して所
定のアダプタへ送出する多重化部とを有する時分割多重
化装置において、前記複数のアダプタを前記多重化部か
ら延びる1本のクロック線及びデータ線にマルチドロッ
プ方式により接続するとともに、前記多重化部には、所
定ビット毎に符号違反ビットを含むクロックを発生させ
て前記クロック線へ送出するクロック発生手段と、この
クロックに同期して前記アダプタとの間でデータの送受
を行うデータ送受手段とが備えられ、前記アダプタに
は、前記クロック線から到来するクロックをカウントし
て、予め設定されているカウント値に対応するタイムス
ロットを検出するタイムスロット検出手段と、このタイ
ムスロット検出手段により検出されたタイムスロットに
おいて前記クロックに基づきデータの送受タイミングを
作成して前記データ線を介してデータの送受を行うデー
タ送受手段とが備えられていることを特徴とする。
プタと、これらアダプタからのデータを多重化して送出
するとともに、送られてきた多重化データを分離して所
定のアダプタへ送出する多重化部とを有する時分割多重
化装置において、前記複数のアダプタを前記多重化部か
ら延びる1本のクロック線及びデータ線にマルチドロッ
プ方式により接続するとともに、前記多重化部には、所
定ビット毎に符号違反ビットを含むクロックを発生させ
て前記クロック線へ送出するクロック発生手段と、この
クロックに同期して前記アダプタとの間でデータの送受
を行うデータ送受手段とが備えられ、前記アダプタに
は、前記クロック線から到来するクロックをカウントし
て、予め設定されているカウント値に対応するタイムス
ロットを検出するタイムスロット検出手段と、このタイ
ムスロット検出手段により検出されたタイムスロットに
おいて前記クロックに基づきデータの送受タイミングを
作成して前記データ線を介してデータの送受を行うデー
タ送受手段とが備えられていることを特徴とする。
【0007】
【作用】上記構成によると、クロックが送られるクロッ
ク線が1本とデータが送られるデータ線が1本とによ
り、データ伝送が可能である。即ち、クロックには所定
ビット毎に符号違反ビットが含まれるため、符号違反ビ
ットの出現周期を1つのタイムスロットとして所定のア
ダプタに割り当て可能であり、このタイムスロットの中
において、クロックに基づき多重化部と1つのアダプタ
との間における双方向のデータ伝送が1本のデータ線に
より可能となる。
ク線が1本とデータが送られるデータ線が1本とによ
り、データ伝送が可能である。即ち、クロックには所定
ビット毎に符号違反ビットが含まれるため、符号違反ビ
ットの出現周期を1つのタイムスロットとして所定のア
ダプタに割り当て可能であり、このタイムスロットの中
において、クロックに基づき多重化部と1つのアダプタ
との間における双方向のデータ伝送が1本のデータ線に
より可能となる。
【0008】
【実施例】以下、図面を参照して本発明の実施例を説明
する。図1に本発明の一実施例に係る時分割多重化装置
のブロック図を示す。この装置においても、多重化部1
とN個のアダプタ21 〜2N が設けられている。多重化
部1からは1本のクロック線3と1本のデータ線4とが
延び、これらのクロック線3及びデータ線4はマザーボ
ード5上に設けられる。マザーボード5上のクロック線
3とデータ線4とには、各アダプタ21 〜2N がマルチ
ドロップ方式により接続されている。
する。図1に本発明の一実施例に係る時分割多重化装置
のブロック図を示す。この装置においても、多重化部1
とN個のアダプタ21 〜2N が設けられている。多重化
部1からは1本のクロック線3と1本のデータ線4とが
延び、これらのクロック線3及びデータ線4はマザーボ
ード5上に設けられる。マザーボード5上のクロック線
3とデータ線4とには、各アダプタ21 〜2N がマルチ
ドロップ方式により接続されている。
【0009】多重化部1には、アダプタ21 〜2N から
送られてくるデータを多重化して図示せぬ回線へ送出す
る一方、対向する時分割多重化装置から図示せぬ回線を
介して送られてきた多重化データを分離して各アダプタ
21 〜2N へ送出する多重化分離手段10が含まれる他、
クロック発生手段11とデータ送受手段12とが含まれてい
る。クロック発生手段11は、多重化部1と各アダプタ2
1 〜2N との間のデータ伝送速度を考慮した周波数のク
ロックを基にして、図4の(a)に示されるように所定
ビット毎に符号違反ビット(破線で示す)を含むクロッ
クCKを作成してクロック線3へ送出する。この実施例
では、1つのタイムスロットに18個のパルスが含まれ、
各タイムスロットの最後から2つ分のパルスが符号違反
(オール1となることを防止するために0とされる)ビ
ットとなっている。データ送受手段12は上記クロックC
Kを得ており、符号違反ビットから2番目のパルスの立
上りタイミングでデータを送出するようにデータ線4を
ドライブし、以後1パルスおきにデータを送出するよう
にデータ線4をドライブする。また、上記以外のパルス
の立上りタイミングではデータ線4のドライブを止め、
データ線4のデータを取り込む。1タイムスロットにお
いては、同一のアダプタ2を宛先とするデータが送出さ
れ、同じアダプタ2からのデータが到来する。即ち、デ
ータ送受手段12には多重化分離手段10から同一のアダプ
タ2に向けられたデータが8ビットづつシリアルに与え
られる(伝送速度が異なることによる不具合は、図示せ
ぬバッファで吸収される。)。また、データ送受手段12
はデータ線4から取り込んだデータを順次に多重化分離
手段10へ与えるが、1タイムスロットにおいては同一の
アダプタ2から送られた8ビットのデータがシリアルに
多重化分離手段10へ与えられることになる。
送られてくるデータを多重化して図示せぬ回線へ送出す
る一方、対向する時分割多重化装置から図示せぬ回線を
介して送られてきた多重化データを分離して各アダプタ
21 〜2N へ送出する多重化分離手段10が含まれる他、
クロック発生手段11とデータ送受手段12とが含まれてい
る。クロック発生手段11は、多重化部1と各アダプタ2
1 〜2N との間のデータ伝送速度を考慮した周波数のク
ロックを基にして、図4の(a)に示されるように所定
ビット毎に符号違反ビット(破線で示す)を含むクロッ
クCKを作成してクロック線3へ送出する。この実施例
では、1つのタイムスロットに18個のパルスが含まれ、
各タイムスロットの最後から2つ分のパルスが符号違反
(オール1となることを防止するために0とされる)ビ
ットとなっている。データ送受手段12は上記クロックC
Kを得ており、符号違反ビットから2番目のパルスの立
上りタイミングでデータを送出するようにデータ線4を
ドライブし、以後1パルスおきにデータを送出するよう
にデータ線4をドライブする。また、上記以外のパルス
の立上りタイミングではデータ線4のドライブを止め、
データ線4のデータを取り込む。1タイムスロットにお
いては、同一のアダプタ2を宛先とするデータが送出さ
れ、同じアダプタ2からのデータが到来する。即ち、デ
ータ送受手段12には多重化分離手段10から同一のアダプ
タ2に向けられたデータが8ビットづつシリアルに与え
られる(伝送速度が異なることによる不具合は、図示せ
ぬバッファで吸収される。)。また、データ送受手段12
はデータ線4から取り込んだデータを順次に多重化分離
手段10へ与えるが、1タイムスロットにおいては同一の
アダプタ2から送られた8ビットのデータがシリアルに
多重化分離手段10へ与えられることになる。
【0010】図2には、アダプタ2の要部構成が示され
ている。アダプタ2には、クロック線3から到来するク
ロックCKのパルスをカウントするTSカウンタ21が備
えられている。TSカウンタ21の出力は比較器22へ与え
られる。比較器22には、更に、TSデータレジスタ23の
出力が与えられる。TSデータレジスタ23には、バス24
を介して当該アダプタ2のCPUから、第1番目のタイ
ムスロットの最初のパルスから当該アダプタ2に割り当
てられているタイムスロットの最初のパルスまでのパル
ス数のデータが与えられセットされる。比較器22はTS
データレジスタ23の値とTSカウンタ21の出力とを比較
し、これらの値が一致するときにはデータ線切換部25へ
起動信号を与える。起動信号を受けたデータ線切換部25
はクロックCKを受けてパルスの立上り毎にスイッチ26
を受信データライン27と送信データライン28との間で切
換える。
ている。アダプタ2には、クロック線3から到来するク
ロックCKのパルスをカウントするTSカウンタ21が備
えられている。TSカウンタ21の出力は比較器22へ与え
られる。比較器22には、更に、TSデータレジスタ23の
出力が与えられる。TSデータレジスタ23には、バス24
を介して当該アダプタ2のCPUから、第1番目のタイ
ムスロットの最初のパルスから当該アダプタ2に割り当
てられているタイムスロットの最初のパルスまでのパル
ス数のデータが与えられセットされる。比較器22はTS
データレジスタ23の値とTSカウンタ21の出力とを比較
し、これらの値が一致するときにはデータ線切換部25へ
起動信号を与える。起動信号を受けたデータ線切換部25
はクロックCKを受けてパルスの立上り毎にスイッチ26
を受信データライン27と送信データライン28との間で切
換える。
【0011】具体的には、データ線切換部25は、図3に
示されるような構成を含む。到来したクロックCKは半
周期分の遅延を生じさせる遅延回路31へ与えられ、図3
のクロック(b)とされ、EX−ORゲート32へ送出さ
れる。EX−ORゲート32の他方の入力端子にはクロッ
クCKが与えられ図3の基準信号(c)が得られる。基
準信号(c)はアンドゲート33へ与えられ、このアンド
ゲート33の他方の入力端子にはクロックCKが2分周器
34で2分周されたクロック(D)が与えられる。アンド
ゲート33からはクロック(E)がスイッチドライバ35へ
出力される。スイッチドライバ35には、ドライバ制御器
36から制御信号が与えられ、動作可/不可の制御が行わ
れている。ドライバ制御器36は比較器22の出力が『一
致』を示したときから動作可信号を出力し、アンドゲー
ト33より出力されるクロック(E)のパルスをカウント
して9パルス目が立上るまで(次のタイムスロットとな
る迄)、動作可信号を継続し、他のときには動作不可信
号を出力する。スイッチドライバ35は、ドライバ制御器
36より動作可信号が与えられているときに、アンドゲー
ト33より出力されるクロック(E)がHレベルであると
きにはスイッチ26の接点を受信データライン27側へ切換
え、Lレベルであるときにはスイッチ26の接点を送信デ
ータライン28側へ切換える。以上により図4の如くタイ
ムスロットTS内で送受データ(RD,SD)の切換え
が行われる。
示されるような構成を含む。到来したクロックCKは半
周期分の遅延を生じさせる遅延回路31へ与えられ、図3
のクロック(b)とされ、EX−ORゲート32へ送出さ
れる。EX−ORゲート32の他方の入力端子にはクロッ
クCKが与えられ図3の基準信号(c)が得られる。基
準信号(c)はアンドゲート33へ与えられ、このアンド
ゲート33の他方の入力端子にはクロックCKが2分周器
34で2分周されたクロック(D)が与えられる。アンド
ゲート33からはクロック(E)がスイッチドライバ35へ
出力される。スイッチドライバ35には、ドライバ制御器
36から制御信号が与えられ、動作可/不可の制御が行わ
れている。ドライバ制御器36は比較器22の出力が『一
致』を示したときから動作可信号を出力し、アンドゲー
ト33より出力されるクロック(E)のパルスをカウント
して9パルス目が立上るまで(次のタイムスロットとな
る迄)、動作可信号を継続し、他のときには動作不可信
号を出力する。スイッチドライバ35は、ドライバ制御器
36より動作可信号が与えられているときに、アンドゲー
ト33より出力されるクロック(E)がHレベルであると
きにはスイッチ26の接点を受信データライン27側へ切換
え、Lレベルであるときにはスイッチ26の接点を送信デ
ータライン28側へ切換える。以上により図4の如くタイ
ムスロットTS内で送受データ(RD,SD)の切換え
が行われる。
【0012】受信データライン27には図示せぬデータ受
信部が接続されデータの取り込みを行い、送信データラ
イン28にはドライバが接続されデータ線4をドライブし
てデータの送出を行う。受信されたデータは各アダプタ
21 〜2N に接続された図示せぬ端末へ送出され、この
図示せぬ端末から送られてきたデータは上記のドライバ
を介してデータ線4へ送出される。
信部が接続されデータの取り込みを行い、送信データラ
イン28にはドライバが接続されデータ線4をドライブし
てデータの送出を行う。受信されたデータは各アダプタ
21 〜2N に接続された図示せぬ端末へ送出され、この
図示せぬ端末から送られてきたデータは上記のドライバ
を介してデータ線4へ送出される。
【0013】上記のようにして多重化部1と各アダプタ
21 〜2N とがデータ伝送を行い、多重化装置が機能す
る。即ち、例えば、第1のタイムスロットTS(1)で
は多重化部1とアダプタ21 とが双方向で8ビットづつ
のデータを送受し、第2のタイムスロットTS(2)で
は多重化部1とアダプタ22 とが双方向で8ビットづつ
のデータを送受し、…(中略)…、第Nのタイムスロッ
トTS(N)では多重化部1とアダプタ2N とが双方向
で8ビットづつのデータを送受する。
21 〜2N とがデータ伝送を行い、多重化装置が機能す
る。即ち、例えば、第1のタイムスロットTS(1)で
は多重化部1とアダプタ21 とが双方向で8ビットづつ
のデータを送受し、第2のタイムスロットTS(2)で
は多重化部1とアダプタ22 とが双方向で8ビットづつ
のデータを送受し、…(中略)…、第Nのタイムスロッ
トTS(N)では多重化部1とアダプタ2N とが双方向
で8ビットづつのデータを送受する。
【0014】なお、本実施例では、8ビットのデータと
したが、これに制限はない。また、データ線4を1本と
したが、データをパラレルに(例えば、2ビットまたは
3ビットを数クロック分)送受するようにしてデータ線
をこのビット数に合致させた本数としてもよい。このよ
うに構成した場合であっても、従来に比べてアドレスバ
スの本数が少なくなっただけ、構成が簡素化される。
したが、これに制限はない。また、データ線4を1本と
したが、データをパラレルに(例えば、2ビットまたは
3ビットを数クロック分)送受するようにしてデータ線
をこのビット数に合致させた本数としてもよい。このよ
うに構成した場合であっても、従来に比べてアドレスバ
スの本数が少なくなっただけ、構成が簡素化される。
【0015】
【発明の効果】以上説明したように本発明によれば、ク
ロックによってタイムスロットを設け、このタイムスロ
ットを所定のアダプタに割り当てる方式であるため、ア
ドレスバスを設ける必要がなく信号線の本数を減少させ
ることができ構成の簡素化・小型化を図ることができ
る。
ロックによってタイムスロットを設け、このタイムスロ
ットを所定のアダプタに割り当てる方式であるため、ア
ドレスバスを設ける必要がなく信号線の本数を減少させ
ることができ構成の簡素化・小型化を図ることができ
る。
【図1】本発明の一実施例のブロック図。
【図2】本発明の一実施例の要部ブロック図。
【図3】本発明の一実施例の要部ブロック図。
【図4】本発明の一実施例の動作を説明するためのタイ
ムチャート。
ムチャート。
【図5】従来の構成を示すブロック図。
【図6】従来例の動作を説明するためのタイムチャー
ト。
ト。
1 多重化部 21 〜2N
アダプタ 3 クロック線 4 データ
線 5 マザーボード 10 多重化
分離手段 11 クロック発生手段 12 デー
送受手段 21 TSカウンタ 22 比較器 23 TSデータレジスタ 24 バス 25 データ線切換部 26 スイッ
チ
アダプタ 3 クロック線 4 データ
線 5 マザーボード 10 多重化
分離手段 11 クロック発生手段 12 デー
送受手段 21 TSカウンタ 22 比較器 23 TSデータレジスタ 24 バス 25 データ線切換部 26 スイッ
チ
Claims (2)
- 【請求項1】 複数のアダプタと、これらアダプタから
のデータを多重化して送出するとともに、送られてきた
多重化データを分離して所定のアダプタへ送出する多重
化部とを有する時分割多重化装置において、 前記複数のアダプタを前記多重化部から延びる1本のク
ロック線及びデータ線にマルチドロップ方式により接続
するとともに、 前記多重化部には、所定ビット毎に符号違反ビットを含
むクロックを発生させて前記クロック線へ送出するクロ
ック発生手段と、このクロックに同期して前記アダプタ
との間でデータの送受を行うデータ送受手段とが備えら
れ、 前記アダプタには、前記クロック線から到来するクロッ
クをカウントして、予め設定されているカウント値に対
応するタイムスロットを検出するタイムスロット検出手
段と、このタイムスロット検出手段により検出されたタ
イムスロットにおいて前記クロックに基づきデータの送
受タイミングを作成して前記データ線を介してデータの
送受を行うデータ送受手段とが備えられていることを特
徴とする時分割多重化装置。 - 【請求項2】 データ送受手段は、クロックの1パルス
毎に送受のタイミングを切換えてデータの送受を行うこ
とを特徴とする請求項1記載の時分割多重化装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP216192A JPH05191421A (ja) | 1992-01-09 | 1992-01-09 | 時分割多重化装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP216192A JPH05191421A (ja) | 1992-01-09 | 1992-01-09 | 時分割多重化装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH05191421A true JPH05191421A (ja) | 1993-07-30 |
Family
ID=11521636
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP216192A Withdrawn JPH05191421A (ja) | 1992-01-09 | 1992-01-09 | 時分割多重化装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH05191421A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8749535B2 (en) | 2008-10-07 | 2014-06-10 | Samsung Electronics Co., Ltd. | Clock-shared differential signaling interface and related method |
-
1992
- 1992-01-09 JP JP216192A patent/JPH05191421A/ja not_active Withdrawn
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8749535B2 (en) | 2008-10-07 | 2014-06-10 | Samsung Electronics Co., Ltd. | Clock-shared differential signaling interface and related method |
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