JP2569301B2 - Ａ／ｄ変換装置 - Google Patents
Ａ／ｄ変換装置Info
- Publication number
- JP2569301B2 JP2569301B2 JP4603385A JP4603385A JP2569301B2 JP 2569301 B2 JP2569301 B2 JP 2569301B2 JP 4603385 A JP4603385 A JP 4603385A JP 4603385 A JP4603385 A JP 4603385A JP 2569301 B2 JP2569301 B2 JP 2569301B2
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- signal
- reference voltage
- conversion
- level
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Landscapes
- Analogue/Digital Conversion (AREA)
- Video Image Reproduction Devices For Color Tv Systems (AREA)
- Processing Of Color Television Signals (AREA)
Description
【発明の詳細な説明】 ［発明の技術分野］ 本発明は、パネル型表示部を用いたテレビ受像機等に
おけるA/D変換装置 ［従来技術とその問題点］ 近年、表示部に液晶表示パネルを使用したポータブル
型の小型テレビ受像機が実用化されている。この種、従
来の液晶表示パネルを用いた白黒のテレビ受像機は、映
像増幅回路で増幅した映像信号をA/D変換回路によりテ
ジタル信号に変換し、このテジタル信号により液晶表示
パネルを表示駆動するようにしている。しかして、上記
液晶表示パネルは、その特性上、白レベルから黒レベル
までの階調範囲が狭く、コントラストの良い画像が得難
いという問題がある。このような問題を解決するため、
従来では映像信号の平均値を検出し、明暗に応じてA/D
変換回路の基準電圧を設定して良好なコントラストが得
られるようにしている。すなわち、映像信号は、常に白
レベルから黒レベルまで変化している訳ではなく、映像
信号の全範囲をA/D変換する必要がないので、上記した
ように映像信号に応じてA/D変換回路の変換レベルを可
変することによりコントラストの向上を計ることができ
る。しかして、上記A/D変換回路の制御手段として最近
では、A/D変換回路でテジタル化された信号の中で完全
白に対する例えばオール“1"、完全黒に対応するオール
“0"のデータの数をそれぞれカウントし、その値に応じ
た電圧を発生させ、上記A/D変換回路の基準電圧として
フィードバックさせるという方法が考えられている。す
なわち、A/D変換回路には上限と下限の基準電圧を設定
し、A/D変換回路に入力電圧があった時にそれが上限と
下限の基準電圧の16等分したもののどのレベルに属する
かを４ビットのデータとして出力するようにしたもの
で、この方法によれば常に最適なコントラストを得るこ
とができる。
おけるA/D変換装置 ［従来技術とその問題点］ 近年、表示部に液晶表示パネルを使用したポータブル
型の小型テレビ受像機が実用化されている。この種、従
来の液晶表示パネルを用いた白黒のテレビ受像機は、映
像増幅回路で増幅した映像信号をA/D変換回路によりテ
ジタル信号に変換し、このテジタル信号により液晶表示
パネルを表示駆動するようにしている。しかして、上記
液晶表示パネルは、その特性上、白レベルから黒レベル
までの階調範囲が狭く、コントラストの良い画像が得難
いという問題がある。このような問題を解決するため、
従来では映像信号の平均値を検出し、明暗に応じてA/D
変換回路の基準電圧を設定して良好なコントラストが得
られるようにしている。すなわち、映像信号は、常に白
レベルから黒レベルまで変化している訳ではなく、映像
信号の全範囲をA/D変換する必要がないので、上記した
ように映像信号に応じてA/D変換回路の変換レベルを可
変することによりコントラストの向上を計ることができ
る。しかして、上記A/D変換回路の制御手段として最近
では、A/D変換回路でテジタル化された信号の中で完全
白に対する例えばオール“1"、完全黒に対応するオール
“0"のデータの数をそれぞれカウントし、その値に応じ
た電圧を発生させ、上記A/D変換回路の基準電圧として
フィードバックさせるという方法が考えられている。す
なわち、A/D変換回路には上限と下限の基準電圧を設定
し、A/D変換回路に入力電圧があった時にそれが上限と
下限の基準電圧の16等分したもののどのレベルに属する
かを４ビットのデータとして出力するようにしたもの
で、この方法によれば常に最適なコントラストを得るこ
とができる。
しかしながら、従来のA/D変換装置はA/D変換レベルが
２フィールドに１段階ずつしか変化しないので、映像信
号が急激に変化したときには対応が遅れるという問題が
あった。また、カラー映像信号をA/D変換する場合は、
特定の色成分の変化により色相が変化してしまう場合が
あるという問題があった。
２フィールドに１段階ずつしか変化しないので、映像信
号が急激に変化したときには対応が遅れるという問題が
あった。また、カラー映像信号をA/D変換する場合は、
特定の色成分の変化により色相が変化してしまう場合が
あるという問題があった。
［発明の目的］ 本発明は上記事情に鑑みて成されたもので、映像信号
の急激な変化にも対応でき、特定の色成分のみが急激に
変化しても色信号の比率が急激に変化せず、色相が極端
に変化することがないA/D変換装置を提供することを目
的とする。
の急激な変化にも対応でき、特定の色成分のみが急激に
変化しても色信号の比率が急激に変化せず、色相が極端
に変化することがないA/D変換装置を提供することを目
的とする。
［発明の要点］ 本発明は上記目的を達成するため、色信号をA/D変換
するA/D変換回路の他に輝度信号のレベルを検出するA/D
変換回路を設け、このレベル検出用A/D変換回路の出力
に応じて色信号のA/D変換レベルを自動調節するととも
に、このレベル検出用A/D変換回路の出力を該A/D変換回
路にフィードバックするようにしたものである。
するA/D変換回路の他に輝度信号のレベルを検出するA/D
変換回路を設け、このレベル検出用A/D変換回路の出力
に応じて色信号のA/D変換レベルを自動調節するととも
に、このレベル検出用A/D変換回路の出力を該A/D変換回
路にフィードバックするようにしたものである。
［発明の実施例］ 以下図面を参照して本発明の一実施例について説明す
る。まず、第１図により全体的な概略構成について説明
する。第１図において、１は輝度A/D変換回路で、Ｒ、
Ｇ、Ｂの平均的映像信号が入力される。このＲ、Ｇ、Ｂ
の平均的映像信号としては例えば映像信号処理回路（図
示せず）から信号ラインDLを介して送られてくる輝度信
号が使用される。また、上記輝度A/D変換回路１には、
詳細を後述する積分回路４、５から上限基準電圧VH及び
下限基準電圧VLが入力されると共に、例えば3.12MHzの
サンプリングクロックφSが入力される。上記輝度A/D変
換回路１は、輝度信号Ｙを上限基準電圧VH、下限基準電
圧VLと比較し、上限基準電圧VH以上及び下限基準電圧VL
以下のレベルを検出し、サンプリングクロックφSに同
期してそれぞれ明レベル信号Ｗ、暗レベル信号Ｂとして
出力する。そして、上記輝度A/D変換回路１から出力さ
れる明レベル信号Ｗはパルス作成回路２へ入力され、暗
レベル信号Ｂはパルス作成回路３へ入力される。また、
上記パルス作成回路２、３には、制御部からクロックパ
ルスφ2、▲▼、▲▼が入力される。上記
クロックパルスφ2は、１フィールド内に約５万発出力
され、クロックパルス▲▼はフィールドが変わる
時に、また、クロックパルス▲▼は▲▼よ
り数Ｈ（Ｈは水平周期）遅れて出力される。上記パルス
作成回路２、３の出力は、積分回路４、５へそれぞれ送
られる。上記積分回路４には動作電圧V1、V2が供給さ
れ、積分回路５には動作電圧V1′、V2′が供給されてい
る。そして、上記積分回路４はパルス作成回路２からの
信号に応じて電圧V1、V2を積分し、その積分出力を上限
基準電圧VHとして輝度A/D変換回路１へ出力し、積分回
路５はパルス作成回路３からの信号に応じて電圧V1′、
V2′を積分し、その積分出力を下限基準電圧VLとして上
記輝度A/D変換回路１へ出力する。また、上記積分回路
４、５の出力は、それぞれレベルシフタ6a、6b、6cによ
りレベルシフトされ、上限基準電圧VH′、下限基準電圧
VL′として赤色A/D変換回路7a、緑色A/D変換回路7b、青
色A/D変換回路7cへ与えられる。また、上記赤色A/D変換
回路7a、緑色A/D変換回路7b、青色A/D変換回路7cには、
色信号処理回路（図示せず）から赤色信号Ｒ、緑色信号
Ｇ、青色信号Ｂがそれぞれ入力される。そして、上記A/
D変換回路7a、7b、7cは、レベルシフタ6a、6b,6cからの
上限基準電圧VH′、下限基準電圧VL′に従って色信号
Ｒ、Ｇ、Ｂを４ビットのテジタル信号に変換し、カラー
液晶表示パネルを用いた液晶表示回路（図示せず）へ出
力する。上記レベルシフタ6a,6b,6cには、マニュアルに
より電圧レベルの調整をするための入力端子6a1,6b1,6c
1が設けられている。しかして、上記構成において、レ
ベルシフタ6a,6b,6cを除く部分は、LSI化が可能であ
る。
る。まず、第１図により全体的な概略構成について説明
する。第１図において、１は輝度A/D変換回路で、Ｒ、
Ｇ、Ｂの平均的映像信号が入力される。このＲ、Ｇ、Ｂ
の平均的映像信号としては例えば映像信号処理回路（図
示せず）から信号ラインDLを介して送られてくる輝度信
号が使用される。また、上記輝度A/D変換回路１には、
詳細を後述する積分回路４、５から上限基準電圧VH及び
下限基準電圧VLが入力されると共に、例えば3.12MHzの
サンプリングクロックφSが入力される。上記輝度A/D変
換回路１は、輝度信号Ｙを上限基準電圧VH、下限基準電
圧VLと比較し、上限基準電圧VH以上及び下限基準電圧VL
以下のレベルを検出し、サンプリングクロックφSに同
期してそれぞれ明レベル信号Ｗ、暗レベル信号Ｂとして
出力する。そして、上記輝度A/D変換回路１から出力さ
れる明レベル信号Ｗはパルス作成回路２へ入力され、暗
レベル信号Ｂはパルス作成回路３へ入力される。また、
上記パルス作成回路２、３には、制御部からクロックパ
ルスφ2、▲▼、▲▼が入力される。上記
クロックパルスφ2は、１フィールド内に約５万発出力
され、クロックパルス▲▼はフィールドが変わる
時に、また、クロックパルス▲▼は▲▼よ
り数Ｈ（Ｈは水平周期）遅れて出力される。上記パルス
作成回路２、３の出力は、積分回路４、５へそれぞれ送
られる。上記積分回路４には動作電圧V1、V2が供給さ
れ、積分回路５には動作電圧V1′、V2′が供給されてい
る。そして、上記積分回路４はパルス作成回路２からの
信号に応じて電圧V1、V2を積分し、その積分出力を上限
基準電圧VHとして輝度A/D変換回路１へ出力し、積分回
路５はパルス作成回路３からの信号に応じて電圧V1′、
V2′を積分し、その積分出力を下限基準電圧VLとして上
記輝度A/D変換回路１へ出力する。また、上記積分回路
４、５の出力は、それぞれレベルシフタ6a、6b、6cによ
りレベルシフトされ、上限基準電圧VH′、下限基準電圧
VL′として赤色A/D変換回路7a、緑色A/D変換回路7b、青
色A/D変換回路7cへ与えられる。また、上記赤色A/D変換
回路7a、緑色A/D変換回路7b、青色A/D変換回路7cには、
色信号処理回路（図示せず）から赤色信号Ｒ、緑色信号
Ｇ、青色信号Ｂがそれぞれ入力される。そして、上記A/
D変換回路7a、7b、7cは、レベルシフタ6a、6b,6cからの
上限基準電圧VH′、下限基準電圧VL′に従って色信号
Ｒ、Ｇ、Ｂを４ビットのテジタル信号に変換し、カラー
液晶表示パネルを用いた液晶表示回路（図示せず）へ出
力する。上記レベルシフタ6a,6b,6cには、マニュアルに
より電圧レベルの調整をするための入力端子6a1,6b1,6c
1が設けられている。しかして、上記構成において、レ
ベルシフタ6a,6b,6cを除く部分は、LSI化が可能であ
る。
次に上記輝度A/D変換回路１、パルス作成回路２、積
分回路４の詳細について第２図により説明する。輝度A/
D変換回路１は、A/D変換回路11及びデコーダ12からな
り、A/D変換回路11に輝度信号Ｙが入力されると共に上
限基準電圧VH及び下限基準電圧VLが入力される。そし
て、A/D変換回路11は、輝度信号Ｙに対し、上限基準電
圧VH以上のレベルを４ビットのデジタル信号（オール
“1"）に変換し、下限基準電圧VL以下のレベルを４ビッ
トのテジタル信号（オール“0"）に変換して出力する。
このA/D変換回路11の出力信号は、デコーダ12によりサ
ンプリングクロックφSに同期してデコードされ、明レ
ベル信号Ｗ及び暗レベル信号Ｂとして出力される。そし
て、上記明レベル信号Ｗがパルス作成回路２へ送られ、
暗レベル信号Ｂがパルス作成回路３へ送られる。
分回路４の詳細について第２図により説明する。輝度A/
D変換回路１は、A/D変換回路11及びデコーダ12からな
り、A/D変換回路11に輝度信号Ｙが入力されると共に上
限基準電圧VH及び下限基準電圧VLが入力される。そし
て、A/D変換回路11は、輝度信号Ｙに対し、上限基準電
圧VH以上のレベルを４ビットのデジタル信号（オール
“1"）に変換し、下限基準電圧VL以下のレベルを４ビッ
トのテジタル信号（オール“0"）に変換して出力する。
このA/D変換回路11の出力信号は、デコーダ12によりサ
ンプリングクロックφSに同期してデコードされ、明レ
ベル信号Ｗ及び暗レベル信号Ｂとして出力される。そし
て、上記明レベル信号Ｗがパルス作成回路２へ送られ、
暗レベル信号Ｂがパルス作成回路３へ送られる。
上記パルス作成回路２は、アンド回路21、例えば4096
進のカウンタ22、データラッチ回路23、D/Dコンバータ2
4、ラッチ回路25からなり、輝度A/D変換回路１からの明
レベル信号Ｗがアンド回路21を介してカウンタ22のクロ
ック端子に入力される。また、上記アンド回路21には、
ラッチ回路25のラッチ出力が入力される。このラッチ回
路25は、クロックパルス▲▼によりラッチされ、
カウンタ22のキャリー信号によりリセットされる。ま
た、上記クロックパルス▲▼は、カウンタ22のリ
セット端子に入力される。そして、上記カウンタ22の
カウント出力は、クロックパルス▲▼に同期して
データラッチ回路23にラッチされ、D/Dコンバータ24へ
送られる。このD/Dコンバータ24は、データラッチ回路2
3のラッチデータをクロックパルス▲▼に同期し
てD/D変換し、その変換出力を積分回路４へ出力する。
進のカウンタ22、データラッチ回路23、D/Dコンバータ2
4、ラッチ回路25からなり、輝度A/D変換回路１からの明
レベル信号Ｗがアンド回路21を介してカウンタ22のクロ
ック端子に入力される。また、上記アンド回路21には、
ラッチ回路25のラッチ出力が入力される。このラッチ回
路25は、クロックパルス▲▼によりラッチされ、
カウンタ22のキャリー信号によりリセットされる。ま
た、上記クロックパルス▲▼は、カウンタ22のリ
セット端子に入力される。そして、上記カウンタ22の
カウント出力は、クロックパルス▲▼に同期して
データラッチ回路23にラッチされ、D/Dコンバータ24へ
送られる。このD/Dコンバータ24は、データラッチ回路2
3のラッチデータをクロックパルス▲▼に同期し
てD/D変換し、その変換出力を積分回路４へ出力する。
上記積分回路４は、積分抵抗Ｒ及び積分コンデンサＣ
からなる時定数回路41、この時定数回路41に動作電圧V1
を供給制御するゲート回路42、、動作電圧V2を供給制御
するゲート回路43からなり、上記D/Dコンバータ24の出
力信号がゲート回路43のゲート端子に直接入力されると
共に、インバータ44を介してゲート回路42のゲート端子
に入力される。上記時定数回路41は、時定数が2ms程度
に設定されるもので、その出力が上限基準電圧VHとして
輝度A/D変換回路１へ送られる。
からなる時定数回路41、この時定数回路41に動作電圧V1
を供給制御するゲート回路42、、動作電圧V2を供給制御
するゲート回路43からなり、上記D/Dコンバータ24の出
力信号がゲート回路43のゲート端子に直接入力されると
共に、インバータ44を介してゲート回路42のゲート端子
に入力される。上記時定数回路41は、時定数が2ms程度
に設定されるもので、その出力が上限基準電圧VHとして
輝度A/D変換回路１へ送られる。
一方、暗レベル信号Ｂを処理するパルス作成回路３及
び積分回路５は、上記パルス作成回路２及び積分回路４
と同様に構成されるもので、その詳細については省略す
る。
び積分回路５は、上記パルス作成回路２及び積分回路４
と同様に構成されるもので、その詳細については省略す
る。
次に上記実施例の動作を第３図のタイミングチャート
を参照して説明する。この実施例においては、カラー液
晶表示パネルのＲ、Ｇ、Ｂ各色のドット数をそれぞれ
「120×160」とし、基本的な画面における明レベル信号
Ｗ、暗レベル信号Ｂの数をそれぞれ「2300」とする。し
かして、映像信号処理回路かた輝度信号Ｙが輝度A/D変
換回路１に送られてくると、この輝度A/D変換回路１は
輝度信号Ｙを上限基準電圧VRH、下限基準電圧VRLと比較
し、上限基準電圧VRH以上のレベルに対しては例えばオ
ール“1"、下限基準電圧VRL以下のレベルに対してはオ
ール“0"の４ビットのテジタル信号をA/D変換回路11か
ら出力する。そして、このA/D変換回路11から出力され
るテジタル信号がデコーダ12においてデコードされ、明
レベル信号Ｗ及び暗レベル信号Ｂとして出力される。そ
して、上記デコーダ12から出力される明レベル信号Ｗが
パルス作成回路２へ、また、暗レベル信号Ｂがパルス作
成回路３へ送られる。
を参照して説明する。この実施例においては、カラー液
晶表示パネルのＲ、Ｇ、Ｂ各色のドット数をそれぞれ
「120×160」とし、基本的な画面における明レベル信号
Ｗ、暗レベル信号Ｂの数をそれぞれ「2300」とする。し
かして、映像信号処理回路かた輝度信号Ｙが輝度A/D変
換回路１に送られてくると、この輝度A/D変換回路１は
輝度信号Ｙを上限基準電圧VRH、下限基準電圧VRLと比較
し、上限基準電圧VRH以上のレベルに対しては例えばオ
ール“1"、下限基準電圧VRL以下のレベルに対してはオ
ール“0"の４ビットのテジタル信号をA/D変換回路11か
ら出力する。そして、このA/D変換回路11から出力され
るテジタル信号がデコーダ12においてデコードされ、明
レベル信号Ｗ及び暗レベル信号Ｂとして出力される。そ
して、上記デコーダ12から出力される明レベル信号Ｗが
パルス作成回路２へ、また、暗レベル信号Ｂがパルス作
成回路３へ送られる。
パルス作成回路２は、クロックパルス▲▼に同
期してカウンタ22がリセットされると共に、上記クロッ
クパルス▲▼がラッチ回路25にラッチされる。こ
のラッチ回路25にクロックパルス▲▼がラッチさ
れると、その出力が“1"とになり、アンド回路21のゲー
トが開かれる。これによりデコーダ12から出力される明
レベル信号Ｗがアンド回路12を介してカウンタ22へ送ら
れ、カウンタ22のカウントアップ動作が開始される。こ
のカウンタ22は、デコーダ12から送られてくる明レベル
信号Ｗを１フィールドの間カウントしており、そのカウ
ント内容は、次のフィールドに移る時にクロックパルス
▲▼に同期してデータラッチ回路23にラッチさ
れ、D/Dコンバータ24へ送られる。この場合、１フィー
ルド内に「4096」以上の信号がデコーダ12からカウンタ
22に送られてきた時は、カウンタ22からキャリー信号が
出力されてラッチ回路25がリセットされる。これにより
アンド回路21のゲートが閉じ、それ以後の入力が禁止さ
れる。上記D/Dコンバータ24は、データラッチ回路23の
内容に応じて第３図に示すD/D変換動作を行なう。第３
図は、カウンタ22から例えばカウント値「1000」がデー
タラッチ回路23にラッチされた場合のD/Dコンバータ24
の動作を示したものである。上記D/Dコンバータ24は、
データラッチ回路23の内容に応じてD/D変換動作を行な
う。すなわち、D/Dコンバータ24は、フィールドが変わ
る時にクロックパルスφ2によりリセットされるもの
で、各フィールドを第１ブロックから第13ブロックまで
13のブロックに等分割しており、各ブロックの時間幅は
クロックパルスφ2を4096発カウントすることによって
得ている。また、上記第１ブロックないし第13ブロック
は、それぞれ第１小ブロックから第16小ブロックまで16
のブロックに等分割しており、各小ブロックはクロック
パルスφ2の256発分となっている。そして、D/Dコンバ
ータ24は、上記第１ないし第16の小ブロックでは、デー
タラッチ回路23のラッチデータに応じた時間幅のパルス
信号を出力する。例えば、データラッチ回路23にカウン
ト値「1000」がラッチされた場合には、第１ないし第８
小ブロックまでをクロックパルスφ263発分の時間幅の
パルス信号、第９ないし第16小ブロックまでをクロック
パルスφ262発分の時間幅のパルス信号を出力する。す
なわち、上記カウント値「1000」を第１ないし第16小ブ
ロックにおいて平均化して分割する。そして、上記第１
ないし第16小ブロックの信号がD/Dコンバータ24の出力
として積分回路４へ送られる。
期してカウンタ22がリセットされると共に、上記クロッ
クパルス▲▼がラッチ回路25にラッチされる。こ
のラッチ回路25にクロックパルス▲▼がラッチさ
れると、その出力が“1"とになり、アンド回路21のゲー
トが開かれる。これによりデコーダ12から出力される明
レベル信号Ｗがアンド回路12を介してカウンタ22へ送ら
れ、カウンタ22のカウントアップ動作が開始される。こ
のカウンタ22は、デコーダ12から送られてくる明レベル
信号Ｗを１フィールドの間カウントしており、そのカウ
ント内容は、次のフィールドに移る時にクロックパルス
▲▼に同期してデータラッチ回路23にラッチさ
れ、D/Dコンバータ24へ送られる。この場合、１フィー
ルド内に「4096」以上の信号がデコーダ12からカウンタ
22に送られてきた時は、カウンタ22からキャリー信号が
出力されてラッチ回路25がリセットされる。これにより
アンド回路21のゲートが閉じ、それ以後の入力が禁止さ
れる。上記D/Dコンバータ24は、データラッチ回路23の
内容に応じて第３図に示すD/D変換動作を行なう。第３
図は、カウンタ22から例えばカウント値「1000」がデー
タラッチ回路23にラッチされた場合のD/Dコンバータ24
の動作を示したものである。上記D/Dコンバータ24は、
データラッチ回路23の内容に応じてD/D変換動作を行な
う。すなわち、D/Dコンバータ24は、フィールドが変わ
る時にクロックパルスφ2によりリセットされるもの
で、各フィールドを第１ブロックから第13ブロックまで
13のブロックに等分割しており、各ブロックの時間幅は
クロックパルスφ2を4096発カウントすることによって
得ている。また、上記第１ブロックないし第13ブロック
は、それぞれ第１小ブロックから第16小ブロックまで16
のブロックに等分割しており、各小ブロックはクロック
パルスφ2の256発分となっている。そして、D/Dコンバ
ータ24は、上記第１ないし第16の小ブロックでは、デー
タラッチ回路23のラッチデータに応じた時間幅のパルス
信号を出力する。例えば、データラッチ回路23にカウン
ト値「1000」がラッチされた場合には、第１ないし第８
小ブロックまでをクロックパルスφ263発分の時間幅の
パルス信号、第９ないし第16小ブロックまでをクロック
パルスφ262発分の時間幅のパルス信号を出力する。す
なわち、上記カウント値「1000」を第１ないし第16小ブ
ロックにおいて平均化して分割する。そして、上記第１
ないし第16小ブロックの信号がD/Dコンバータ24の出力
として積分回路４へ送られる。
上記積分回路４は、D/Dコンバータ24から第１ないし
第16の各小ブロックにおいて、ハイレベルの信号が与え
られている間ゲート回路43のゲートが開いて電圧V2を時
定数回路41に出力し、ローレベル信号が与えられている
間インバータ44の出力によりゲート回路42のゲートが開
いて電圧V1を時定数回路41へ出力する。この時定数回路
41は、その入力点ａに上記ゲート回路43あるいはゲート
回路42を介して与えられる電圧V2、V1を積分し、その積
分電圧を上限基準電圧VHとして輝度A/D変換回路１に与
える。上記電圧V1は輝度信号Ｙにおける下の限界値、電
圧V2は上の限界値である。しかして、上記パルス作成回
路２におけるデーララッチ回路23のラッチデータが
「０」の場合、D/Dコンバータ24の出力はずっとローレ
ベルであり、このためゲート回路42の出力が“1"となっ
てゲート回路42のゲートが開き、電圧V1が上限基準電圧
VHとして出力される。また、データラッチ回路23のラッ
チデータが「4096」であれば、D/Dコンバータ24の出力
はずっとハイレベルであり、このためゲート回路43のゲ
ートが開いて電圧V2が上限基準電圧VHとして出力され
る。従って、データラッチ回路23のラッチデータが
「１」減少する毎に積分回路４の出力は、「｜V2−V1|/
4096」づつ減少する。データラッチ回路23のラッチデー
タが「2300」の場合、積分回路４から出力される上限基
準電圧VHは、電圧V1とV2のほぼ中間のレベルになる。
第16の各小ブロックにおいて、ハイレベルの信号が与え
られている間ゲート回路43のゲートが開いて電圧V2を時
定数回路41に出力し、ローレベル信号が与えられている
間インバータ44の出力によりゲート回路42のゲートが開
いて電圧V1を時定数回路41へ出力する。この時定数回路
41は、その入力点ａに上記ゲート回路43あるいはゲート
回路42を介して与えられる電圧V2、V1を積分し、その積
分電圧を上限基準電圧VHとして輝度A/D変換回路１に与
える。上記電圧V1は輝度信号Ｙにおける下の限界値、電
圧V2は上の限界値である。しかして、上記パルス作成回
路２におけるデーララッチ回路23のラッチデータが
「０」の場合、D/Dコンバータ24の出力はずっとローレ
ベルであり、このためゲート回路42の出力が“1"となっ
てゲート回路42のゲートが開き、電圧V1が上限基準電圧
VHとして出力される。また、データラッチ回路23のラッ
チデータが「4096」であれば、D/Dコンバータ24の出力
はずっとハイレベルであり、このためゲート回路43のゲ
ートが開いて電圧V2が上限基準電圧VHとして出力され
る。従って、データラッチ回路23のラッチデータが
「１」減少する毎に積分回路４の出力は、「｜V2−V1|/
4096」づつ減少する。データラッチ回路23のラッチデー
タが「2300」の場合、積分回路４から出力される上限基
準電圧VHは、電圧V1とV2のほぼ中間のレベルになる。
また一方、輝度A/D変換回路１から出力される暗レベ
ル信号Ｂを処理するパルス作成回路３及び積分回路５に
おいても上記明レベル信号Ｗに対する処理と同様の処理
が行なわれ、積分回路５から下限基準電圧VLが出力され
て輝度A/D変換回路１へ送られる。
ル信号Ｂを処理するパルス作成回路３及び積分回路５に
おいても上記明レベル信号Ｗに対する処理と同様の処理
が行なわれ、積分回路５から下限基準電圧VLが出力され
て輝度A/D変換回路１へ送られる。
上記のようにして輝度信号Ｙに応じた上限基準電圧
VH、下限基準電圧VLが積分回路４、５から出力され、こ
の上限基準電圧VH、下限基準電圧VLに従って輝度A/D変
換回路１のA/D変換動作が制御される。
VH、下限基準電圧VLが積分回路４、５から出力され、こ
の上限基準電圧VH、下限基準電圧VLに従って輝度A/D変
換回路１のA/D変換動作が制御される。
更に上記積分回路４、５の出力は、レベルシフタ6a、
6b,6cへ送られてレベルシフトされ、その出力が上限基
準電圧VH′、下限基準電圧VL′として赤色A/D変換回路7
a、緑色A/D変換回路7b、青色A/D変換回路7cへ送られ
る。そして、これらのA/D変換回路7a、7b、7cは、レベ
ルシフタ6a、6b、6cからの上限基準電圧VH′、下限基準
電圧VL′に従って色信号Ｒ、Ｇ、Ｂを1H内に200回４ビ
ットのテジタル信号にA/D変換し、カラー液晶表示回路
へ出力する。今、例えば一般的な画面から明るい画面に
切換わり、輝度A/D変換回路１から出力されるオール
“1"の数が増大したとすると、パルス作成回路２のD/D
コンバータ24ら出力される第１ないし第16小ブロックに
おける信号時間幅が長くなり、積分回路４から出力され
る上限基準電圧VHが上昇する。この上限基準電圧VHは輝
度A/D変換回路１にフィードバックされると共に、レベ
ルシフタ6a、6b、6cによりレベルシフトされ、上限基準
電圧VH′、下限基準電圧VL′としてA/D変換回路7a、7
b、7cに入力される。これらのA/D変換回路7a、7b、7c
は、上限基準電圧VH′、下限基準電圧VL′に従ってそれ
ぞれＲ、Ｇ、Ｂの色信号に対するA/D変換動作を行なう
が、上限基準電圧VH′が上昇することにより、その分だ
け出力信号レベルが下がり、このためそれまでとそれ程
変わらない明るさの画像を表示する。このようにして常
に安定したコントラストの画像表示が行なわれる。
6b,6cへ送られてレベルシフトされ、その出力が上限基
準電圧VH′、下限基準電圧VL′として赤色A/D変換回路7
a、緑色A/D変換回路7b、青色A/D変換回路7cへ送られ
る。そして、これらのA/D変換回路7a、7b、7cは、レベ
ルシフタ6a、6b、6cからの上限基準電圧VH′、下限基準
電圧VL′に従って色信号Ｒ、Ｇ、Ｂを1H内に200回４ビ
ットのテジタル信号にA/D変換し、カラー液晶表示回路
へ出力する。今、例えば一般的な画面から明るい画面に
切換わり、輝度A/D変換回路１から出力されるオール
“1"の数が増大したとすると、パルス作成回路２のD/D
コンバータ24ら出力される第１ないし第16小ブロックに
おける信号時間幅が長くなり、積分回路４から出力され
る上限基準電圧VHが上昇する。この上限基準電圧VHは輝
度A/D変換回路１にフィードバックされると共に、レベ
ルシフタ6a、6b、6cによりレベルシフトされ、上限基準
電圧VH′、下限基準電圧VL′としてA/D変換回路7a、7
b、7cに入力される。これらのA/D変換回路7a、7b、7c
は、上限基準電圧VH′、下限基準電圧VL′に従ってそれ
ぞれＲ、Ｇ、Ｂの色信号に対するA/D変換動作を行なう
が、上限基準電圧VH′が上昇することにより、その分だ
け出力信号レベルが下がり、このためそれまでとそれ程
変わらない明るさの画像を表示する。このようにして常
に安定したコントラストの画像表示が行なわれる。
なお、上記実施例ではカラー映像信号のA/D変換回路
について説明したが、白黒映像信号に適用する場合は第
４図のようになる。同図は第１図の回路とほぼ同様であ
るので詳細な説明は省略するが、輝度A/D変換回路１へ
信号ラインDLを介して映像信号が入力され、積分回路４
から上限基準電圧VHが、また積分回路５から下限基準電
圧VLが出力されて上記輝度A/D変換回路１へフィードバ
ックされると共に、レベルシフタ6dを介して映像信号A/
D変換回路7dへ上限基準電圧VH′、下限基準電圧VL′と
して供給されるものである。そして、レベルシフタ6dの
入力端子6d1に与える電位をマニュアルにより変化させ
ることにより、明暗の基準を好みにより変えることがで
きる。
について説明したが、白黒映像信号に適用する場合は第
４図のようになる。同図は第１図の回路とほぼ同様であ
るので詳細な説明は省略するが、輝度A/D変換回路１へ
信号ラインDLを介して映像信号が入力され、積分回路４
から上限基準電圧VHが、また積分回路５から下限基準電
圧VLが出力されて上記輝度A/D変換回路１へフィードバ
ックされると共に、レベルシフタ6dを介して映像信号A/
D変換回路7dへ上限基準電圧VH′、下限基準電圧VL′と
して供給されるものである。そして、レベルシフタ6dの
入力端子6d1に与える電位をマニュアルにより変化させ
ることにより、明暗の基準を好みにより変えることがで
きる。
［発明の効果］ 本発明によれば、色信号をA/D変換するA/D変換回路の
他に輝度信号のレベルを検出するA/D変換回路を設け、
このレベル検出用A/D変換回路の出力に応じて色信号のA
/D変換レベルを自動調節するとともに、このレベル検出
用A/D変換回路の出力を該A/D変換回路にフィードバック
するようにしたので、映像信号の急激な変化にも対応で
きる。更に、平均的映像信号である輝度信号のレベルを
基準にして色信号のA/D変換レベルを自動設定するよう
にしたので、特定の色成分のみが急激に変化しても色信
号の比率が変化せず、色相が極端に変化することがない
という効果を奏する。
他に輝度信号のレベルを検出するA/D変換回路を設け、
このレベル検出用A/D変換回路の出力に応じて色信号のA
/D変換レベルを自動調節するとともに、このレベル検出
用A/D変換回路の出力を該A/D変換回路にフィードバック
するようにしたので、映像信号の急激な変化にも対応で
きる。更に、平均的映像信号である輝度信号のレベルを
基準にして色信号のA/D変換レベルを自動設定するよう
にしたので、特定の色成分のみが急激に変化しても色信
号の比率が変化せず、色相が極端に変化することがない
という効果を奏する。
第１図は本発明の一実施例の全体の概略構成を示すブロ
ック図、第２図は第１図の主要部の詳細を示す回路構成
図、第３図は動作を説明するためのタイミングチャー
ト、第４図は本発明の他の実施例の全体の概略構成を示
すブロック図である。 １…輝度A/D変換回路、２、３…パルス作成回路、４、
５…積分回路、6a〜6d…レベルシフタ、7a…赤色A/D変
換回路、7b…緑色A/D変換回路、7c…青色A/D変換回路、
7d…映像信号A/D変換回路。
ック図、第２図は第１図の主要部の詳細を示す回路構成
図、第３図は動作を説明するためのタイミングチャー
ト、第４図は本発明の他の実施例の全体の概略構成を示
すブロック図である。 １…輝度A/D変換回路、２、３…パルス作成回路、４、
５…積分回路、6a〜6d…レベルシフタ、7a…赤色A/D変
換回路、7b…緑色A/D変換回路、7c…青色A/D変換回路、
7d…映像信号A/D変換回路。
Claims (1)
- 【請求項１】映像信号の輝度信号を明レベルの基準とな
る上限基準電圧及び暗レベルの基準となる下限基準電圧
に従ってA/D変換し、明レベル信号及び暗レベル信号を
得るA/D変換回路と、 上記A/D変換回路で得られた明レベル信号及び暗レベル
信号に応じて上記上限基準電圧及び下限基準電圧を設定
して該A/D変換回路にフィードバックするフィードバッ
ク手段と、 上記フィードバック手段により設定された上限基準電圧
及び下限基準電圧に基づいて上記映像信号の色信号をA/
D変換し、上記輝度信号を基準としたデジタルカラー映
像信号を得る色信号A/D変換手段と を具備したことを特徴とするA/D変換装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4603385A JP2569301B2 (ja) | 1985-03-08 | 1985-03-08 | Ａ／ｄ変換装置 |
| US06/733,583 US4642694A (en) | 1984-05-22 | 1985-05-13 | Television video signal A/D converter |
| GB08512545A GB2161336B (en) | 1984-05-22 | 1985-05-17 | Television video signal a/d converter |
| KR1019850003460A KR890004222B1 (ko) | 1984-05-22 | 1985-05-20 | 화상표시장치에 있어서의 a-d 변환장치 |
| DE19853518432 DE3518432A1 (de) | 1984-05-22 | 1985-05-22 | Fernsehvideosignal-a/d-wandlereinrichtung |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4603385A JP2569301B2 (ja) | 1985-03-08 | 1985-03-08 | Ａ／ｄ変換装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61205024A JPS61205024A (ja) | 1986-09-11 |
| JP2569301B2 true JP2569301B2 (ja) | 1997-01-08 |
Family
ID=12735724
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4603385A Expired - Lifetime JP2569301B2 (ja) | 1984-05-22 | 1985-03-08 | Ａ／ｄ変換装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2569301B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3710291A1 (de) * | 1987-03-28 | 1988-10-13 | Thomson Brandt Gmbh | Schaltung zur analog/digital-wandlung von signalen unterschiedlicher pegel |
| JPS6440927U (ja) * | 1987-09-03 | 1989-03-10 | ||
| TWI332757B (en) * | 2006-06-14 | 2010-11-01 | Realtek Semiconductor Corp | Circuit and method for reducing mismatch between signal converters |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS641803Y2 (ja) * | 1980-03-07 | 1989-01-17 | ||
| JPS5933930A (ja) * | 1982-08-19 | 1984-02-24 | Hitachi Ltd | Ａ／ｄ変換のための基準電圧発生回路 |
| JPS59104826A (ja) * | 1982-12-07 | 1984-06-16 | Sony Corp | Ａ／ｄ変換装置 |
| JPS59193619A (ja) * | 1983-04-18 | 1984-11-02 | Matsushita Electric Ind Co Ltd | 画像処理回路 |
| JPS616994A (ja) * | 1984-06-21 | 1986-01-13 | Casio Comput Co Ltd | カラ−映像信号ａ／ｄ変換装置 |
-
1985
- 1985-03-08 JP JP4603385A patent/JP2569301B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61205024A (ja) | 1986-09-11 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4642694A (en) | Television video signal A/D converter | |
| JPS60247379A (ja) | 映像信号ａ／ｄ変換回路 | |
| JPH0783487B2 (ja) | カラ−映像信号のレベルコントロ−ル回路 | |
| JPH0683287A (ja) | 液晶ディスプレイの表示制御装置 | |
| US5841488A (en) | Multiple video input clamping arrangement | |
| US4729026A (en) | Auto-pedestal level clamp circuit | |
| JP2569301B2 (ja) | Ａ／ｄ変換装置 | |
| JPH08106075A (ja) | 表示駆動回路 | |
| JPH0544878B2 (ja) | ||
| JP2596369B2 (ja) | Ａ／ｄ変換装置 | |
| KR100207315B1 (ko) | 평판 디스플레이 장치 | |
| JPH0681285B2 (ja) | Ａ／ｄ変換装置 | |
| JPH0666927B2 (ja) | 映像信号ａ／ｄ変換方法 | |
| JPS6220476A (ja) | オ−トペデスタルレベルクランプ回路 | |
| JP2545058B2 (ja) | 階調信号発生回路 | |
| JP3514498B2 (ja) | ガンマ補正方式 | |
| JPH10186312A (ja) | 液晶表示装置 | |
| JPH0760300B2 (ja) | 階調信号発生回路 | |
| JPH0328113B2 (ja) | ||
| JPH036072Y2 (ja) | ||
| JPH02185176A (ja) | 液晶表示装置 | |
| JP2815898B2 (ja) | 液晶ディスプレイ付カメラ一体型ビデオテープレコーダ | |
| JP3043206B2 (ja) | 映像信号処理装置及び映像信号処理方法 | |
| JPH0422617Y2 (ja) | ||
| JPH03131181A (ja) | 輝度調整回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |