JPS59104826A - Ａ／ｄ変換装置 - Google Patents
Ａ／ｄ変換装置Info
- Publication number
- JPS59104826A JPS59104826A JP21429782A JP21429782A JPS59104826A JP S59104826 A JPS59104826 A JP S59104826A JP 21429782 A JP21429782 A JP 21429782A JP 21429782 A JP21429782 A JP 21429782A JP S59104826 A JPS59104826 A JP S59104826A
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/06—Continuously compensating for, or preventing, undesired influence of physical parameters
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
「産業上の利用分針」
この発明は、アナ四グビデオ信号をディジタルビデオ信
号に変換Ｔる場合に適用されるＡ／Ｄ変換装置に関する
。
号に変換Ｔる場合に適用されるＡ／Ｄ変換装置に関する
。
［背景技術とその問題点」
Ａ／Ｄ変換器は、その語長によってディジタル出力のダ
イナミックレンジが制限される。そのため。
イナミックレンジが制限される。そのため。
従来では、第１図に示すように、 Ａ、／Ｄ変換器１の
入力側に乗算器２及び加算器３を設け１乗算器２にアナ
ログ入力及び交流利得制御信号Ｐを供給し。
入力側に乗算器２及び加算器３を設け１乗算器２にアナ
ログ入力及び交流利得制御信号Ｐを供給し。
この乗算器２の出力と直流レベル制御信号Ｑとを加算器
３に供給し、この加Ｗ器３の出力をＡ／Ｄ変換器１のア
ナログ入力としていた。Ａ／Ｄ変換器１のダイナミック
レンジより広いダイナミックレンジのアナログ入力信号
は、その振幅がアナログ領域或いはディジタル領域で検
出され、適当な振幅となるような交流利得制御信号Ｐが
乗算器２に供給される。また、入力信号の直流レベルが
アナログ領域又はディジタル領域で検出され、所定の直
流レベルとするための直流レベル制御信号Ｑが加算器３
に供給される。
３に供給し、この加Ｗ器３の出力をＡ／Ｄ変換器１のア
ナログ入力としていた。Ａ／Ｄ変換器１のダイナミック
レンジより広いダイナミックレンジのアナログ入力信号
は、その振幅がアナログ領域或いはディジタル領域で検
出され、適当な振幅となるような交流利得制御信号Ｐが
乗算器２に供給される。また、入力信号の直流レベルが
アナログ領域又はディジタル領域で検出され、所定の直
流レベルとするための直流レベル制御信号Ｑが加算器３
に供給される。
しかしながら１乗算器２及び加算器３を用いてアナログ
領域で振幅及び直流レベルを制御するために、雑音が発
生したり、アナログ入力の波形がひずんだりする欠点が
あった。また、 Ａ／Ｄ変換装置として、入力アナログ
信号の振幅を予測して。
領域で振幅及び直流レベルを制御するために、雑音が発
生したり、アナログ入力の波形がひずんだりする欠点が
あった。また、 Ａ／Ｄ変換装置として、入力アナログ
信号の振幅を予測して。
Ａ／Ｄ変換器の上限値及び下限値を変えるものが提案さ
れているが、この装置は、交流利得と直流レベルとを別
個に制御できず、ビデオ信号のＡ／Ｄ変換には、不向き
のものである０ 「発明の目的」 この発明は、 Ａ／ｐ変換器の上限値設定値と下限値設
定値とを変化させて入力アナログ信号をＡ／Ｄ変換器の
ダイナミックレンジに適合させると共に。
れているが、この装置は、交流利得と直流レベルとを別
個に制御できず、ビデオ信号のＡ／Ｄ変換には、不向き
のものである０ 「発明の目的」 この発明は、 Ａ／ｐ変換器の上限値設定値と下限値設
定値とを変化させて入力アナログ信号をＡ／Ｄ変換器の
ダイナミックレンジに適合させると共に。
交流利得と直流レベルとを別個に制御することができる
Ａ／Ｄ変換装置の実現を目的とするものである０ 「発明の概要」 この発明は、設定された上限値及び下限値が夫々供給さ
れ、この上限値及び下限値の間のレベルヲ２ｎに区分し
、ｎビットのディジタル出力を得るＡ／Ｄ変換装置であ
って、交流利得制御量を上限値設定値及び下限値設定値
に対して夫々加算及び減算する回路と、直流レベル制御
量を上限値設定値及び下限値設定値に対して夫々加算す
る回路とを備えたものである。
Ａ／Ｄ変換装置の実現を目的とするものである０ 「発明の概要」 この発明は、設定された上限値及び下限値が夫々供給さ
れ、この上限値及び下限値の間のレベルヲ２ｎに区分し
、ｎビットのディジタル出力を得るＡ／Ｄ変換装置であ
って、交流利得制御量を上限値設定値及び下限値設定値
に対して夫々加算及び減算する回路と、直流レベル制御
量を上限値設定値及び下限値設定値に対して夫々加算す
る回路とを備えたものである。
「実施例」
第２図は、この発明の一実施例の基本的構成を示す。Ａ
／Ｄ変換器１は、制御入力端子Ａ、Ｂを夫々有しており
、制御入力端千人に対して上限値電圧が供給され、制御
入力端子Ｂに対して下限値電圧が供給される。この上限
値電圧及び下限値電圧の間の電圧ＶＡＢが２個に区分さ
れ、アナログ入力電圧のレベルがどのレベル範囲に含ま
れるかによって、ｎビットのディジタル出力が得られる
。
／Ｄ変換器１は、制御入力端子Ａ、Ｂを夫々有しており
、制御入力端千人に対して上限値電圧が供給され、制御
入力端子Ｂに対して下限値電圧が供給される。この上限
値電圧及び下限値電圧の間の電圧ＶＡＢが２個に区分さ
れ、アナログ入力電圧のレベルがどのレベル範囲に含ま
れるかによって、ｎビットのディジタル出力が得られる
。
上限値設定値Ｒａと交流利得制御電圧Ｐとが加算器４で
加算されると共に、下限値設定値Ｒｂから交流利得制御
電圧Ｐが減算器５で減算される。
加算されると共に、下限値設定値Ｒｂから交流利得制御
電圧Ｐが減算器５で減算される。
この加算器４及び減算器５の出力が加算器６．７に供給
される。この加算器６．７には、直流レベル制御電圧Ｑ
が供給される。この加算器６．７の出力がＡ／Ｄ変換器
１の端子Ａ、Ｂの夫々に供給される。
される。この加算器６．７には、直流レベル制御電圧Ｑ
が供給される。この加算器６．７の出力がＡ／Ｄ変換器
１の端子Ａ、Ｂの夫々に供給される。
直流レベル制御電圧Ｑは、上限値及び下限値の各電圧を
同一方向に同じレベルだけ変化させるから、これは、ア
ナログ入力電圧のレンジを平行移動させる。例えば、直
流制御電圧Ｑの値を＋ΔＱとすると、アナログ入力電圧
のレンジは、ΔＱだけ下がり、ディジタル出力は、デー
タの直流レベルがΔＱ下がったものとなる０ 交流利得制御電圧Ｐは、上限値及び下限値の各電圧を同
時に逆の方向に動かすから、アナログ入力電圧の振幅を
変化させる効果がディジタル出力に与えらｎる。例えば
、交流利得制御電圧ＰがＯであると、制御端子Ａ、Ｂ間
の電圧ＶＡＢ はＶＡＢ ” Ｒａ −Ｒｂ となる。一般に、（Ｒａ＝ Ｒｂ）とされるので。
同一方向に同じレベルだけ変化させるから、これは、ア
ナログ入力電圧のレンジを平行移動させる。例えば、直
流制御電圧Ｑの値を＋ΔＱとすると、アナログ入力電圧
のレンジは、ΔＱだけ下がり、ディジタル出力は、デー
タの直流レベルがΔＱ下がったものとなる０ 交流利得制御電圧Ｐは、上限値及び下限値の各電圧を同
時に逆の方向に動かすから、アナログ入力電圧の振幅を
変化させる効果がディジタル出力に与えらｎる。例えば
、交流利得制御電圧ＰがＯであると、制御端子Ａ、Ｂ間
の電圧ＶＡＢ はＶＡＢ ” Ｒａ −Ｒｂ となる。一般に、（Ｒａ＝ Ｒｂ）とされるので。
ＶＡＢ＝２Ｒｆｉとなる。次に、十ΔＰの電圧が交流利
得制御電圧Ｐとして与えられると、電圧ＶＡＢは ＶＡＢ’＝ （Ｒａ＋ΔＰ） −（Ｒ１）−Δｐ）＝２
Ｒ＆＋２ΔＰとなる。したがって、十ΔＰの交流利得制
御電圧を供給Ｔることによって。
得制御電圧Ｐとして与えられると、電圧ＶＡＢは ＶＡＢ’＝ （Ｒａ＋ΔＰ） −（Ｒ１）−Δｐ）＝２
Ｒ＆＋２ΔＰとなる。したがって、十ΔＰの交流利得制
御電圧を供給Ｔることによって。
たけ、振幅に変化が与えられるＯつまり、制御端利得制
御電圧Ｐが０の時より広い入力信号の範囲を受は入れる
ことになり、出力ディジタル信号はだけ振幅が小さくな
って見える。
御電圧Ｐが０の時より広い入力信号の範囲を受は入れる
ことになり、出力ディジタル信号はだけ振幅が小さくな
って見える。
第３図を参照してこの発明の一実施例について更に説明
する。８で示す入力端子にアナログビデオ信号が供給さ
れ、Ａ／Ｄ変換器１によって１サンプルｎビツト例えば
８ビツト、のディジタルビデオ信号に変換され、出力端
子９に取り出される。人力ビデオ信号が振幅検出回路１
０及びペデスタル検出回路１１に供給される。
する。８で示す入力端子にアナログビデオ信号が供給さ
れ、Ａ／Ｄ変換器１によって１サンプルｎビツト例えば
８ビツト、のディジタルビデオ信号に変換され、出力端
子９に取り出される。人力ビデオ信号が振幅検出回路１
０及びペデスタル検出回路１１に供給される。
振幅検出回路１０は、入力ビデオ信号のピークツウビー
ク値を検出し、この検出された電圧が比較回路１２に供
給され、電圧源１３の基準電圧と比較される。この基準
電圧は、上限値設定値Ｒａ及び下限値設定値Ｒｂ間の電
圧ＶＡＢと関連したものである。この比較回路１２の出
力電圧が積分回路から構成されたホールド回路１４に供
給され。
ク値を検出し、この検出された電圧が比較回路１２に供
給され、電圧源１３の基準電圧と比較される。この基準
電圧は、上限値設定値Ｒａ及び下限値設定値Ｒｂ間の電
圧ＶＡＢと関連したものである。この比較回路１２の出
力電圧が積分回路から構成されたホールド回路１４に供
給され。
その出力に交流利得制御電圧Ｐが取り出される。
また、ペデスタル検出回路１１は、入力ビデオｒ？４号
のペデスタルレベルを検出し、この検出値が比較回路１
５に供給され、電圧源１６からの基準電圧と比較される
。この基準電圧は、設定されるペデスタルレベルと関連
したものである。比較回路１５の出力に直流レベル制御
電圧Ｑが取り出される。
のペデスタルレベルを検出し、この検出値が比較回路１
５に供給され、電圧源１６からの基準電圧と比較される
。この基準電圧は、設定されるペデスタルレベルと関連
したものである。比較回路１５の出力に直流レベル制御
電圧Ｑが取り出される。
上述の交流利得制御電圧Ｐが抵抗１７を介して演算増幅
器１８の反転入力端子に供給されると共に、演算増幅器
１９の非反転入力端子に供給される。また、比較回路１
５の出力に発生する直流レベル制御電圧Ｑが抵抗２０を
介して演算増幅器１８の反転入力端子に供給されると共
に、抵抗２１を介して演算増幅器１９の反転入力端子に
供給される。この演算増幅器１Ｂの反転入力端子には、
抵抗２２を介して上限値設定値Ｒ，が供給され、演算増
幅器１９の反転入力端子には、抵抗２３を介して下限値
設定値Ｒｂが供給される。
器１８の反転入力端子に供給されると共に、演算増幅器
１９の非反転入力端子に供給される。また、比較回路１
５の出力に発生する直流レベル制御電圧Ｑが抵抗２０を
介して演算増幅器１８の反転入力端子に供給されると共
に、抵抗２１を介して演算増幅器１９の反転入力端子に
供給される。この演算増幅器１Ｂの反転入力端子には、
抵抗２２を介して上限値設定値Ｒ，が供給され、演算増
幅器１９の反転入力端子には、抵抗２３を介して下限値
設定値Ｒｂが供給される。
したがって、演算増幅器１８によつＴｏ （Ｒａ十Ｐ
十〇）の演算がなされ、演算増幅器１９によって、
（Ｒｂ−Ｐ十Ｑ）の演算がなされる。これらの演算増幅
器１８．１９の夫々の出力が演算増幅器２４．２５を介
してＡ／Ｄ変換器１の端子Ａ、Ｂに供給される。演算増
幅器１８は、加算器４，６を構成し、演算増幅器１９は
、減算器５及び加算器７を構成する。
十〇）の演算がなされ、演算増幅器１９によって、
（Ｒｂ−Ｐ十Ｑ）の演算がなされる。これらの演算増幅
器１８．１９の夫々の出力が演算増幅器２４．２５を介
してＡ／Ｄ変換器１の端子Ａ、Ｂに供給される。演算増
幅器１８は、加算器４，６を構成し、演算増幅器１９は
、減算器５及び加算器７を構成する。
このＡ／Ｄ変換器１は、パラレル形Ａ／Ｄ変換器であっ
て、そのリファレンス部分の構成を第４図に示す。演算
増幅器２４．２５から端子Ａ、Ｂに対して上限設定値及
び下限設定値が供給され、この端子Ａ及び端子３間にｍ
（＝２”）個の抵抗Ｒが接続される。この抵抗Ｒによっ
て分割することで形成された基準電圧がｍ個の比較アン
プ０１〜ｃｍの一方の入力端子に供給される。この比較
アンプ０１〜ＣＩｎの他方の入力端子には、アナログ入
力（ビデオ信号）が供給される。この比較アンプＣ３〜
Ｃｍの出力には、アナ四グ入力のレベルと対応するｍ個
の出力が発生し、このｍ個の出力がｎビットのフードに
変換される。
て、そのリファレンス部分の構成を第４図に示す。演算
増幅器２４．２５から端子Ａ、Ｂに対して上限設定値及
び下限設定値が供給され、この端子Ａ及び端子３間にｍ
（＝２”）個の抵抗Ｒが接続される。この抵抗Ｒによっ
て分割することで形成された基準電圧がｍ個の比較アン
プ０１〜ｃｍの一方の入力端子に供給される。この比較
アンプ０１〜ＣＩｎの他方の入力端子には、アナログ入
力（ビデオ信号）が供給される。この比較アンプＣ３〜
Ｃｍの出力には、アナ四グ入力のレベルと対応するｍ個
の出力が発生し、このｍ個の出力がｎビットのフードに
変換される。
「応用例」
Ａ／Ｄ変換器１のディジタル出力から交流利得制御信号
と直流レベル制御信号とを形成するフィードバック構成
としても良い。
と直流レベル制御信号とを形成するフィードバック構成
としても良い。
また、 Ａ／Ｄ変換器１は、パラレル形Ａ／Ｄ変換器に
限らず、入力アナログ信号のどのレンジをそのディジタ
ル出力のダイナミックレンジにするかを定めるための制
御端子を有する構成であれば。
限らず、入力アナログ信号のどのレンジをそのディジタ
ル出力のダイナミックレンジにするかを定めるための制
御端子を有する構成であれば。
他の構成のものを用いることができる。
「発明の効果」
この発明に依れば、入力アナログ信号の振幅及び直流レ
ベルに応じてＡ／Ｄ変換器の基準電圧の上限値及び下限
値を可変することで、振幅及び直流レベルを別個に制御
できる。したがって、アナログ領域で振幅調整及び直流
レベルの調整を行なう必要がなく、雑音或いはひずみの
発生を防止することができる。ビデオ信号の場合は、振
＠調整及び直流レベルの調整の両者を必要とすることが
多く、また、その帯域が広いので、この発明は、ビデオ
信号の処理に対して適用して好適である。更に、この発
明は、加算器及び減算器をＡ／Ｄ変換器の制御端子に接
続する簡単な構成のものである
ベルに応じてＡ／Ｄ変換器の基準電圧の上限値及び下限
値を可変することで、振幅及び直流レベルを別個に制御
できる。したがって、アナログ領域で振幅調整及び直流
レベルの調整を行なう必要がなく、雑音或いはひずみの
発生を防止することができる。ビデオ信号の場合は、振
＠調整及び直流レベルの調整の両者を必要とすることが
多く、また、その帯域が広いので、この発明は、ビデオ
信号の処理に対して適用して好適である。更に、この発
明は、加算器及び減算器をＡ／Ｄ変換器の制御端子に接
続する簡単な構成のものである
第１図は従来のＡ／Ｄ変換装置の構成を示すブロック図
、第２図はこの発明の一実施例の基本的構成を示すブロ
ック図、第３図はこの発明の一実施例のブロック図、第
４図はこの発明の一実施例に用いたＡ／Ｄ変換器の一部
の接続図である。 １・・・・・・Ａ／Ｄ変換器、３．４．６．７・・・・
・・加算器、５・・・・・・減算器、８・・・・・・ア
ナログ入力端子。 ９・・・・・・ディジタル出力端子、１８．１９．２４
゜２５・・・・・・演算増幅器。 代理人 杉 浦 正 知 手続補正書（自発） １．事件の表示 昭和５７年特許願第２１４２９７ 号２ 発明の名称
Ａ／Ｄ変換装置 ３、補正をする者 事件との関係 特許出願人 ４、代理人 図面中、第２図を添付図面の通り訂正する。 第２図 １４３−
、第２図はこの発明の一実施例の基本的構成を示すブロ
ック図、第３図はこの発明の一実施例のブロック図、第
４図はこの発明の一実施例に用いたＡ／Ｄ変換器の一部
の接続図である。 １・・・・・・Ａ／Ｄ変換器、３．４．６．７・・・・
・・加算器、５・・・・・・減算器、８・・・・・・ア
ナログ入力端子。 ９・・・・・・ディジタル出力端子、１８．１９．２４
゜２５・・・・・・演算増幅器。 代理人 杉 浦 正 知 手続補正書（自発） １．事件の表示 昭和５７年特許願第２１４２９７ 号２ 発明の名称
Ａ／Ｄ変換装置 ３、補正をする者 事件との関係 特許出願人 ４、代理人 図面中、第２図を添付図面の通り訂正する。 第２図 １４３−
Claims (1)
- 【特許請求の範囲】 設定された上限値及び下限値が夫々供給され。 この上限値及び下限値の間のレベルを２ｎに区分し、ｎ
ビットのディジタル出力を得るＡ／Ｄ変換装置において
、交流利得制御量を上限値設定値及び下限値設定値に対
して夫々加算及び減算するＭ路と、直流レベル制御量を
上限値設定値及び下限値設定値に対して夫々加算する回
路とを備えてなるＡ／Ｄ変換装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21429782A JPS59104826A (ja) | 1982-12-07 | 1982-12-07 | Ａ／ｄ変換装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21429782A JPS59104826A (ja) | 1982-12-07 | 1982-12-07 | Ａ／ｄ変換装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59104826A true JPS59104826A (ja) | 1984-06-16 |
| JPH0534855B2 JPH0534855B2 (ja) | 1993-05-25 |
Family
ID=16653394
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21429782A Granted JPS59104826A (ja) | 1982-12-07 | 1982-12-07 | Ａ／ｄ変換装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59104826A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61205024A (ja) * | 1985-03-08 | 1986-09-11 | Casio Comput Co Ltd | Ａ／ｄ変換装置 |
| JPS61210721A (ja) * | 1985-03-15 | 1986-09-18 | Canon Inc | アナログ・デイジタル変換回路 |
| JPS61257077A (ja) * | 1985-05-10 | 1986-11-14 | Matsushita Electric Ind Co Ltd | 自動黒レベル設定回路 |
| JPH01309417A (ja) * | 1988-06-07 | 1989-12-13 | R B Controls Kk | Ａｄ変換器用前置回路 |
| WO2006064618A1 (ja) * | 2004-12-17 | 2006-06-22 | Matsushita Electric Industrial Co., Ltd. | 利得可変なアナログ・デジタル変換器、利得可変なアナログ・デジタル変換器の利得調整方法、及び利得可変なアナログ・デジタル変換器を含むシステム |
| JP2006352442A (ja) * | 2005-06-15 | 2006-12-28 | Seiko Epson Corp | 集積回路装置、マイクロコンピュータ及び電子機器 |
| CN100336379C (zh) * | 2003-09-19 | 2007-09-05 | 三洋电机株式会社 | 视频信号处理装置和电视接收装置 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5461453A (en) * | 1977-10-26 | 1979-05-17 | Hitachi Ltd | Analog-digital conversion circuit |
| JPS5617733U (ja) * | 1979-07-17 | 1981-02-16 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5210716A (en) * | 1975-06-24 | 1977-01-27 | Hitachi Ltd | Multi-element magnetic head |
-
1982
- 1982-12-07 JP JP21429782A patent/JPS59104826A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
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| WO2006064618A1 (ja) * | 2004-12-17 | 2006-06-22 | Matsushita Electric Industrial Co., Ltd. | 利得可変なアナログ・デジタル変換器、利得可変なアナログ・デジタル変換器の利得調整方法、及び利得可変なアナログ・デジタル変換器を含むシステム |
| US7504973B2 (en) | 2004-12-17 | 2009-03-17 | Panasonic Corporation | Gain-variable analog/digital converter, gain adjustment method for gain-variable analog/digital converter, and system including gain-variable analog/digital converter |
| JP2006352442A (ja) * | 2005-06-15 | 2006-12-28 | Seiko Epson Corp | 集積回路装置、マイクロコンピュータ及び電子機器 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0534855B2 (ja) | 1993-05-25 |
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