JP2000036748A5 - - Google Patents

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図８に示す加算器１２は、２つの入力端子を有する３つの加算器（ＡＤＤ）１２０、１２２、１２４によって構成されている。これら３つの加算器１２０、１２２、１２４によって、４つの階段関数発生部１１−１〜１１−４から出力されるそれぞれのデータが加算される。この加算結果がＤ／Ａ変換器（ＤＡＣ）１４に入力されて階段状の電圧波形に変換され、縦続接続された２つの積分処理部１６、１８のうちの前段の積分処理部１６に印加される。
また、図８に示すように、前段の積分処理部１６は、２つの演算増幅器１４０、１４１、２つのキャパシタ１４２、１４３、２つの抵抗１４４、１４５およびスイッチ１４６を含んで構成されている。一方の演算増幅器１４０とキャパシタ１４２および抵抗１４４によって積分回路が構成されており、抵抗１４４を介して演算増幅器１４０の反転入力端子に印加されるＤ／Ａ変換器１４の出力電圧に対して所定の積分動作が行われる。また、後段の積分処理部１８は、２つの演算増幅器１５０、１５１、２つのキャパシタ１５２、１５３、２つの抵抗１５４、１５５およびスイッチ１５６を含んで構成されている。一方の演算増幅器１５０とキャパシタ１５２および抵抗１５４によって積分回路が構成されており、抵抗１５４を介して演算増幅器１５０の反転入力端子に印加される前段の積分処理部１６の出力電圧に対して所定の積分動作が行われる。
ところで、本実施形態のＤ／Ａ変換器は、例えばテレビジョン受信機のＲＧＢ信号や輝度信号等の映像信号を得る回路として用いる用途に適している。具体的には、テレビジョン受信機用のＤ／Ａ変換器は、図８に構成を示した回路をＲ、Ｇ、Ｂデータのそれぞれに対応させて３組備えており、１画面に対応するフレームを構成する各走査線毎に所定の時間間隔でそれぞれが８ビットのＲ、Ｇ、Ｂデータが入力されて、それぞれのデータを補間する連続的なＲ、Ｇ、Ｂアナログ電圧を生成する。
後段の積分処理部１８に含まれる演算増幅器１５２とキャパシタ１５３および抵抗１５５によって平均レベル保持回路が構成されており、演算増幅器１５０等によって構成される積分回路の出力の平均値が、演算増幅器１５１の非反転入力端子に印加される電圧レベルと同じになるように、演算増幅器１５０の非反転入力端子の電圧レベルが調整される。なお、演算増幅器１５１の非反転入力端子に印加される電圧レベルは、入力データそのものをアナログ電圧に変換してその平均レベルを求めたものが用いられ、この電圧レベルを求めるために、順次入力される入力データを保持するＤ型フリップフロップによって構成されるデータ保持部１８０と、この保持されたデジタルデータに対応するアナログ電圧を発生するＤ／Ａ変換器１８２と、Ｄ／Ａ変換器１８２の出力電圧を積分する積分回路１８４とが備わっている。
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