JP3498987B2 - 信号クランプ装置 - Google Patents
信号クランプ装置Info
- Publication number
- JP3498987B2 JP3498987B2 JP32835893A JP32835893A JP3498987B2 JP 3498987 B2 JP3498987 B2 JP 3498987B2 JP 32835893 A JP32835893 A JP 32835893A JP 32835893 A JP32835893 A JP 32835893A JP 3498987 B2 JP3498987 B2 JP 3498987B2
- Authority
- JP
- Japan
- Prior art keywords
- signal
- input
- level
- output
- clamp
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 238000011156 evaluation Methods 0.000 claims description 8
- 230000004044 response Effects 0.000 claims description 5
- 239000003990 capacitor Substances 0.000 description 10
- 238000012545 processing Methods 0.000 description 10
- 238000013459 approach Methods 0.000 description 5
- 238000010586 diagram Methods 0.000 description 5
- 230000008878 coupling Effects 0.000 description 4
- 238000010168 coupling process Methods 0.000 description 4
- 238000005859 coupling reaction Methods 0.000 description 4
- 238000005070 sampling Methods 0.000 description 4
- 230000008859 change Effects 0.000 description 3
- 238000007599 discharging Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 230000000295 complement effect Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 230000000737 periodic effect Effects 0.000 description 2
- 230000008569 process Effects 0.000 description 2
- 241000257465 Echinoidea Species 0.000 description 1
- 230000003321 amplification Effects 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 238000001914 filtration Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000003199 nucleic acid amplification method Methods 0.000 description 1
- 230000001052 transient effect Effects 0.000 description 1
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N5/00—Details of television systems
- H04N5/14—Picture signal circuitry for video frequency region
- H04N5/16—Circuitry for reinsertion of dc and slowly varying components of signal; Circuitry for preservation of black or white level
- H04N5/18—Circuitry for reinsertion of dc and slowly varying components of signal; Circuitry for preservation of black or white level by means of "clamp" circuit operated by switching circuit
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N9/00—Details of colour television systems
- H04N9/64—Circuits for processing colour signals
- H04N9/72—Circuits for processing colour signals for reinsertion of DC and slowly varying components of colour signals
Landscapes
- Engineering & Computer Science (AREA)
- Multimedia (AREA)
- Signal Processing (AREA)
- Picture Signal Circuits (AREA)
- Analogue/Digital Conversion (AREA)
- Processing Of Color Television Signals (AREA)
- Transforming Light Signals Into Electric Signals (AREA)
Description
【発明の詳細な説明】
【０００１】
【産業上の利用分野】信号処理装置はクランピング機能
を含む。例えば、ディジタル映像信号処理装置はアナロ
グ映像信号源に結合された交流であるアナログ入力を有
するアナログディジタル変換器（ＡＤＣ）を含む。アナ
ログ信号がＡＤＣの直流範囲を越えないようにＡＤＣの
入力において直流バイアスを確立し維持することが望ま
れている。この直流範囲が越えられた場合、信号クリッ
ピングが生ずる。クリッピングは、好ましくない効果、
例えば映像信号処理装置における画像歪みを起こす。ク
ランピング特徴は所望の直流バイアスを提供する。 【０００２】 【従来の技術】信号クランプの動作は典型的には信号レ
ベルをサンプリングすること、サンプルされた値を基準
値と比較すること、そしてその信号レベルを調整して所
望のレベルを確立することとを含む。一例として、映像
信号は典型的には直流レベルが存在する”バックポー
チ”期間を含む。ＮＴＳＣ適合信号においてはこのバッ
クポーチ期間は水平同期の先行エッジの４．７μｓ後に
始まり４．７μｓの期間を有する。上述のディジタル信
号処理装置においては、バックポーチ期間中の映像ＡＤ
Ｃの入力におけるレベルはＡＤＣ入力におけるバイアス
を示す。このように、ＡＤＣ入力信号レベルはバックポ
ーチ期間の間にサンプルされバイアスを所望の値にクラ
ンプするように調整され得る。 【０００３】 【発明が解決しようとする課題】クランピングに対する
あるアプローチはバックポーチ期間等の短い期間中にサ
ンプリング及び信号レベルの調整の両方を完了すること
を含む。相対的に短い期間の間に信号レベルをサンプル
し修正することを達成することは信号レベルを調整する
ための意味のある信号パルスを必要とする。パルスは信
号処理装置に雑音を導くトランジェントを発生する。更
に、信号パルスはサンプリングと相互作用し発振又はク
ランピングレベルのドリフト等の効果を引き起こす。 【０００４】 【課題を解決するための手段】本発明は、その一部にお
いて、説明した問題を認識することにあり、その一部に
おいてその問題にねらいを定めた信号処理装置を提供す
るにある。本発明の原理によれば、信号処理装置は、評
価期間の間、信号特性及び所望の信号特性間の関係を評
価するために設けられる。その評価の結果がその関係が
所望する関係でないということを示す場合、その信号特
性はその関係を実質的に所望する関係になるように修正
される。この修正は修正期間の間になされる。この修正
期間は評価期間を越える期間を有する。 【０００５】本発明の他の面によれば、評価期間中の評
価はメジアンフィルタアルゴリズムを示す濾波器を含
む。 【０００６】 【実施例】本発明は添付された図面を参照することによ
ってより良く理解し得る。本発明の原理の説明のため
に、図１に示された典型的実施例を映像信号処理装置の
面において説明する。容易に明白になるであろうが、本
発明は様々な信号処理適用に対して応用され得る。 【０００７】図１において、映像入力信号「Ｙ 入
力」、「Ｕ 入力」および「Ｖ 入力」を処理する３つ
のチャンネルが示されており、尚信号「Ｙ 入力」は輝
度信号を示し、信号「Ｕ 入力」および「Ｙ 入力」は
色差信号（例えばＲ−ＹおよびＢ−Ｙ）を示す。結合コ
ンデンサ１０３，１０１および１０７は信号「Ｙ 入
力」、「Ｕ 入力」及び「Ｖ 入力」をそれぞれの増幅
器１１３，１１１及び１１７に結合する。更に下に延べ
るごとく、各増幅器の入力直流バイアスは本発明の原理
によってクランプされる。 【０００８】各増幅器出力は適当な周波数応答を示す低
域通過濾波器（ＬＰＦ）に結合される。一例として、図
１は輝度ＬＰＦ１３３に対する６ＭＨｚ帯域幅及び色Ｌ
ＰＦ１３１及び１３７に対する５００ｋＨｚの帯域幅を
示す。輝度ＬＰＦ１３３の出力は８ビットディジタル輝
度出力信号「Ｙ 入力」を発生するアナログディジタ
ル変換器（Ａ／ＤまたはＡＤＣ）１５３に結合される。
単一８ビットディジタル色出力信号、即ち信号「ＵＶ
入力」がＡＤＣ１５５の出力に生成される。 【０００９】色（即ち「Ｕ 入力」及び「Ｖ 入力」）
帯域幅は、色情報のアナログディジタル変換の目的のた
めに色入力信号「Ｕ 入力」及び「Ｖ 入力」を多重す
ることを許容するように十分低い。このように、単一Ａ
ＤＣ，即ちＡＤＣ１５５のみが色情報のために必要とさ
れる。この多重動作は、信号「Ｕ 入力」及び「Ｖ 入
力」を交互にＡＤＣ１５５に結合するアナログスイッチ
１４５を介して実行される。アナログスイッチ１４５は
制御信号「ＵＶ 選択 入力」によって制御される。信
号「ＵＶ 選択 入力」は、整数値、例えば２でＡＤＣ
クロック信号「クロック」の周波数を分周（図１に図示
せず）することによって発生され得る。 【００１０】増幅器１１３，１１１，及び１１７の入力
におけるバイアスレベルクランピングは信号それぞれ
「充電 Ｙ」，「充電 Ｕ」及び「充電 Ｖ」によって
制御される。これらの信号は、ディジタルクロック信号
「クロック」、タイミング信号「クランプ キー」及
び、ディジタル出力信号「Ｙ 入力」及び「Ｖ 入力」
の内の一つに応答してバイアス制御回路１６３，１６
１，及び１６７によって生成される。信号「Ｙ 入力」
はバイアス制御回路１６３に結合され、出力信号「ＵＶ
入力」におけるＵ及びＶディジタルの多重性の故に色
データ信号「ＵＶ 入力」は両方のバイアス制御回路１
６１及び１６７に結合される。信号「ＵＶ 選択 入
力」は、Ｕ及びＶバイアス制御の動作をＡＤＣ１５５の
出力におけるＵ及びＶ関連データの存在に同期させるよ
うにバイアス制御回路１６１及び１６７に結合される。
信号「充電 Ｙ」，「充電 Ｕ」及び「充電 Ｖ」は増
幅器１１３，１１１及び１１７のそれぞれの入力に抵抗
１２３，１２１及び１２７を介して結合される。 【００１１】バイアス制御回路の動作を簡単にまとめる
ために、各バイアス制御回路はバックポーチ間隔の一部
分の間に対応する増幅器の入力における電圧を監視す
る。バイアスレベルが所望のレベルでない場合、バイア
ス電圧は増加させられる（入力結合コンデンサが放電さ
せられる）か又は減少させられる（入力結合コンデンサ
が放電させられる）。個々のコンデンサを充電するか放
電するかの決定が信号「クランプ キー」上のパルスに
よって画成されるごとくの各バックポーチ期間の一部の
間に更新される。アナログ映像信号および信号「クラン
プ キー」間のタイミング関係を図２に示す。充電また
は放電は図２の信号「充電 ｘ」で示されるごとく各水
平期間を通して連続する。信号「充電 ｘ」は図１にお
ける信号「充電 Ｙ」，「充電 Ｕ」，又は「充電
Ｖ」の内の一つを示す。 【００１２】信号「クランプ キー」は、例えば周波数
ｆC において図１における信号「クロック」等のディジ
タルクロック信号の連続サイクルによって発生（図示せ
ず）され得る。周波数ｆC は水平周波数ｆH の１０２４
倍であり、尚ＮＴＳＣシテスムに対する周波数ｆH は略
１５．６ｋＨｚである。上述のごとく、バックポーチ期
間は水平同期の先行エッジ（即ち図２における「同期」
パルスの立ち下がりエッジ）の略４．７ｕｓ後に始まり
４．７ｕｓ続く。１０２４Ｈｚの周波数ｆC に基づい
て、同期の先行エッジの信号「クロック」（略６ｕｓ）
の９６サイクル後に始まり３２サイクル（略２ｕｓ）続
く信号「クランプ キー」上のパルスが所望のごとくバ
ックポーチ期間内にあるようになる。 【００１３】バイアス制御回路１６３，１６１および１
６７の動作は図３を参照することによってより良く理解
され得る。図３の以下の説明は図１のバイアス制御回路
１６３及び輝度チャンネルのみについてする。しかし、
３つのバイアス制御回路は同様に動作する。信号「クラ
ンプ キー」上の各パルスによって画成される期間中、
バイアス制御回路１６３は増幅器１１３の入力における
直流レベルを所望の基準レベルと比較する。図３におい
て、この比較は比較器３１０によってディジタル的に実
行される。比較器３１０のＱ入力に結合された信号「ク
ランプレベル」は基準レベル、即ち所望のクランプレベ
ルのディジタル表示である。比較器３１０のＰ入力に結
合された信号「映像 入力」はＡＤＣ出力におけるディ
ジタル信号を示す。バイアス制御回路に関して、信号
「映像 入力」はＡＤＣ１５３の出力におけるディジタ
ル信号「Ｙ 入力」を示す。比較器３１０が符号なし２
進入力（即ち０乃至＋２ｎの範囲）を必要とする典型的
なディジタル比較器でありＡＤＣ出力が２の補数形式
（即ち−ｎ乃至＋ｎの範囲）にある場合、信号「映像
入力」の最上位ビット（ＭＳＢ）の反転（図３には図示
せず）が必要とされる。 【００１４】図３に示すごとく、比較器３１０は入力Ｐ
における値が入力Ｑにおける値よりも大きいかを判断す
る。このようにして、信号「映像 入力」が基準レベル
「クランプレベル」より大きい場合、比較器の出力は真
（例えば論理１における）でありＡＮＤゲート３２０を
介して５ビットカウンタ３３０をイネーブリングする。
信号「クランプ キー開始」がカウンタ３３０をリセッ
トし信号「クランプ キー」によって画成された期間の開
始においてゼロの計数とする。信号「クランプ キー開
始」は「クランプ キー」パルス期間の開始を示すパル
スを供給する。信号「クランプ キー開始」は図４に示
すごとくに発生され得る。 【００１５】イネーブルされた際、カウンタ３３０は信
号「クロック」によってクロックされる、信号「クロッ
ク」のサイクルを計数する。このようにして、カウンタ
３３０の出力は、その間信号「映像 入力」が基準レベ
ル「クランプレベル」を越える「クランプ キー」パル
スの開始に引き続く信号「クロック」の数を示す。カウ
ンタ３３０の出力が、カウンタ出力のＭＳＢによって示
されるごとく１６の計数に達した場合、計数はＡＮＤゲ
ート３２０を介してディスエーブルされる。カウンタ３
３０の出力における計数値はその計数値が１６以上の際
に真（例えば論理１）出力を生成する比較器３４０によ
って評価される。信号「クランプ キー停止」によって
示されるごとくクランプキー期間の終了において、比較
器出力（又は計数値のＭＳＢ）はＤフリップフロップ
（ＤＦＦ）３５０にラッチされる。信号「クランプ キ
ー停止」を発生することに対するアプローチが図４に示
される。 【００１６】図４（ｂ）に示す信号タイムチャートを参
照して図４（ａ）に示された回路における動作を説明す
る。対応するタイムチャートに示されたごとくの信号
「クランプ キー」及び周期的なパルスよりなる「クロ
ック」がＤ形フリップフロップ（ＤＦＦ）４１０のＤ入
力及びクロック入力にそれぞれ入力される。信号「クラ
ンプ キー」は他方インバータ４２０によって反転され
反転された信号はＤＦＦ４１０にＱ出力と共にＡＮＤ素
子４３０に入力される。ＡＮＤ素子４３０はその結果対
応するタイムチャートに示されるごとくの信号「クラン
プ キー停止」を出力する。信号「クランプ キー」は
他方ＤＦＦ４１０の反転されたＱ出力と共にＡＮＤ素子
４４０に入力される。ＡＮＤ素子４４０はその結果対応
するタイムチャートに示されるごとくの信号「クランプ
キー開始」を出力する。 【００１７】図４（ｂ）に示す信号タイムチャートを参
照して図４（ａ）に示された回路における動作を説明す
る。対応するタイムチャートに示されたごとくの信号
「クランプ キー」及び周期的なパルスよりなる「クロ
ック」がＤＦＦ４１０のＤ入力及びクロック入力にそれ
ぞれ入力される。信号「クランプ キー」は他方インバ
ータ４２０によって反転され反転された信号はＤＦＦ４
１０のＱ出力と共にＡＮＤ素子４３０に入力される。Ａ
ＮＤ素子４３０はその結果対応するタイムチャートに示
されるごとくの信号「クランプ キー停止」を出力す
る。信号「クランプ キー」は他方ＤＦＦ４１０の反転さ
れたＱ出力と共にＡＮＤ素子４４０に入力される。ＡＮ
Ｄ素子４４０はその結果対応するタイムチャートに示さ
れるごとくの信号「クランプ キー開始」を出力する。 【００１８】ＤＦＦ３５０の出力における論理１は少な
くとも「クランプ キー」パルスの半分（即ち「クラン
プ キー」パルス中の「クロック」の３２サイクルの内
の１６サイクル）に対して信号「映像 入力」が基準レ
ベルを越えたことを示す。ＤＦＦ３５０の出力における
論理１に応答して、インバータ３６０の出力における信
号「充電 ｘ」が論理０となり図１において対応する結
合コンデンサを放電させ、もってバイアスレベルを減少
させる。同様に、ＤＦＦ３５０の出力における論理０は
少なくとも「クランプ キー」パルス期間の２分の１に
対して信号「映像 入力」が基準レベルより大きくない
ことを示す。ＤＦＦ３５０の出力における論理０は信号
「充電 ｘ」を論理１とし、図１の対応する結合コンデ
ンサを充電させ、もってバイアスレベルを増加させる。 【００１９】少なくとも３２の内の１６の計数に基づい
た充電するか放電するかの決定の効果はメジアンフィル
タアルゴリズムを使用したサンプリング行程中にクラン
ピング点における電圧をろ波することである。メジアン
フィルタアルゴリズムは映像信号における”ショット”
形雑音が充電−放電決定に影響を及ぼす可能性を都合よ
く減少させる。更に、図３に示されるがごとく、メジア
ンフィルタアルゴリズムは比較的少ない数の装置によっ
て実施され得る。 【００２０】図３に示される実施例の他の面は、充電又
は放電が、図２に示されるがごくの各水平ライン期間を
通して連続するということである。充電決定は、ＤＦＦ
３５０が信号「クランプ キー停止」によってクロック
される際に「クランプ キー」パルス期間の終りにのみ
更新される。このように、個々の充電−放電決定は、事
実上完全な水平ライン期間に対して残る。更に、インバ
ータ３６０の出力は信号「充電 ｘ」に連続して接続さ
れる。その結果、充電又は放電はインバータ３６０の出
力インピーダンス，抵抗１２３（輝度チャンネルに対す
るもの）の値Ｒ及び結合コンデンサの電圧によって決定
されるレートにおいて連続して起こる。連続する充電又
は放電は雑音を導き出すことのある充電又は放電パルス
の必要性を都合よく省略する。又、信号「充電 ｘ」を
充電−放電源から切り離す必要がない。それ故、より複
雑なトライステート装置よりむしろ簡略なインバータが
装置３６０のために使用され得る。 【００２１】先の説明及び図３に示される実施例はバイ
アス制御回路１６３，１６１及び１６７の各々に適用し
得る。しかし、より複雑でない図３の機能の実施が又可
能である。例えば、比較器３４０は、充電−放電決定が
２の整数べき、例えば上述のごとくの１６という数に達
するカウンタ３３０の出力に基づく際には省略され得
る。図３において、カウンタ３３０の出力のＭＳＢは、
計数値が少なくとも１６であることを示す。このよう
に、カウンタ出力のＭＳＢは充電−放電決定点を示し、
ＤＦＦ３５０に直接結合され得、比較器３４０を省略す
る。 【００２２】システム設計考慮は図３に示される構成を
更に簡略化することを可能にする。例えば、色差チャン
ネルに対するバイアスレベル、即ち信号「Ｕ 入力」及
び「Ｖ 入力」を信号範囲の中点にクランプすることが
所望される場合がある。ＡＤＣ１５５が２の補数出力を
生成する場合、中間範囲値は０である。ＡＤＣ１５５の
出力のＭＳＢは、信号レベルが中間範囲の下かあるいは
少なくとも中間範囲に等しいかを示す。ＭＳＢ値が論理
１の場合、信号レベルは中間範囲より小さい。ＭＳＢ値
が論理０の場合、信号レベルは０又は正であり、信号レ
ベルが少なくとも中間範囲にあることを示す。このよう
に、ＭＳＢ値が信号レベルの所望レベルに対する関係を
示すために図３の比較器３１０は必要ない。ＡＤＣ１５
５の出力のＭＳＢは反転され、カウンタ３３０をイネー
ブルするようにＡＮＤゲート３２０の入力に結合され得
る。ＡＤＣ１５５の出力が符号なし２進である場合、Ａ
ＤＣ出力のＭＳＢは、カウンタ３３０をイネーブルする
ようにＡＮＤゲート３２０に直接（即ち反転なし）結合
され得る信号中間範囲表示器を提供する。 【００２３】図面に示し上述した実施例の様々な他の変
更が可能である。例えば、「クランプ キー」パルスの
幅は変更し得る。異なるクロック周波数が選択された場
合、３２クロックサイクルは前述と異なるパルス幅を生
成する。代わりに、「クランプ キー」期間中に計数さ
れ得る映像信号レベルの”サンプル”の数を増加するよ
うに「クランプ キー」パルス中のクロックサイクルの
数を増加させることが所望される場合がある。増加され
た数のサンプルはメジアンフィルタアルゴリズムの性能
を向上させる。更に、１６以外の計数が充電か放電かど
ちらが起こるかを判断するのに使用され得る。例えば、
「クランプ キー」パルス中のパルスの数が変更された
場合、計数限界は、計数限界と「クランプ キー」パル
ス中のクロックサイクルの合計数との間の２分の１の前
述の関係を維持するように変更される。又、計数限界は
計数限界とクロックパルスの合計数との関係を変更しも
ってフィルタアルゴリズムを変更するように変更され得
る。 【００２４】他の可能な変更は図１に示す抵抗１２１乃
至１２７及びコンデンサ１０１乃至１０７を含む。図３
における信号「充電 ｘ」の源が図３に示されるごとく
駆動された電圧よりむしろ駆動された電流である場合、
抵抗１２１乃至１２７は必要ない。図１に示すごとく、
抵抗１２１乃至１２７は等しい値、例えば各１６０ｋΩ
であり得る。同様にコンデンサ１０１乃至１０３は各１
０μＦ等の等しい値であり得る。システム要求はしかし
一又はそれ以上の異なる値の抵抗又はコンデンサを必要
とする場合がある。 【００２５】先の変更に加えて、本発明は、映像信号処
理装置以外の装置においても有用であり得る。特に、本
発明は、図１に示すごとくの各々がバイアス制御機能を
含んだ３つのチャンネルを含む適用に限定されない。説
明した実施例は、信号処理集積回路における実施に対し
て良く適合し、もって本発明の潜在的な使用を拡張す
る。 【００２６】上述のごとく、説明した連続充電又は放電
アプローチの他のアプローチを使用することは複雑性を
付加する場合があり、例えば図３においてトライステー
ト装置が必要となる。しかし、個々の適用においてトラ
イステート装置の付加がが好ましくないということがな
い場合、充電又は放電が完全なライン期間よりむしろ水
平ライン期間の個々の部分の間に起こるように充電及び
放電タイミングが変更され得る。例えば、充電又は放電
が、完全なライン期間よりは短いが実際の映像期間まで
延びる期間中に起こることが所望される場合がある。
を含む。例えば、ディジタル映像信号処理装置はアナロ
グ映像信号源に結合された交流であるアナログ入力を有
するアナログディジタル変換器（ＡＤＣ）を含む。アナ
ログ信号がＡＤＣの直流範囲を越えないようにＡＤＣの
入力において直流バイアスを確立し維持することが望ま
れている。この直流範囲が越えられた場合、信号クリッ
ピングが生ずる。クリッピングは、好ましくない効果、
例えば映像信号処理装置における画像歪みを起こす。ク
ランピング特徴は所望の直流バイアスを提供する。 【０００２】 【従来の技術】信号クランプの動作は典型的には信号レ
ベルをサンプリングすること、サンプルされた値を基準
値と比較すること、そしてその信号レベルを調整して所
望のレベルを確立することとを含む。一例として、映像
信号は典型的には直流レベルが存在する”バックポー
チ”期間を含む。ＮＴＳＣ適合信号においてはこのバッ
クポーチ期間は水平同期の先行エッジの４．７μｓ後に
始まり４．７μｓの期間を有する。上述のディジタル信
号処理装置においては、バックポーチ期間中の映像ＡＤ
Ｃの入力におけるレベルはＡＤＣ入力におけるバイアス
を示す。このように、ＡＤＣ入力信号レベルはバックポ
ーチ期間の間にサンプルされバイアスを所望の値にクラ
ンプするように調整され得る。 【０００３】 【発明が解決しようとする課題】クランピングに対する
あるアプローチはバックポーチ期間等の短い期間中にサ
ンプリング及び信号レベルの調整の両方を完了すること
を含む。相対的に短い期間の間に信号レベルをサンプル
し修正することを達成することは信号レベルを調整する
ための意味のある信号パルスを必要とする。パルスは信
号処理装置に雑音を導くトランジェントを発生する。更
に、信号パルスはサンプリングと相互作用し発振又はク
ランピングレベルのドリフト等の効果を引き起こす。 【０００４】 【課題を解決するための手段】本発明は、その一部にお
いて、説明した問題を認識することにあり、その一部に
おいてその問題にねらいを定めた信号処理装置を提供す
るにある。本発明の原理によれば、信号処理装置は、評
価期間の間、信号特性及び所望の信号特性間の関係を評
価するために設けられる。その評価の結果がその関係が
所望する関係でないということを示す場合、その信号特
性はその関係を実質的に所望する関係になるように修正
される。この修正は修正期間の間になされる。この修正
期間は評価期間を越える期間を有する。 【０００５】本発明の他の面によれば、評価期間中の評
価はメジアンフィルタアルゴリズムを示す濾波器を含
む。 【０００６】 【実施例】本発明は添付された図面を参照することによ
ってより良く理解し得る。本発明の原理の説明のため
に、図１に示された典型的実施例を映像信号処理装置の
面において説明する。容易に明白になるであろうが、本
発明は様々な信号処理適用に対して応用され得る。 【０００７】図１において、映像入力信号「Ｙ 入
力」、「Ｕ 入力」および「Ｖ 入力」を処理する３つ
のチャンネルが示されており、尚信号「Ｙ 入力」は輝
度信号を示し、信号「Ｕ 入力」および「Ｙ 入力」は
色差信号（例えばＲ−ＹおよびＢ−Ｙ）を示す。結合コ
ンデンサ１０３，１０１および１０７は信号「Ｙ 入
力」、「Ｕ 入力」及び「Ｖ 入力」をそれぞれの増幅
器１１３，１１１及び１１７に結合する。更に下に延べ
るごとく、各増幅器の入力直流バイアスは本発明の原理
によってクランプされる。 【０００８】各増幅器出力は適当な周波数応答を示す低
域通過濾波器（ＬＰＦ）に結合される。一例として、図
１は輝度ＬＰＦ１３３に対する６ＭＨｚ帯域幅及び色Ｌ
ＰＦ１３１及び１３７に対する５００ｋＨｚの帯域幅を
示す。輝度ＬＰＦ１３３の出力は８ビットディジタル輝
度出力信号「Ｙ 入力」を発生するアナログディジタ
ル変換器（Ａ／ＤまたはＡＤＣ）１５３に結合される。
単一８ビットディジタル色出力信号、即ち信号「ＵＶ
入力」がＡＤＣ１５５の出力に生成される。 【０００９】色（即ち「Ｕ 入力」及び「Ｖ 入力」）
帯域幅は、色情報のアナログディジタル変換の目的のた
めに色入力信号「Ｕ 入力」及び「Ｖ 入力」を多重す
ることを許容するように十分低い。このように、単一Ａ
ＤＣ，即ちＡＤＣ１５５のみが色情報のために必要とさ
れる。この多重動作は、信号「Ｕ 入力」及び「Ｖ 入
力」を交互にＡＤＣ１５５に結合するアナログスイッチ
１４５を介して実行される。アナログスイッチ１４５は
制御信号「ＵＶ 選択 入力」によって制御される。信
号「ＵＶ 選択 入力」は、整数値、例えば２でＡＤＣ
クロック信号「クロック」の周波数を分周（図１に図示
せず）することによって発生され得る。 【００１０】増幅器１１３，１１１，及び１１７の入力
におけるバイアスレベルクランピングは信号それぞれ
「充電 Ｙ」，「充電 Ｕ」及び「充電 Ｖ」によって
制御される。これらの信号は、ディジタルクロック信号
「クロック」、タイミング信号「クランプ キー」及
び、ディジタル出力信号「Ｙ 入力」及び「Ｖ 入力」
の内の一つに応答してバイアス制御回路１６３，１６
１，及び１６７によって生成される。信号「Ｙ 入力」
はバイアス制御回路１６３に結合され、出力信号「ＵＶ
入力」におけるＵ及びＶディジタルの多重性の故に色
データ信号「ＵＶ 入力」は両方のバイアス制御回路１
６１及び１６７に結合される。信号「ＵＶ 選択 入
力」は、Ｕ及びＶバイアス制御の動作をＡＤＣ１５５の
出力におけるＵ及びＶ関連データの存在に同期させるよ
うにバイアス制御回路１６１及び１６７に結合される。
信号「充電 Ｙ」，「充電 Ｕ」及び「充電 Ｖ」は増
幅器１１３，１１１及び１１７のそれぞれの入力に抵抗
１２３，１２１及び１２７を介して結合される。 【００１１】バイアス制御回路の動作を簡単にまとめる
ために、各バイアス制御回路はバックポーチ間隔の一部
分の間に対応する増幅器の入力における電圧を監視す
る。バイアスレベルが所望のレベルでない場合、バイア
ス電圧は増加させられる（入力結合コンデンサが放電さ
せられる）か又は減少させられる（入力結合コンデンサ
が放電させられる）。個々のコンデンサを充電するか放
電するかの決定が信号「クランプ キー」上のパルスに
よって画成されるごとくの各バックポーチ期間の一部の
間に更新される。アナログ映像信号および信号「クラン
プ キー」間のタイミング関係を図２に示す。充電また
は放電は図２の信号「充電 ｘ」で示されるごとく各水
平期間を通して連続する。信号「充電 ｘ」は図１にお
ける信号「充電 Ｙ」，「充電 Ｕ」，又は「充電
Ｖ」の内の一つを示す。 【００１２】信号「クランプ キー」は、例えば周波数
ｆC において図１における信号「クロック」等のディジ
タルクロック信号の連続サイクルによって発生（図示せ
ず）され得る。周波数ｆC は水平周波数ｆH の１０２４
倍であり、尚ＮＴＳＣシテスムに対する周波数ｆH は略
１５．６ｋＨｚである。上述のごとく、バックポーチ期
間は水平同期の先行エッジ（即ち図２における「同期」
パルスの立ち下がりエッジ）の略４．７ｕｓ後に始まり
４．７ｕｓ続く。１０２４Ｈｚの周波数ｆC に基づい
て、同期の先行エッジの信号「クロック」（略６ｕｓ）
の９６サイクル後に始まり３２サイクル（略２ｕｓ）続
く信号「クランプ キー」上のパルスが所望のごとくバ
ックポーチ期間内にあるようになる。 【００１３】バイアス制御回路１６３，１６１および１
６７の動作は図３を参照することによってより良く理解
され得る。図３の以下の説明は図１のバイアス制御回路
１６３及び輝度チャンネルのみについてする。しかし、
３つのバイアス制御回路は同様に動作する。信号「クラ
ンプ キー」上の各パルスによって画成される期間中、
バイアス制御回路１６３は増幅器１１３の入力における
直流レベルを所望の基準レベルと比較する。図３におい
て、この比較は比較器３１０によってディジタル的に実
行される。比較器３１０のＱ入力に結合された信号「ク
ランプレベル」は基準レベル、即ち所望のクランプレベ
ルのディジタル表示である。比較器３１０のＰ入力に結
合された信号「映像 入力」はＡＤＣ出力におけるディ
ジタル信号を示す。バイアス制御回路に関して、信号
「映像 入力」はＡＤＣ１５３の出力におけるディジタ
ル信号「Ｙ 入力」を示す。比較器３１０が符号なし２
進入力（即ち０乃至＋２ｎの範囲）を必要とする典型的
なディジタル比較器でありＡＤＣ出力が２の補数形式
（即ち−ｎ乃至＋ｎの範囲）にある場合、信号「映像
入力」の最上位ビット（ＭＳＢ）の反転（図３には図示
せず）が必要とされる。 【００１４】図３に示すごとく、比較器３１０は入力Ｐ
における値が入力Ｑにおける値よりも大きいかを判断す
る。このようにして、信号「映像 入力」が基準レベル
「クランプレベル」より大きい場合、比較器の出力は真
（例えば論理１における）でありＡＮＤゲート３２０を
介して５ビットカウンタ３３０をイネーブリングする。
信号「クランプ キー開始」がカウンタ３３０をリセッ
トし信号「クランプ キー」によって画成された期間の開
始においてゼロの計数とする。信号「クランプ キー開
始」は「クランプ キー」パルス期間の開始を示すパル
スを供給する。信号「クランプ キー開始」は図４に示
すごとくに発生され得る。 【００１５】イネーブルされた際、カウンタ３３０は信
号「クロック」によってクロックされる、信号「クロッ
ク」のサイクルを計数する。このようにして、カウンタ
３３０の出力は、その間信号「映像 入力」が基準レベ
ル「クランプレベル」を越える「クランプ キー」パル
スの開始に引き続く信号「クロック」の数を示す。カウ
ンタ３３０の出力が、カウンタ出力のＭＳＢによって示
されるごとく１６の計数に達した場合、計数はＡＮＤゲ
ート３２０を介してディスエーブルされる。カウンタ３
３０の出力における計数値はその計数値が１６以上の際
に真（例えば論理１）出力を生成する比較器３４０によ
って評価される。信号「クランプ キー停止」によって
示されるごとくクランプキー期間の終了において、比較
器出力（又は計数値のＭＳＢ）はＤフリップフロップ
（ＤＦＦ）３５０にラッチされる。信号「クランプ キ
ー停止」を発生することに対するアプローチが図４に示
される。 【００１６】図４（ｂ）に示す信号タイムチャートを参
照して図４（ａ）に示された回路における動作を説明す
る。対応するタイムチャートに示されたごとくの信号
「クランプ キー」及び周期的なパルスよりなる「クロ
ック」がＤ形フリップフロップ（ＤＦＦ）４１０のＤ入
力及びクロック入力にそれぞれ入力される。信号「クラ
ンプ キー」は他方インバータ４２０によって反転され
反転された信号はＤＦＦ４１０にＱ出力と共にＡＮＤ素
子４３０に入力される。ＡＮＤ素子４３０はその結果対
応するタイムチャートに示されるごとくの信号「クラン
プ キー停止」を出力する。信号「クランプ キー」は
他方ＤＦＦ４１０の反転されたＱ出力と共にＡＮＤ素子
４４０に入力される。ＡＮＤ素子４４０はその結果対応
するタイムチャートに示されるごとくの信号「クランプ
キー開始」を出力する。 【００１７】図４（ｂ）に示す信号タイムチャートを参
照して図４（ａ）に示された回路における動作を説明す
る。対応するタイムチャートに示されたごとくの信号
「クランプ キー」及び周期的なパルスよりなる「クロ
ック」がＤＦＦ４１０のＤ入力及びクロック入力にそれ
ぞれ入力される。信号「クランプ キー」は他方インバ
ータ４２０によって反転され反転された信号はＤＦＦ４
１０のＱ出力と共にＡＮＤ素子４３０に入力される。Ａ
ＮＤ素子４３０はその結果対応するタイムチャートに示
されるごとくの信号「クランプ キー停止」を出力す
る。信号「クランプ キー」は他方ＤＦＦ４１０の反転さ
れたＱ出力と共にＡＮＤ素子４４０に入力される。ＡＮ
Ｄ素子４４０はその結果対応するタイムチャートに示さ
れるごとくの信号「クランプ キー開始」を出力する。 【００１８】ＤＦＦ３５０の出力における論理１は少な
くとも「クランプ キー」パルスの半分（即ち「クラン
プ キー」パルス中の「クロック」の３２サイクルの内
の１６サイクル）に対して信号「映像 入力」が基準レ
ベルを越えたことを示す。ＤＦＦ３５０の出力における
論理１に応答して、インバータ３６０の出力における信
号「充電 ｘ」が論理０となり図１において対応する結
合コンデンサを放電させ、もってバイアスレベルを減少
させる。同様に、ＤＦＦ３５０の出力における論理０は
少なくとも「クランプ キー」パルス期間の２分の１に
対して信号「映像 入力」が基準レベルより大きくない
ことを示す。ＤＦＦ３５０の出力における論理０は信号
「充電 ｘ」を論理１とし、図１の対応する結合コンデ
ンサを充電させ、もってバイアスレベルを増加させる。 【００１９】少なくとも３２の内の１６の計数に基づい
た充電するか放電するかの決定の効果はメジアンフィル
タアルゴリズムを使用したサンプリング行程中にクラン
ピング点における電圧をろ波することである。メジアン
フィルタアルゴリズムは映像信号における”ショット”
形雑音が充電−放電決定に影響を及ぼす可能性を都合よ
く減少させる。更に、図３に示されるがごとく、メジア
ンフィルタアルゴリズムは比較的少ない数の装置によっ
て実施され得る。 【００２０】図３に示される実施例の他の面は、充電又
は放電が、図２に示されるがごくの各水平ライン期間を
通して連続するということである。充電決定は、ＤＦＦ
３５０が信号「クランプ キー停止」によってクロック
される際に「クランプ キー」パルス期間の終りにのみ
更新される。このように、個々の充電−放電決定は、事
実上完全な水平ライン期間に対して残る。更に、インバ
ータ３６０の出力は信号「充電 ｘ」に連続して接続さ
れる。その結果、充電又は放電はインバータ３６０の出
力インピーダンス，抵抗１２３（輝度チャンネルに対す
るもの）の値Ｒ及び結合コンデンサの電圧によって決定
されるレートにおいて連続して起こる。連続する充電又
は放電は雑音を導き出すことのある充電又は放電パルス
の必要性を都合よく省略する。又、信号「充電 ｘ」を
充電−放電源から切り離す必要がない。それ故、より複
雑なトライステート装置よりむしろ簡略なインバータが
装置３６０のために使用され得る。 【００２１】先の説明及び図３に示される実施例はバイ
アス制御回路１６３，１６１及び１６７の各々に適用し
得る。しかし、より複雑でない図３の機能の実施が又可
能である。例えば、比較器３４０は、充電−放電決定が
２の整数べき、例えば上述のごとくの１６という数に達
するカウンタ３３０の出力に基づく際には省略され得
る。図３において、カウンタ３３０の出力のＭＳＢは、
計数値が少なくとも１６であることを示す。このよう
に、カウンタ出力のＭＳＢは充電−放電決定点を示し、
ＤＦＦ３５０に直接結合され得、比較器３４０を省略す
る。 【００２２】システム設計考慮は図３に示される構成を
更に簡略化することを可能にする。例えば、色差チャン
ネルに対するバイアスレベル、即ち信号「Ｕ 入力」及
び「Ｖ 入力」を信号範囲の中点にクランプすることが
所望される場合がある。ＡＤＣ１５５が２の補数出力を
生成する場合、中間範囲値は０である。ＡＤＣ１５５の
出力のＭＳＢは、信号レベルが中間範囲の下かあるいは
少なくとも中間範囲に等しいかを示す。ＭＳＢ値が論理
１の場合、信号レベルは中間範囲より小さい。ＭＳＢ値
が論理０の場合、信号レベルは０又は正であり、信号レ
ベルが少なくとも中間範囲にあることを示す。このよう
に、ＭＳＢ値が信号レベルの所望レベルに対する関係を
示すために図３の比較器３１０は必要ない。ＡＤＣ１５
５の出力のＭＳＢは反転され、カウンタ３３０をイネー
ブルするようにＡＮＤゲート３２０の入力に結合され得
る。ＡＤＣ１５５の出力が符号なし２進である場合、Ａ
ＤＣ出力のＭＳＢは、カウンタ３３０をイネーブルする
ようにＡＮＤゲート３２０に直接（即ち反転なし）結合
され得る信号中間範囲表示器を提供する。 【００２３】図面に示し上述した実施例の様々な他の変
更が可能である。例えば、「クランプ キー」パルスの
幅は変更し得る。異なるクロック周波数が選択された場
合、３２クロックサイクルは前述と異なるパルス幅を生
成する。代わりに、「クランプ キー」期間中に計数さ
れ得る映像信号レベルの”サンプル”の数を増加するよ
うに「クランプ キー」パルス中のクロックサイクルの
数を増加させることが所望される場合がある。増加され
た数のサンプルはメジアンフィルタアルゴリズムの性能
を向上させる。更に、１６以外の計数が充電か放電かど
ちらが起こるかを判断するのに使用され得る。例えば、
「クランプ キー」パルス中のパルスの数が変更された
場合、計数限界は、計数限界と「クランプ キー」パル
ス中のクロックサイクルの合計数との間の２分の１の前
述の関係を維持するように変更される。又、計数限界は
計数限界とクロックパルスの合計数との関係を変更しも
ってフィルタアルゴリズムを変更するように変更され得
る。 【００２４】他の可能な変更は図１に示す抵抗１２１乃
至１２７及びコンデンサ１０１乃至１０７を含む。図３
における信号「充電 ｘ」の源が図３に示されるごとく
駆動された電圧よりむしろ駆動された電流である場合、
抵抗１２１乃至１２７は必要ない。図１に示すごとく、
抵抗１２１乃至１２７は等しい値、例えば各１６０ｋΩ
であり得る。同様にコンデンサ１０１乃至１０３は各１
０μＦ等の等しい値であり得る。システム要求はしかし
一又はそれ以上の異なる値の抵抗又はコンデンサを必要
とする場合がある。 【００２５】先の変更に加えて、本発明は、映像信号処
理装置以外の装置においても有用であり得る。特に、本
発明は、図１に示すごとくの各々がバイアス制御機能を
含んだ３つのチャンネルを含む適用に限定されない。説
明した実施例は、信号処理集積回路における実施に対し
て良く適合し、もって本発明の潜在的な使用を拡張す
る。 【００２６】上述のごとく、説明した連続充電又は放電
アプローチの他のアプローチを使用することは複雑性を
付加する場合があり、例えば図３においてトライステー
ト装置が必要となる。しかし、個々の適用においてトラ
イステート装置の付加がが好ましくないということがな
い場合、充電又は放電が完全なライン期間よりむしろ水
平ライン期間の個々の部分の間に起こるように充電及び
放電タイミングが変更され得る。例えば、充電又は放電
が、完全なライン期間よりは短いが実際の映像期間まで
延びる期間中に起こることが所望される場合がある。
【図面の簡単な説明】
【図１】ブロックダイアグラムの形で本発明の原理を組
み込んだ信号処理装置の一部の実施例を示す。 【図２】図１，３，及び４における実施例の動作を理解
するのに有用な信号波形を示す。 【図３】図１においてブロックダイアグラムにで示され
た特徴のディジタル論理実施の概略図である。 【図４】（ａ），（ｂ）は図３において示された制御信
号を発生するアプローチの実施例の回路図及び波形図を
示す。 【符号の説明】 １０１，１０３，１０７ コンデンサ １１１，１１３，１１７ 増幅器 １２１，１２３，１２７ 抵抗 １３１，１３３，１３７ 低域通過濾波器 １４５ アナログスイッチ １５３，１５５ アナログディジタル変換器 １６１，１６３，１６７ バイアス制御回路 ３１０ 比較器 ３２０ ＡＮＤゲート ３３０ カウンタ ３４０ 比較器 ３５０ Ｄフリップフロップ ３６０ インバータ
み込んだ信号処理装置の一部の実施例を示す。 【図２】図１，３，及び４における実施例の動作を理解
するのに有用な信号波形を示す。 【図３】図１においてブロックダイアグラムにで示され
た特徴のディジタル論理実施の概略図である。 【図４】（ａ），（ｂ）は図３において示された制御信
号を発生するアプローチの実施例の回路図及び波形図を
示す。 【符号の説明】 １０１，１０３，１０７ コンデンサ １１１，１１３，１１７ 増幅器 １２１，１２３，１２７ 抵抗 １３１，１３３，１３７ 低域通過濾波器 １４５ アナログスイッチ １５３，１５５ アナログディジタル変換器 １６１，１６３，１６７ バイアス制御回路 ３１０ 比較器 ３２０ ＡＮＤゲート ３３０ カウンタ ３４０ 比較器 ３５０ Ｄフリップフロップ ３６０ インバータ
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 ナサニエル ハルーク エルソズ
アメリカ合衆国，インディアナ，ブラウ
ンズブルグ，イースト ステイト ロー
ド 136，6565
(72)発明者 エリック ダグラス ロメスブルグ
アメリカ合衆国，インディアナ，インデ
ィアナポリス，ノース ラサール 4353
(72)発明者 トッド ジェイ クリストファー
アメリカ合衆国，インディアナ，インデ
ィアナポリス，サウス キトレイ アヴ
ェニュー 1402
(56)参考文献 特開 平２−285864（ＪＰ，Ａ)
特開 平２−135980（ＪＰ，Ａ)
特開 平１−258560（ＪＰ，Ａ)
特開 昭62−20476（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
H04N 5/14 - 5/217
H03M 1/12 - 1/18
H04N 9/72
Claims (1)
- (57)【特許請求の範囲】 【請求項１】 第１の情報期間及び第２の情報期間を有
する水平ライン期間からなる映像信号の信号レベルをク
ランプする装置であって、 評価期間を示す信号を供給する手段と、 上記評価期間中に上記信号に応答し所望の直流レベルに
関して上記映像信号の直流レベルを評価して上記評価に
応じて制御信号を発生する手段と、 上記評価手段と結合され上記制御信号に応じて上記映像
信号の上記直流レベルを修正する手段とよりなり、 上記修正手段は上記第２の情報期間のうちの一部の間中
上記映像信号の上記直流レベルを上記所望の直流レベル
に一致するように連続して修正することを特徴とする装
置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US08/014,157 US5448308A (en) | 1993-02-05 | 1993-02-05 | Apparatus for clamping a video signal level |
| US014157 | 1993-02-05 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06253174A JPH06253174A (ja) | 1994-09-09 |
| JP3498987B2 true JP3498987B2 (ja) | 2004-02-23 |
Family
ID=21763859
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP32835893A Expired - Fee Related JP3498987B2 (ja) | 1993-02-05 | 1993-12-24 | 信号クランプ装置 |
Country Status (11)
| Country | Link |
|---|---|
| US (1) | US5448308A (ja) |
| EP (1) | EP0609759B1 (ja) |
| JP (1) | JP3498987B2 (ja) |
| KR (1) | KR100287510B1 (ja) |
| CN (1) | CN1065393C (ja) |
| DE (1) | DE69428614T2 (ja) |
| ES (1) | ES2161724T3 (ja) |
| MY (1) | MY111545A (ja) |
| PT (1) | PT609759E (ja) |
| SG (1) | SG79176A1 (ja) |
| TW (1) | TW228039B (ja) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5841488A (en) * | 1995-12-28 | 1998-11-24 | Thomson Consumer Electronics, Inc. | Multiple video input clamping arrangement |
| EP0788276B1 (de) * | 1996-01-31 | 2002-01-09 | Micronas GmbH | Videosignal-Klemmschaltung |
| US5999221A (en) * | 1997-05-08 | 1999-12-07 | Sony Corporation | Horizontal synchronization pulse generation circuit |
| US6141064A (en) * | 1997-05-08 | 2000-10-31 | Sony Corporation | Luminance signal generation circuit with single clamp in closed loop configuration |
| US5864371A (en) * | 1997-05-08 | 1999-01-26 | Sony Corporation | Luminance signal generation circuit with single clamp in closed loop configuration and horizontal synchronization pulse generation |
| US6956621B2 (en) * | 2002-06-05 | 2005-10-18 | Broadcom Corporation | High impedance digital full line video clamp |
| US7468760B2 (en) * | 2005-03-31 | 2008-12-23 | Mstar Semiconductor, Inc. | Apparatus and related method for level clamping control |
| US8487707B2 (en) | 2006-08-08 | 2013-07-16 | Mstar Semiconductor, Inc. | Frequency synthesizer |
| CN103167219B (zh) * | 2011-12-08 | 2016-03-23 | 无锡华润矽科微电子有限公司 | Cvbs电视信号钳位控制电路结构 |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4729026A (en) * | 1985-05-21 | 1988-03-01 | Citizen Watch Co., Ltd. | Auto-pedestal level clamp circuit |
| US4859871A (en) * | 1987-02-13 | 1989-08-22 | Fujitsu Limited | Voltage level setting circuit |
| JP2517961B2 (ja) * | 1987-05-11 | 1996-07-24 | ソニー株式会社 | ビデオ信号のクランプ回路 |
| JPH01221990A (ja) * | 1988-02-29 | 1989-09-05 | Nec Corp | テレビジョン信号同期処理方式 |
| DE3817421A1 (de) * | 1988-05-21 | 1990-02-01 | Standard Elektrik Lorenz Ag | Klemmschaltung mit analog-digital-wandler |
| JPH0226885A (ja) * | 1988-07-15 | 1990-01-29 | Inax Corp | タイルの加飾方法 |
| US5003564A (en) * | 1989-04-04 | 1991-03-26 | Rca Licensing Corporation | Digital signal clamp circuitry |
| JPH049780A (ja) * | 1990-04-27 | 1992-01-14 | Seiko Instr Inc | Ｄｃ―ｓｑｕｉｄ測定装置 |
| JPH0449780A (ja) * | 1990-06-18 | 1992-02-19 | Victor Co Of Japan Ltd | ビデオ信号クランプ回路 |
| US5084700A (en) * | 1991-02-04 | 1992-01-28 | Thomson Consumer Electronics, Inc. | Signal clamp circuitry for analog-to-digital converters |
-
1993
- 1993-02-05 US US08/014,157 patent/US5448308A/en not_active Expired - Lifetime
- 1993-04-02 TW TW082102475A patent/TW228039B/zh not_active IP Right Cessation
- 1993-12-24 JP JP32835893A patent/JP3498987B2/ja not_active Expired - Fee Related
- 1993-12-30 MY MYPI93002875A patent/MY111545A/en unknown
-
1994
- 1994-01-26 DE DE69428614T patent/DE69428614T2/de not_active Expired - Lifetime
- 1994-01-26 ES ES94101102T patent/ES2161724T3/es not_active Expired - Lifetime
- 1994-01-26 SG SG9602571A patent/SG79176A1/en unknown
- 1994-01-26 PT PT94101102T patent/PT609759E/pt unknown
- 1994-01-26 EP EP94101102A patent/EP0609759B1/en not_active Expired - Lifetime
- 1994-02-02 KR KR1019940001872A patent/KR100287510B1/ko not_active IP Right Cessation
- 1994-02-04 CN CN94101953A patent/CN1065393C/zh not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| EP0609759A3 (en) | 1995-09-20 |
| CN1065393C (zh) | 2001-05-02 |
| TW228039B (ja) | 1994-08-11 |
| US5448308A (en) | 1995-09-05 |
| SG79176A1 (en) | 2001-03-20 |
| PT609759E (pt) | 2002-04-29 |
| ES2161724T3 (es) | 2001-12-16 |
| DE69428614D1 (de) | 2001-11-22 |
| EP0609759B1 (en) | 2001-10-17 |
| KR100287510B1 (ko) | 2001-04-16 |
| MY111545A (en) | 2000-08-30 |
| KR940020771A (ko) | 1994-09-16 |
| CN1095536A (zh) | 1994-11-23 |
| JPH06253174A (ja) | 1994-09-09 |
| EP0609759A2 (en) | 1994-08-10 |
| DE69428614T2 (de) | 2002-05-08 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3498987B2 (ja) | 信号クランプ装置 | |
| JP4477720B2 (ja) | ディジタルカメラのアナログ信号処理装置 | |
| JP3580555B2 (ja) | 補聴器装置 | |
| EP1724930A2 (en) | Low power sigma delta modulator | |
| JPH09284598A (ja) | クランプ回路およびそれを用いた撮像装置 | |
| JPH0629853A (ja) | デジタル／アナログ変換器 | |
| US5200752A (en) | Integrating analog to digital converter run-up method and system | |
| GB2157106A (en) | Gain control in a digital video signal processor | |
| US7227588B2 (en) | Clamping system for clamping a video signal by using a charge-pump circuit | |
| JPH11145829A (ja) | 利得制御機能を有するａ／ｄ変換器 | |
| JPH0634510B2 (ja) | 自動ホワイトバランス調整回路 | |
| CN114641936A (zh) | 传感器电路 | |
| US5483295A (en) | Adaptive clamping circuit for video signal receiving device | |
| JP3230191B2 (ja) | 信号の変化を制御する装置 | |
| JP3788433B2 (ja) | クランプ回路およびそれを用いた撮像装置 | |
| JPS6190516A (ja) | 位相比較回路 | |
| JPH09307447A (ja) | 高次δς変調器とδς変調型コンバータ | |
| JPH0583138A (ja) | デジタル／アナログ変換器 | |
| JP3760503B2 (ja) | クランプ回路 | |
| JP3111481B2 (ja) | デジタル／アナログ変換回路 | |
| JP3054888B2 (ja) | オート・ゼロ回路 | |
| JPH0640623B2 (ja) | オ−トゼロ装置 | |
| JPH06216777A (ja) | 発振検出装置 | |
| JP4033284B2 (ja) | 直流クランプ回路 | |
| JP3149899B2 (ja) | 画像処理回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20071205 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081205 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091205 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101205 Year of fee payment: 7 |
|
| LAPS | Cancellation because of no payment of annual fees |