JPH0449780A

JPH0449780A - ビデオ信号クランプ回路

Info

Publication number: JPH0449780A
Application number: JP2159249A
Authority: JP
Inventors: Hidetoshi Ozaki; 英俊尾崎; Akira Goukura; 彰郷倉
Original assignee: Victor Company of Japan Ltd
Current assignee: Victor Company of Japan Ltd
Priority date: 1990-06-18
Filing date: 1990-06-18
Publication date: 1992-02-19
Also published as: EP0462804A3; EP0462804A2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】（産業上の利用分野）この発明はアナログビデオを信号をＡ／Ｄ変換してデジ
タルビデオ信号を得る回路に係り、特にデジタル変換後
のクランプレベルを高精度に保つことのできるビデオ信
号クランプ回路に関する。

（従来の技術）第５図は従来のビデオｆｇ号クランプ回路のブロック構
成図である。

このビデオイπ号クランプ回路１００は、アナログ電圧
帰還型の構成であって、入力端子＋０１に印加されたア
ナログビデオ信号■１は、直流レベルシフト回路の機能
を備えた混合増幅回路１０２の信号入力端子１０２ａへ
印加され、直流出力電圧製整端子１０２ｂに印加される
バイアス電圧ＶＢに基づいて設定される直流成分を含ん
だ増幅出力を出力端子１０２ｃに得て、この信号をバッ
ファ増幅回路１０３を介してＡ／Ｄ変換器１０４へ入力
して、デジタル信号に変換されたデジタルビデオ信号Ｖ
Ｏを得ている。Ａ／Ｄ変換器１０４には、Ａ／Ｄ変換器
用基準電圧発生回路１０５からＡ／Ｄ変換用の基準電圧
ＶＡが与えられる。

バッファ増幅回路１０３の出力は、差動増幅回路１０Ｂ
の一方の入力端子１０６ａへ入力されており、この差動
ｊ１１幅回路１０６の他方の入力端子１０ｆｉｂにクラ
ンプレベル用基準電圧発生回路１０７から供給されてい
るクランプレベルに係る電圧ＶＣとの差に対応する電圧
とクランプレベルに係る電圧ＶＣに基づいて定められる
直流電圧との和または差の出力電圧ＶＤが出力端子１０
６ｅへ出力される。この出力電圧ＶＤは、スイッチング
回路１０８の入力端子１０８ａへ印加され、オンオフ制
ａＩ端子１０８ｂに印加されるアナログビデオ信号Ｖｌ
のクランプすべきタイミングに係るクランプパルスＣＰ
に基づいてスイッチング回路１０８がオン状態となって
いる間だけ、積分回路１０９へ供給される。

積分回路１０９は、入力端子１０９ａに水平走査周期毎
に印加される電圧を所定の積分時定数で積分するととも
に、少なくとも１水平走査期間の間は積分した電圧を保
持できるよう構成されており、その積分出力１０９ｂは
低域通過フィルタ等で構成されるループフィルタ１１０
を介して混合増幅回路１０２の直流出力電圧調節端子１
０２ｂへ供給される。

第６図は、他の従来のビデオ信号クランプ回路のブロッ
ク構成図である、このビデオ信号クランプ回路１２０は、Ａ／Ｄ変換後の
デジタルビデオ出力信号ＶＯをクランプパルスＣＰに基
づいてラッチ回路１２１でラッチし、そのラッチ出力を
デジタル値減算回路１２２の一方の入力端子へ供給し、
他方の入力端子へ供給されるクランプレベルに係る基準
データＲＥＦとの差データを乗算係数αのデジタル値乗
算回路１２３で乗算演算して得たデータ１２３ａをＤ／
Ａ変換器１２４へ供給している。

Ｄ／Ａ変換器１２４の出力であるアナログ電圧は、演算
増幅回路＋２５の一方の入力端子１２５ａへ印加される
。この演算増幅回路１２５の他方の入力端子１２５ｂに
は、オフセット電圧Ｖ　０ＦＦＳＥＴが印加されている
。この演算増幅回路１２５は、オフセット電圧Ｖ　０Ｆ
ＦＳＥＴに基づいて設定される出力電圧に、方の入力端
子１２５ａへ印加されたアナログ電圧に基づく電圧が重
畳された出力電圧を発生するよう構成されている。そし
て、この出力電圧をバイアス電圧ＶＢとしてアナログビ
デオ信号Ｖｌが入力される混合増幅回路】０２の直流出
力電圧調節端子１０２ｂへ印加する構成としている。

（発明が解決しようとする課題）しかし、第５図に示すアナログ電圧帰還型のビデオ信号
クランプ回路１００は、Ａ／Ｄ変換用基準電圧発生回路
１０５の出力電圧ＶＡならびにクランプレベル用基準電
圧発生回路１０７の出力電圧ＶＣを正確に調節しても、
Ａ／Ｄ変換器１０４４ｆ体の特性バラツキなどにより、
Ａ／Ｄ変換後の出力データ■０が必ずしも一定とはなら
ない。また、帰還ループがアナログ回路で構成されてい
るから、温度変化や経時変化によって誤差が発生しやす
い。

このため、デジタル化したビデオ出力信号のクランプレ
ベル値を所定の範囲内に保つためには、精度が不十分で
ある。

また、第６図に示すＡ／Ｄ変換されたデータを基準にし
てフィードバック制御をする構成にしたビデオ信号クラ
ンプ回路１２０は、ラッチ回路１２１でラッチしたクラ
ンプすべき部分のデータ（以下ＡＤデータと記す）とク
ランプの基準データ（以下ＲＥＦデータと記す）との差
分がＤ／Ａ変換されてアナログ回路へ供給されるので、
初段の混合増幅回路１０２の直流出力電圧調節端子１（
＋２６へ印加されるバイアス電圧ＶＢによって、Ａ／Ｄ
変換後の値が変化し、当然ＡＤデータも変化する。

ところで、ＡＤデータとＲＥＦデータの差が零のときに
は、Ｄ／Ａ変換１１２４へ入力されるデータ（以下ＤＡ
データ）はτとなり、逆に、ＤＡデータが零のときには
ＡＤデータとＲＥＦデータの差が零でなければならない
ので、Ｄ　／　Ａ変換器１２４の出力からＡ／Ｄ変換器
＋０４の入力部分までのアナログ回路部分は、バイアス
電圧ＶＢが適切な電位となるようオフセット電位が支え
られていなけねばならない。しかし、このオフセット電
位をアナログ回路より供給する場合、その電圧の調節が
難かしく、また、温度変化や経時変化によるオフセット
電位の変動が大きな問題となる他、Ａ／Ｄ変換されたデ
ジタル値の１ビツトより小さい範囲の制御はできないと
いう問題があり、必要なりランプレベルの精度が得られ
ない。

この発明はこのような課題を解決するためなされたもの
で、その目的は無調整でＡ／Ｄ変換後のデジタルデータ
のクランプレベルについて高い精度が得られ、かつ、温
度変化や経時変化によるクランプレベルの変動が少ない
ビデオ信号クランプ回路を提供することにある。

（課題を解決するための手段）前記課題を解決するためこの発明に係るビデオ信号クラ
ンプ回路は、バイアス電圧に基づいて直流成分の調節を
行なう直流レベルシフト回路を介して直流レベルの調節
が行なわれたアナログビデオ信号をＡ／Ｄ変換器へ入力
してデジタルビデオ信号を得るビデオ信号クランプ回路
において、アナログビデオ信号の直流成分を制御するバ
イアス電圧に係る電圧出力を発生ずるＤ／Ａ変換器を備
え、デジタルビデオ信号のクランプレベル値とクランプ
レベルに係る値との差に対応する差対応値を全帰還型デ
ジタルフィルタを介してＤ／Ａ変換器へ入力するととも
に、この全帰還型デジタルフィルタは前回入力された差
対応値に今回入力された差対応値を加算した値をＤ／Ａ
変換器へ与えるよう構成したことを特徴とする。

（作用）Ａ／Ｄ変換されたデジタルビデオ信号のクランプレベル
値とクランプレベルに係る値との差に対応する差対応値
は、全帰還型デジタルフィルタを介してＤ／Ａ変換器へ
入力されるので、デジタルビデオ信号のクランプレベル
値がクランプレベルに係る値と一致するまで全帰還型デ
ジタルフィルタの出力値は増・滅する。これに件ってＤ
／Ａ変換器の出力電圧が変化するのでアナログビデオ信
号の直流成分が調節される。、Ａ／Ｄ変換されたクラブ
レベル値が所定のクランプレベルに係る値に致すると、
差対応値はτとなり、Ｄ／Ａ変換器へは前回の値が継続
して与えられる。よって、最適な直流成分補正状態が保
持される。

クランプレベル値の１ビツトの値のずれニ対し、その整
数倍の値の差対応値を対応させることによりＤ／Ａ変換
後のバイアス電圧に係る電圧の制御ステップを細かくす
ることができ、高精度の直流成分補正、ならびに、短時
間での直流成分補正ができる。

（実施例）以下、この発明の実施例を添付図面に基づいて説明する
。

第１図はこの発明に係るビデオ信号クランプ回路のブロ
ック構成図である。

このビデオ？Ｘ号クランプ回路１は、入力端子２から一
方の入力端子３ａへ印加されたアナログビデオ信号Ｖｌ
を増幅するとともに、他方の入力端子３ｂに印加される
バイアス電圧ＶＢに基づいて設定される直流成分を含ん
だ増幅出力を出力端子３ｃへ出力する直流レベルシフト
回路の機能を備えた混合増幅回路３を備え、この混合増
幅回路３の出力をバッファ増幅回路４を介してＡ／Ｄ変
換器５へ入力して、Ａ／Ｄ変換されたデジタルビデオ（
８号■Ｏを得るとともに、ラッチ回路６、比較回路７、
データ変換回路８、全帰還型デジタルフィルタ９、Ｄ／
Ａ変換器１０、演算増幅回路１１からなる帰還経路によ
ってバイアス電圧ＶＢを制御して、クランプレベルを調
節するよう構成している。

ラッチ回路６のラッチ制御入力端子６ａへ、水平同期信
号等に基づいて形成されたゲートパルスＧＰを印加して
、デジタルビデオ４３号■０のベダスタル部分の値（デ
ータ）をラッチし、このラッチ出力６ｂを比較回路７の
一方の入力端子７ａへ供給する。

比較回路７の他方の入力端子７ｂには、クランプレベル
に係る基準値（データ）　ＲＥＦを供給している。この
比較回路７は、各入力端子７ａ、７ｂに入力される値を
比較して、入力端子７ａの値が他方の入力端子７ｂの値
より大の場合（すなわちデジタルビデオ４３号■０のベ
ダスタル部分の値がクランプレベルに係る基準値ＲＥＦ
より大きい場合）は、出力端子７ＣにＨレベルの出力を
、逆の場合は出力端子７ｄにＨレベルの出力を、両入力
が等しい場合は出力端子７ｅにＨレベルの出力を発生す
るいわゆるマグニチュードコンパレータで構成し、これ
らの各出力をデータ変換回路８の各入力端子８８〜８Ｃ
へそれぞれ印加している。

データ変換回路８は、大力端子８ａにＨレベルの信号が
印加されると（クランプレベルに係る基準値ＲＥＦより
Ａ／Ｄ変換後のベダスタル部分の値が高い場合）、出力
端子８ｄに複数ビットのバイナリデータで−１に対応す
る値を出力し、同様に入力端子８ｂ、８ｅにＨレベルの
信号が印加されると、＋１、Ｏに対応する値を出力する
よう構成しており、これらの比較効果に対応する値（差
対応値）は全帰還型デジタルフィルタ９へ供給される。

なお、このデータ変換回路８は、各比較結果に対応する
値（差対応値）を、−ｎ、＋ｎ、。

（ｎは任意の整数）としてもよい。

全帰還型デジタルフィルタ９は、ａ数ビットのバイナリ
データの加減算を行なう加算回路９ａとラッチ回路９ｂ
とから構成する。加算回路９ａの一方の入力端子９Ｃに
はデータ変換回路８からの変換出力データ（差対応値）
を供給し／、他方の入力Ｊ子９ｄにはラッチ回路９ｂの
ラッチ出力データ９ｅを帰還させて入力して、加算回路
９ａの加算出力９ｆをラッチ回路９ｂの入力端子９ｇへ
接続している。また、このラッチ回路９ｂのラッチ制御
端子９ｈにはラッチパルスＬＰを印加している。このラ
ッチパルスＬＰは、ゲートパルスＧＰより所定の時間遅
れをもって供給する。なお、この所定の時間としては、
ラッチ回路６の出力が変化した時点から比較回路７、デ
ータ変換回路８、加算回路９ａの出力が順次変化し安定
になるまでの遅延時間が少なくとも確保されていればよ
い。

全帰還型デジタルフィルタ９の出力値９ｅは、Ｄ／Ａ変
換器１０の入力端子ｆｉｏａへ供給されるとともに、こ
の全帰還型デジタルフィルタ９は、前回にＤ／Ａ変換器
１０へ供給した値に、データ変換回路８から今回与えら
れた値を加算し、その加算した結果を出力する。このよ
うな構成であるから、デジタルビデオ信号ＶＯのベダス
タル部分の値（データ）がクランプレベルに係る基準値
ＲＥＦより大きい場合は、全帰還型デジタルフィルタ９
の出力値９ｅは水平走査周期ごとに減少し、逆にベダス
タル部分の値が基準値ＲＥＦより小さい場合は、出力値
９ｅが増大し、ベダスタル部分の値と基準値ＲＥＦが等
しい場合は出力値９ｅは一定値（前回値と等しい）とな
る。

Ｄ／Ａ変換器１０の出力端子ｔａｂに出力されたアナロ
グ電圧は、演算増幅回路１１の一方の入力端子１１ａへ
印加される。演算増幅回路１１の他方の入力端子１１ｂ
には、オフセット電圧ＶＯＦＦＳＥＴが印加されている
。この演算増幅回路１１は、オフセット電圧Ｖ　０ＦＦ
ＳＥＴに基づいて設定される出力電圧に、一方の入力端
子１１ａに印加された電圧に基づく電圧を重畳した出力
電圧をバイアス電圧ＶＢとして出力端子ｌｉｅへ発生す
るよう構成している。

そして、このバイアス電圧ＶＢを混合増幅回路３の他方
の入力端子（直流出力電圧調節端子）３ｂへ印加して、
アナログビデオ信号２のクランプレベルを制御するよう
構成している。

以上の構成であるから、ラッチ回路６でラッチしたベダ
スタル部分の値と、クランプレベルに係る基準値ＲＥＦ
が異なる場合には、データ変換回路８から＋１または一
〇の値がそれぞれの状態に対応して出力されるので、全
帰還型デジタルフィルタ９からＡ／Ｄ変換器１０へ入力
される値は、１水平走査周期ごとに更新され、ベダスタ
ル部分値とクランプレベルに係る基！Ｆ！（ｉＲＥＦと
の差が小さくなるよう制御される。そして、その差がな
くなると、データ変換回路８の変換出力８ｄは０になる
ので、加算回路９ａとラッチ回路９ｂとで構成される全
帰還型デジタルフィルタ９の出力値は！水平走査周期前
の値から更駈されなくなり安定する。

バイアス電圧ＶＢは、ラッチ回路６の出力６ｂとクラン
プレベルに係る基準値ＲＥＦとが同じになる電位である
から、アナログ回路部分の特性が温度や経時変化によっ
て変動しても、Ａ／Ｄ変換器５を介して出力されるデジ
タルビデオ信号ｖｏのベダスタル部分の値は一定である
。

なお、演算増幅回路１１へ印加するオフセット電圧Ｖ　
０ＦＦＳＥＴは、Ｄ／Ａ変換器１０のダイナミックレン
ジを広く使うために、帰還経路による制御が安定した状
態で、Ｄ／Ａ変換器１０の出力電圧がそのＤ／Ａ変換器
１０の出力電圧可変範囲（ダイナミックレンジ）のほぼ
中央になるよう設定するのが理想的である。しかし、所
定の入力電圧範囲内のアナログビデオ信号Ｖｌに対して
帰還経路が追従できるだけの特性を有していれば、オフ
セット電圧Ｖ　０ＦＦＳＥＴは適当な電位で良く、調整
を必要としないので、ビデオ信号クランプ回路１の無調
整化が可能である９なお、全帰還型デジタルフィルタ９は、加算回路９ａの
加算出力９ｆを直接Ｄ／Ａ変換器１０へ供給するととも
にラッチ回路９ｂへ入力し、ラッチ回路９ｂのラッチ出
力を加算回路の他方の入力端子９ｄへ接続するよう構成
してもよい。

第２図はこの説明に係るビデオ信号クランプ回路の他の
実施例のブロック構成図である。

このビデオ信号クランプ回路２１の基本構成は第１図に
示したものと同じであり、同一部分には同一符号を付け
て説明を省略し、以下に相違点のみを説明する。

ラッチ回路６のラッチ出力６ｂは、減算回路２２の一方
の入力端子２２ａへ印加し、他方の入力端子２２ｂには
クランプレベルに係る基準値ＲＥＦを印加している。こ
の減算回路２２は、ラッチ出力６ｂと基準値ＲＥＦとの
差を出力端子２２ｅへ出力するもので、ラッチ出力６ｂ
が基準値ＲＥＦより大きい場合は、その差を負の値で、
逆の場合はその差を正の値で、２つの入力が等しいとき
は０の値で出力するよう構成している。

このような構成にすることにより、クランプレベルに係
る基準値ＲＥＦとデジタルビデオ信号ｖＯのペデスタル
部分に係る値の差が大きい場合には、全帰還型デジタル
フィルタ９へ入力される差対応値は大となるので、過渡
応答性能の良いクランプレベル制御を行なうことかでき
る。

第３図はこの発明に係るビデオ信号クランプ回路のさら
なる実施例のブロック構成図である。

このビデオ信号クランプ回路３１は、減算回路２２のテ
ジタル演算出力２２ｅをデータ変換回路３２を介して全
帰還型デジタルフィルタ９へ入力する構成としている。

データ変換回路３２は、入力端子３２ａへ与えられる値
と出力端子３２ｂへ出力する値との関係が非直線となる
よう構成している。

第４図はデータ変換回路の入力値と出力値の関係を示す
グラフである。

入力値（差対応値）の絶対値が大きい領域では、大きな
値の出力を発生させて全帰還型デジタルフィルタ９へ大
きな値を与えて過渡応答性を向上させ、入力値（差対応
値）の絶対値が小さい領域、すなわち、デジタルビデオ
信号ＶＯのクランプレベル値が基準値ＲＥＦに近づいて
きた状態では、全帰還型デジタルフィルタ９への入力変
化を小さくして、フィードバック制御の安定性を高くす
るようにしている。

なお、このような入−出力値特性を有するデータ変換回
路３２は、ＲＯＭ　　（リードオンリーメモリー）等に
予め変換データを暑き込んだいわゆるＲＯＭテーブルを
用いてもよいし、また、入力値に対応して乗算係数が変
化するように構成した演算回路等を用いてもよい。

（発明の効果）以上説明したようにこの発明に係るビデオ信号クランプ
回路は、Ａ／Ｄ変換後のペデスタル部分の値と、クラン
プレベルに係る基準値との差に対応する値を全帰還型デ
ジタルフィルタを介してＤ／Ａ　　変換器へ入力し、そ
のＤ／Ａ　　変換出力に基づいてアナログビデオ信号の
直流成分を補正するようフィードバック制御する構成と
したので、アナログ回路部分の特性がバラついていても
、また、温度や経時により特性が変化してもデジタルビ
デオ信号のクランプレベルが変動することがなく、さら
に、アナログ回路部分のオフセット電圧や回路利得を調
整する必要がない。よって、高精度でかつ無調整化を図
ることのできるビデオ信号クランプ回路を簡易な構成で
実現することかできる。

【図面の簡単な説明】

第１図はこの発明に係るビデオ信号クランプ回路のブロ
ック構成図、第２図は同回路の他の実施例のブロック構
成図、第３図は第３の実施例のブロック構成図、第４図
は第３図に示すビデオ信号クランプ回路内のデータ変換
回路の入力値と出力値との関係を示すグラフ、第５図は
従来のアナログ電圧帰還型のビデオ信号のクランプ回路
のブロック構成図、第６図は他の従来のビデオ信号クラ
ンプ回路のブロック構成図である。１．２１．３１・・・ビデオ信号クランプ回路、３・・
・混合増幅回路、５・・・Ａ／Ｄ変換器、６・・・ラッ
チ回路、７・・・比較回路、８．３２・・・データ変換
回路、９・・・全帰還型デジタルフィルタ、９ａ・・・
加算回路、９ｂ・・・ラッチ回路、１０・・・Ｄ／Ａ変
換器、１１・・・演算回路、２２・・・減算回路、ＧＰ
・・・ゲートパルス、ＬＰ・・・ラッチパルス、　ＲＥ
Ｆ・・・クランプレベルに係る基準値、Ｖｌ・・・アナ
ログビデオ信号、ｖＯ・・・デジタルビデオ信号、Ｖ　
０ＦＦＳＥＴ・・・オフセット電圧。 −＜−〇　−−ｍ−〉十テータ変換回路の入力値と出力値の関係第４図

Claims

【特許請求の範囲】

　アナログビデオ信号に対してバイアス電圧に基づいて
直流成分の調節を行なったアナログビデオ信号を出力す
る直流レベルシフト回路と、この直流レベルシフト回路
から出力されたアナログビデオ信号をデジタルビデオ信
号へ変換するＡ／Ｄ変換器とを備えたビデオ信号クラン
プ回路において、前記バイアス電圧に係る電圧出力を発
生するＤ／Ａ変換器を備え、前記デジタルビデオ信号の
値とクランプレベルに係る値との差に対応する差対応値
を全帰還型デジタルフィルタを介して前記Ｄ／Ａ変換器
へ入力するとともに、前記全帰還型デジタルフィルタは
前回入力された差対応値に今回入力された差対応値を加
算した値を前記Ｄ／Ａ変換器へ出力するよう構成したこ
とを特徴とするビデオ信号クランプ回路。