JPH04223602A - 増幅回路 - Google Patents
増幅回路Info
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- JPH04223602A JPH04223602A JP3081233A JP8123391A JPH04223602A JP H04223602 A JPH04223602 A JP H04223602A JP 3081233 A JP3081233 A JP 3081233A JP 8123391 A JP8123391 A JP 8123391A JP H04223602 A JPH04223602 A JP H04223602A
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/45—Differential amplifiers
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/45—Differential amplifiers
- H03F3/45071—Differential amplifiers with semiconductor devices only
- H03F3/45479—Differential amplifiers with semiconductor devices only characterised by the way of common mode signal rejection
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F1/00—Details of amplifiers with only discharge tubes, only semiconductor devices or only unspecified devices as amplifying elements
- H03F1/32—Modifications of amplifiers to reduce non-linear distortion
- H03F1/3211—Modifications of amplifiers to reduce non-linear distortion in differential amplifiers
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/50—Amplifiers in which input is applied to, or output is derived from, an impedance common to input and output circuits of the amplifying element, e.g. cathode follower
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、第１導電型の少なくと
も第１及び第２トランジスタを有する差動対が設けられ
ている増幅回路であって、第１トランジスタの第１主電
極と第２トランジスタの第１主電極とが互いに結合され
且つ電流源により第１電源端子に結合され、第１トラン
ジスタの制御電極が入力端子に結合され、第２トランジ
スタの制御電極が出力端子に結合され、前記の増幅回路
には更に、第２導電型の少なくとも第３及び第４トラン
ジスタを有する電流ミラー回路が設けられており、第３
トランジスタの第１主電極と第４トランジスタの第１主
電極とが互いに結合され且つ共通端子を介して第２電源
端子に結合され、第３トランジスタの第２主電極は第１
トランジスタの第２主電極に結合され、第４トランジス
タの第２主電極は第２トランジスタの第２主電極に結合
され、前記の増幅回路には更に、第１導電型の少なくと
も第５トランジスタを有するバッファ段が設けられてお
り、この第５トランジスタの制御電極は第２トランジス
タの第２主電極に結合され、第５トランジスタの第１主
電極は出力端子に結合され、第５トランジスタの第２主
電極は第２電源端子に結合されている増幅回路に関する
ものである。このような増幅回路は広く用いることがで
き、特に半導体集積回路における電圧‐電流変換器とし
て用いることができる。
も第１及び第２トランジスタを有する差動対が設けられ
ている増幅回路であって、第１トランジスタの第１主電
極と第２トランジスタの第１主電極とが互いに結合され
且つ電流源により第１電源端子に結合され、第１トラン
ジスタの制御電極が入力端子に結合され、第２トランジ
スタの制御電極が出力端子に結合され、前記の増幅回路
には更に、第２導電型の少なくとも第３及び第４トラン
ジスタを有する電流ミラー回路が設けられており、第３
トランジスタの第１主電極と第４トランジスタの第１主
電極とが互いに結合され且つ共通端子を介して第２電源
端子に結合され、第３トランジスタの第２主電極は第１
トランジスタの第２主電極に結合され、第４トランジス
タの第２主電極は第２トランジスタの第２主電極に結合
され、前記の増幅回路には更に、第１導電型の少なくと
も第５トランジスタを有するバッファ段が設けられてお
り、この第５トランジスタの制御電極は第２トランジス
タの第２主電極に結合され、第５トランジスタの第１主
電極は出力端子に結合され、第５トランジスタの第２主
電極は第２電源端子に結合されている増幅回路に関する
ものである。このような増幅回路は広く用いることがで
き、特に半導体集積回路における電圧‐電流変換器とし
て用いることができる。
【０００２】
【従来の技術】上述した種類の増幅回路は米国特許第４
，３３８，５２７ 号明細書に記載されており既知であ
る。この既知の増幅回路では、入力端子が接地電圧源に
接続され、第１及び第２電源端子に負及び正の電源電圧
がそれぞれ与えられる。更に、第３及び第４トランジス
タの相互結合された制御電極が第１及び第３トランジス
タの相互結合された第２主電極に接続され、第１トラン
ジスタの第２主電極が正の電源電圧から第３トランジス
タの第１主電極及び制御電極間の電圧を引いた値に等し
い電圧に調整されるようになっている。しかし、入力端
子と出力端子との間のオフセット電圧を無視した場合、
第２トランジスタの第２主電極は入力端子における電圧
に第５トランジスタの第２主電極及び制御電極間の電圧
だけ増大させた電圧に調整される。
，３３８，５２７ 号明細書に記載されており既知であ
る。この既知の増幅回路では、入力端子が接地電圧源に
接続され、第１及び第２電源端子に負及び正の電源電圧
がそれぞれ与えられる。更に、第３及び第４トランジス
タの相互結合された制御電極が第１及び第３トランジス
タの相互結合された第２主電極に接続され、第１トラン
ジスタの第２主電極が正の電源電圧から第３トランジス
タの第１主電極及び制御電極間の電圧を引いた値に等し
い電圧に調整されるようになっている。しかし、入力端
子と出力端子との間のオフセット電圧を無視した場合、
第２トランジスタの第２主電極は入力端子における電圧
に第５トランジスタの第２主電極及び制御電極間の電圧
だけ増大させた電圧に調整される。
【０００３】
【発明が解決しようとする課題】この既知の増幅回路に
は、２つの電源電圧を任意に選択した場合に、第１及び
第２トランジスタの第２主電極上のそれぞれの電圧間に
ある電圧差がある為、差動対が非対称的に調整され、従
って入力端子から出力端子への信号伝送が不所望な非直
線となるという欠点がある。更にこの欠点は正の電源電
圧が変化する場合には著しいものとなる。その理由は、
正の電源電圧が変化すると第１トランジスタの第２主電
極における電圧が変化するも、この場合に第２トランジ
スタの第２主電極における電圧は殆ど変化しない為であ
る。本発明の目的は、上述した欠点のない改善した直線
的な信号伝送特性を有する増幅回路を提供せんとするに
ある。
は、２つの電源電圧を任意に選択した場合に、第１及び
第２トランジスタの第２主電極上のそれぞれの電圧間に
ある電圧差がある為、差動対が非対称的に調整され、従
って入力端子から出力端子への信号伝送が不所望な非直
線となるという欠点がある。更にこの欠点は正の電源電
圧が変化する場合には著しいものとなる。その理由は、
正の電源電圧が変化すると第１トランジスタの第２主電
極における電圧が変化するも、この場合に第２トランジ
スタの第２主電極における電圧は殆ど変化しない為であ
る。本発明の目的は、上述した欠点のない改善した直線
的な信号伝送特性を有する増幅回路を提供せんとするに
ある。
【０００４】
【課題を解決するための手段】本発明は、第１導電型の
少なくとも第１及び第２トランジスタを有する差動対が
設けられている増幅回路であって、第１トランジスタの
第１主電極と第２トランジスタの第１主電極とが互いに
結合され且つ電流源により第１電源端子に結合され、第
１トランジスタの制御電極が入力端子に結合され、第２
トランジスタの制御電極が出力端子に結合され、前記の
増幅回路には更に、第２導電型の少なくとも第３及び第
４トランジスタを有する電流ミラー回路が設けられてお
り、第３トランジスタの第１主電極と第４トランジスタ
の第１主電極とが互いに結合され且つ共通端子を介して
第２電源端子に結合され、第３トランジスタの第２主電
極は第１トランジスタの第２主電極に結合され、第４ト
ランジスタの第２主電極は第２トランジスタの第２主電
極に結合され、前記の増幅回路には更に、第１導電型の
少なくとも第５トランジスタを有するバッファ段が設け
られており、この第５トランジスタの制御電極は第２ト
ランジスタの第２主電極に結合され、第５トランジスタ
の第１主電極は出力端子に結合され、第５トランジスタ
の第２主電極は第２電源端子に結合されている増幅回路
において、第１トランジスタの制御電極を第１レベルシ
フト回路により共通端子に結合したことを特徴とする。
少なくとも第１及び第２トランジスタを有する差動対が
設けられている増幅回路であって、第１トランジスタの
第１主電極と第２トランジスタの第１主電極とが互いに
結合され且つ電流源により第１電源端子に結合され、第
１トランジスタの制御電極が入力端子に結合され、第２
トランジスタの制御電極が出力端子に結合され、前記の
増幅回路には更に、第２導電型の少なくとも第３及び第
４トランジスタを有する電流ミラー回路が設けられてお
り、第３トランジスタの第１主電極と第４トランジスタ
の第１主電極とが互いに結合され且つ共通端子を介して
第２電源端子に結合され、第３トランジスタの第２主電
極は第１トランジスタの第２主電極に結合され、第４ト
ランジスタの第２主電極は第２トランジスタの第２主電
極に結合され、前記の増幅回路には更に、第１導電型の
少なくとも第５トランジスタを有するバッファ段が設け
られており、この第５トランジスタの制御電極は第２ト
ランジスタの第２主電極に結合され、第５トランジスタ
の第１主電極は出力端子に結合され、第５トランジスタ
の第２主電極は第２電源端子に結合されている増幅回路
において、第１トランジスタの制御電極を第１レベルシ
フト回路により共通端子に結合したことを特徴とする。
【０００５】本発明により結合した第１レベルシフト回
路によれば、共通端子と第１トランジスタの制御電極と
の間に一定の電圧差が与えられる為、第１及び第２トラ
ンジスタの第２主電極における電圧間が結合される。従
って、これら電圧間の電圧差を零ボルトに調整でき、信
号伝送特性の直線性を改善しうる。
路によれば、共通端子と第１トランジスタの制御電極と
の間に一定の電圧差が与えられる為、第１及び第２トラ
ンジスタの第２主電極における電圧間が結合される。従
って、これら電圧間の電圧差を零ボルトに調整でき、信
号伝送特性の直線性を改善しうる。
【０００６】本発明による増幅回路では更に、第５トラ
ンジスタの制御電極を第２レベルシフト回路により第２
トランジスタの第２主電極に結合するようにすることが
できる。このように結合した第２レベルシフト回路によ
れば、第５トランジスタの制御電極と第２トランジスタ
の第２主電極との間に可調整電圧が加わる為、第２トラ
ンジスタの第２主電極及び制御電極間の電圧を調整しう
るようになる。このことは第２及び第１トランジスタの
双方に及ぼすアーリー効果の影響を減少せしめうるとい
う点で有利なことである。アーリー効果はトランジスタ
の第２主電極‐制御電極電圧が変化することによりトラ
ンジスタの利得が変化することに関するものである。本
発明によって挿入したレベルシフト回路によれば、第２
及び第１トランジスタの双方の第２主電極‐制御電極電
圧を零ボルトに調整でき、この零ボルトの電圧ではアー
リー効果による影響は実際上生じない。
ンジスタの制御電極を第２レベルシフト回路により第２
トランジスタの第２主電極に結合するようにすることが
できる。このように結合した第２レベルシフト回路によ
れば、第５トランジスタの制御電極と第２トランジスタ
の第２主電極との間に可調整電圧が加わる為、第２トラ
ンジスタの第２主電極及び制御電極間の電圧を調整しう
るようになる。このことは第２及び第１トランジスタの
双方に及ぼすアーリー効果の影響を減少せしめうるとい
う点で有利なことである。アーリー効果はトランジスタ
の第２主電極‐制御電極電圧が変化することによりトラ
ンジスタの利得が変化することに関するものである。本
発明によって挿入したレベルシフト回路によれば、第２
及び第１トランジスタの双方の第２主電極‐制御電極電
圧を零ボルトに調整でき、この零ボルトの電圧ではアー
リー効果による影響は実際上生じない。
【０００７】本発明による増幅回路の実施態様では、第
１レベルシフト回路は第２導電型のトランジスタと電流
源とを有し、第１レベルシフト回路のトランジスタの第
１主電極は第１レベルシフト回路の電流源を介して第２
電源端子に結合され且つ直接共通端子に結合されており
、第１レベルシフト回路のトランジスタの第２主電極は
第１電源端子に結合され、第１レベルシフト回路のトラ
ンジスタの制御電極は第１トランジスタの制御電極に結
合されているようにすることができる。この実施態様で
は、第１トランジスタの第２主電極及び制御電極が直列
的に逆の２つの制御電極‐主電極接合により互いに結合
されている為、これらの電極間の電圧が実際上零ボルト
に調整される。更に、上述したように結合した電流源に
よれば増幅回路中の種々の電圧は最早や第２電源端子に
与えられる電圧に関連しなくなる為、一層大きな出力信
号を出力端子から取出すことができる。この実施態様で
は更に、第１トランジスタの制御電極電流と、第１レベ
ルシフト回路のトランジスタの制御電極電流とが互いに
逆向きとなる。このことは、これらトランジスタの制御
電極電流が適切な大きさであればこれら制御電極電流が
互いに補償され、休止状態で増幅回路は入力端子にいか
なる電流も流さず、従ってその入力インピーダンスが高
くなるという点で有利なことである。
１レベルシフト回路は第２導電型のトランジスタと電流
源とを有し、第１レベルシフト回路のトランジスタの第
１主電極は第１レベルシフト回路の電流源を介して第２
電源端子に結合され且つ直接共通端子に結合されており
、第１レベルシフト回路のトランジスタの第２主電極は
第１電源端子に結合され、第１レベルシフト回路のトラ
ンジスタの制御電極は第１トランジスタの制御電極に結
合されているようにすることができる。この実施態様で
は、第１トランジスタの第２主電極及び制御電極が直列
的に逆の２つの制御電極‐主電極接合により互いに結合
されている為、これらの電極間の電圧が実際上零ボルト
に調整される。更に、上述したように結合した電流源に
よれば増幅回路中の種々の電圧は最早や第２電源端子に
与えられる電圧に関連しなくなる為、一層大きな出力信
号を出力端子から取出すことができる。この実施態様で
は更に、第１トランジスタの制御電極電流と、第１レベ
ルシフト回路のトランジスタの制御電極電流とが互いに
逆向きとなる。このことは、これらトランジスタの制御
電極電流が適切な大きさであればこれら制御電極電流が
互いに補償され、休止状態で増幅回路は入力端子にいか
なる電流も流さず、従ってその入力インピーダンスが高
くなるという点で有利なことである。
【０００８】本発明による増幅回路の他の実施態様では
、第２レベルシフト回路は第２導電型のトランジスタと
電流源とを有し、第２レベルシフト回路のトランジスタ
の第１主電極は第２レベルシフト回路の電流源を介して
第２電源端子に結合され且つ直接第５トランジスタの制
御電極に結合され、第２レベルシフト回路のトランジス
タの第２主電極は第１電源端子に結合され、第２レベル
シフト回路のトランジスタの制御電極は第２トランジス
タの第２主電極に結合されているようにすることができ
る。この実施例態様では、第２トランジスタの第２主電
極及び制御電極が直列的に逆の２つの制御電極‐主電極
接合により互いに結合されている為、これら電極間の電
圧も実際上零ボルトに調整しうる。第２レベルシフト回
路のトランジスタは制御電極電流を第２トランジスタの
第２主電極に供給する為、この実施態様では、第３及び
第４トランジスタの制御電極を第３トランジスタの第２
主電極に結合すれば、第１及び第２トランジスタを流れ
る調整用電流が等しくないことによるオフセット電圧を
減少せしめることができる。
、第２レベルシフト回路は第２導電型のトランジスタと
電流源とを有し、第２レベルシフト回路のトランジスタ
の第１主電極は第２レベルシフト回路の電流源を介して
第２電源端子に結合され且つ直接第５トランジスタの制
御電極に結合され、第２レベルシフト回路のトランジス
タの第２主電極は第１電源端子に結合され、第２レベル
シフト回路のトランジスタの制御電極は第２トランジス
タの第２主電極に結合されているようにすることができ
る。この実施例態様では、第２トランジスタの第２主電
極及び制御電極が直列的に逆の２つの制御電極‐主電極
接合により互いに結合されている為、これら電極間の電
圧も実際上零ボルトに調整しうる。第２レベルシフト回
路のトランジスタは制御電極電流を第２トランジスタの
第２主電極に供給する為、この実施態様では、第３及び
第４トランジスタの制御電極を第３トランジスタの第２
主電極に結合すれば、第１及び第２トランジスタを流れ
る調整用電流が等しくないことによるオフセット電圧を
減少せしめることができる。
【０００９】本発明による増幅回路の更に他の実施態様
では、差動対に接続した電流源と第２レベルシフト回路
に属する電流源とをほぼ同じ電流を生じるように構成す
ることができる。この実施態様は、電流ミラー回路が第
３及び第４トランジスタのみを有する場合に、電流源電
流が互いに等しい為に第４トランジスタの制御電極電流
が第３及び第４トランジスタの制御電極電流の和に等し
くなるという点で有利なことである。従って、第３及び
第４トランジスタの第２主電極電流が等しくなることに
加えて、第１及び第２トランジスタの第２主電極にも等
しい制御電極電流が流れ、従って前述したオフセット電
圧が実際上零となる。
では、差動対に接続した電流源と第２レベルシフト回路
に属する電流源とをほぼ同じ電流を生じるように構成す
ることができる。この実施態様は、電流ミラー回路が第
３及び第４トランジスタのみを有する場合に、電流源電
流が互いに等しい為に第４トランジスタの制御電極電流
が第３及び第４トランジスタの制御電極電流の和に等し
くなるという点で有利なことである。従って、第３及び
第４トランジスタの第２主電極電流が等しくなることに
加えて、第１及び第２トランジスタの第２主電極にも等
しい制御電極電流が流れ、従って前述したオフセット電
圧が実際上零となる。
【００１０】以下図面につき説明するに各図間で対応す
る素子には同一符号を付してある。図１の従来の増幅回
路は第１トランジスタＮ１及び第２トランジスタＮ２の
差動対を示しており、これらの相互結合されたエミッタ
は電流源Ｉ１により第１電源端子１に結合されている。 これらトランジスタＮ１及びＮ２のベースは入力信号Ｖ
ｉｎが供給される入力端子及び出力信号Ｖｏｕｔ を生
じる出力端子４にそれぞれ結合されている。これらトラ
ンジスタＮ１及びＮ２のコレクタは電流ミラー回路の入
力端子及び出力端子にそれぞれ結合され、これら端子は
第３トランジスタＰ１及び第４トランジスタＰ２のコレ
クタを以てそれぞれ構成されている。これら第３及び第
４トランジスタのエミッタは共通端子５により第２電源
端子２に結合されている。トランジスタＰ１及びＰ２の
ベースは相互結合されているとともにトランジスタＰ１
のコレクタにも結合されており、トランジスタＰ２のコ
レクタは第５トランジスタＮ３のベースに結合されてい
る。この第５トランジスタＮ３は、そのコレクタが電源
端子２に結合されそのエミッタが出力端子４に結合され
たバッファ段を構成している。入力信号Ｖｉｎはトラン
ジスタＮ１及びＮ２に相補的な電流変化を生ぜしめ、電
流ミラー回路のトランジスタＰ１及びＰ２がトランジス
タＮ１における電流変化を追従する。従って、トランジ
スタＮ３のベースはトランジスタＮ２及びＰ２のコレク
タ電流間の差である差分電流を受け、この差分電流がト
ランジスタＮ３により増幅される。この増幅された差分
電流が出力信号Ｖｏｕｔ となる。
る素子には同一符号を付してある。図１の従来の増幅回
路は第１トランジスタＮ１及び第２トランジスタＮ２の
差動対を示しており、これらの相互結合されたエミッタ
は電流源Ｉ１により第１電源端子１に結合されている。 これらトランジスタＮ１及びＮ２のベースは入力信号Ｖ
ｉｎが供給される入力端子及び出力信号Ｖｏｕｔ を生
じる出力端子４にそれぞれ結合されている。これらトラ
ンジスタＮ１及びＮ２のコレクタは電流ミラー回路の入
力端子及び出力端子にそれぞれ結合され、これら端子は
第３トランジスタＰ１及び第４トランジスタＰ２のコレ
クタを以てそれぞれ構成されている。これら第３及び第
４トランジスタのエミッタは共通端子５により第２電源
端子２に結合されている。トランジスタＰ１及びＰ２の
ベースは相互結合されているとともにトランジスタＰ１
のコレクタにも結合されており、トランジスタＰ２のコ
レクタは第５トランジスタＮ３のベースに結合されてい
る。この第５トランジスタＮ３は、そのコレクタが電源
端子２に結合されそのエミッタが出力端子４に結合され
たバッファ段を構成している。入力信号Ｖｉｎはトラン
ジスタＮ１及びＮ２に相補的な電流変化を生ぜしめ、電
流ミラー回路のトランジスタＰ１及びＰ２がトランジス
タＮ１における電流変化を追従する。従って、トランジ
スタＮ３のベースはトランジスタＮ２及びＰ２のコレク
タ電流間の差である差分電流を受け、この差分電流がト
ランジスタＮ３により増幅される。この増幅された差分
電流が出力信号Ｖｏｕｔ となる。
【００１１】しかし、上述した従来の増幅回路は、電源
端子２の電源電圧と入力端子３の調整電圧とによって決
定されるトランジスタＮ１及びＮ２のコレクタにおける
電圧が等しくない為に不所望な非直線信号伝送特性を有
する。電源電圧が変化するとトランジスタＮ１のコレク
タ電圧が変化する為、この非直線信号伝送も増幅される
。その結果、トランジスタＮ１及びトランジスタＮ２の
双方のコレクタ及びベース間電圧が従来の増幅回路にア
ーリー効果を課するようにする。この従来の増幅回路に
は更に、入力端子３と出力端子４との間にオフセット電
圧があるという追加の欠点がある。トランジスタＰ１及
びＰ２のベース‐エミッタ電圧は互いに等しい為、これ
らトランジスタは互いに等しいコレクタ電流を流す。 トランジスタＰ１のコレクタ電流はトランジスタＰ１及
びＰ２のベース電流と一緒にトランジスタＮ１のコレク
タに供給され、一方、トランジスタＰ２のコレクタ電流
からトランジスタＮ３のベース電流を引いた値の電流が
トランジスタＮ２のコレクタに供給される。従って、ト
ランジスタＮ１及びＮ２のコレクタ電流は互いに等しく
なく、そのエミッタ電流が互いに等しくなく、これら互
いに等しくないエミッタ電流により互いに等しくないベ
ース‐エミッタ電圧を生ぜしめる。トランジスタＮ１及
びＮ２のエミッタは互いに結合されている為、これらの
互いに等しくないベース‐エミッタ電圧により不所望な
オフセット電圧を生ぜしめる。
端子２の電源電圧と入力端子３の調整電圧とによって決
定されるトランジスタＮ１及びＮ２のコレクタにおける
電圧が等しくない為に不所望な非直線信号伝送特性を有
する。電源電圧が変化するとトランジスタＮ１のコレク
タ電圧が変化する為、この非直線信号伝送も増幅される
。その結果、トランジスタＮ１及びトランジスタＮ２の
双方のコレクタ及びベース間電圧が従来の増幅回路にア
ーリー効果を課するようにする。この従来の増幅回路に
は更に、入力端子３と出力端子４との間にオフセット電
圧があるという追加の欠点がある。トランジスタＰ１及
びＰ２のベース‐エミッタ電圧は互いに等しい為、これ
らトランジスタは互いに等しいコレクタ電流を流す。 トランジスタＰ１のコレクタ電流はトランジスタＰ１及
びＰ２のベース電流と一緒にトランジスタＮ１のコレク
タに供給され、一方、トランジスタＰ２のコレクタ電流
からトランジスタＮ３のベース電流を引いた値の電流が
トランジスタＮ２のコレクタに供給される。従って、ト
ランジスタＮ１及びＮ２のコレクタ電流は互いに等しく
なく、そのエミッタ電流が互いに等しくなく、これら互
いに等しくないエミッタ電流により互いに等しくないベ
ース‐エミッタ電圧を生ぜしめる。トランジスタＮ１及
びＮ２のエミッタは互いに結合されている為、これらの
互いに等しくないベース‐エミッタ電圧により不所望な
オフセット電圧を生ぜしめる。
【００１２】上述した従来の増幅回路には、その入力イ
ンピーダンスが比較的低いという他の欠点があり、この
ことは特に増幅回路を電圧‐電流変換回路として用いる
場合に不所望なことである。
ンピーダンスが比較的低いという他の欠点があり、この
ことは特に増幅回路を電圧‐電流変換回路として用いる
場合に不所望なことである。
【００１３】
【実施例】図２は本発明による増幅回路の一実施例を示
し、本例では図１に示す増幅回路に第１レベルシフト回
路６と第２レベルシフト回路７とを追加してある。レベ
ルシフト回路６はトランジスタＰ３と電流源Ｉ２とを有
し、トランジスタＮ１のベースと共通端子５との間に結
合する。本例の増幅回路では、トランジスタＰ３のベー
スをトランジスタＮ１のベースに結合し、トランジスタ
Ｐ３のエミッタを共通端子５に結合する。この共通端子
５は電流源Ｉ２を介して電源端子２にも結合する。トラ
ンジスタＰ３のコレクタは電源端子１に結合する。レベ
ルシフト回路７はトランジスタＰ４と電流源Ｉ３とを有
し、トランジスタＮ２及びＰ２の相互結合コレクタとト
ランジスタＮ３のベースとの間に挿入する。本例の増幅
回路では、トランジスタＰ４のベースをトランジスタＮ
２及びＰ２の相互結合コレクタに結合し、トランジスタ
Ｐ４のエミッタをトランジスタＮ３のベースに結合し、
このトランジスタＮ３のベースを電流源Ｉ３により電源
端子２にも結合する。トランジスタＰ４のコレクタは電
源端子１に接続する。このように構成したレベルシフト
回路６及び７により互いに等しい電圧をトランジスタＮ
１及びＮ２のコレクタに生ぜしめる。更に、これらの電
圧は図１における対応する電圧と相違して電源電圧や入
力端子における調整電圧に関連しない。トランジスタＮ
１のベース及びコレクタはトランジスタＰ３及びＰ１の
直列的に逆になったベース‐エミッタ接合により結合さ
れている為、トランジスタＮ１のベース及びコレクタ間
に存在する電圧は実際上零ボルトであり、トランジスタ
Ｎ１に及ぼすアーリー効果の影響がこれにともなって減
少する。更に、結合された電流源Ｉ２はトランジスタＮ
１のベース‐コレクタ電圧に及ぼす電源電圧の変化によ
る影響を減少させる。同様にトランジスタＮ２に及ぼす
アーリー効果による影響を減少せしめるために、トラン
ジスタＮ２のベース及びコレクタがトランジスタＮ３及
びＰ４の直列的に逆のベース‐エミッタ接合により結合
されている為、トランジスタＮ２のベース及びコレクタ
間の電圧も実際上零ボルトに調整される。図１の増幅回
路にレベルシフト回路７を加えずにレベルシフト回路６
を加える場合、このレベルシフト回路６はトランジスタ
Ｐ１及びＰ３のエミッタ間に挿入したダイオードを有す
るようにする必要がある。このようにすることにより、
トランジスタＮ１のベース‐コレクタ電圧がトランジス
タＮ２の対応する電圧に等しくなり、この場合もアーリ
ー効果がトランジスタＮ１及びＮ２に及ぼす影響が減少
し、その結果信号伝送の直線性が改善される。レベルシ
フト回路６を用いることにより、トランジスタＮ１及び
Ｐ３のベース電流の向きが反対となる追加の利点が得ら
れる。これらトランジスタを流れる調整用電流を適切に
選択すると、トランジスタＮ１のベース電流がトランジ
スタＰ３のベース電流に絶対値で等しくなり、従って休
止状態で入力端子３に電流が流れない。これにより入力
インピーダンスを増大させる。更に、レベルシフト回路
７はトランジスタＰ３のベース電流をトランジスタＮ２
のコレクタに供給し、このベース電流が、トランジスタ
Ｎ１のコレクタに供給されるトランジスタＰ１及びＰ２
のベース電流と同様な向きとなる。これにより、電流ミ
ラー回路（Ｐ１，Ｐ２）により生ぜしめられるトランジ
スタＮ１及びＮ２を流れる電流の相違を減少させ、これ
により入力端子と出力端子との間の不所望なオフセット
電圧を減少させる。電流源Ｉ１及びＩ３の電流が等しい
場合には、オフセット電圧は最小となる。その理由は、
この場合、トランジスタＰ３のベース電流がトランジス
タＰ１及びＰ２のベース電流の和に等しい為である。
し、本例では図１に示す増幅回路に第１レベルシフト回
路６と第２レベルシフト回路７とを追加してある。レベ
ルシフト回路６はトランジスタＰ３と電流源Ｉ２とを有
し、トランジスタＮ１のベースと共通端子５との間に結
合する。本例の増幅回路では、トランジスタＰ３のベー
スをトランジスタＮ１のベースに結合し、トランジスタ
Ｐ３のエミッタを共通端子５に結合する。この共通端子
５は電流源Ｉ２を介して電源端子２にも結合する。トラ
ンジスタＰ３のコレクタは電源端子１に結合する。レベ
ルシフト回路７はトランジスタＰ４と電流源Ｉ３とを有
し、トランジスタＮ２及びＰ２の相互結合コレクタとト
ランジスタＮ３のベースとの間に挿入する。本例の増幅
回路では、トランジスタＰ４のベースをトランジスタＮ
２及びＰ２の相互結合コレクタに結合し、トランジスタ
Ｐ４のエミッタをトランジスタＮ３のベースに結合し、
このトランジスタＮ３のベースを電流源Ｉ３により電源
端子２にも結合する。トランジスタＰ４のコレクタは電
源端子１に接続する。このように構成したレベルシフト
回路６及び７により互いに等しい電圧をトランジスタＮ
１及びＮ２のコレクタに生ぜしめる。更に、これらの電
圧は図１における対応する電圧と相違して電源電圧や入
力端子における調整電圧に関連しない。トランジスタＮ
１のベース及びコレクタはトランジスタＰ３及びＰ１の
直列的に逆になったベース‐エミッタ接合により結合さ
れている為、トランジスタＮ１のベース及びコレクタ間
に存在する電圧は実際上零ボルトであり、トランジスタ
Ｎ１に及ぼすアーリー効果の影響がこれにともなって減
少する。更に、結合された電流源Ｉ２はトランジスタＮ
１のベース‐コレクタ電圧に及ぼす電源電圧の変化によ
る影響を減少させる。同様にトランジスタＮ２に及ぼす
アーリー効果による影響を減少せしめるために、トラン
ジスタＮ２のベース及びコレクタがトランジスタＮ３及
びＰ４の直列的に逆のベース‐エミッタ接合により結合
されている為、トランジスタＮ２のベース及びコレクタ
間の電圧も実際上零ボルトに調整される。図１の増幅回
路にレベルシフト回路７を加えずにレベルシフト回路６
を加える場合、このレベルシフト回路６はトランジスタ
Ｐ１及びＰ３のエミッタ間に挿入したダイオードを有す
るようにする必要がある。このようにすることにより、
トランジスタＮ１のベース‐コレクタ電圧がトランジス
タＮ２の対応する電圧に等しくなり、この場合もアーリ
ー効果がトランジスタＮ１及びＮ２に及ぼす影響が減少
し、その結果信号伝送の直線性が改善される。レベルシ
フト回路６を用いることにより、トランジスタＮ１及び
Ｐ３のベース電流の向きが反対となる追加の利点が得ら
れる。これらトランジスタを流れる調整用電流を適切に
選択すると、トランジスタＮ１のベース電流がトランジ
スタＰ３のベース電流に絶対値で等しくなり、従って休
止状態で入力端子３に電流が流れない。これにより入力
インピーダンスを増大させる。更に、レベルシフト回路
７はトランジスタＰ３のベース電流をトランジスタＮ２
のコレクタに供給し、このベース電流が、トランジスタ
Ｎ１のコレクタに供給されるトランジスタＰ１及びＰ２
のベース電流と同様な向きとなる。これにより、電流ミ
ラー回路（Ｐ１，Ｐ２）により生ぜしめられるトランジ
スタＮ１及びＮ２を流れる電流の相違を減少させ、これ
により入力端子と出力端子との間の不所望なオフセット
電圧を減少させる。電流源Ｉ１及びＩ３の電流が等しい
場合には、オフセット電圧は最小となる。その理由は、
この場合、トランジスタＰ３のベース電流がトランジス
タＰ１及びＰ２のベース電流の和に等しい為である。
【００１４】図３に示す本発明による増幅回路の他の実
施例は、電流ミラー回路、従ってレベルシフト回路６の
配置の仕方において図２に示す実施例と相違する。この
電流ミラー回路にはトランジスタＰ５を加え、このトラ
ンジスタのエミッタとコレクタとをそれぞれトランジス
タＰ２のコレクタとトランジスタＰ４のベース及びトラ
ンジスタＮ２のコレクタとに結合する。トランジスタＰ
５のベースはトランジスタＮ１及びＰ１のコレクタに結
合する。図３のこの点は図２と相違するものであり、そ
の理由はトランジスタＰ１及びＰ２のベースがトランジ
スタＰ２のコレクタに結合している為である。更に、レ
ベルシフト回路６にはダイオードＤ１を加える。このダ
イオードは例えばダイオード結合トランジスタとして配
置することができる。このダイオードはトランジスタＰ
３のエミッタと共通端子５及び電流源Ｉ２との間に挿入
する。本例は、異なる種類の電流ミラー回路を用いた場
合にアーリー効果による影響を減少せしめうる方法を示
している。トランジスタＮ１のベースを、トランジスタ
Ｐ３のベース‐エミッタ接合、ダイオードＤ１の陽極‐
陰極接合、トランジスタＰ１のエミッタ‐ベース接合及
びトランジスタＰ５のエミッタ‐ベース接合を経てトラ
ンジスタＮ１のコレクタに結合することにより、トラン
ジスタＮ１のベース及びコレクタ間の電圧が実際上零ボ
ルトに調整される。トランジスタＮ２のベース‐コレク
タ電圧に対しては図２に比べて何の変化もない。
施例は、電流ミラー回路、従ってレベルシフト回路６の
配置の仕方において図２に示す実施例と相違する。この
電流ミラー回路にはトランジスタＰ５を加え、このトラ
ンジスタのエミッタとコレクタとをそれぞれトランジス
タＰ２のコレクタとトランジスタＰ４のベース及びトラ
ンジスタＮ２のコレクタとに結合する。トランジスタＰ
５のベースはトランジスタＮ１及びＰ１のコレクタに結
合する。図３のこの点は図２と相違するものであり、そ
の理由はトランジスタＰ１及びＰ２のベースがトランジ
スタＰ２のコレクタに結合している為である。更に、レ
ベルシフト回路６にはダイオードＤ１を加える。このダ
イオードは例えばダイオード結合トランジスタとして配
置することができる。このダイオードはトランジスタＰ
３のエミッタと共通端子５及び電流源Ｉ２との間に挿入
する。本例は、異なる種類の電流ミラー回路を用いた場
合にアーリー効果による影響を減少せしめうる方法を示
している。トランジスタＮ１のベースを、トランジスタ
Ｐ３のベース‐エミッタ接合、ダイオードＤ１の陽極‐
陰極接合、トランジスタＰ１のエミッタ‐ベース接合及
びトランジスタＰ５のエミッタ‐ベース接合を経てトラ
ンジスタＮ１のコレクタに結合することにより、トラン
ジスタＮ１のベース及びコレクタ間の電圧が実際上零ボ
ルトに調整される。トランジスタＮ２のベース‐コレク
タ電圧に対しては図２に比べて何の変化もない。
【００１５】本発明は上述した実施例に限定されるもの
ではなく、種々の変更を加えることができること勿論で
ある。例えば、差動対を種々の方法で、例えばダーリン
トントランジスタを以て構成することができる。又、電
流ミラー回路は、アーリー効果による影響をレベルシフ
ト回路の一方又は双方の適合により常に減少せしめうる
ようにすれば図示とは異なる方法で実現しうる。更に、
第３トランジスタを有するバッファ段を、例えばダーリ
ントントランジスタを有する他のバッファ段と置換する
ことも、本発明の目的をレベルシフト回路の一方又は双
方を適合させることにより達成しうる本発明の任意選択
事項の１つである。更に、本発明による増幅回路は図示
のトランジスタとは異なる導電型のトランジスタを有す
るように、或いはユニポーラトランジスタを有するよう
に、或いはユニポーラトランジスタとバイポーラトラン
ジスタとの組合せを有するように構成することもできる
。
ではなく、種々の変更を加えることができること勿論で
ある。例えば、差動対を種々の方法で、例えばダーリン
トントランジスタを以て構成することができる。又、電
流ミラー回路は、アーリー効果による影響をレベルシフ
ト回路の一方又は双方の適合により常に減少せしめうる
ようにすれば図示とは異なる方法で実現しうる。更に、
第３トランジスタを有するバッファ段を、例えばダーリ
ントントランジスタを有する他のバッファ段と置換する
ことも、本発明の目的をレベルシフト回路の一方又は双
方を適合させることにより達成しうる本発明の任意選択
事項の１つである。更に、本発明による増幅回路は図示
のトランジスタとは異なる導電型のトランジスタを有す
るように、或いはユニポーラトランジスタを有するよう
に、或いはユニポーラトランジスタとバイポーラトラン
ジスタとの組合せを有するように構成することもできる
。
【図１】従来の増幅回路を示す回路図である。
【図２】本発明による増幅回路の一実施例を示す回路図
である。
である。
【図３】本発明による増幅回路の他の実施例を示す回路
図である。
図である。
１ 第１電源端子
２ 第２電源端子
３ 入力端子
４ 出力端子
５ 共通端子
６ 第１レベルシフト回路
７ 第２レベルシフト回路
Claims (5)
- 【請求項１】 第１導電型の少なくとも第１及び第２
トランジスタを有する差動対が設けられている増幅回路
であって、第１トランジスタの第１主電極と第２トラン
ジスタの第１主電極とが互いに結合され且つ電流源によ
り第１電源端子に結合され、第１トランジスタの制御電
極が入力端子に結合され、第２トランジスタの制御電極
が出力端子に結合され、前記の増幅回路には更に、第２
導電型の少なくとも第３及び第４トランジスタを有する
電流ミラー回路が設けられており、第３トランジスタの
第１主電極と第４トランジスタの第１主電極とが互いに
結合され且つ共通端子を介して第２電源端子に結合され
、第３トランジスタの第２主電極は第１トランジスタの
第２主電極に結合され、第４トランジスタの第２主電極
は第２トランジスタの第２主電極に結合され、前記の増
幅回路には更に、第１導電型の少なくとも第５トランジ
スタを有するバッファ段が設けられており、この第５ト
ランジスタの制御電極は第２トランジスタの第２主電極
に結合され、第５トランジスタの第１主電極は出力端子
に結合され、第５トランジスタの第２主電極は第２電源
端子に結合されている増幅回路において、第１トランジ
スタの制御電極を第１レベルシフト回路により共通端子
に結合したことを特徴とする増幅回路。 - 【請求項２】 請求項１に記載の増幅回路において、
第５トランジスタの制御電極を第２レベルシフト回路に
より第２トランジスタの第２主電極に結合したことを特
徴とする増幅回路。 - 【請求項３】 請求項１又は２に記載の増幅回路にお
いて、第１レベルシフト回路は第２導電型のトランジス
タと電流源とを有し、第１レベルシフト回路のトランジ
スタの第１主電極は第１レベルシフト回路の電流源を介
して第２電源端子に結合され且つ直接共通端子に結合さ
れており、第１レベルシフト回路のトランジスタの第２
主電極は第１電源端子に結合され、第１レベルシフト回
路のトランジスタの制御電極は第１トランジスタの制御
電極に結合されていることを特徴とする増幅回路。 - 【請求項４】 請求項２又は３に記載の増幅回路にお
いて、第２レベルシフト回路は第２導電型のトランジス
タと電流源とを有し、第２レベルシフト回路のトランジ
スタの第１主電極は第２レベルシフト回路の電流源を介
して第２電源端子に結合され且つ直接第５トランジスタ
の制御電極に結合され、第２レベルシフト回路のトラン
ジスタの第２主電極は第１電源端子に結合され、第２レ
ベルシフト回路のトランジスタの制御電極は第２トラン
ジスタの第２主電極に結合されていることを特徴とする
増幅回路。 - 【請求項５】 請求項４に記載の増幅回路において、
差動対に接続された電流源と第２レベルシフト回路に属
する電流源とがほぼ同じ電流を生じるように構成されて
いることを特徴とする増幅回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| NL9000656 | 1990-03-21 | ||
| NL9000656 | 1990-03-21 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04223602A true JPH04223602A (ja) | 1992-08-13 |
| JP3162732B2 JP3162732B2 (ja) | 2001-05-08 |
Family
ID=19856783
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP08123391A Expired - Fee Related JP3162732B2 (ja) | 1990-03-21 | 1991-03-22 | 増幅回路 |
Country Status (6)
| Country | Link |
|---|---|
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| EP (1) | EP0448169B1 (ja) |
| JP (1) | JP3162732B2 (ja) |
| KR (1) | KR0169987B1 (ja) |
| DE (1) | DE69112104T2 (ja) |
| HK (1) | HK109596A (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5381106A (en) * | 1992-10-28 | 1995-01-10 | Samsung Electronics Co., Ltd. | Clipper circuitry suitable for signals with fractional-volt amplitudes |
| US5463339A (en) * | 1993-12-29 | 1995-10-31 | International Business Machines Incorporated | Amorphous, thin film transistor driver/receiver circuit with hysteresis |
| US6259316B1 (en) | 1998-05-29 | 2001-07-10 | Texas Instruments Incorporated | Low voltage buffer amplifier for high speed sample and hold applications |
| US6194910B1 (en) | 1998-06-24 | 2001-02-27 | Teradyne, Inc. | Relayless voltage measurement in automatic test equipment |
| JP3387859B2 (ja) * | 1998-12-15 | 2003-03-17 | 日本電気株式会社 | ３値スイッチ回路 |
| US20070262766A1 (en) * | 2006-05-11 | 2007-11-15 | Sige Semiconductor Inc. | Current mirror for high frequency monolithic integrated circuits |
| US7629847B1 (en) | 2008-03-24 | 2009-12-08 | Atmel Corporation | Opposing currents differential amplifier |
| US8907725B2 (en) * | 2012-09-24 | 2014-12-09 | Analog Devices, Inc. | Circuit to prevent load-induced non-linearity in operational amplifiers |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| NL7407953A (nl) * | 1974-06-14 | 1975-12-16 | Philips Nv | Spanningstroomomzetter. |
| JPS5824042B2 (ja) * | 1978-02-23 | 1983-05-19 | 株式会社東芝 | 電圧フオロワ回路 |
| JPS54137263A (en) * | 1978-04-18 | 1979-10-24 | Pioneer Electronic Corp | Dc amplifier |
| JPS564905A (en) * | 1979-06-27 | 1981-01-19 | Toshiba Corp | Voltage-current converting circuit |
-
1991
- 1991-03-12 US US07/667,845 patent/US5113146A/en not_active Expired - Fee Related
- 1991-03-18 KR KR1019910004221A patent/KR0169987B1/ko not_active IP Right Cessation
- 1991-03-18 EP EP91200581A patent/EP0448169B1/en not_active Expired - Lifetime
- 1991-03-18 DE DE69112104T patent/DE69112104T2/de not_active Expired - Fee Related
- 1991-03-22 JP JP08123391A patent/JP3162732B2/ja not_active Expired - Fee Related
-
1996
- 1996-06-27 HK HK109596A patent/HK109596A/xx not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| DE69112104T2 (de) | 1996-04-04 |
| HK109596A (en) | 1996-07-05 |
| KR910017735A (ko) | 1991-11-05 |
| DE69112104D1 (de) | 1995-09-21 |
| JP3162732B2 (ja) | 2001-05-08 |
| US5113146A (en) | 1992-05-12 |
| EP0448169B1 (en) | 1995-08-16 |
| EP0448169A1 (en) | 1991-09-25 |
| KR0169987B1 (ko) | 1999-03-30 |
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| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |