JP3111481B2 - デジタル／アナログ変換回路 - Google Patents
デジタル／アナログ変換回路Info
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- JP3111481B2 JP3111481B2 JP03028127A JP2812791A JP3111481B2 JP 3111481 B2 JP3111481 B2 JP 3111481B2 JP 03028127 A JP03028127 A JP 03028127A JP 2812791 A JP2812791 A JP 2812791A JP 3111481 B2 JP3111481 B2 JP 3111481B2
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Description
【０００１】
【産業上の利用分野】この発明は、デジタルオーディオ
機器において、デジタル信号処理回路の後段に接続され
るデジタル／アナログ変換回路に関する。
機器において、デジタル信号処理回路の後段に接続され
るデジタル／アナログ変換回路に関する。
【０００２】
【従来の技術】一般に、この種のデジタル／アナログ変
換回路は、デジタル信号処理回路の各サンプリング点の
サンプリング値出力データをラダー抵抗型のデジタル／
アナログ変換器によってアナログ信号（アナログ階段
波、パルス幅変調波等）に変換し、このアナログ出力信
号をＬＰＦ（ローパスフィルタ）に通して高周波成分を
除去させる構成をとっている。
換回路は、デジタル信号処理回路の各サンプリング点の
サンプリング値出力データをラダー抵抗型のデジタル／
アナログ変換器によってアナログ信号（アナログ階段
波、パルス幅変調波等）に変換し、このアナログ出力信
号をＬＰＦ（ローパスフィルタ）に通して高周波成分を
除去させる構成をとっている。
【０００３】そして、オーバサンプリング等の技術を導
入してＬＰＦの負担軽減を図り、ＬＰＦによる聴覚上の
音質低下を抑制するようにしていた。
入してＬＰＦの負担軽減を図り、ＬＰＦによる聴覚上の
音質低下を抑制するようにしていた。
【０００４】
【発明が解決しようとする課題】しかし、従来のデジタ
ル／アナログ変換回路では、出力波形が図２において破
線で示すような階段波であることから、聴覚上の音質を
十分に向上させることは困難であった。
ル／アナログ変換回路では、出力波形が図２において破
線で示すような階段波であることから、聴覚上の音質を
十分に向上させることは困難であった。
【０００５】この発明は、上記問題点を解決し、ＬＰＦ
の負担を極度に軽減することができ、またはＬＰＦを省
略可能とすることができて、聴覚上の音質を十分に向上
させることができるデジタル／アナログ変換回路の提供
を課題とする。
の負担を極度に軽減することができ、またはＬＰＦを省
略可能とすることができて、聴覚上の音質を十分に向上
させることができるデジタル／アナログ変換回路の提供
を課題とする。
【０００６】
【課題を解決するための手段】上記課題を解決すべく、
この発明に係るデジタル／アナログ変換回路は、デジタ
ル信号処理回路の各サンプリング点のサンプリング値出
力データを基に、隣り合うサンプリング点のサンプリン
グ値データ間の差分値を演算する差分演算回路と、該差
分演算回路の差分値出力データをアナログ電流に変換す
るラダー抵抗型の第１デジタル／アナログ変換器と、前
記デジタル信号処理回路の各サンプリング点の前記サン
プリング値出力データをアナログ電圧に変換するラダー
抵抗型の第２デジタル／アナログ変換器と、前記第１デ
ジタル／アナログ変換器の出力側と前記第２デジタル／
アナログ変換器の出力側との間に接続され、前記第１デ
ジタル／アナログ変換器の前記アナログ出力電流で充電
されるとともに前記第２デジタル／アナログ変換器の前
記アナログ出力電圧が印加される電流積分回路と、該電
流積分回路に並列接続されたアナログスイッチとを備
え、サンプリング周期毎に、そのサンプリング開始時点
に前記アナログスイッチを微少時間オンさせて前記電流
積分回路を瞬時に放電させるよう構成したことを特徴と
する。
この発明に係るデジタル／アナログ変換回路は、デジタ
ル信号処理回路の各サンプリング点のサンプリング値出
力データを基に、隣り合うサンプリング点のサンプリン
グ値データ間の差分値を演算する差分演算回路と、該差
分演算回路の差分値出力データをアナログ電流に変換す
るラダー抵抗型の第１デジタル／アナログ変換器と、前
記デジタル信号処理回路の各サンプリング点の前記サン
プリング値出力データをアナログ電圧に変換するラダー
抵抗型の第２デジタル／アナログ変換器と、前記第１デ
ジタル／アナログ変換器の出力側と前記第２デジタル／
アナログ変換器の出力側との間に接続され、前記第１デ
ジタル／アナログ変換器の前記アナログ出力電流で充電
されるとともに前記第２デジタル／アナログ変換器の前
記アナログ出力電圧が印加される電流積分回路と、該電
流積分回路に並列接続されたアナログスイッチとを備
え、サンプリング周期毎に、そのサンプリング開始時点
に前記アナログスイッチを微少時間オンさせて前記電流
積分回路を瞬時に放電させるよう構成したことを特徴と
する。
【０００７】
【発明の作用・効果】この発明に係るデジタル／アナロ
グ変換回路によると、電流積分回路の出力波形は、隣り
合うサンプリング点のサンプリング値間を直線で結んで
形成される波形成分が連続したものとなる、換言する
と、電流積分回路の出力波形は滑らかなアナログ波形と
なることから、高周波成分が重畳されないアナログ出力
波形を得ることができる。このため、後段のＬＰＦの負
担軽減が図れ、聴覚上の音質の向上を図ることができ、
ＬＰＦの省略も可能となる。
グ変換回路によると、電流積分回路の出力波形は、隣り
合うサンプリング点のサンプリング値間を直線で結んで
形成される波形成分が連続したものとなる、換言する
と、電流積分回路の出力波形は滑らかなアナログ波形と
なることから、高周波成分が重畳されないアナログ出力
波形を得ることができる。このため、後段のＬＰＦの負
担軽減が図れ、聴覚上の音質の向上を図ることができ、
ＬＰＦの省略も可能となる。
【０００８】また、電流積分回路の出力波形における、
各サンプリング周期に対応する波形成分は、第２デジタ
ル／アナログ変換器のアナログ出力電圧、換言すると、
デジタル信号処理回路のサンプリング値出力データ、を
必ず含んで形成されているものであることから、第１デ
ジタル／アナログ変換器のアナログ出力電流が小さく電
流積分回路の電圧変化量が小さい、直流レベルを含む低
周波領域の信号についても十分再生可能になる。
各サンプリング周期に対応する波形成分は、第２デジタ
ル／アナログ変換器のアナログ出力電圧、換言すると、
デジタル信号処理回路のサンプリング値出力データ、を
必ず含んで形成されているものであることから、第１デ
ジタル／アナログ変換器のアナログ出力電流が小さく電
流積分回路の電圧変化量が小さい、直流レベルを含む低
周波領域の信号についても十分再生可能になる。
【０００９】
【実施例】以下、この発明の一実施例を図面に基づいて
説明する。
説明する。
【００１０】この実施例に係るデジタル／アナログ変換
回路は、公知のデジタル信号処理回路（図示せず）の出
力側に接続されたデジタル部１（図１（Ａ））とデジタ
ル部１の出力側に接続されたデジタル／アナログ変換部
２（図１（Ｂ））とから構成される。
回路は、公知のデジタル信号処理回路（図示せず）の出
力側に接続されたデジタル部１（図１（Ａ））とデジタ
ル部１の出力側に接続されたデジタル／アナログ変換部
２（図１（Ｂ））とから構成される。
【００１１】デジタル部１（図１（Ａ）） デジタル部１は、デジタル信号処理回路の各サンプリン
グ点のサンプリング値出力データＳを基に、隣り合うサ
ンプリング点のサンプリング値データＳn，Ｓ n-1 間の
差分値データ△Ｓn を演算する差分演算回路３からな
る。
グ点のサンプリング値出力データＳを基に、隣り合うサ
ンプリング点のサンプリング値データＳn，Ｓ n-1 間の
差分値データ△Ｓn を演算する差分演算回路３からな
る。
【００１２】差分演算回路３は、ＳＩＰＯ（シリアルイ
ン・パラレルアウト）型の第１レジスタ４、ＳＩＰＯ型
の第２レジスタ５、引算器６、ＰＩＳＯ（パラレルイン
・シリアルアウト）型の第３レジスタ７およびタイミン
グ発生器８の各構成要素からなる。
ン・パラレルアウト）型の第１レジスタ４、ＳＩＰＯ型
の第２レジスタ５、引算器６、ＰＩＳＯ（パラレルイン
・シリアルアウト）型の第３レジスタ７およびタイミン
グ発生器８の各構成要素からなる。
【００１３】第１レジスタ４には、デジタル信号処理回
路のサンプリング値出力データＳn がセットされる。
路のサンプリング値出力データＳn がセットされる。
【００１４】第２レジスタ５には、第１レジスタ４にサ
ンプリング値データＳn がセットされた時点で、前回第
１レジスタ４にセットされたサンプリング値データＳ
n-1 がセツトされる。
ンプリング値データＳn がセットされた時点で、前回第
１レジスタ４にセットされたサンプリング値データＳ
n-1 がセツトされる。
【００１５】引算器６は、隣り合うサンプリング点のサ
ンプリング値データＳn ，Ｓn-1 間の差分値データ△Ｓ
n を算出する。
ンプリング値データＳn ，Ｓn-1 間の差分値データ△Ｓ
n を算出する。
【００１６】第３レジスタ７には、差分値データ△Ｓn
がセットされ、差分値データ△Ｓn はシリアルに第１デ
ジタル／アナログ変換器９（図１（Ｂ））に入力され
る。
がセットされ、差分値データ△Ｓn はシリアルに第１デ
ジタル／アナログ変換器９（図１（Ｂ））に入力され
る。
【００１７】第２レジスタ５内のサンプリング値データ
Ｓn-1 は、第２デジタル／アナログ変換器１０（図１
（Ｂ））に入力される。
Ｓn-1 は、第２デジタル／アナログ変換器１０（図１
（Ｂ））に入力される。
【００１８】タイミング発生器８は、第１、第２、第３
レジスタ４、５、７に対してそれぞれタイミング信号を
出力し、上述したような差分値データ△Ｓn の演算・出
力を可能ならしめるとともに、上記サンプリング値デー
タＳn-1 の出力タイミングと上記差分値データ△Ｓn の
出力タイミングとを同期させている。また、タイミング
発生器８は、後述するアナログスイッチ１１（図１
（Ｂ））のスイッチ動作を制御するための制御信号ＣＳ
を出力する。
レジスタ４、５、７に対してそれぞれタイミング信号を
出力し、上述したような差分値データ△Ｓn の演算・出
力を可能ならしめるとともに、上記サンプリング値デー
タＳn-1 の出力タイミングと上記差分値データ△Ｓn の
出力タイミングとを同期させている。また、タイミング
発生器８は、後述するアナログスイッチ１１（図１
（Ｂ））のスイッチ動作を制御するための制御信号ＣＳ
を出力する。
【００１９】デジタル／アナログ変換部２（図１
（Ｂ）） デジタル／アナログ変換部２は、差分演算回路３（図１
（Ａ））の差分値出力データ△Ｓn をアナログ電流に変
換するラダー抵抗型の第１デジタル／アナログ変換器９
を備える。また、第２レジスタ５（図１（Ａ））のサン
プリング値出力データＳn-1 をアナログ電圧に変換する
ラダー抵抗型の第２デジタル／アナログ変換器１０を備
える。第１デジタル／アナログ変換器９は、差分値デー
タ△Ｓn にオフセット値Ｏを加算してなるデジタル値を
変換するよう構成されている。
（Ｂ）） デジタル／アナログ変換部２は、差分演算回路３（図１
（Ａ））の差分値出力データ△Ｓn をアナログ電流に変
換するラダー抵抗型の第１デジタル／アナログ変換器９
を備える。また、第２レジスタ５（図１（Ａ））のサン
プリング値出力データＳn-1 をアナログ電圧に変換する
ラダー抵抗型の第２デジタル／アナログ変換器１０を備
える。第１デジタル／アナログ変換器９は、差分値デー
タ△Ｓn にオフセット値Ｏを加算してなるデジタル値を
変換するよう構成されている。
【００２０】第１デジタル／アナログ変換器９の出力側
と第２デジタル／アナログ変換器１０の出力側との間に
は、コンデンサからなる電流積分回路１２、およびトラ
ンジスタ１３が接続されている。電流積分回路１２は、
第２デジタル／アナログ変換器１０のアナログ出力電圧
が印加されるとともに、第１デジタル／アナログ変換器
９のアナログ出力電流で充放電される。
と第２デジタル／アナログ変換器１０の出力側との間に
は、コンデンサからなる電流積分回路１２、およびトラ
ンジスタ１３が接続されている。電流積分回路１２は、
第２デジタル／アナログ変換器１０のアナログ出力電圧
が印加されるとともに、第１デジタル／アナログ変換器
９のアナログ出力電流で充放電される。
【００２１】電流積分回路１２には、タイミング発生器
８からの制御信号ＣＳに従ってスイッチ動作するアナロ
グスイッチ１１が並列接続されており、アナログスイッ
チ１１は、サンプリング周期毎に、サンプリング開始時
点から微少時間オンされ、電流積分回路１２を瞬時に放
電させる。
８からの制御信号ＣＳに従ってスイッチ動作するアナロ
グスイッチ１１が並列接続されており、アナログスイッ
チ１１は、サンプリング周期毎に、サンプリング開始時
点から微少時間オンされ、電流積分回路１２を瞬時に放
電させる。
【００２２】電流積分回路１２の第１デジタル／アナロ
グ変換器９側の電極には、第１デジタル／アナログ変換
器９のアナログ出力電流から上記オフセット値Ｏに対応
する電流分を減らし、差分値データ△Ｓn にのみ対応す
る電流が電流積分回路１２に流れるようにするための定
電流源１４が接続されている。
グ変換器９側の電極には、第１デジタル／アナログ変換
器９のアナログ出力電流から上記オフセット値Ｏに対応
する電流分を減らし、差分値データ△Ｓn にのみ対応す
る電流が電流積分回路１２に流れるようにするための定
電流源１４が接続されている。
【００２３】電流積分回路１２の出力側は、バッファ回
路１５に接続されており、バッファ回路１５の出力側に
はＬＰＦ１６が接続されている。なお、図中の符号１７
は、第１デジタル／アナログ変換器９の出力電位を所定
値に保持するためのバイアス用のトランジスタを表わ
す。
路１５に接続されており、バッファ回路１５の出力側に
はＬＰＦ１６が接続されている。なお、図中の符号１７
は、第１デジタル／アナログ変換器９の出力電位を所定
値に保持するためのバイアス用のトランジスタを表わ
す。
【００２４】この実施例のデジタル／アナログ変換回路
は、上記構成であることから、デジタル部１の差分演算
回路３は、デジタル信号処理回路のサンプリング値出力
データＳn 、Ｓn-1 に基いて差分値データ△Ｓn を演算
し、この差分値データ△Ｓn をデジタル／アナログ変換
部２の第１デジタル／アナログ変換器９に出力し、一
方、サンプリング値データＳn-1 を上記差分値データ△
Ｓn の出力タイミングに同期して第２デジタル／アナロ
グ変換器１０に出力する。
は、上記構成であることから、デジタル部１の差分演算
回路３は、デジタル信号処理回路のサンプリング値出力
データＳn 、Ｓn-1 に基いて差分値データ△Ｓn を演算
し、この差分値データ△Ｓn をデジタル／アナログ変換
部２の第１デジタル／アナログ変換器９に出力し、一
方、サンプリング値データＳn-1 を上記差分値データ△
Ｓn の出力タイミングに同期して第２デジタル／アナロ
グ変換器１０に出力する。
【００２５】差分値データ△Ｓn は、第１デジタル／ア
ナログ変換器９でアナログ電流に変換され、一方、サン
プリング値データＳn-1 は、第２デジタル／アナログ変
換器１０でアナログ電圧に変換される。このアナログ電
圧はアナログスイッチ１１がオフしているとき、すなわ
ち、次回のサンプリング開始時点まで、電流積分回路１
２に印加され、一方、アナログ電流は、オフセット値Ｏ
がキャンセルされた電流とされ、電流積分回路１２を充
放電する。そして、次回のサンプリング開始時点になる
と、アナログスイッチ１１が微少時間オンし、電流積分
回路１２は短絡されて瞬時に放電（リセット）され、第
２デジタル／アナログ変換器１０のアナログ電圧を発生
させる。従って、電流積分回路１２の出力電圧は、図２
に実線波形で示すように、破線のような階段的には変化
せず、隣り合うサンプリング点ｔ 1,…ｔ9 間を直線で結
んだアナログ波形に近似したものとなる。また、直流レ
ベル信号の再生時には、電流積分回路１２の出力電圧
は、アナログスイッチ１１のオンからオフへのスイッチ
ング時にサンプリング値データＳn-1 に対応するアナロ
グ電圧値になり、このアナログ電圧値に保持される。そ
して、電流積分回路１２の出力電圧はバッファ回路１５
を介してＬＰＦ１６に入力される。
ナログ変換器９でアナログ電流に変換され、一方、サン
プリング値データＳn-1 は、第２デジタル／アナログ変
換器１０でアナログ電圧に変換される。このアナログ電
圧はアナログスイッチ１１がオフしているとき、すなわ
ち、次回のサンプリング開始時点まで、電流積分回路１
２に印加され、一方、アナログ電流は、オフセット値Ｏ
がキャンセルされた電流とされ、電流積分回路１２を充
放電する。そして、次回のサンプリング開始時点になる
と、アナログスイッチ１１が微少時間オンし、電流積分
回路１２は短絡されて瞬時に放電（リセット）され、第
２デジタル／アナログ変換器１０のアナログ電圧を発生
させる。従って、電流積分回路１２の出力電圧は、図２
に実線波形で示すように、破線のような階段的には変化
せず、隣り合うサンプリング点ｔ 1,…ｔ9 間を直線で結
んだアナログ波形に近似したものとなる。また、直流レ
ベル信号の再生時には、電流積分回路１２の出力電圧
は、アナログスイッチ１１のオンからオフへのスイッチ
ング時にサンプリング値データＳn-1 に対応するアナロ
グ電圧値になり、このアナログ電圧値に保持される。そ
して、電流積分回路１２の出力電圧はバッファ回路１５
を介してＬＰＦ１６に入力される。
【００２６】以上の説明から明らかなように、この実施
例に係るデジタル／アナログ変換回路によると、電流積
分回路１２の出力波形は、隣り合うサンプリング点のサ
ンプリング値間を直線で結んで形成される波形成分が連
続したものとなる、換言すると、電流積分回路１２の出
力波形は滑らかなアナログ波形となることから、高周波
成分が重畳されないアナログ出力波形を得ることができ
る。このため、後段のＬＰＦ１６の負担軽減が図れ、聴
覚上の音質の向上を図ることができ、ＬＰＦ１６の省略
も可能となる。
例に係るデジタル／アナログ変換回路によると、電流積
分回路１２の出力波形は、隣り合うサンプリング点のサ
ンプリング値間を直線で結んで形成される波形成分が連
続したものとなる、換言すると、電流積分回路１２の出
力波形は滑らかなアナログ波形となることから、高周波
成分が重畳されないアナログ出力波形を得ることができ
る。このため、後段のＬＰＦ１６の負担軽減が図れ、聴
覚上の音質の向上を図ることができ、ＬＰＦ１６の省略
も可能となる。
【００２７】また、電流積分回路１２の出力波形におけ
る、各サンプリング周期に対応する波形成分は、第２デ
ジタル／アナログ変換器１０のアナログ出力電圧、換言
すると、デジタル信号処理回路のサンプリング値出力デ
ータ、を必ず含んで形成されているものであることか
ら、第１デジタル／アナログ変換器９のアナログ出力電
流が小さく電流積分回路１２の電圧変化量が小さい、直
流レベルを含む低周波領域の信号についても十分再生可
能になる。
る、各サンプリング周期に対応する波形成分は、第２デ
ジタル／アナログ変換器１０のアナログ出力電圧、換言
すると、デジタル信号処理回路のサンプリング値出力デ
ータ、を必ず含んで形成されているものであることか
ら、第１デジタル／アナログ変換器９のアナログ出力電
流が小さく電流積分回路１２の電圧変化量が小さい、直
流レベルを含む低周波領域の信号についても十分再生可
能になる。
【００２８】また、第１デジタル／アナログ変換器９
は、差分値データにオフセット値を加算した上で変換を
行なっていることから、第１デジタル／アナログ変換器
９のゼロクロス歪を防止することができる。
は、差分値データにオフセット値を加算した上で変換を
行なっていることから、第１デジタル／アナログ変換器
９のゼロクロス歪を防止することができる。
【００２９】なお、上記実施例では、サンプリング値デ
ータについては、オフセット値を加算する処理を行なっ
ていないが、当該加算処理を行なうようにすれば、第２
デジタル／アナログ変換器１０のゼロクロス歪を防止可
能になる。
ータについては、オフセット値を加算する処理を行なっ
ていないが、当該加算処理を行なうようにすれば、第２
デジタル／アナログ変換器１０のゼロクロス歪を防止可
能になる。
【図１】一実施例に係るデジタル／アナログ変換回路を
示し、（Ａ）はデジタル部の構成図、（Ｂ）はデジタル
／アナログ変換部の構成図
示し、（Ａ）はデジタル部の構成図、（Ｂ）はデジタル
／アナログ変換部の構成図
【図２】デジタル／アナログ変換部の電流積分回路の出
力波形図
力波形図
【符号の説明】 ３ 差分演算回路 ９ 第１デジタル／アナログ変換器 １０ 第２デジタル／アナログ変換器 １１ アナログスイッチ １２ 電流積分回路
Claims (1)
- 【請求項１】 デジタル信号処理回路の各サンプリング
点のサンプリング値出力データを基に、隣り合うサンプ
リング点のサンプリング値データ間の差分値を演算する
差分演算回路と、該差分演算回路の差分値出力データを
アナログ電流に変換するラダー抵抗型の第１デジタル／
アナログ変換器と、前記デジタル信号処理回路の各サン
プリング点の前記サンプリング値出力データをアナログ
電圧に変換するラダー抵抗型の第２デジタル／アナログ
変換器と、前記第１デジタル／アナログ変換器の出力側
と前記第２デジタル／アナログ変換器の出力側との間に
接続され、前記第１デジタル／アナログ変換器の前記ア
ナログ出力電流で充電されるとともに前記第２デジタル
／アナログ変換器の前記アナログ出力電圧が印加される
電流積分回路と、該電流積分回路に並列接続されたアナ
ログスイッチとを備え、サンプリング周期毎に、そのサ
ンプリング開始時点に前記アナログスイッチを微少時間
オンさせて前記電流積分回路を瞬時に放電させるよう構
成したことを特徴とするデジタル／アナログ変換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03028127A JP3111481B2 (ja) | 1991-02-22 | 1991-02-22 | デジタル／アナログ変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03028127A JP3111481B2 (ja) | 1991-02-22 | 1991-02-22 | デジタル／アナログ変換回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04267627A JPH04267627A (ja) | 1992-09-24 |
| JP3111481B2 true JP3111481B2 (ja) | 2000-11-20 |
Family
ID=12240121
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP03028127A Expired - Fee Related JP3111481B2 (ja) | 1991-02-22 | 1991-02-22 | デジタル／アナログ変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3111481B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5268688A (en) * | 1992-05-13 | 1993-12-07 | Hughes Aircraft Company | Linear signal reconstruction system and method |
-
1991
- 1991-02-22 JP JP03028127A patent/JP3111481B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04267627A (ja) | 1992-09-24 |
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