JP2517961B2 - ビデオ信号のクランプ回路 - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はビデオ信号のクランプ回路に関し、より詳し
くはVTRなどのTV信号を扱う機器におけるビデオ信号のD
C電位を一定にするためのクランプ回路に関するもので
ある。

〔発明の概要〕

本発明のビデオ信号のクランプ回路は、クランプ期間
のみ動作するようなアップダウンカウンタを基準データ
とディジタルビデオ信号の比較回路から出力される２値
信号によって制御し、その計数出力をクランプエラー信
号として、前記ディジタルビデオ信号に付加するように
したものであり、ディジタル回路の回路構成を簡易化す
ると共に、ノイズ等によってミスクランプの発生がない
ようにしたものである。

〔従来の技術〕

一般に、VTRなどTV信号を扱う機器においてビデオ信
号のDV電位を再生するため、クランプ回路は不可欠のも
のであり、このクランプ回路の回路方式として、従来、
次のようなものが実用化、もしくは提案されている。

（ａ）、クランプ回路を、アナログ回路で構成したも
の。

（ｂ）、クランプエラー検出部をディジタル回路で構成
し、このディジタルエラー信号をアナログ部にフィード
バックするもの。

（ｃ）、すべてディジタル回路で構成し、水平同期周期
毎にエラーをリセットするもの。

などである。

しかし、これらの従来の方式には次のような問題点が
あった。

前記（ａ）の、クランプ回路をアナログ回路で構成し
たものにおいては、温度変化、経時変化によってクラン
プレベルが変動するため、ペダスタルレベルの調整が必
要になる。又、アナログ回路であるためIC化が困難であ
る。

また、前記（ｂ）のクランプエラー検出部をディジタ
ル回路で構成し、そのディジタルエラー信号をアナログ
部にフィードバックするものは、アナログ回路とディジ
タル回路とが混在するため回路システムが複雑になり、
IC化が困難である。

そこで近年、前記（ｃ）のすべてディジタル回路で構
成したものが種々提案されている。

第３図は、かかるディジタル回路によって構成された
クランプ回路の一例（特開昭61−161080）を示したもの
で、12はA/D変換器、14は水平同期信号分離回路であ
る。水平同期分離回路14によって分離された同期信号は
平均化期間検出回路15に入力され、その出力であるクリ
アパルスCPによってディジタル平均化回路21に入力され
ているディジタルビデオ信号のバックポーチ期間におけ
る８サンプル分のディジタルデータが平均値される。そ
してこの平均化されたディジタルデータは、次のディジ
タル比較回路22に入力され、基準のペダスタルレベルデ
ータを出力しているデータ発生回路23の出力と比較され
る。そして、その差出力はラッチパルスLPによって１水
平期間保持され、次のディジタルクランプ回路24におい
て、ディジタルビデオ信号（DV_i）に加算される。

なお、25はディジタルビデオ信号が標準レベルを越え
ることがないようにするためのディジタルリミッタ回路
である。

〔発明が解決しようとする問題点〕

このクランプ回路は、クランプ動作を全てディジタル
回路で構成しているので、IC化ができるという利点があ
るが、回路が複雑であるため、IC回路の規模が増大する
という問題がある。

又、クランプすべきビデオ信号のDCレベルは一応、デ
ィジタル平均化回路21で８サンプル分のペダスタルレベ
ルデータを平均化したものを検出しているが、この平均
値レベルは１水平期間毎にクリアされているため、ノイ
ズ等が平均化している期間に集中した場合は、瞬間的に
大きなミスクランプが続発し、画像が劣化するという問
題があった。

本発明は、このような従来のクランプ回路における問
題点を解決するため、すべてディジタル回路で構成し、
IC化が容易で、小形化ができ、温度変化、経時変化がな
く、ノイズなどが混入した信号でも影響の少ないクラン
プ回路を提供することを目的としてなされたものであ
る。

〔問題点を解決するための手段〕

上記目的を達成するため、本発明は次のようなクラン
プ回路を提供する。すなわち本発明は、入力ビデオ信号
をディジタルビデオ信号に変換するA/D変換回路と、こ
のA/D変換回路で変換されたディジタルビデオ信号が入
力し基準信号と比較する比較回路と、この比較回路から
出力された２値のアップ信号またはダウン信号に基づい
て増減するU/Dカウンタ回路と、このU/Dカウンタ回路の
出力信号を前記ディジタル信号に加算する加算回路とを
設けたものである。

〔作用〕

上記構成において、A/D変換回路は、アナログ入力を
ディジタルに変換し、以降の各回路もすべてディジタル
回路としたので、このクランプ回路はディジタルのみに
より処理が行われる。

また、比較回路は、前記A/D変換されたディジタル信
号を入力して基準信号と比較し、この入力信号が基準信
号の基準値より大きいときはダウン信号を出力し、ま
た、反対に入力信号が同基準値より小さいときはアップ
信号を出力する。

U/Dカウンタ回路は、前記比較回路から出力されたア
ップ信号またはダウン信号を、クランプパルスが入った
ときだけ、アップ信号のときは計数値を増加し、ダウン
信号のときは計数値を減少させる。

したがって、このU/Dカウンタ回路の出力はビデオ信
号のDCレベルの変動傾向を示すデータとなるからこの出
力データをディジタルビデオ信号が入力されている加算
回路に供給することによってディジタルビデオ信号を、
基準のペダスタルレベルでクランプすることができるよ
うになる。

〔実施例〕

本発明の実施例について、以下図面にしたがって本発
明の構成が実際上どのように具体化されるかをその作用
とともに説明する。

第１図は本発明の一実施例の回路図を示し、図中、１
は入力端子で、TV信号などのアナログ信号AVが入力され
る。

２はA/D変換回路で、前記入力端子１に入力されたア
ナログビデオ信号AVを、ディジタルビデオ信号DVに変換
する。

このA/D変換回路２で変換されたディジタルビデオ信
号DVは、ラッチ回路3a,3c、加算器3bを有する加算回路
３に入力されて、そのペダスタルレベルが基準値となる
ようにクランプされる。なお、ラッチ回路3a,3bは加算
のタイミングを設定するために設けられている。

４、５はそれぞれ水平同期信号分離回路、及びパルス
発生回路を示し、これらは水平同期信号分離回路４によ
って抽出したパルスに基づいてパルス発生回路５を駆動
し、前記入力ビデオ信号AVの水平ブランキング期間のペ
デスタルレベルを示す期間（第２図のＰ点）をクランプ
するためのクランプパルスCLPを形成し、後述するU/Dカ
ウンタ６に対して所定の期間だけ計数動作を行わせる。

U/Dカウンタ６は、前記クランプパルスCLPの期間のみ
クロック信号CLKを計数するものであり、その計数出力C
Dは前記加算回路３に供給される。

又、比較回路７は加算回路３から出力されているディ
ジタルビデオ信号と、基準のペダスタルレベルを示す基
準データDrを比較し、その大小によって前記U/Dカウン
タ６に対してアップ信号P_U又はダウン信号P_Dを供給す
る。

なお、８はアナログ信号に変換するためのD/A変換回
路を示し、クランプ補正されたアナログビデオ信号は出
力端子９から得られる。

本発明のビデオ信号のクランプ回路の一実施例は上述
した回路構成とされているから、入力されたアナログビ
デオ信号AVはA/D変換回路２において、例えば８ビット
のディジタルビデオ信号に変換され、加算回路３に入力
される。

一方、水平同期信号分離回路４において水平同期信号
が抽出され、この抽出された水平同期信号に基づいて、
ビデオ信号のペダスタルレベル期間（通常、第２図に示
すように水平同期信号のバックポーチ部分Ｐとしてい
る。）を示すクランプパルスCLPをパルス発生回路５か
ら出力する。

一方、比較回路７においては、基準のペダスタルレベ
ルを示すデータ（基準データ）と加算回路３から出力さ
れているディジタルビデオ信号のデータが比較されてお
り、例えば、この基準データDrが高いときは、“H"レベ
ルのアップ信号P_UをU/Dカウンタ６に供給し、基準デー
タDrが低いときは“L"レベルのダウン信号P_Dが供給され
る。

U/Dカウンタ６はこのアップ又はダウン信号P_U,又はP_D
に基づいてクロック信号CLKを加算、又は減算すること
になるが、この計数動作はクランプパルスCLPの期間の
み、すなわち、比較回路７にペダスタルレベルの信号が
入力されているときのタイミングで行われる。

したがって、U/Dカウンタ６の計数出力CDは入力され
たビデオ信号のペダスタルレベルが基準データDrより低
いときは１水平期間毎に増加し、逆に基準データDrより
高いときは減少することになる。

そして、この計数出力CDが加算回路３においてディジ
タルビデオ信号の各サンプルデータに逐次加算されるこ
とにより、そのペダルスタルレベルが基準のレベルとな
るようなDC成分が付加される。

U/Dカウンタ６はクランプパルスCLの期間以外は、そ
の計数出力CD_nを第２図に示すように保持しており、ク
ランプ動作が安定しているときは、このときの計数出力
CD_nがほぼ０データを示すことになる。

このディジタルクランプ回路は、U/Dカウンタ６に供
給されているクロック信号CLKの周波数によって時定数
が設定される一種のローパスフィルタ特性を備えている
から、例えば、入力されたビデオ信号にノイズが重畳さ
れているときでも、そのクランプレベルが急激に変動す
ることがないような積分動作を行わせることができる。

上記説明はペデスタルレベルのクランプに付いて述べ
たが、クランプパルスCPLとしては、第２図で示すシン
クチップパルスの先端部分Ｑに対応する期間のみ出力さ
れるように構成し、シンクチップレベルに対応する基準
データを設定し、前記したような動作をさせることも可
能であり、この場合は前記U/Dカウンタ６は、このシン
クチップの期間以外はカウント値がホールドされること
になる。

また、クランプ対象信号としては色差信号、又は、
Ｒ、Ｇ、Ｂ信号等にも利用できることはいうまでもな
い。

又、U/Dカウンタ６の計数出力のビット数をビデオ信
号の標本化ビット数より１ビット増加し、計数出力デー
タのLSBを加算データから除外すると、微少レベルで変
動しない安定なクランプ動作を行わせることができる。

〔発明の効果〕

以上説明したように、本発明のビデオ信号のクランプ
回路は、クランプ動作がディジタル回路によって行われ
るため、温度変化、経年変化がなく、無調整で所定のク
ランプレベルを維持させることができ、かつ、ローパス
フィルタ特性を備えているため、ノイズ等が混入したと
きもミスクランプを発生することがないという効果があ
る。

又、簡易なディジタル基本回路で構成されているの
で、１チップIC化は勿論、他のディジタルビデオIC回路
内に組み込むこともでき、コストダウンをはかることが
できるという利点がある。さらに、アップダウンカウン
タを使用しているため回路が単純になり、クランプ動作
の時定数を容易に変更することができるという効果もあ
る。

【図面の簡単な説明】

第１図は、本発明の一実施例を示すビデオ信号のクラン
プ回路のブロック図、第２図は主要部のタイミング波形
図、第３図は従来のディジタルビデオクランプ回路を示
すブロック図である。 図中、２はA/D変換回路、３は加算回路、４は水平同期
信号分離回路、５はパルス発生回路、６はU/Dカウン
タ、７は比較回路を示す。

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】入力ビデオ信号をディジタルビデオ信号に
   変換するA/D変換回路と、 前記A/D変換回路で変換されたディジタルビデオ信号が
   入力され基準信号と比較する比較回路と、 前記比較回路から出力された２値信号によって計数値が
   増減されるように制御されるU/Dカウンタ回路と、 前記U/Dカウンタ回路から出力された計数値を前記ディ
   ジタルビデオ信号に加算する加算回路と、 前記入力ビデオ信号の前記基準信号に対応するレベルを
   クランプ期間としてクランプパルスを発生するパルス発
   生回路とを備え、 前記U/Dカウンタ回路は、前記クランプパルスが入力さ
   れている期間のみ、前記U/Dカウンタ回路に入力されて
   いるクロック信号を計数すると共に、前記クランプ期間
   以外はその計数値をホールドしていることを特徴とする
   ビデオ信号のクランプ回路。